LCOV - code coverage report
Current view: top level - build-llvm/lib/Target/ARM - ARMGenRegisterBank.inc (source / functions) Hit Total Coverage
Test: llvm-toolchain.info Lines: 5 5 100.0 %
Date: 2017-09-14 15:23:50 Functions: 1 1 100.0 %
Legend: Lines: hit not hit

          Line data    Source code
       1             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
       2             : |*                                                                            *|
       3             : |* Register Bank Source Fragments                                             *|
       4             : |*                                                                            *|
       5             : |* Automatically generated file, do not edit!                                 *|
       6             : |*                                                                            *|
       7             : \*===----------------------------------------------------------------------===*/
       8             : 
       9             : #ifdef GET_REGBANK_DECLARATIONS
      10             : #undef GET_REGBANK_DECLARATIONS
      11             : namespace llvm {
      12             : namespace ARM {
      13             : enum {
      14             :   FPRRegBankID,
      15             :   GPRRegBankID,
      16             :   NumRegisterBanks,
      17             : };
      18             : } // end namespace ARM
      19             : } // end namespace llvm
      20             : #endif // GET_REGBANK_DECLARATIONS
      21             : 
      22             : #ifdef GET_TARGET_REGBANK_CLASS
      23             : #undef GET_TARGET_REGBANK_CLASS
      24             : private:
      25             :   static RegisterBank *RegBanks[];
      26             : 
      27             : protected:
      28             :   ARMGenRegisterBankInfo();
      29             : 
      30             : #endif // GET_TARGET_REGBANK_CLASS
      31             : 
      32             : #ifdef GET_TARGET_REGBANK_IMPL
      33             : #undef GET_TARGET_REGBANK_IMPL
      34             : namespace llvm {
      35             : namespace ARM {
      36             : const uint32_t FPRRegBankCoverageData[] = {
      37             :     // 0-31
      38             :     (1u << (ARM::SPRRegClassID - 0)) |
      39             :     (1u << (ARM::SPR_8RegClassID - 0)) |
      40             :     (1u << (ARM::DPRRegClassID - 0)) |
      41             :     (1u << (ARM::DPR_VFP2RegClassID - 0)) |
      42             :     (1u << (ARM::DPR_8RegClassID - 0)) |
      43             :     0,
      44             :     // 32-63
      45             :     0,
      46             :     // 64-95
      47             :     0,
      48             :     // 96-127
      49             :     0,
      50             : };
      51             : const uint32_t GPRRegBankCoverageData[] = {
      52             :     // 0-31
      53             :     (1u << (ARM::GPRRegClassID - 0)) |
      54             :     (1u << (ARM::GPRnopcRegClassID - 0)) |
      55             :     (1u << (ARM::rGPRRegClassID - 0)) |
      56             :     (1u << (ARM::tGPRRegClassID - 0)) |
      57             :     (1u << (ARM::tGPR_and_tcGPRRegClassID - 0)) |
      58             :     (1u << (ARM::hGPR_and_rGPRRegClassID - 0)) |
      59             :     (1u << (ARM::hGPR_and_tcGPRRegClassID - 0)) |
      60             :     (1u << (ARM::tcGPRRegClassID - 0)) |
      61             :     (1u << (ARM::GPRnopc_and_hGPRRegClassID - 0)) |
      62             :     (1u << (ARM::GPRspRegClassID - 0)) |
      63             :     (1u << (ARM::tGPRwithpcRegClassID - 0)) |
      64             :     (1u << (ARM::hGPR_and_tGPRwithpcRegClassID - 0)) |
      65             :     (1u << (ARM::hGPRRegClassID - 0)) |
      66             :     (1u << (ARM::GPRwithAPSRRegClassID - 0)) |
      67             :     0,
      68             :     // 32-63
      69             :     0,
      70             :     // 64-95
      71             :     0,
      72             :     // 96-127
      73             :     0,
      74             : };
      75             : 
      76       72306 : RegisterBank FPRRegBank(/* ID */ ARM::FPRRegBankID, /* Name */ "FPRB", /* Size */ 64, /* CoveredRegClasses */ FPRRegBankCoverageData, /* NumRegClasses */ 102);
      77       72306 : RegisterBank GPRRegBank(/* ID */ ARM::GPRRegBankID, /* Name */ "GPRB", /* Size */ 32, /* CoveredRegClasses */ GPRRegBankCoverageData, /* NumRegClasses */ 102);
      78             : } // end namespace ARM
      79             : 
      80             : RegisterBank *ARMGenRegisterBankInfo::RegBanks[] = {
      81             :     &ARM::FPRRegBank,
      82             :     &ARM::GPRRegBank,
      83             : };
      84             : 
      85        4487 : ARMGenRegisterBankInfo::ARMGenRegisterBankInfo()
      86        4487 :     : RegisterBankInfo(RegBanks, ARM::NumRegisterBanks) {
      87             :   // Assert that RegBank indices match their ID's
      88             : #ifndef NDEBUG
      89             :   unsigned Index = 0;
      90             :   for (const auto &RB : RegBanks)
      91             :     assert(Index++ == RB->getID() && "Index != ID");
      92             : #endif // NDEBUG
      93        4487 : }
      94             : } // end namespace llvm
      95             : #endif // GET_TARGET_REGBANK_IMPL

Generated by: LCOV version 1.13