LCOV - code coverage report
Current view: top level - build-llvm/lib/Target/PowerPC - PPCGenRegisterInfo.inc (source / functions) Hit Total Coverage
Test: llvm-toolchain.info Lines: 102 137 74.5 %
Date: 2018-07-13 00:08:38 Functions: 24 28 85.7 %
Legend: Lines: hit not hit

          Line data    Source code
       1             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
       2             : |*                                                                            *|
       3             : |* Target Register Enum Values                                                *|
       4             : |*                                                                            *|
       5             : |* Automatically generated file, do not edit!                                 *|
       6             : |*                                                                            *|
       7             : \*===----------------------------------------------------------------------===*/
       8             : 
       9             : 
      10             : #ifdef GET_REGINFO_ENUM
      11             : #undef GET_REGINFO_ENUM
      12             : 
      13             : namespace llvm {
      14             : 
      15             : class MCRegisterClass;
      16             : extern const MCRegisterClass PPCMCRegisterClasses[];
      17             : 
      18             : namespace PPC {
      19             : enum {
      20             :   NoRegister,
      21             :   BP = 1,
      22             :   CARRY = 2,
      23             :   CTR = 3,
      24             :   FP = 4,
      25             :   LR = 5,
      26             :   RM = 6,
      27             :   VRSAVE = 7,
      28             :   XER = 8,
      29             :   ZERO = 9,
      30             :   BP8 = 10,
      31             :   CR0 = 11,
      32             :   CR1 = 12,
      33             :   CR2 = 13,
      34             :   CR3 = 14,
      35             :   CR4 = 15,
      36             :   CR5 = 16,
      37             :   CR6 = 17,
      38             :   CR7 = 18,
      39             :   CTR8 = 19,
      40             :   F0 = 20,
      41             :   F1 = 21,
      42             :   F2 = 22,
      43             :   F3 = 23,
      44             :   F4 = 24,
      45             :   F5 = 25,
      46             :   F6 = 26,
      47             :   F7 = 27,
      48             :   F8 = 28,
      49             :   F9 = 29,
      50             :   F10 = 30,
      51             :   F11 = 31,
      52             :   F12 = 32,
      53             :   F13 = 33,
      54             :   F14 = 34,
      55             :   F15 = 35,
      56             :   F16 = 36,
      57             :   F17 = 37,
      58             :   F18 = 38,
      59             :   F19 = 39,
      60             :   F20 = 40,
      61             :   F21 = 41,
      62             :   F22 = 42,
      63             :   F23 = 43,
      64             :   F24 = 44,
      65             :   F25 = 45,
      66             :   F26 = 46,
      67             :   F27 = 47,
      68             :   F28 = 48,
      69             :   F29 = 49,
      70             :   F30 = 50,
      71             :   F31 = 51,
      72             :   FP8 = 52,
      73             :   LR8 = 53,
      74             :   QF0 = 54,
      75             :   QF1 = 55,
      76             :   QF2 = 56,
      77             :   QF3 = 57,
      78             :   QF4 = 58,
      79             :   QF5 = 59,
      80             :   QF6 = 60,
      81             :   QF7 = 61,
      82             :   QF8 = 62,
      83             :   QF9 = 63,
      84             :   QF10 = 64,
      85             :   QF11 = 65,
      86             :   QF12 = 66,
      87             :   QF13 = 67,
      88             :   QF14 = 68,
      89             :   QF15 = 69,
      90             :   QF16 = 70,
      91             :   QF17 = 71,
      92             :   QF18 = 72,
      93             :   QF19 = 73,
      94             :   QF20 = 74,
      95             :   QF21 = 75,
      96             :   QF22 = 76,
      97             :   QF23 = 77,
      98             :   QF24 = 78,
      99             :   QF25 = 79,
     100             :   QF26 = 80,
     101             :   QF27 = 81,
     102             :   QF28 = 82,
     103             :   QF29 = 83,
     104             :   QF30 = 84,
     105             :   QF31 = 85,
     106             :   R0 = 86,
     107             :   R1 = 87,
     108             :   R2 = 88,
     109             :   R3 = 89,
     110             :   R4 = 90,
     111             :   R5 = 91,
     112             :   R6 = 92,
     113             :   R7 = 93,
     114             :   R8 = 94,
     115             :   R9 = 95,
     116             :   R10 = 96,
     117             :   R11 = 97,
     118             :   R12 = 98,
     119             :   R13 = 99,
     120             :   R14 = 100,
     121             :   R15 = 101,
     122             :   R16 = 102,
     123             :   R17 = 103,
     124             :   R18 = 104,
     125             :   R19 = 105,
     126             :   R20 = 106,
     127             :   R21 = 107,
     128             :   R22 = 108,
     129             :   R23 = 109,
     130             :   R24 = 110,
     131             :   R25 = 111,
     132             :   R26 = 112,
     133             :   R27 = 113,
     134             :   R28 = 114,
     135             :   R29 = 115,
     136             :   R30 = 116,
     137             :   R31 = 117,
     138             :   V0 = 118,
     139             :   V1 = 119,
     140             :   V2 = 120,
     141             :   V3 = 121,
     142             :   V4 = 122,
     143             :   V5 = 123,
     144             :   V6 = 124,
     145             :   V7 = 125,
     146             :   V8 = 126,
     147             :   V9 = 127,
     148             :   V10 = 128,
     149             :   V11 = 129,
     150             :   V12 = 130,
     151             :   V13 = 131,
     152             :   V14 = 132,
     153             :   V15 = 133,
     154             :   V16 = 134,
     155             :   V17 = 135,
     156             :   V18 = 136,
     157             :   V19 = 137,
     158             :   V20 = 138,
     159             :   V21 = 139,
     160             :   V22 = 140,
     161             :   V23 = 141,
     162             :   V24 = 142,
     163             :   V25 = 143,
     164             :   V26 = 144,
     165             :   V27 = 145,
     166             :   V28 = 146,
     167             :   V29 = 147,
     168             :   V30 = 148,
     169             :   V31 = 149,
     170             :   VF0 = 150,
     171             :   VF1 = 151,
     172             :   VF2 = 152,
     173             :   VF3 = 153,
     174             :   VF4 = 154,
     175             :   VF5 = 155,
     176             :   VF6 = 156,
     177             :   VF7 = 157,
     178             :   VF8 = 158,
     179             :   VF9 = 159,
     180             :   VF10 = 160,
     181             :   VF11 = 161,
     182             :   VF12 = 162,
     183             :   VF13 = 163,
     184             :   VF14 = 164,
     185             :   VF15 = 165,
     186             :   VF16 = 166,
     187             :   VF17 = 167,
     188             :   VF18 = 168,
     189             :   VF19 = 169,
     190             :   VF20 = 170,
     191             :   VF21 = 171,
     192             :   VF22 = 172,
     193             :   VF23 = 173,
     194             :   VF24 = 174,
     195             :   VF25 = 175,
     196             :   VF26 = 176,
     197             :   VF27 = 177,
     198             :   VF28 = 178,
     199             :   VF29 = 179,
     200             :   VF30 = 180,
     201             :   VF31 = 181,
     202             :   VSL0 = 182,
     203             :   VSL1 = 183,
     204             :   VSL2 = 184,
     205             :   VSL3 = 185,
     206             :   VSL4 = 186,
     207             :   VSL5 = 187,
     208             :   VSL6 = 188,
     209             :   VSL7 = 189,
     210             :   VSL8 = 190,
     211             :   VSL9 = 191,
     212             :   VSL10 = 192,
     213             :   VSL11 = 193,
     214             :   VSL12 = 194,
     215             :   VSL13 = 195,
     216             :   VSL14 = 196,
     217             :   VSL15 = 197,
     218             :   VSL16 = 198,
     219             :   VSL17 = 199,
     220             :   VSL18 = 200,
     221             :   VSL19 = 201,
     222             :   VSL20 = 202,
     223             :   VSL21 = 203,
     224             :   VSL22 = 204,
     225             :   VSL23 = 205,
     226             :   VSL24 = 206,
     227             :   VSL25 = 207,
     228             :   VSL26 = 208,
     229             :   VSL27 = 209,
     230             :   VSL28 = 210,
     231             :   VSL29 = 211,
     232             :   VSL30 = 212,
     233             :   VSL31 = 213,
     234             :   VSX32 = 214,
     235             :   VSX33 = 215,
     236             :   VSX34 = 216,
     237             :   VSX35 = 217,
     238             :   VSX36 = 218,
     239             :   VSX37 = 219,
     240             :   VSX38 = 220,
     241             :   VSX39 = 221,
     242             :   VSX40 = 222,
     243             :   VSX41 = 223,
     244             :   VSX42 = 224,
     245             :   VSX43 = 225,
     246             :   VSX44 = 226,
     247             :   VSX45 = 227,
     248             :   VSX46 = 228,
     249             :   VSX47 = 229,
     250             :   VSX48 = 230,
     251             :   VSX49 = 231,
     252             :   VSX50 = 232,
     253             :   VSX51 = 233,
     254             :   VSX52 = 234,
     255             :   VSX53 = 235,
     256             :   VSX54 = 236,
     257             :   VSX55 = 237,
     258             :   VSX56 = 238,
     259             :   VSX57 = 239,
     260             :   VSX58 = 240,
     261             :   VSX59 = 241,
     262             :   VSX60 = 242,
     263             :   VSX61 = 243,
     264             :   VSX62 = 244,
     265             :   VSX63 = 245,
     266             :   X0 = 246,
     267             :   X1 = 247,
     268             :   X2 = 248,
     269             :   X3 = 249,
     270             :   X4 = 250,
     271             :   X5 = 251,
     272             :   X6 = 252,
     273             :   X7 = 253,
     274             :   X8 = 254,
     275             :   X9 = 255,
     276             :   X10 = 256,
     277             :   X11 = 257,
     278             :   X12 = 258,
     279             :   X13 = 259,
     280             :   X14 = 260,
     281             :   X15 = 261,
     282             :   X16 = 262,
     283             :   X17 = 263,
     284             :   X18 = 264,
     285             :   X19 = 265,
     286             :   X20 = 266,
     287             :   X21 = 267,
     288             :   X22 = 268,
     289             :   X23 = 269,
     290             :   X24 = 270,
     291             :   X25 = 271,
     292             :   X26 = 272,
     293             :   X27 = 273,
     294             :   X28 = 274,
     295             :   X29 = 275,
     296             :   X30 = 276,
     297             :   X31 = 277,
     298             :   ZERO8 = 278,
     299             :   CR0EQ = 279,
     300             :   CR1EQ = 280,
     301             :   CR2EQ = 281,
     302             :   CR3EQ = 282,
     303             :   CR4EQ = 283,
     304             :   CR5EQ = 284,
     305             :   CR6EQ = 285,
     306             :   CR7EQ = 286,
     307             :   CR0GT = 287,
     308             :   CR1GT = 288,
     309             :   CR2GT = 289,
     310             :   CR3GT = 290,
     311             :   CR4GT = 291,
     312             :   CR5GT = 292,
     313             :   CR6GT = 293,
     314             :   CR7GT = 294,
     315             :   CR0LT = 295,
     316             :   CR1LT = 296,
     317             :   CR2LT = 297,
     318             :   CR3LT = 298,
     319             :   CR4LT = 299,
     320             :   CR5LT = 300,
     321             :   CR6LT = 301,
     322             :   CR7LT = 302,
     323             :   CR0UN = 303,
     324             :   CR1UN = 304,
     325             :   CR2UN = 305,
     326             :   CR3UN = 306,
     327             :   CR4UN = 307,
     328             :   CR5UN = 308,
     329             :   CR6UN = 309,
     330             :   CR7UN = 310,
     331             :   NUM_TARGET_REGS       // 311
     332             : };
     333             : } // end namespace PPC
     334             : 
     335             : // Register classes
     336             : 
     337             : namespace PPC {
     338             : enum {
     339             :   VSSRCRegClassID = 0,
     340             :   GPRCRegClassID = 1,
     341             :   GPRC_NOR0RegClassID = 2,
     342             :   GPRC_and_GPRC_NOR0RegClassID = 3,
     343             :   CRBITRCRegClassID = 4,
     344             :   F4RCRegClassID = 5,
     345             :   CRRCRegClassID = 6,
     346             :   CARRYRCRegClassID = 7,
     347             :   CRRC0RegClassID = 8,
     348             :   CTRRCRegClassID = 9,
     349             :   VRSAVERCRegClassID = 10,
     350             :   SPILLTOVSRRCRegClassID = 11,
     351             :   VSFRCRegClassID = 12,
     352             :   G8RCRegClassID = 13,
     353             :   G8RC_NOX0RegClassID = 14,
     354             :   SPILLTOVSRRC_and_VSFRCRegClassID = 15,
     355             :   G8RC_and_G8RC_NOX0RegClassID = 16,
     356             :   F8RCRegClassID = 17,
     357             :   VFRCRegClassID = 18,
     358             :   SPILLTOVSRRC_and_VFRCRegClassID = 19,
     359             :   SPILLTOVSRRC_and_F4RCRegClassID = 20,
     360             :   CTRRC8RegClassID = 21,
     361             :   VSRCRegClassID = 22,
     362             :   VSRC_with_sub_64_in_SPILLTOVSRRCRegClassID = 23,
     363             :   QSRCRegClassID = 24,
     364             :   VRRCRegClassID = 25,
     365             :   VSLRCRegClassID = 26,
     366             :   VRRC_with_sub_64_in_SPILLTOVSRRCRegClassID = 27,
     367             :   QSRC_with_sub_64_in_SPILLTOVSRRCRegClassID = 28,
     368             :   VSLRC_with_sub_64_in_SPILLTOVSRRCRegClassID = 29,
     369             :   QBRCRegClassID = 30,
     370             :   QFRCRegClassID = 31,
     371             :   QBRC_with_sub_64_in_SPILLTOVSRRCRegClassID = 32,
     372             : 
     373             :   };
     374             : } // end namespace PPC
     375             : 
     376             : 
     377             : // Subregister indices
     378             : 
     379             : namespace PPC {
     380             : enum {
     381             :   NoSubRegister,
     382             :   sub_32,       // 1
     383             :   sub_64,       // 2
     384             :   sub_eq,       // 3
     385             :   sub_gt,       // 4
     386             :   sub_lt,       // 5
     387             :   sub_un,       // 6
     388             :   NUM_TARGET_SUBREGS
     389             : };
     390             : } // end namespace PPC
     391             : 
     392             : } // end namespace llvm
     393             : 
     394             : #endif // GET_REGINFO_ENUM
     395             : 
     396             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
     397             : |*                                                                            *|
     398             : |* MC Register Information                                                    *|
     399             : |*                                                                            *|
     400             : |* Automatically generated file, do not edit!                                 *|
     401             : |*                                                                            *|
     402             : \*===----------------------------------------------------------------------===*/
     403             : 
     404             : 
     405             : #ifdef GET_REGINFO_MC_DESC
     406             : #undef GET_REGINFO_MC_DESC
     407             : 
     408             : namespace llvm {
     409             : 
     410             : extern const MCPhysReg PPCRegDiffLists[] = {
     411             :   /* 0 */ 0, 0,
     412             :   /* 2 */ 65500, 1, 1, 1, 0,
     413             :   /* 7 */ 3, 0,
     414             :   /* 9 */ 9, 0,
     415             :   /* 11 */ 21, 0,
     416             :   /* 13 */ 284, 65528, 65528, 24, 0,
     417             :   /* 18 */ 32, 0,
     418             :   /* 20 */ 48, 0,
     419             :   /* 22 */ 73, 0,
     420             :   /* 24 */ 34, 128, 0,
     421             :   /* 27 */ 160, 0,
     422             :   /* 29 */ 269, 0,
     423             :   /* 31 */ 64335, 0,
     424             :   /* 33 */ 64364, 0,
     425             :   /* 35 */ 64397, 0,
     426             :   /* 37 */ 64430, 0,
     427             :   /* 39 */ 64709, 0,
     428             :   /* 41 */ 65244, 0,
     429             :   /* 43 */ 65252, 0,
     430             :   /* 45 */ 65260, 0,
     431             :   /* 47 */ 65267, 0,
     432             :   /* 49 */ 65268, 0,
     433             :   /* 51 */ 65364, 0,
     434             :   /* 53 */ 65374, 0,
     435             :   /* 55 */ 65376, 0,
     436             :   /* 57 */ 65395, 0,
     437             :   /* 59 */ 65460, 0,
     438             :   /* 61 */ 65488, 0,
     439             :   /* 63 */ 65489, 0,
     440             :   /* 65 */ 65492, 0,
     441             :   /* 67 */ 65502, 0,
     442             :   /* 69 */ 65504, 0,
     443             :   /* 71 */ 65523, 0,
     444             :   /* 73 */ 65524, 0,
     445             :   /* 75 */ 65527, 0,
     446             :   /* 77 */ 65535, 0,
     447             : };
     448             : 
     449             : extern const LaneBitmask PPCLaneMaskLists[] = {
     450             :   /* 0 */ LaneBitmask(0x00000000), LaneBitmask::getAll(),
     451             :   /* 2 */ LaneBitmask(0x00000001), LaneBitmask::getAll(),
     452             :   /* 4 */ LaneBitmask(0x00000002), LaneBitmask::getAll(),
     453             :   /* 6 */ LaneBitmask(0x00000010), LaneBitmask(0x00000008), LaneBitmask(0x00000004), LaneBitmask(0x00000020), LaneBitmask::getAll(),
     454             : };
     455             : 
     456             : extern const uint16_t PPCSubRegIdxLists[] = {
     457             :   /* 0 */ 1, 0,
     458             :   /* 2 */ 2, 0,
     459             :   /* 4 */ 5, 4, 3, 6, 0,
     460             : };
     461             : 
     462             : extern const MCRegisterInfo::SubRegCoveredBits PPCSubRegIdxRanges[] = {
     463             :   { 65535, 65535 },
     464             :   { 0, 32 },    // sub_32
     465             :   { 0, 64 },    // sub_64
     466             :   { 2, 1 },     // sub_eq
     467             :   { 1, 1 },     // sub_gt
     468             :   { 0, 1 },     // sub_lt
     469             :   { 3, 1 },     // sub_un
     470             : };
     471             : 
     472             : extern const char PPCRegStrings[] = {
     473             :   /* 0 */ 'Q', 'F', '1', '0', 0,
     474             :   /* 5 */ 'V', 'F', '1', '0', 0,
     475             :   /* 10 */ 'V', 'S', 'L', '1', '0', 0,
     476             :   /* 16 */ 'R', '1', '0', 0,
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     478             :   /* 24 */ 'X', '1', '0', 0,
     479             :   /* 28 */ 'Q', 'F', '2', '0', 0,
     480             :   /* 33 */ 'V', 'F', '2', '0', 0,
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     482             :   /* 44 */ 'R', '2', '0', 0,
     483             :   /* 48 */ 'V', '2', '0', 0,
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     485             :   /* 56 */ 'Q', 'F', '3', '0', 0,
     486             :   /* 61 */ 'V', 'F', '3', '0', 0,
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     488             :   /* 72 */ 'R', '3', '0', 0,
     489             :   /* 76 */ 'V', '3', '0', 0,
     490             :   /* 80 */ 'X', '3', '0', 0,
     491             :   /* 84 */ 'V', 'S', 'X', '4', '0', 0,
     492             :   /* 90 */ 'V', 'S', 'X', '5', '0', 0,
     493             :   /* 96 */ 'V', 'S', 'X', '6', '0', 0,
     494             :   /* 102 */ 'Q', 'F', '0', 0,
     495             :   /* 106 */ 'V', 'F', '0', 0,
     496             :   /* 110 */ 'V', 'S', 'L', '0', 0,
     497             :   /* 115 */ 'C', 'R', '0', 0,
     498             :   /* 119 */ 'V', '0', 0,
     499             :   /* 122 */ 'X', '0', 0,
     500             :   /* 125 */ 'Q', 'F', '1', '1', 0,
     501             :   /* 130 */ 'V', 'F', '1', '1', 0,
     502             :   /* 135 */ 'V', 'S', 'L', '1', '1', 0,
     503             :   /* 141 */ 'R', '1', '1', 0,
     504             :   /* 145 */ 'V', '1', '1', 0,
     505             :   /* 149 */ 'X', '1', '1', 0,
     506             :   /* 153 */ 'Q', 'F', '2', '1', 0,
     507             :   /* 158 */ 'V', 'F', '2', '1', 0,
     508             :   /* 163 */ 'V', 'S', 'L', '2', '1', 0,
     509             :   /* 169 */ 'R', '2', '1', 0,
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     511             :   /* 177 */ 'X', '2', '1', 0,
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     514             :   /* 191 */ 'V', 'S', 'L', '3', '1', 0,
     515             :   /* 197 */ 'R', '3', '1', 0,
     516             :   /* 201 */ 'V', '3', '1', 0,
     517             :   /* 205 */ 'X', '3', '1', 0,
     518             :   /* 209 */ 'V', 'S', 'X', '4', '1', 0,
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     522             :   /* 231 */ 'V', 'F', '1', 0,
     523             :   /* 235 */ 'V', 'S', 'L', '1', 0,
     524             :   /* 240 */ 'C', 'R', '1', 0,
     525             :   /* 244 */ 'V', '1', 0,
     526             :   /* 247 */ 'X', '1', 0,
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     528             :   /* 255 */ 'V', 'F', '1', '2', 0,
     529             :   /* 260 */ 'V', 'S', 'L', '1', '2', 0,
     530             :   /* 266 */ 'R', '1', '2', 0,
     531             :   /* 270 */ 'V', '1', '2', 0,
     532             :   /* 274 */ 'X', '1', '2', 0,
     533             :   /* 278 */ 'Q', 'F', '2', '2', 0,
     534             :   /* 283 */ 'V', 'F', '2', '2', 0,
     535             :   /* 288 */ 'V', 'S', 'L', '2', '2', 0,
     536             :   /* 294 */ 'R', '2', '2', 0,
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     538             :   /* 302 */ 'X', '2', '2', 0,
     539             :   /* 306 */ 'V', 'S', 'X', '3', '2', 0,
     540             :   /* 312 */ 'V', 'S', 'X', '4', '2', 0,
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     542             :   /* 324 */ 'V', 'S', 'X', '6', '2', 0,
     543             :   /* 330 */ 'Q', 'F', '2', 0,
     544             :   /* 334 */ 'V', 'F', '2', 0,
     545             :   /* 338 */ 'V', 'S', 'L', '2', 0,
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     547             :   /* 347 */ 'V', '2', 0,
     548             :   /* 350 */ 'X', '2', 0,
     549             :   /* 353 */ 'Q', 'F', '1', '3', 0,
     550             :   /* 358 */ 'V', 'F', '1', '3', 0,
     551             :   /* 363 */ 'V', 'S', 'L', '1', '3', 0,
     552             :   /* 369 */ 'R', '1', '3', 0,
     553             :   /* 373 */ 'V', '1', '3', 0,
     554             :   /* 377 */ 'X', '1', '3', 0,
     555             :   /* 381 */ 'Q', 'F', '2', '3', 0,
     556             :   /* 386 */ 'V', 'F', '2', '3', 0,
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     559             :   /* 401 */ 'V', '2', '3', 0,
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     561             :   /* 409 */ 'V', 'S', 'X', '3', '3', 0,
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     564             :   /* 427 */ 'V', 'S', 'X', '6', '3', 0,
     565             :   /* 433 */ 'Q', 'F', '3', 0,
     566             :   /* 437 */ 'V', 'F', '3', 0,
     567             :   /* 441 */ 'V', 'S', 'L', '3', 0,
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     569             :   /* 450 */ 'V', '3', 0,
     570             :   /* 453 */ 'X', '3', 0,
     571             :   /* 456 */ 'Q', 'F', '1', '4', 0,
     572             :   /* 461 */ 'V', 'F', '1', '4', 0,
     573             :   /* 466 */ 'V', 'S', 'L', '1', '4', 0,
     574             :   /* 472 */ 'R', '1', '4', 0,
     575             :   /* 476 */ 'V', '1', '4', 0,
     576             :   /* 480 */ 'X', '1', '4', 0,
     577             :   /* 484 */ 'Q', 'F', '2', '4', 0,
     578             :   /* 489 */ 'V', 'F', '2', '4', 0,
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     582             :   /* 508 */ 'X', '2', '4', 0,
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     585             :   /* 524 */ 'V', 'S', 'X', '5', '4', 0,
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     599             :   /* 586 */ 'V', 'F', '2', '5', 0,
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     601             :   /* 597 */ 'R', '2', '5', 0,
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     608             :   /* 631 */ 'V', 'F', '5', 0,
     609             :   /* 635 */ 'V', 'S', 'L', '5', 0,
     610             :   /* 640 */ 'C', 'R', '5', 0,
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     620             :   /* 683 */ 'V', 'F', '2', '6', 0,
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     622             :   /* 694 */ 'R', '2', '6', 0,
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     624             :   /* 702 */ 'X', '2', '6', 0,
     625             :   /* 706 */ 'V', 'S', 'X', '3', '6', 0,
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     628             :   /* 724 */ 'Q', 'F', '6', 0,
     629             :   /* 728 */ 'V', 'F', '6', 0,
     630             :   /* 732 */ 'V', 'S', 'L', '6', 0,
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     632             :   /* 741 */ 'V', '6', 0,
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     634             :   /* 747 */ 'Q', 'F', '1', '7', 0,
     635             :   /* 752 */ 'V', 'F', '1', '7', 0,
     636             :   /* 757 */ 'V', 'S', 'L', '1', '7', 0,
     637             :   /* 763 */ 'R', '1', '7', 0,
     638             :   /* 767 */ 'V', '1', '7', 0,
     639             :   /* 771 */ 'X', '1', '7', 0,
     640             :   /* 775 */ 'Q', 'F', '2', '7', 0,
     641             :   /* 780 */ 'V', 'F', '2', '7', 0,
     642             :   /* 785 */ 'V', 'S', 'L', '2', '7', 0,
     643             :   /* 791 */ 'R', '2', '7', 0,
     644             :   /* 795 */ 'V', '2', '7', 0,
     645             :   /* 799 */ 'X', '2', '7', 0,
     646             :   /* 803 */ 'V', 'S', 'X', '3', '7', 0,
     647             :   /* 809 */ 'V', 'S', 'X', '4', '7', 0,
     648             :   /* 815 */ 'V', 'S', 'X', '5', '7', 0,
     649             :   /* 821 */ 'Q', 'F', '7', 0,
     650             :   /* 825 */ 'V', 'F', '7', 0,
     651             :   /* 829 */ 'V', 'S', 'L', '7', 0,
     652             :   /* 834 */ 'C', 'R', '7', 0,
     653             :   /* 838 */ 'V', '7', 0,
     654             :   /* 841 */ 'X', '7', 0,
     655             :   /* 844 */ 'Q', 'F', '1', '8', 0,
     656             :   /* 849 */ 'V', 'F', '1', '8', 0,
     657             :   /* 854 */ 'V', 'S', 'L', '1', '8', 0,
     658             :   /* 860 */ 'R', '1', '8', 0,
     659             :   /* 864 */ 'V', '1', '8', 0,
     660             :   /* 868 */ 'X', '1', '8', 0,
     661             :   /* 872 */ 'Q', 'F', '2', '8', 0,
     662             :   /* 877 */ 'V', 'F', '2', '8', 0,
     663             :   /* 882 */ 'V', 'S', 'L', '2', '8', 0,
     664             :   /* 888 */ 'R', '2', '8', 0,
     665             :   /* 892 */ 'V', '2', '8', 0,
     666             :   /* 896 */ 'X', '2', '8', 0,
     667             :   /* 900 */ 'V', 'S', 'X', '3', '8', 0,
     668             :   /* 906 */ 'V', 'S', 'X', '4', '8', 0,
     669             :   /* 912 */ 'V', 'S', 'X', '5', '8', 0,
     670             :   /* 918 */ 'Q', 'F', '8', 0,
     671             :   /* 922 */ 'V', 'F', '8', 0,
     672             :   /* 926 */ 'V', 'S', 'L', '8', 0,
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     674             :   /* 937 */ 'B', 'P', '8', 0,
     675             :   /* 941 */ 'F', 'P', '8', 0,
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     677             :   /* 949 */ 'C', 'T', 'R', '8', 0,
     678             :   /* 954 */ 'V', '8', 0,
     679             :   /* 957 */ 'X', '8', 0,
     680             :   /* 960 */ 'Q', 'F', '1', '9', 0,
     681             :   /* 965 */ 'V', 'F', '1', '9', 0,
     682             :   /* 970 */ 'V', 'S', 'L', '1', '9', 0,
     683             :   /* 976 */ 'R', '1', '9', 0,
     684             :   /* 980 */ 'V', '1', '9', 0,
     685             :   /* 984 */ 'X', '1', '9', 0,
     686             :   /* 988 */ 'Q', 'F', '2', '9', 0,
     687             :   /* 993 */ 'V', 'F', '2', '9', 0,
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     690             :   /* 1008 */ 'V', '2', '9', 0,
     691             :   /* 1012 */ 'X', '2', '9', 0,
     692             :   /* 1016 */ 'V', 'S', 'X', '3', '9', 0,
     693             :   /* 1022 */ 'V', 'S', 'X', '4', '9', 0,
     694             :   /* 1028 */ 'V', 'S', 'X', '5', '9', 0,
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     696             :   /* 1038 */ 'V', 'F', '9', 0,
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     699             :   /* 1050 */ 'V', '9', 0,
     700             :   /* 1053 */ 'X', '9', 0,
     701             :   /* 1056 */ 'V', 'R', 'S', 'A', 'V', 'E', 0,
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     704             :   /* 1072 */ 'C', 'R', '1', 'U', 'N', 0,
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     710             :   /* 1108 */ 'C', 'R', '7', 'U', 'N', 0,
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     713             :   /* 1122 */ 'F', 'P', 0,
     714             :   /* 1125 */ 'C', 'R', '0', 'E', 'Q', 0,
     715             :   /* 1131 */ 'C', 'R', '1', 'E', 'Q', 0,
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     717             :   /* 1143 */ 'C', 'R', '3', 'E', 'Q', 0,
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     719             :   /* 1155 */ 'C', 'R', '5', 'E', 'Q', 0,
     720             :   /* 1161 */ 'C', 'R', '6', 'E', 'Q', 0,
     721             :   /* 1167 */ 'C', 'R', '7', 'E', 'Q', 0,
     722             :   /* 1173 */ 'X', 'E', 'R', 0,
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     729             :   /* 1208 */ 'C', 'R', '4', 'G', 'T', 0,
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     731             :   /* 1220 */ 'C', 'R', '6', 'G', 'T', 0,
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     736             :   /* 1250 */ 'C', 'R', '3', 'L', 'T', 0,
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     738             :   /* 1262 */ 'C', 'R', '5', 'L', 'T', 0,
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     741             :   /* 1280 */ 'C', 'A', 'R', 'R', 'Y', 0,
     742             : };
     743             : 
     744             : extern const MCRegisterDesc PPCRegDesc[] = { // Descriptors
     745             :   { 4, 0, 0, 0, 0, 0 },
     746             :   { 1119, 1, 9, 1, 1233, 0 },
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     754             :   { 1114, 1, 29, 1, 1014, 0 },
     755             :   { 937, 75, 1, 0, 0, 2 },
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     761             :   { 640, 13, 1, 4, 36, 6 },
     762             :   { 737, 13, 1, 4, 36, 6 },
     763             :   { 834, 13, 1, 4, 36, 6 },
     764             :   { 949, 1, 1, 1, 177, 0 },
     765             :   { 103, 1, 24, 1, 177, 0 },
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     784             :   { 961, 1, 24, 1, 177, 0 },
     785             :   { 29, 1, 24, 1, 177, 0 },
     786             :   { 154, 1, 24, 1, 177, 0 },
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     788             :   { 382, 1, 24, 1, 177, 0 },
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     793             :   { 873, 1, 24, 1, 177, 0 },
     794             :   { 989, 1, 24, 1, 177, 0 },
     795             :   { 57, 1, 24, 1, 177, 0 },
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     797             :   { 941, 61, 1, 0, 112, 2 },
     798             :   { 945, 1, 1, 1, 352, 0 },
     799             :   { 102, 67, 1, 2, 1137, 4 },
     800             :   { 227, 67, 1, 2, 1137, 4 },
     801             :   { 330, 67, 1, 2, 1137, 4 },
     802             :   { 433, 67, 1, 2, 1137, 4 },
     803             :   { 530, 67, 1, 2, 1137, 4 },
     804             :   { 627, 67, 1, 2, 1137, 4 },
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     809             :   { 0, 67, 1, 2, 1137, 4 },
     810             :   { 125, 67, 1, 2, 1137, 4 },
     811             :   { 250, 67, 1, 2, 1137, 4 },
     812             :   { 353, 67, 1, 2, 1137, 4 },
     813             :   { 456, 67, 1, 2, 1137, 4 },
     814             :   { 553, 67, 1, 2, 1137, 4 },
     815             :   { 650, 67, 1, 2, 1137, 4 },
     816             :   { 747, 67, 1, 2, 1137, 4 },
     817             :   { 844, 67, 1, 2, 1137, 4 },
     818             :   { 960, 67, 1, 2, 1137, 4 },
     819             :   { 28, 67, 1, 2, 1137, 4 },
     820             :   { 153, 67, 1, 2, 1137, 4 },
     821             :   { 278, 67, 1, 2, 1137, 4 },
     822             :   { 381, 67, 1, 2, 1137, 4 },
     823             :   { 484, 67, 1, 2, 1137, 4 },
     824             :   { 581, 67, 1, 2, 1137, 4 },
     825             :   { 678, 67, 1, 2, 1137, 4 },
     826             :   { 775, 67, 1, 2, 1137, 4 },
     827             :   { 872, 67, 1, 2, 1137, 4 },
     828             :   { 988, 67, 1, 2, 1137, 4 },
     829             :   { 56, 67, 1, 2, 1137, 4 },
     830             :   { 181, 67, 1, 2, 1137, 4 },
     831             :   { 116, 1, 27, 1, 1169, 0 },
     832             :   { 241, 1, 27, 1, 1169, 0 },
     833             :   { 344, 1, 27, 1, 1169, 0 },
     834             :   { 447, 1, 27, 1, 1169, 0 },
     835             :   { 544, 1, 27, 1, 1169, 0 },
     836             :   { 641, 1, 27, 1, 1169, 0 },
     837             :   { 738, 1, 27, 1, 1169, 0 },
     838             :   { 835, 1, 27, 1, 1169, 0 },
     839             :   { 946, 1, 27, 1, 1169, 0 },
     840             :   { 1047, 1, 27, 1, 1169, 0 },
     841             :   { 16, 1, 27, 1, 1169, 0 },
     842             :   { 141, 1, 27, 1, 1169, 0 },
     843             :   { 266, 1, 27, 1, 1169, 0 },
     844             :   { 369, 1, 27, 1, 1169, 0 },
     845             :   { 472, 1, 27, 1, 1169, 0 },
     846             :   { 569, 1, 27, 1, 1169, 0 },
     847             :   { 666, 1, 27, 1, 1169, 0 },
     848             :   { 763, 1, 27, 1, 1169, 0 },
     849             :   { 860, 1, 27, 1, 1169, 0 },
     850             :   { 976, 1, 27, 1, 1169, 0 },
     851             :   { 44, 1, 27, 1, 1169, 0 },
     852             :   { 169, 1, 27, 1, 1169, 0 },
     853             :   { 294, 1, 27, 1, 1169, 0 },
     854             :   { 397, 1, 27, 1, 1169, 0 },
     855             :   { 500, 1, 27, 1, 1169, 0 },
     856             :   { 597, 1, 27, 1, 1169, 0 },
     857             :   { 694, 1, 27, 1, 1169, 0 },
     858             :   { 791, 1, 27, 1, 1169, 0 },
     859             :   { 888, 1, 27, 1, 1169, 0 },
     860             :   { 1004, 1, 27, 1, 1169, 0 },
     861             :   { 72, 1, 27, 1, 1169, 0 },
     862             :   { 197, 1, 27, 1, 1169, 0 },
     863             :   { 119, 18, 1, 2, 1169, 4 },
     864             :   { 244, 18, 1, 2, 1169, 4 },
     865             :   { 347, 18, 1, 2, 1169, 4 },
     866             :   { 450, 18, 1, 2, 1169, 4 },
     867             :   { 547, 18, 1, 2, 1169, 4 },
     868             :   { 644, 18, 1, 2, 1169, 4 },
     869             :   { 741, 18, 1, 2, 1169, 4 },
     870             :   { 838, 18, 1, 2, 1169, 4 },
     871             :   { 954, 18, 1, 2, 1169, 4 },
     872             :   { 1050, 18, 1, 2, 1169, 4 },
     873             :   { 20, 18, 1, 2, 1169, 4 },
     874             :   { 145, 18, 1, 2, 1169, 4 },
     875             :   { 270, 18, 1, 2, 1169, 4 },
     876             :   { 373, 18, 1, 2, 1169, 4 },
     877             :   { 476, 18, 1, 2, 1169, 4 },
     878             :   { 573, 18, 1, 2, 1169, 4 },
     879             :   { 670, 18, 1, 2, 1169, 4 },
     880             :   { 767, 18, 1, 2, 1169, 4 },
     881             :   { 864, 18, 1, 2, 1169, 4 },
     882             :   { 980, 18, 1, 2, 1169, 4 },
     883             :   { 48, 18, 1, 2, 1169, 4 },
     884             :   { 173, 18, 1, 2, 1169, 4 },
     885             :   { 298, 18, 1, 2, 1169, 4 },
     886             :   { 401, 18, 1, 2, 1169, 4 },
     887             :   { 504, 18, 1, 2, 1169, 4 },
     888             :   { 601, 18, 1, 2, 1169, 4 },
     889             :   { 698, 18, 1, 2, 1169, 4 },
     890             :   { 795, 18, 1, 2, 1169, 4 },
     891             :   { 892, 18, 1, 2, 1169, 4 },
     892             :   { 1008, 18, 1, 2, 1169, 4 },
     893             :   { 76, 18, 1, 2, 1169, 4 },
     894             :   { 201, 18, 1, 2, 1169, 4 },
     895             :   { 106, 1, 69, 1, 1041, 0 },
     896             :   { 231, 1, 69, 1, 1041, 0 },
     897             :   { 334, 1, 69, 1, 1041, 0 },
     898             :   { 437, 1, 69, 1, 1041, 0 },
     899             :   { 534, 1, 69, 1, 1041, 0 },
     900             :   { 631, 1, 69, 1, 1041, 0 },
     901             :   { 728, 1, 69, 1, 1041, 0 },
     902             :   { 825, 1, 69, 1, 1041, 0 },
     903             :   { 922, 1, 69, 1, 1041, 0 },
     904             :   { 1038, 1, 69, 1, 1041, 0 },
     905             :   { 5, 1, 69, 1, 1041, 0 },
     906             :   { 130, 1, 69, 1, 1041, 0 },
     907             :   { 255, 1, 69, 1, 1041, 0 },
     908             :   { 358, 1, 69, 1, 1041, 0 },
     909             :   { 461, 1, 69, 1, 1041, 0 },
     910             :   { 558, 1, 69, 1, 1041, 0 },
     911             :   { 655, 1, 69, 1, 1041, 0 },
     912             :   { 752, 1, 69, 1, 1041, 0 },
     913             :   { 849, 1, 69, 1, 1041, 0 },
     914             :   { 965, 1, 69, 1, 1041, 0 },
     915             :   { 33, 1, 69, 1, 1041, 0 },
     916             :   { 158, 1, 69, 1, 1041, 0 },
     917             :   { 283, 1, 69, 1, 1041, 0 },
     918             :   { 386, 1, 69, 1, 1041, 0 },
     919             :   { 489, 1, 69, 1, 1041, 0 },
     920             :   { 586, 1, 69, 1, 1041, 0 },
     921             :   { 683, 1, 69, 1, 1041, 0 },
     922             :   { 780, 1, 69, 1, 1041, 0 },
     923             :   { 877, 1, 69, 1, 1041, 0 },
     924             :   { 993, 1, 69, 1, 1041, 0 },
     925             :   { 61, 1, 69, 1, 1041, 0 },
     926             :   { 186, 1, 69, 1, 1041, 0 },
     927             :   { 110, 53, 1, 2, 913, 4 },
     928             :   { 235, 53, 1, 2, 913, 4 },
     929             :   { 338, 53, 1, 2, 913, 4 },
     930             :   { 441, 53, 1, 2, 913, 4 },
     931             :   { 538, 53, 1, 2, 913, 4 },
     932             :   { 635, 53, 1, 2, 913, 4 },
     933             :   { 732, 53, 1, 2, 913, 4 },
     934             :   { 829, 53, 1, 2, 913, 4 },
     935             :   { 926, 53, 1, 2, 913, 4 },
     936             :   { 1042, 53, 1, 2, 913, 4 },
     937             :   { 10, 53, 1, 2, 913, 4 },
     938             :   { 135, 53, 1, 2, 913, 4 },
     939             :   { 260, 53, 1, 2, 913, 4 },
     940             :   { 363, 53, 1, 2, 913, 4 },
     941             :   { 466, 53, 1, 2, 913, 4 },
     942             :   { 563, 53, 1, 2, 913, 4 },
     943             :   { 660, 53, 1, 2, 913, 4 },
     944             :   { 757, 53, 1, 2, 913, 4 },
     945             :   { 854, 53, 1, 2, 913, 4 },
     946             :   { 970, 53, 1, 2, 913, 4 },
     947             :   { 38, 53, 1, 2, 913, 4 },
     948             :   { 163, 53, 1, 2, 913, 4 },
     949             :   { 288, 53, 1, 2, 913, 4 },
     950             :   { 391, 53, 1, 2, 913, 4 },
     951             :   { 494, 53, 1, 2, 913, 4 },
     952             :   { 591, 53, 1, 2, 913, 4 },
     953             :   { 688, 53, 1, 2, 913, 4 },
     954             :   { 785, 53, 1, 2, 913, 4 },
     955             :   { 882, 53, 1, 2, 913, 4 },
     956             :   { 998, 53, 1, 2, 913, 4 },
     957             :   { 66, 53, 1, 2, 913, 4 },
     958             :   { 191, 53, 1, 2, 913, 4 },
     959             :   { 306, 1, 1, 1, 945, 0 },
     960             :   { 409, 1, 1, 1, 945, 0 },
     961             :   { 512, 1, 1, 1, 945, 0 },
     962             :   { 609, 1, 1, 1, 945, 0 },
     963             :   { 706, 1, 1, 1, 945, 0 },
     964             :   { 803, 1, 1, 1, 945, 0 },
     965             :   { 900, 1, 1, 1, 945, 0 },
     966             :   { 1016, 1, 1, 1, 945, 0 },
     967             :   { 84, 1, 1, 1, 945, 0 },
     968             :   { 209, 1, 1, 1, 945, 0 },
     969             :   { 312, 1, 1, 1, 945, 0 },
     970             :   { 415, 1, 1, 1, 945, 0 },
     971             :   { 518, 1, 1, 1, 945, 0 },
     972             :   { 615, 1, 1, 1, 945, 0 },
     973             :   { 712, 1, 1, 1, 945, 0 },
     974             :   { 809, 1, 1, 1, 945, 0 },
     975             :   { 906, 1, 1, 1, 945, 0 },
     976             :   { 1022, 1, 1, 1, 945, 0 },
     977             :   { 90, 1, 1, 1, 945, 0 },
     978             :   { 215, 1, 1, 1, 945, 0 },
     979             :   { 318, 1, 1, 1, 945, 0 },
     980             :   { 421, 1, 1, 1, 945, 0 },
     981             :   { 524, 1, 1, 1, 945, 0 },
     982             :   { 621, 1, 1, 1, 945, 0 },
     983             :   { 718, 1, 1, 1, 945, 0 },
     984             :   { 815, 1, 1, 1, 945, 0 },
     985             :   { 912, 1, 1, 1, 945, 0 },
     986             :   { 1028, 1, 1, 1, 945, 0 },
     987             :   { 96, 1, 1, 1, 945, 0 },
     988             :   { 221, 1, 1, 1, 945, 0 },
     989             :   { 324, 1, 1, 1, 945, 0 },
     990             :   { 427, 1, 1, 1, 945, 0 },
     991             :   { 122, 55, 1, 0, 817, 2 },
     992             :   { 247, 55, 1, 0, 817, 2 },
     993             :   { 350, 55, 1, 0, 817, 2 },
     994             :   { 453, 55, 1, 0, 817, 2 },
     995             :   { 550, 55, 1, 0, 817, 2 },
     996             :   { 647, 55, 1, 0, 817, 2 },
     997             :   { 744, 55, 1, 0, 817, 2 },
     998             :   { 841, 55, 1, 0, 817, 2 },
     999             :   { 957, 55, 1, 0, 817, 2 },
    1000             :   { 1053, 55, 1, 0, 817, 2 },
    1001             :   { 24, 55, 1, 0, 817, 2 },
    1002             :   { 149, 55, 1, 0, 817, 2 },
    1003             :   { 274, 55, 1, 0, 817, 2 },
    1004             :   { 377, 55, 1, 0, 817, 2 },
    1005             :   { 480, 55, 1, 0, 817, 2 },
    1006             :   { 577, 55, 1, 0, 817, 2 },
    1007             :   { 674, 55, 1, 0, 817, 2 },
    1008             :   { 771, 55, 1, 0, 817, 2 },
    1009             :   { 868, 55, 1, 0, 817, 2 },
    1010             :   { 984, 55, 1, 0, 817, 2 },
    1011             :   { 52, 55, 1, 0, 817, 2 },
    1012             :   { 177, 55, 1, 0, 817, 2 },
    1013             :   { 302, 55, 1, 0, 817, 2 },
    1014             :   { 405, 55, 1, 0, 817, 2 },
    1015             :   { 508, 55, 1, 0, 817, 2 },
    1016             :   { 605, 55, 1, 0, 817, 2 },
    1017             :   { 702, 55, 1, 0, 817, 2 },
    1018             :   { 799, 55, 1, 0, 817, 2 },
    1019             :   { 896, 55, 1, 0, 817, 2 },
    1020             :   { 1012, 55, 1, 0, 817, 2 },
    1021             :   { 80, 55, 1, 0, 817, 2 },
    1022             :   { 205, 55, 1, 0, 817, 2 },
    1023             :   { 931, 47, 1, 0, 627, 2 },
    1024             :   { 1125, 1, 49, 1, 627, 0 },
    1025             :   { 1131, 1, 49, 1, 596, 0 },
    1026             :   { 1137, 1, 49, 1, 596, 0 },
    1027             :   { 1143, 1, 49, 1, 596, 0 },
    1028             :   { 1149, 1, 49, 1, 596, 0 },
    1029             :   { 1155, 1, 49, 1, 596, 0 },
    1030             :   { 1161, 1, 49, 1, 596, 0 },
    1031             :   { 1167, 1, 49, 1, 596, 0 },
    1032             :   { 1184, 1, 45, 1, 564, 0 },
    1033             :   { 1190, 1, 45, 1, 564, 0 },
    1034             :   { 1196, 1, 45, 1, 564, 0 },
    1035             :   { 1202, 1, 45, 1, 564, 0 },
    1036             :   { 1208, 1, 45, 1, 564, 0 },
    1037             :   { 1214, 1, 45, 1, 564, 0 },
    1038             :   { 1220, 1, 45, 1, 564, 0 },
    1039             :   { 1226, 1, 45, 1, 564, 0 },
    1040             :   { 1232, 1, 43, 1, 532, 0 },
    1041             :   { 1238, 1, 43, 1, 532, 0 },
    1042             :   { 1244, 1, 43, 1, 532, 0 },
    1043             :   { 1250, 1, 43, 1, 532, 0 },
    1044             :   { 1256, 1, 43, 1, 532, 0 },
    1045             :   { 1262, 1, 43, 1, 532, 0 },
    1046             :   { 1268, 1, 43, 1, 532, 0 },
    1047             :   { 1274, 1, 43, 1, 532, 0 },
    1048             :   { 1066, 1, 41, 1, 500, 0 },
    1049             :   { 1072, 1, 41, 1, 500, 0 },
    1050             :   { 1078, 1, 41, 1, 500, 0 },
    1051             :   { 1084, 1, 41, 1, 500, 0 },
    1052             :   { 1090, 1, 41, 1, 500, 0 },
    1053             :   { 1096, 1, 41, 1, 500, 0 },
    1054             :   { 1102, 1, 41, 1, 500, 0 },
    1055             :   { 1108, 1, 41, 1, 500, 0 },
    1056             : };
    1057             : 
    1058             : extern const MCPhysReg PPCRegUnitRoots[][2] = {
    1059             :   { PPC::BP },
    1060             :   { PPC::CARRY, PPC::XER },
    1061             :   { PPC::CTR },
    1062             :   { PPC::FP },
    1063             :   { PPC::LR },
    1064             :   { PPC::RM },
    1065             :   { PPC::VRSAVE },
    1066             :   { PPC::ZERO },
    1067             :   { PPC::CR0LT },
    1068             :   { PPC::CR0GT },
    1069             :   { PPC::CR0EQ },
    1070             :   { PPC::CR0UN },
    1071             :   { PPC::CR1LT },
    1072             :   { PPC::CR1GT },
    1073             :   { PPC::CR1EQ },
    1074             :   { PPC::CR1UN },
    1075             :   { PPC::CR2LT },
    1076             :   { PPC::CR2GT },
    1077             :   { PPC::CR2EQ },
    1078             :   { PPC::CR2UN },
    1079             :   { PPC::CR3LT },
    1080             :   { PPC::CR3GT },
    1081             :   { PPC::CR3EQ },
    1082             :   { PPC::CR3UN },
    1083             :   { PPC::CR4LT },
    1084             :   { PPC::CR4GT },
    1085             :   { PPC::CR4EQ },
    1086             :   { PPC::CR4UN },
    1087             :   { PPC::CR5LT },
    1088             :   { PPC::CR5GT },
    1089             :   { PPC::CR5EQ },
    1090             :   { PPC::CR5UN },
    1091             :   { PPC::CR6LT },
    1092             :   { PPC::CR6GT },
    1093             :   { PPC::CR6EQ },
    1094             :   { PPC::CR6UN },
    1095             :   { PPC::CR7LT },
    1096             :   { PPC::CR7GT },
    1097             :   { PPC::CR7EQ },
    1098             :   { PPC::CR7UN },
    1099             :   { PPC::CTR8 },
    1100             :   { PPC::F0 },
    1101             :   { PPC::F1 },
    1102             :   { PPC::F2 },
    1103             :   { PPC::F3 },
    1104             :   { PPC::F4 },
    1105             :   { PPC::F5 },
    1106             :   { PPC::F6 },
    1107             :   { PPC::F7 },
    1108             :   { PPC::F8 },
    1109             :   { PPC::F9 },
    1110             :   { PPC::F10 },
    1111             :   { PPC::F11 },
    1112             :   { PPC::F12 },
    1113             :   { PPC::F13 },
    1114             :   { PPC::F14 },
    1115             :   { PPC::F15 },
    1116             :   { PPC::F16 },
    1117             :   { PPC::F17 },
    1118             :   { PPC::F18 },
    1119             :   { PPC::F19 },
    1120             :   { PPC::F20 },
    1121             :   { PPC::F21 },
    1122             :   { PPC::F22 },
    1123             :   { PPC::F23 },
    1124             :   { PPC::F24 },
    1125             :   { PPC::F25 },
    1126             :   { PPC::F26 },
    1127             :   { PPC::F27 },
    1128             :   { PPC::F28 },
    1129             :   { PPC::F29 },
    1130             :   { PPC::F30 },
    1131             :   { PPC::F31 },
    1132             :   { PPC::LR8 },
    1133             :   { PPC::R0 },
    1134             :   { PPC::R1 },
    1135             :   { PPC::R2 },
    1136             :   { PPC::R3 },
    1137             :   { PPC::R4 },
    1138             :   { PPC::R5 },
    1139             :   { PPC::R6 },
    1140             :   { PPC::R7 },
    1141             :   { PPC::R8 },
    1142             :   { PPC::R9 },
    1143             :   { PPC::R10 },
    1144             :   { PPC::R11 },
    1145             :   { PPC::R12 },
    1146             :   { PPC::R13 },
    1147             :   { PPC::R14 },
    1148             :   { PPC::R15 },
    1149             :   { PPC::R16 },
    1150             :   { PPC::R17 },
    1151             :   { PPC::R18 },
    1152             :   { PPC::R19 },
    1153             :   { PPC::R20 },
    1154             :   { PPC::R21 },
    1155             :   { PPC::R22 },
    1156             :   { PPC::R23 },
    1157             :   { PPC::R24 },
    1158             :   { PPC::R25 },
    1159             :   { PPC::R26 },
    1160             :   { PPC::R27 },
    1161             :   { PPC::R28 },
    1162             :   { PPC::R29 },
    1163             :   { PPC::R30 },
    1164             :   { PPC::R31 },
    1165             :   { PPC::VF0 },
    1166             :   { PPC::VF1 },
    1167             :   { PPC::VF2 },
    1168             :   { PPC::VF3 },
    1169             :   { PPC::VF4 },
    1170             :   { PPC::VF5 },
    1171             :   { PPC::VF6 },
    1172             :   { PPC::VF7 },
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    1185             :   { PPC::VF20 },
    1186             :   { PPC::VF21 },
    1187             :   { PPC::VF22 },
    1188             :   { PPC::VF23 },
    1189             :   { PPC::VF24 },
    1190             :   { PPC::VF25 },
    1191             :   { PPC::VF26 },
    1192             :   { PPC::VF27 },
    1193             :   { PPC::VF28 },
    1194             :   { PPC::VF29 },
    1195             :   { PPC::VF30 },
    1196             :   { PPC::VF31 },
    1197             :   { PPC::VSX32 },
    1198             :   { PPC::VSX33 },
    1199             :   { PPC::VSX34 },
    1200             :   { PPC::VSX35 },
    1201             :   { PPC::VSX36 },
    1202             :   { PPC::VSX37 },
    1203             :   { PPC::VSX38 },
    1204             :   { PPC::VSX39 },
    1205             :   { PPC::VSX40 },
    1206             :   { PPC::VSX41 },
    1207             :   { PPC::VSX42 },
    1208             :   { PPC::VSX43 },
    1209             :   { PPC::VSX44 },
    1210             :   { PPC::VSX45 },
    1211             :   { PPC::VSX46 },
    1212             :   { PPC::VSX47 },
    1213             :   { PPC::VSX48 },
    1214             :   { PPC::VSX49 },
    1215             :   { PPC::VSX50 },
    1216             :   { PPC::VSX51 },
    1217             :   { PPC::VSX52 },
    1218             :   { PPC::VSX53 },
    1219             :   { PPC::VSX54 },
    1220             :   { PPC::VSX55 },
    1221             :   { PPC::VSX56 },
    1222             :   { PPC::VSX57 },
    1223             :   { PPC::VSX58 },
    1224             :   { PPC::VSX59 },
    1225             :   { PPC::VSX60 },
    1226             :   { PPC::VSX61 },
    1227             :   { PPC::VSX62 },
    1228             :   { PPC::VSX63 },
    1229             : };
    1230             : 
    1231             : namespace {     // Register classes...
    1232             :   // VSSRC Register Class...
    1233             :   const MCPhysReg VSSRC[] = {
    1234             :     PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F31, PPC::F30, PPC::F29, PPC::F28, PPC::F27, PPC::F26, PPC::F25, PPC::F24, PPC::F23, PPC::F22, PPC::F21, PPC::F20, PPC::F19, PPC::F18, PPC::F17, PPC::F16, PPC::F15, PPC::F14, PPC::VF2, PPC::VF3, PPC::VF4, PPC::VF5, PPC::VF0, PPC::VF1, PPC::VF6, PPC::VF7, PPC::VF8, PPC::VF9, PPC::VF10, PPC::VF11, PPC::VF12, PPC::VF13, PPC::VF14, PPC::VF15, PPC::VF16, PPC::VF17, PPC::VF18, PPC::VF19, PPC::VF31, PPC::VF30, PPC::VF29, PPC::VF28, PPC::VF27, PPC::VF26, PPC::VF25, PPC::VF24, PPC::VF23, PPC::VF22, PPC::VF21, PPC::VF20, 
    1235             :   };
    1236             : 
    1237             :   // VSSRC Bit set.
    1238             :   const uint8_t VSSRCBits[] = {
    1239             :     0x00, 0x00, 0xf0, 0xff, 0xff, 0xff, 0x0f, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1240             :   };
    1241             : 
    1242             :   // GPRC Register Class...
    1243             :   const MCPhysReg GPRC[] = {
    1244             :     PPC::R2, PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R0, PPC::R1, PPC::FP, PPC::BP, 
    1245             :   };
    1246             : 
    1247             :   // GPRC Bit set.
    1248             :   const uint8_t GPRCBits[] = {
    1249             :     0x12, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1250             :   };
    1251             : 
    1252             :   // GPRC_NOR0 Register Class...
    1253             :   const MCPhysReg GPRC_NOR0[] = {
    1254             :     PPC::R2, PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R1, PPC::FP, PPC::BP, PPC::ZERO, 
    1255             :   };
    1256             : 
    1257             :   // GPRC_NOR0 Bit set.
    1258             :   const uint8_t GPRC_NOR0Bits[] = {
    1259             :     0x12, 0x02, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0xff, 0xff, 0xff, 0x3f, 
    1260             :   };
    1261             : 
    1262             :   // GPRC_and_GPRC_NOR0 Register Class...
    1263             :   const MCPhysReg GPRC_and_GPRC_NOR0[] = {
    1264             :     PPC::R2, PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R1, PPC::FP, PPC::BP, 
    1265             :   };
    1266             : 
    1267             :   // GPRC_and_GPRC_NOR0 Bit set.
    1268             :   const uint8_t GPRC_and_GPRC_NOR0Bits[] = {
    1269             :     0x12, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0xff, 0xff, 0xff, 0x3f, 
    1270             :   };
    1271             : 
    1272             :   // CRBITRC Register Class...
    1273             :   const MCPhysReg CRBITRC[] = {
    1274             :     PPC::CR2LT, PPC::CR2GT, PPC::CR2EQ, PPC::CR2UN, PPC::CR3LT, PPC::CR3GT, PPC::CR3EQ, PPC::CR3UN, PPC::CR4LT, PPC::CR4GT, PPC::CR4EQ, PPC::CR4UN, PPC::CR5LT, PPC::CR5GT, PPC::CR5EQ, PPC::CR5UN, PPC::CR6LT, PPC::CR6GT, PPC::CR6EQ, PPC::CR6UN, PPC::CR7LT, PPC::CR7GT, PPC::CR7EQ, PPC::CR7UN, PPC::CR1LT, PPC::CR1GT, PPC::CR1EQ, PPC::CR1UN, PPC::CR0LT, PPC::CR0GT, PPC::CR0EQ, PPC::CR0UN, 
    1275             :   };
    1276             : 
    1277             :   // CRBITRC Bit set.
    1278             :   const uint8_t CRBITRCBits[] = {
    1279             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0xff, 0xff, 0xff, 0x7f, 
    1280             :   };
    1281             : 
    1282             :   // F4RC Register Class...
    1283             :   const MCPhysReg F4RC[] = {
    1284             :     PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F31, PPC::F30, PPC::F29, PPC::F28, PPC::F27, PPC::F26, PPC::F25, PPC::F24, PPC::F23, PPC::F22, PPC::F21, PPC::F20, PPC::F19, PPC::F18, PPC::F17, PPC::F16, PPC::F15, PPC::F14, 
    1285             :   };
    1286             : 
    1287             :   // F4RC Bit set.
    1288             :   const uint8_t F4RCBits[] = {
    1289             :     0x00, 0x00, 0xf0, 0xff, 0xff, 0xff, 0x0f, 
    1290             :   };
    1291             : 
    1292             :   // CRRC Register Class...
    1293             :   const MCPhysReg CRRC[] = {
    1294             :     PPC::CR0, PPC::CR1, PPC::CR5, PPC::CR6, PPC::CR7, PPC::CR2, PPC::CR3, PPC::CR4, 
    1295             :   };
    1296             : 
    1297             :   // CRRC Bit set.
    1298             :   const uint8_t CRRCBits[] = {
    1299             :     0x00, 0xf8, 0x07, 
    1300             :   };
    1301             : 
    1302             :   // CARRYRC Register Class...
    1303             :   const MCPhysReg CARRYRC[] = {
    1304             :     PPC::CARRY, PPC::XER, 
    1305             :   };
    1306             : 
    1307             :   // CARRYRC Bit set.
    1308             :   const uint8_t CARRYRCBits[] = {
    1309             :     0x04, 0x01, 
    1310             :   };
    1311             : 
    1312             :   // CRRC0 Register Class...
    1313             :   const MCPhysReg CRRC0[] = {
    1314             :     PPC::CR0, 
    1315             :   };
    1316             : 
    1317             :   // CRRC0 Bit set.
    1318             :   const uint8_t CRRC0Bits[] = {
    1319             :     0x00, 0x08, 
    1320             :   };
    1321             : 
    1322             :   // CTRRC Register Class...
    1323             :   const MCPhysReg CTRRC[] = {
    1324             :     PPC::CTR, 
    1325             :   };
    1326             : 
    1327             :   // CTRRC Bit set.
    1328             :   const uint8_t CTRRCBits[] = {
    1329             :     0x08, 
    1330             :   };
    1331             : 
    1332             :   // VRSAVERC Register Class...
    1333             :   const MCPhysReg VRSAVERC[] = {
    1334             :     PPC::VRSAVE, 
    1335             :   };
    1336             : 
    1337             :   // VRSAVERC Bit set.
    1338             :   const uint8_t VRSAVERCBits[] = {
    1339             :     0x80, 
    1340             :   };
    1341             : 
    1342             :   // SPILLTOVSRRC Register Class...
    1343             :   const MCPhysReg SPILLTOVSRRC[] = {
    1344             :     PPC::X2, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X0, PPC::X1, PPC::FP8, PPC::BP8, PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::VF2, PPC::VF3, PPC::VF4, PPC::VF5, PPC::VF0, PPC::VF1, PPC::VF6, PPC::VF7, PPC::VF8, PPC::VF9, PPC::VF10, PPC::VF11, PPC::VF12, PPC::VF13, PPC::VF14, PPC::VF15, PPC::VF16, PPC::VF17, PPC::VF18, PPC::VF19, 
    1345             :   };
    1346             : 
    1347             :   // SPILLTOVSRRC Bit set.
    1348             :   const uint8_t SPILLTOVSRRCBits[] = {
    1349             :     0x00, 0x04, 0xf0, 0xff, 0x03, 0x00, 0x10, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1350             :   };
    1351             : 
    1352             :   // VSFRC Register Class...
    1353             :   const MCPhysReg VSFRC[] = {
    1354             :     PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F31, PPC::F30, PPC::F29, PPC::F28, PPC::F27, PPC::F26, PPC::F25, PPC::F24, PPC::F23, PPC::F22, PPC::F21, PPC::F20, PPC::F19, PPC::F18, PPC::F17, PPC::F16, PPC::F15, PPC::F14, PPC::VF2, PPC::VF3, PPC::VF4, PPC::VF5, PPC::VF0, PPC::VF1, PPC::VF6, PPC::VF7, PPC::VF8, PPC::VF9, PPC::VF10, PPC::VF11, PPC::VF12, PPC::VF13, PPC::VF14, PPC::VF15, PPC::VF16, PPC::VF17, PPC::VF18, PPC::VF19, PPC::VF31, PPC::VF30, PPC::VF29, PPC::VF28, PPC::VF27, PPC::VF26, PPC::VF25, PPC::VF24, PPC::VF23, PPC::VF22, PPC::VF21, PPC::VF20, 
    1355             :   };
    1356             : 
    1357             :   // VSFRC Bit set.
    1358             :   const uint8_t VSFRCBits[] = {
    1359             :     0x00, 0x00, 0xf0, 0xff, 0xff, 0xff, 0x0f, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1360             :   };
    1361             : 
    1362             :   // G8RC Register Class...
    1363             :   const MCPhysReg G8RC[] = {
    1364             :     PPC::X2, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X0, PPC::X1, PPC::FP8, PPC::BP8, 
    1365             :   };
    1366             : 
    1367             :   // G8RC Bit set.
    1368             :   const uint8_t G8RCBits[] = {
    1369             :     0x00, 0x04, 0x00, 0x00, 0x00, 0x00, 0x10, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1370             :   };
    1371             : 
    1372             :   // G8RC_NOX0 Register Class...
    1373             :   const MCPhysReg G8RC_NOX0[] = {
    1374             :     PPC::X2, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X1, PPC::FP8, PPC::BP8, PPC::ZERO8, 
    1375             :   };
    1376             : 
    1377             :   // G8RC_NOX0 Bit set.
    1378             :   const uint8_t G8RC_NOX0Bits[] = {
    1379             :     0x00, 0x04, 0x00, 0x00, 0x00, 0x00, 0x10, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0xff, 0xff, 0xff, 0x7f, 
    1380             :   };
    1381             : 
    1382             :   // SPILLTOVSRRC_and_VSFRC Register Class...
    1383             :   const MCPhysReg SPILLTOVSRRC_and_VSFRC[] = {
    1384             :     PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::VF2, PPC::VF3, PPC::VF4, PPC::VF5, PPC::VF0, PPC::VF1, PPC::VF6, PPC::VF7, PPC::VF8, PPC::VF9, PPC::VF10, PPC::VF11, PPC::VF12, PPC::VF13, PPC::VF14, PPC::VF15, PPC::VF16, PPC::VF17, PPC::VF18, PPC::VF19, 
    1385             :   };
    1386             : 
    1387             :   // SPILLTOVSRRC_and_VSFRC Bit set.
    1388             :   const uint8_t SPILLTOVSRRC_and_VSFRCBits[] = {
    1389             :     0x00, 0x00, 0xf0, 0xff, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0x03, 
    1390             :   };
    1391             : 
    1392             :   // G8RC_and_G8RC_NOX0 Register Class...
    1393             :   const MCPhysReg G8RC_and_G8RC_NOX0[] = {
    1394             :     PPC::X2, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X1, PPC::FP8, PPC::BP8, 
    1395             :   };
    1396             : 
    1397             :   // G8RC_and_G8RC_NOX0 Bit set.
    1398             :   const uint8_t G8RC_and_G8RC_NOX0Bits[] = {
    1399             :     0x00, 0x04, 0x00, 0x00, 0x00, 0x00, 0x10, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0xff, 0xff, 0xff, 0x3f, 
    1400             :   };
    1401             : 
    1402             :   // F8RC Register Class...
    1403             :   const MCPhysReg F8RC[] = {
    1404             :     PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F31, PPC::F30, PPC::F29, PPC::F28, PPC::F27, PPC::F26, PPC::F25, PPC::F24, PPC::F23, PPC::F22, PPC::F21, PPC::F20, PPC::F19, PPC::F18, PPC::F17, PPC::F16, PPC::F15, PPC::F14, 
    1405             :   };
    1406             : 
    1407             :   // F8RC Bit set.
    1408             :   const uint8_t F8RCBits[] = {
    1409             :     0x00, 0x00, 0xf0, 0xff, 0xff, 0xff, 0x0f, 
    1410             :   };
    1411             : 
    1412             :   // VFRC Register Class...
    1413             :   const MCPhysReg VFRC[] = {
    1414             :     PPC::VF2, PPC::VF3, PPC::VF4, PPC::VF5, PPC::VF0, PPC::VF1, PPC::VF6, PPC::VF7, PPC::VF8, PPC::VF9, PPC::VF10, PPC::VF11, PPC::VF12, PPC::VF13, PPC::VF14, PPC::VF15, PPC::VF16, PPC::VF17, PPC::VF18, PPC::VF19, PPC::VF31, PPC::VF30, PPC::VF29, PPC::VF28, PPC::VF27, PPC::VF26, PPC::VF25, PPC::VF24, PPC::VF23, PPC::VF22, PPC::VF21, PPC::VF20, 
    1415             :   };
    1416             : 
    1417             :   // VFRC Bit set.
    1418             :   const uint8_t VFRCBits[] = {
    1419             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1420             :   };
    1421             : 
    1422             :   // SPILLTOVSRRC_and_VFRC Register Class...
    1423             :   const MCPhysReg SPILLTOVSRRC_and_VFRC[] = {
    1424             :     PPC::VF2, PPC::VF3, PPC::VF4, PPC::VF5, PPC::VF0, PPC::VF1, PPC::VF6, PPC::VF7, PPC::VF8, PPC::VF9, PPC::VF10, PPC::VF11, PPC::VF12, PPC::VF13, PPC::VF14, PPC::VF15, PPC::VF16, PPC::VF17, PPC::VF18, PPC::VF19, 
    1425             :   };
    1426             : 
    1427             :   // SPILLTOVSRRC_and_VFRC Bit set.
    1428             :   const uint8_t SPILLTOVSRRC_and_VFRCBits[] = {
    1429             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0x03, 
    1430             :   };
    1431             : 
    1432             :   // SPILLTOVSRRC_and_F4RC Register Class...
    1433             :   const MCPhysReg SPILLTOVSRRC_and_F4RC[] = {
    1434             :     PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, 
    1435             :   };
    1436             : 
    1437             :   // SPILLTOVSRRC_and_F4RC Bit set.
    1438             :   const uint8_t SPILLTOVSRRC_and_F4RCBits[] = {
    1439             :     0x00, 0x00, 0xf0, 0xff, 0x03, 
    1440             :   };
    1441             : 
    1442             :   // CTRRC8 Register Class...
    1443             :   const MCPhysReg CTRRC8[] = {
    1444             :     PPC::CTR8, 
    1445             :   };
    1446             : 
    1447             :   // CTRRC8 Bit set.
    1448             :   const uint8_t CTRRC8Bits[] = {
    1449             :     0x00, 0x00, 0x08, 
    1450             :   };
    1451             : 
    1452             :   // VSRC Register Class...
    1453             :   const MCPhysReg VSRC[] = {
    1454             :     PPC::VSL0, PPC::VSL1, PPC::VSL2, PPC::VSL3, PPC::VSL4, PPC::VSL5, PPC::VSL6, PPC::VSL7, PPC::VSL8, PPC::VSL9, PPC::VSL10, PPC::VSL11, PPC::VSL12, PPC::VSL13, PPC::VSL31, PPC::VSL30, PPC::VSL29, PPC::VSL28, PPC::VSL27, PPC::VSL26, PPC::VSL25, PPC::VSL24, PPC::VSL23, PPC::VSL22, PPC::VSL21, PPC::VSL20, PPC::VSL19, PPC::VSL18, PPC::VSL17, PPC::VSL16, PPC::VSL15, PPC::VSL14, PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V0, PPC::V1, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V31, PPC::V30, PPC::V29, PPC::V28, PPC::V27, PPC::V26, PPC::V25, PPC::V24, PPC::V23, PPC::V22, PPC::V21, PPC::V20, 
    1455             :   };
    1456             : 
    1457             :   // VSRC Bit set.
    1458             :   const uint8_t VSRCBits[] = {
    1459             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1460             :   };
    1461             : 
    1462             :   // VSRC_with_sub_64_in_SPILLTOVSRRC Register Class...
    1463             :   const MCPhysReg VSRC_with_sub_64_in_SPILLTOVSRRC[] = {
    1464             :     PPC::VSL0, PPC::VSL1, PPC::VSL2, PPC::VSL3, PPC::VSL4, PPC::VSL5, PPC::VSL6, PPC::VSL7, PPC::VSL8, PPC::VSL9, PPC::VSL10, PPC::VSL11, PPC::VSL12, PPC::VSL13, PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V0, PPC::V1, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, 
    1465             :   };
    1466             : 
    1467             :   // VSRC_with_sub_64_in_SPILLTOVSRRC Bit set.
    1468             :   const uint8_t VSRC_with_sub_64_in_SPILLTOVSRRCBits[] = {
    1469             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0x03, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0x0f, 
    1470             :   };
    1471             : 
    1472             :   // QSRC Register Class...
    1473             :   const MCPhysReg QSRC[] = {
    1474             :     PPC::QF0, PPC::QF1, PPC::QF2, PPC::QF3, PPC::QF4, PPC::QF5, PPC::QF6, PPC::QF7, PPC::QF8, PPC::QF9, PPC::QF10, PPC::QF11, PPC::QF12, PPC::QF13, PPC::QF31, PPC::QF30, PPC::QF29, PPC::QF28, PPC::QF27, PPC::QF26, PPC::QF25, PPC::QF24, PPC::QF23, PPC::QF22, PPC::QF21, PPC::QF20, PPC::QF19, PPC::QF18, PPC::QF17, PPC::QF16, PPC::QF15, PPC::QF14, 
    1475             :   };
    1476             : 
    1477             :   // QSRC Bit set.
    1478             :   const uint8_t QSRCBits[] = {
    1479             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1480             :   };
    1481             : 
    1482             :   // VRRC Register Class...
    1483             :   const MCPhysReg VRRC[] = {
    1484             :     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V0, PPC::V1, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V31, PPC::V30, PPC::V29, PPC::V28, PPC::V27, PPC::V26, PPC::V25, PPC::V24, PPC::V23, PPC::V22, PPC::V21, PPC::V20, 
    1485             :   };
    1486             : 
    1487             :   // VRRC Bit set.
    1488             :   const uint8_t VRRCBits[] = {
    1489             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1490             :   };
    1491             : 
    1492             :   // VSLRC Register Class...
    1493             :   const MCPhysReg VSLRC[] = {
    1494             :     PPC::VSL0, PPC::VSL1, PPC::VSL2, PPC::VSL3, PPC::VSL4, PPC::VSL5, PPC::VSL6, PPC::VSL7, PPC::VSL8, PPC::VSL9, PPC::VSL10, PPC::VSL11, PPC::VSL12, PPC::VSL13, PPC::VSL31, PPC::VSL30, PPC::VSL29, PPC::VSL28, PPC::VSL27, PPC::VSL26, PPC::VSL25, PPC::VSL24, PPC::VSL23, PPC::VSL22, PPC::VSL21, PPC::VSL20, PPC::VSL19, PPC::VSL18, PPC::VSL17, PPC::VSL16, PPC::VSL15, PPC::VSL14, 
    1495             :   };
    1496             : 
    1497             :   // VSLRC Bit set.
    1498             :   const uint8_t VSLRCBits[] = {
    1499             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1500             :   };
    1501             : 
    1502             :   // VRRC_with_sub_64_in_SPILLTOVSRRC Register Class...
    1503             :   const MCPhysReg VRRC_with_sub_64_in_SPILLTOVSRRC[] = {
    1504             :     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V0, PPC::V1, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, 
    1505             :   };
    1506             : 
    1507             :   // VRRC_with_sub_64_in_SPILLTOVSRRC Bit set.
    1508             :   const uint8_t VRRC_with_sub_64_in_SPILLTOVSRRCBits[] = {
    1509             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0x03, 
    1510             :   };
    1511             : 
    1512             :   // QSRC_with_sub_64_in_SPILLTOVSRRC Register Class...
    1513             :   const MCPhysReg QSRC_with_sub_64_in_SPILLTOVSRRC[] = {
    1514             :     PPC::QF0, PPC::QF1, PPC::QF2, PPC::QF3, PPC::QF4, PPC::QF5, PPC::QF6, PPC::QF7, PPC::QF8, PPC::QF9, PPC::QF10, PPC::QF11, PPC::QF12, PPC::QF13, 
    1515             :   };
    1516             : 
    1517             :   // QSRC_with_sub_64_in_SPILLTOVSRRC Bit set.
    1518             :   const uint8_t QSRC_with_sub_64_in_SPILLTOVSRRCBits[] = {
    1519             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0x0f, 
    1520             :   };
    1521             : 
    1522             :   // VSLRC_with_sub_64_in_SPILLTOVSRRC Register Class...
    1523             :   const MCPhysReg VSLRC_with_sub_64_in_SPILLTOVSRRC[] = {
    1524             :     PPC::VSL0, PPC::VSL1, PPC::VSL2, PPC::VSL3, PPC::VSL4, PPC::VSL5, PPC::VSL6, PPC::VSL7, PPC::VSL8, PPC::VSL9, PPC::VSL10, PPC::VSL11, PPC::VSL12, PPC::VSL13, 
    1525             :   };
    1526             : 
    1527             :   // VSLRC_with_sub_64_in_SPILLTOVSRRC Bit set.
    1528             :   const uint8_t VSLRC_with_sub_64_in_SPILLTOVSRRCBits[] = {
    1529             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0x0f, 
    1530             :   };
    1531             : 
    1532             :   // QBRC Register Class...
    1533             :   const MCPhysReg QBRC[] = {
    1534             :     PPC::QF0, PPC::QF1, PPC::QF2, PPC::QF3, PPC::QF4, PPC::QF5, PPC::QF6, PPC::QF7, PPC::QF8, PPC::QF9, PPC::QF10, PPC::QF11, PPC::QF12, PPC::QF13, PPC::QF31, PPC::QF30, PPC::QF29, PPC::QF28, PPC::QF27, PPC::QF26, PPC::QF25, PPC::QF24, PPC::QF23, PPC::QF22, PPC::QF21, PPC::QF20, PPC::QF19, PPC::QF18, PPC::QF17, PPC::QF16, PPC::QF15, PPC::QF14, 
    1535             :   };
    1536             : 
    1537             :   // QBRC Bit set.
    1538             :   const uint8_t QBRCBits[] = {
    1539             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1540             :   };
    1541             : 
    1542             :   // QFRC Register Class...
    1543             :   const MCPhysReg QFRC[] = {
    1544             :     PPC::QF0, PPC::QF1, PPC::QF2, PPC::QF3, PPC::QF4, PPC::QF5, PPC::QF6, PPC::QF7, PPC::QF8, PPC::QF9, PPC::QF10, PPC::QF11, PPC::QF12, PPC::QF13, PPC::QF31, PPC::QF30, PPC::QF29, PPC::QF28, PPC::QF27, PPC::QF26, PPC::QF25, PPC::QF24, PPC::QF23, PPC::QF22, PPC::QF21, PPC::QF20, PPC::QF19, PPC::QF18, PPC::QF17, PPC::QF16, PPC::QF15, PPC::QF14, 
    1545             :   };
    1546             : 
    1547             :   // QFRC Bit set.
    1548             :   const uint8_t QFRCBits[] = {
    1549             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1550             :   };
    1551             : 
    1552             :   // QBRC_with_sub_64_in_SPILLTOVSRRC Register Class...
    1553             :   const MCPhysReg QBRC_with_sub_64_in_SPILLTOVSRRC[] = {
    1554             :     PPC::QF0, PPC::QF1, PPC::QF2, PPC::QF3, PPC::QF4, PPC::QF5, PPC::QF6, PPC::QF7, PPC::QF8, PPC::QF9, PPC::QF10, PPC::QF11, PPC::QF12, PPC::QF13, 
    1555             :   };
    1556             : 
    1557             :   // QBRC_with_sub_64_in_SPILLTOVSRRC Bit set.
    1558             :   const uint8_t QBRC_with_sub_64_in_SPILLTOVSRRCBits[] = {
    1559             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0x0f, 
    1560             :   };
    1561             : 
    1562             : } // end anonymous namespace
    1563             : 
    1564             : extern const char PPCRegClassStrings[] = {
    1565             :   /* 0 */ 'C', 'R', 'R', 'C', '0', 0,
    1566             :   /* 6 */ 'G', 'P', 'R', 'C', '_', 'a', 'n', 'd', '_', 'G', 'P', 'R', 'C', '_', 'N', 'O', 'R', '0', 0,
    1567             :   /* 25 */ 'G', '8', 'R', 'C', '_', 'a', 'n', 'd', '_', 'G', '8', 'R', 'C', '_', 'N', 'O', 'X', '0', 0,
    1568             :   /* 44 */ 'C', 'T', 'R', 'R', 'C', '8', 0,
    1569             :   /* 51 */ 'S', 'P', 'I', 'L', 'L', 'T', 'O', 'V', 'S', 'R', 'R', 'C', '_', 'a', 'n', 'd', '_', 'F', '4', 'R', 'C', 0,
    1570             :   /* 73 */ 'F', '8', 'R', 'C', 0,
    1571             :   /* 78 */ 'G', '8', 'R', 'C', 0,
    1572             :   /* 83 */ 'Q', 'B', 'R', 'C', 0,
    1573             :   /* 88 */ 'V', 'R', 'S', 'A', 'V', 'E', 'R', 'C', 0,
    1574             :   /* 97 */ 'Q', 'F', 'R', 'C', 0,
    1575             :   /* 102 */ 'S', 'P', 'I', 'L', 'L', 'T', 'O', 'V', 'S', 'R', 'R', 'C', '_', 'a', 'n', 'd', '_', 'V', 'S', 'F', 'R', 'C', 0,
    1576             :   /* 125 */ 'S', 'P', 'I', 'L', 'L', 'T', 'O', 'V', 'S', 'R', 'R', 'C', '_', 'a', 'n', 'd', '_', 'V', 'F', 'R', 'C', 0,
    1577             :   /* 147 */ 'V', 'S', 'L', 'R', 'C', 0,
    1578             :   /* 153 */ 'G', 'P', 'R', 'C', 0,
    1579             :   /* 158 */ 'C', 'R', 'R', 'C', 0,
    1580             :   /* 163 */ 'Q', 'B', 'R', 'C', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '6', '4', '_', 'i', 'n', '_', 'S', 'P', 'I', 'L', 'L', 'T', 'O', 'V', 'S', 'R', 'R', 'C', 0,
    1581             :   /* 196 */ 'V', 'S', 'L', 'R', 'C', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '6', '4', '_', 'i', 'n', '_', 'S', 'P', 'I', 'L', 'L', 'T', 'O', 'V', 'S', 'R', 'R', 'C', 0,
    1582             :   /* 230 */ 'V', 'R', 'R', 'C', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '6', '4', '_', 'i', 'n', '_', 'S', 'P', 'I', 'L', 'L', 'T', 'O', 'V', 'S', 'R', 'R', 'C', 0,
    1583             :   /* 263 */ 'Q', 'S', 'R', 'C', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '6', '4', '_', 'i', 'n', '_', 'S', 'P', 'I', 'L', 'L', 'T', 'O', 'V', 'S', 'R', 'R', 'C', 0,
    1584             :   /* 296 */ 'V', 'S', 'R', 'C', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '6', '4', '_', 'i', 'n', '_', 'S', 'P', 'I', 'L', 'L', 'T', 'O', 'V', 'S', 'R', 'R', 'C', 0,
    1585             :   /* 329 */ 'C', 'T', 'R', 'R', 'C', 0,
    1586             :   /* 335 */ 'V', 'R', 'R', 'C', 0,
    1587             :   /* 340 */ 'Q', 'S', 'R', 'C', 0,
    1588             :   /* 345 */ 'V', 'S', 'S', 'R', 'C', 0,
    1589             :   /* 351 */ 'V', 'S', 'R', 'C', 0,
    1590             :   /* 356 */ 'C', 'R', 'B', 'I', 'T', 'R', 'C', 0,
    1591             :   /* 364 */ 'C', 'A', 'R', 'R', 'Y', 'R', 'C', 0,
    1592             : };
    1593             : 
    1594             : extern const MCRegisterClass PPCMCRegisterClasses[] = {
    1595             :   { VSSRC, VSSRCBits, 345, 64, sizeof(VSSRCBits), PPC::VSSRCRegClassID, 4, 1, true },
    1596             :   { GPRC, GPRCBits, 153, 34, sizeof(GPRCBits), PPC::GPRCRegClassID, 4, 1, true },
    1597             :   { GPRC_NOR0, GPRC_NOR0Bits, 15, 34, sizeof(GPRC_NOR0Bits), PPC::GPRC_NOR0RegClassID, 4, 1, true },
    1598             :   { GPRC_and_GPRC_NOR0, GPRC_and_GPRC_NOR0Bits, 6, 33, sizeof(GPRC_and_GPRC_NOR0Bits), PPC::GPRC_and_GPRC_NOR0RegClassID, 4, 1, true },
    1599             :   { CRBITRC, CRBITRCBits, 356, 32, sizeof(CRBITRCBits), PPC::CRBITRCRegClassID, 4, 1, true },
    1600             :   { F4RC, F4RCBits, 68, 32, sizeof(F4RCBits), PPC::F4RCRegClassID, 4, 1, true },
    1601             :   { CRRC, CRRCBits, 158, 8, sizeof(CRRCBits), PPC::CRRCRegClassID, 4, 1, true },
    1602             :   { CARRYRC, CARRYRCBits, 364, 2, sizeof(CARRYRCBits), PPC::CARRYRCRegClassID, 4, -1, true },
    1603             :   { CRRC0, CRRC0Bits, 0, 1, sizeof(CRRC0Bits), PPC::CRRC0RegClassID, 4, 1, true },
    1604             :   { CTRRC, CTRRCBits, 329, 1, sizeof(CTRRCBits), PPC::CTRRCRegClassID, 4, 1, false },
    1605             :   { VRSAVERC, VRSAVERCBits, 88, 1, sizeof(VRSAVERCBits), PPC::VRSAVERCRegClassID, 4, 1, true },
    1606             :   { SPILLTOVSRRC, SPILLTOVSRRCBits, 183, 68, sizeof(SPILLTOVSRRCBits), PPC::SPILLTOVSRRCRegClassID, 8, 1, true },
    1607             :   { VSFRC, VSFRCBits, 119, 64, sizeof(VSFRCBits), PPC::VSFRCRegClassID, 8, 1, true },
    1608             :   { G8RC, G8RCBits, 78, 34, sizeof(G8RCBits), PPC::G8RCRegClassID, 8, 1, true },
    1609             :   { G8RC_NOX0, G8RC_NOX0Bits, 34, 34, sizeof(G8RC_NOX0Bits), PPC::G8RC_NOX0RegClassID, 8, 1, true },
    1610             :   { SPILLTOVSRRC_and_VSFRC, SPILLTOVSRRC_and_VSFRCBits, 102, 34, sizeof(SPILLTOVSRRC_and_VSFRCBits), PPC::SPILLTOVSRRC_and_VSFRCRegClassID, 8, 1, true },
    1611             :   { G8RC_and_G8RC_NOX0, G8RC_and_G8RC_NOX0Bits, 25, 33, sizeof(G8RC_and_G8RC_NOX0Bits), PPC::G8RC_and_G8RC_NOX0RegClassID, 8, 1, true },
    1612             :   { F8RC, F8RCBits, 73, 32, sizeof(F8RCBits), PPC::F8RCRegClassID, 8, 1, true },
    1613             :   { VFRC, VFRCBits, 142, 32, sizeof(VFRCBits), PPC::VFRCRegClassID, 8, 1, true },
    1614             :   { SPILLTOVSRRC_and_VFRC, SPILLTOVSRRC_and_VFRCBits, 125, 20, sizeof(SPILLTOVSRRC_and_VFRCBits), PPC::SPILLTOVSRRC_and_VFRCRegClassID, 8, 1, true },
    1615             :   { SPILLTOVSRRC_and_F4RC, SPILLTOVSRRC_and_F4RCBits, 51, 14, sizeof(SPILLTOVSRRC_and_F4RCBits), PPC::SPILLTOVSRRC_and_F4RCRegClassID, 8, 1, true },
    1616             :   { CTRRC8, CTRRC8Bits, 44, 1, sizeof(CTRRC8Bits), PPC::CTRRC8RegClassID, 8, 1, false },
    1617             :   { VSRC, VSRCBits, 351, 64, sizeof(VSRCBits), PPC::VSRCRegClassID, 16, 1, true },
    1618             :   { VSRC_with_sub_64_in_SPILLTOVSRRC, VSRC_with_sub_64_in_SPILLTOVSRRCBits, 296, 34, sizeof(VSRC_with_sub_64_in_SPILLTOVSRRCBits), PPC::VSRC_with_sub_64_in_SPILLTOVSRRCRegClassID, 16, 1, true },
    1619             :   { QSRC, QSRCBits, 340, 32, sizeof(QSRCBits), PPC::QSRCRegClassID, 16, 1, true },
    1620             :   { VRRC, VRRCBits, 335, 32, sizeof(VRRCBits), PPC::VRRCRegClassID, 16, 1, true },
    1621             :   { VSLRC, VSLRCBits, 147, 32, sizeof(VSLRCBits), PPC::VSLRCRegClassID, 16, 1, true },
    1622             :   { VRRC_with_sub_64_in_SPILLTOVSRRC, VRRC_with_sub_64_in_SPILLTOVSRRCBits, 230, 20, sizeof(VRRC_with_sub_64_in_SPILLTOVSRRCBits), PPC::VRRC_with_sub_64_in_SPILLTOVSRRCRegClassID, 16, 1, true },
    1623             :   { QSRC_with_sub_64_in_SPILLTOVSRRC, QSRC_with_sub_64_in_SPILLTOVSRRCBits, 263, 14, sizeof(QSRC_with_sub_64_in_SPILLTOVSRRCBits), PPC::QSRC_with_sub_64_in_SPILLTOVSRRCRegClassID, 16, 1, true },
    1624             :   { VSLRC_with_sub_64_in_SPILLTOVSRRC, VSLRC_with_sub_64_in_SPILLTOVSRRCBits, 196, 14, sizeof(VSLRC_with_sub_64_in_SPILLTOVSRRCBits), PPC::VSLRC_with_sub_64_in_SPILLTOVSRRCRegClassID, 16, 1, true },
    1625             :   { QBRC, QBRCBits, 83, 32, sizeof(QBRCBits), PPC::QBRCRegClassID, 32, 1, true },
    1626             :   { QFRC, QFRCBits, 97, 32, sizeof(QFRCBits), PPC::QFRCRegClassID, 32, 1, true },
    1627             :   { QBRC_with_sub_64_in_SPILLTOVSRRC, QBRC_with_sub_64_in_SPILLTOVSRRCBits, 163, 14, sizeof(QBRC_with_sub_64_in_SPILLTOVSRRCBits), PPC::QBRC_with_sub_64_in_SPILLTOVSRRCRegClassID, 32, 1, true },
    1628             : };
    1629             : 
    1630             : // PPC Dwarf<->LLVM register mappings.
    1631             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour0Dwarf2L[] = {
    1632             :   { 0U, PPC::X0 },
    1633             :   { 1U, PPC::X1 },
    1634             :   { 2U, PPC::X2 },
    1635             :   { 3U, PPC::X3 },
    1636             :   { 4U, PPC::X4 },
    1637             :   { 5U, PPC::X5 },
    1638             :   { 6U, PPC::X6 },
    1639             :   { 7U, PPC::X7 },
    1640             :   { 8U, PPC::X8 },
    1641             :   { 9U, PPC::X9 },
    1642             :   { 10U, PPC::X10 },
    1643             :   { 11U, PPC::X11 },
    1644             :   { 12U, PPC::X12 },
    1645             :   { 13U, PPC::X13 },
    1646             :   { 14U, PPC::X14 },
    1647             :   { 15U, PPC::X15 },
    1648             :   { 16U, PPC::X16 },
    1649             :   { 17U, PPC::X17 },
    1650             :   { 18U, PPC::X18 },
    1651             :   { 19U, PPC::X19 },
    1652             :   { 20U, PPC::X20 },
    1653             :   { 21U, PPC::X21 },
    1654             :   { 22U, PPC::X22 },
    1655             :   { 23U, PPC::X23 },
    1656             :   { 24U, PPC::X24 },
    1657             :   { 25U, PPC::X25 },
    1658             :   { 26U, PPC::X26 },
    1659             :   { 27U, PPC::X27 },
    1660             :   { 28U, PPC::X28 },
    1661             :   { 29U, PPC::X29 },
    1662             :   { 30U, PPC::X30 },
    1663             :   { 31U, PPC::X31 },
    1664             :   { 32U, PPC::QF0 },
    1665             :   { 33U, PPC::QF1 },
    1666             :   { 34U, PPC::QF2 },
    1667             :   { 35U, PPC::QF3 },
    1668             :   { 36U, PPC::QF4 },
    1669             :   { 37U, PPC::QF5 },
    1670             :   { 38U, PPC::QF6 },
    1671             :   { 39U, PPC::QF7 },
    1672             :   { 40U, PPC::QF8 },
    1673             :   { 41U, PPC::QF9 },
    1674             :   { 42U, PPC::QF10 },
    1675             :   { 43U, PPC::QF11 },
    1676             :   { 44U, PPC::QF12 },
    1677             :   { 45U, PPC::QF13 },
    1678             :   { 46U, PPC::QF14 },
    1679             :   { 47U, PPC::QF15 },
    1680             :   { 48U, PPC::QF16 },
    1681             :   { 49U, PPC::QF17 },
    1682             :   { 50U, PPC::QF18 },
    1683             :   { 51U, PPC::QF19 },
    1684             :   { 52U, PPC::QF20 },
    1685             :   { 53U, PPC::QF21 },
    1686             :   { 54U, PPC::QF22 },
    1687             :   { 55U, PPC::QF23 },
    1688             :   { 56U, PPC::QF24 },
    1689             :   { 57U, PPC::QF25 },
    1690             :   { 58U, PPC::QF26 },
    1691             :   { 59U, PPC::QF27 },
    1692             :   { 60U, PPC::QF28 },
    1693             :   { 61U, PPC::QF29 },
    1694             :   { 62U, PPC::QF30 },
    1695             :   { 63U, PPC::QF31 },
    1696             :   { 65U, PPC::LR8 },
    1697             :   { 66U, PPC::CTR8 },
    1698             :   { 68U, PPC::CR0 },
    1699             :   { 69U, PPC::CR1 },
    1700             :   { 70U, PPC::CR2 },
    1701             :   { 71U, PPC::CR3 },
    1702             :   { 72U, PPC::CR4 },
    1703             :   { 73U, PPC::CR5 },
    1704             :   { 74U, PPC::CR6 },
    1705             :   { 75U, PPC::CR7 },
    1706             :   { 76U, PPC::XER },
    1707             :   { 77U, PPC::VF0 },
    1708             :   { 78U, PPC::VF1 },
    1709             :   { 79U, PPC::VF2 },
    1710             :   { 80U, PPC::VF3 },
    1711             :   { 81U, PPC::VF4 },
    1712             :   { 82U, PPC::VF5 },
    1713             :   { 83U, PPC::VF6 },
    1714             :   { 84U, PPC::VF7 },
    1715             :   { 85U, PPC::VF8 },
    1716             :   { 86U, PPC::VF9 },
    1717             :   { 87U, PPC::VF10 },
    1718             :   { 88U, PPC::VF11 },
    1719             :   { 89U, PPC::VF12 },
    1720             :   { 90U, PPC::VF13 },
    1721             :   { 91U, PPC::VF14 },
    1722             :   { 92U, PPC::VF15 },
    1723             :   { 93U, PPC::VF16 },
    1724             :   { 94U, PPC::VF17 },
    1725             :   { 95U, PPC::VF18 },
    1726             :   { 96U, PPC::VF19 },
    1727             :   { 97U, PPC::VF20 },
    1728             :   { 98U, PPC::VF21 },
    1729             :   { 99U, PPC::VF22 },
    1730             :   { 100U, PPC::VF23 },
    1731             :   { 101U, PPC::VF24 },
    1732             :   { 102U, PPC::VF25 },
    1733             :   { 103U, PPC::VF26 },
    1734             :   { 104U, PPC::VF27 },
    1735             :   { 105U, PPC::VF28 },
    1736             :   { 106U, PPC::VF29 },
    1737             :   { 107U, PPC::VF30 },
    1738             :   { 108U, PPC::VF31 },
    1739             :   { 109U, PPC::VRSAVE },
    1740             : };
    1741             : extern const unsigned PPCDwarfFlavour0Dwarf2LSize = array_lengthof(PPCDwarfFlavour0Dwarf2L);
    1742             : 
    1743             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour1Dwarf2L[] = {
    1744             :   { 0U, PPC::R0 },
    1745             :   { 1U, PPC::R1 },
    1746             :   { 2U, PPC::R2 },
    1747             :   { 3U, PPC::R3 },
    1748             :   { 4U, PPC::R4 },
    1749             :   { 5U, PPC::R5 },
    1750             :   { 6U, PPC::R6 },
    1751             :   { 7U, PPC::R7 },
    1752             :   { 8U, PPC::R8 },
    1753             :   { 9U, PPC::R9 },
    1754             :   { 10U, PPC::R10 },
    1755             :   { 11U, PPC::R11 },
    1756             :   { 12U, PPC::R12 },
    1757             :   { 13U, PPC::R13 },
    1758             :   { 14U, PPC::R14 },
    1759             :   { 15U, PPC::R15 },
    1760             :   { 16U, PPC::R16 },
    1761             :   { 17U, PPC::R17 },
    1762             :   { 18U, PPC::R18 },
    1763             :   { 19U, PPC::R19 },
    1764             :   { 20U, PPC::R20 },
    1765             :   { 21U, PPC::R21 },
    1766             :   { 22U, PPC::R22 },
    1767             :   { 23U, PPC::R23 },
    1768             :   { 24U, PPC::R24 },
    1769             :   { 25U, PPC::R25 },
    1770             :   { 26U, PPC::R26 },
    1771             :   { 27U, PPC::R27 },
    1772             :   { 28U, PPC::R28 },
    1773             :   { 29U, PPC::R29 },
    1774             :   { 30U, PPC::R30 },
    1775             :   { 31U, PPC::R31 },
    1776             :   { 32U, PPC::QF0 },
    1777             :   { 33U, PPC::QF1 },
    1778             :   { 34U, PPC::QF2 },
    1779             :   { 35U, PPC::QF3 },
    1780             :   { 36U, PPC::QF4 },
    1781             :   { 37U, PPC::QF5 },
    1782             :   { 38U, PPC::QF6 },
    1783             :   { 39U, PPC::QF7 },
    1784             :   { 40U, PPC::QF8 },
    1785             :   { 41U, PPC::QF9 },
    1786             :   { 42U, PPC::QF10 },
    1787             :   { 43U, PPC::QF11 },
    1788             :   { 44U, PPC::QF12 },
    1789             :   { 45U, PPC::QF13 },
    1790             :   { 46U, PPC::QF14 },
    1791             :   { 47U, PPC::QF15 },
    1792             :   { 48U, PPC::QF16 },
    1793             :   { 49U, PPC::QF17 },
    1794             :   { 50U, PPC::QF18 },
    1795             :   { 51U, PPC::QF19 },
    1796             :   { 52U, PPC::QF20 },
    1797             :   { 53U, PPC::QF21 },
    1798             :   { 54U, PPC::QF22 },
    1799             :   { 55U, PPC::QF23 },
    1800             :   { 56U, PPC::QF24 },
    1801             :   { 57U, PPC::QF25 },
    1802             :   { 58U, PPC::QF26 },
    1803             :   { 59U, PPC::QF27 },
    1804             :   { 60U, PPC::QF28 },
    1805             :   { 61U, PPC::QF29 },
    1806             :   { 62U, PPC::QF30 },
    1807             :   { 63U, PPC::QF31 },
    1808             :   { 65U, PPC::LR },
    1809             :   { 66U, PPC::CTR },
    1810             :   { 68U, PPC::CR0 },
    1811             :   { 69U, PPC::CR1 },
    1812             :   { 70U, PPC::CR2 },
    1813             :   { 71U, PPC::CR3 },
    1814             :   { 72U, PPC::CR4 },
    1815             :   { 73U, PPC::CR5 },
    1816             :   { 74U, PPC::CR6 },
    1817             :   { 75U, PPC::CR7 },
    1818             :   { 77U, PPC::VF0 },
    1819             :   { 78U, PPC::VF1 },
    1820             :   { 79U, PPC::VF2 },
    1821             :   { 80U, PPC::VF3 },
    1822             :   { 81U, PPC::VF4 },
    1823             :   { 82U, PPC::VF5 },
    1824             :   { 83U, PPC::VF6 },
    1825             :   { 84U, PPC::VF7 },
    1826             :   { 85U, PPC::VF8 },
    1827             :   { 86U, PPC::VF9 },
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    1829             :   { 88U, PPC::VF11 },
    1830             :   { 89U, PPC::VF12 },
    1831             :   { 90U, PPC::VF13 },
    1832             :   { 91U, PPC::VF14 },
    1833             :   { 92U, PPC::VF15 },
    1834             :   { 93U, PPC::VF16 },
    1835             :   { 94U, PPC::VF17 },
    1836             :   { 95U, PPC::VF18 },
    1837             :   { 96U, PPC::VF19 },
    1838             :   { 97U, PPC::VF20 },
    1839             :   { 98U, PPC::VF21 },
    1840             :   { 99U, PPC::VF22 },
    1841             :   { 100U, PPC::VF23 },
    1842             :   { 101U, PPC::VF24 },
    1843             :   { 102U, PPC::VF25 },
    1844             :   { 103U, PPC::VF26 },
    1845             :   { 104U, PPC::VF27 },
    1846             :   { 105U, PPC::VF28 },
    1847             :   { 106U, PPC::VF29 },
    1848             :   { 107U, PPC::VF30 },
    1849             :   { 108U, PPC::VF31 },
    1850             : };
    1851             : extern const unsigned PPCDwarfFlavour1Dwarf2LSize = array_lengthof(PPCDwarfFlavour1Dwarf2L);
    1852             : 
    1853             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour0Dwarf2L[] = {
    1854             :   { 0U, PPC::X0 },
    1855             :   { 1U, PPC::X1 },
    1856             :   { 2U, PPC::X2 },
    1857             :   { 3U, PPC::X3 },
    1858             :   { 4U, PPC::X4 },
    1859             :   { 5U, PPC::X5 },
    1860             :   { 6U, PPC::X6 },
    1861             :   { 7U, PPC::X7 },
    1862             :   { 8U, PPC::X8 },
    1863             :   { 9U, PPC::X9 },
    1864             :   { 10U, PPC::X10 },
    1865             :   { 11U, PPC::X11 },
    1866             :   { 12U, PPC::X12 },
    1867             :   { 13U, PPC::X13 },
    1868             :   { 14U, PPC::X14 },
    1869             :   { 15U, PPC::X15 },
    1870             :   { 16U, PPC::X16 },
    1871             :   { 17U, PPC::X17 },
    1872             :   { 18U, PPC::X18 },
    1873             :   { 19U, PPC::X19 },
    1874             :   { 20U, PPC::X20 },
    1875             :   { 21U, PPC::X21 },
    1876             :   { 22U, PPC::X22 },
    1877             :   { 23U, PPC::X23 },
    1878             :   { 24U, PPC::X24 },
    1879             :   { 25U, PPC::X25 },
    1880             :   { 26U, PPC::X26 },
    1881             :   { 27U, PPC::X27 },
    1882             :   { 28U, PPC::X28 },
    1883             :   { 29U, PPC::X29 },
    1884             :   { 30U, PPC::X30 },
    1885             :   { 31U, PPC::X31 },
    1886             :   { 32U, PPC::QF0 },
    1887             :   { 33U, PPC::QF1 },
    1888             :   { 34U, PPC::QF2 },
    1889             :   { 35U, PPC::QF3 },
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    1891             :   { 37U, PPC::QF5 },
    1892             :   { 38U, PPC::QF6 },
    1893             :   { 39U, PPC::QF7 },
    1894             :   { 40U, PPC::QF8 },
    1895             :   { 41U, PPC::QF9 },
    1896             :   { 42U, PPC::QF10 },
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    1898             :   { 44U, PPC::QF12 },
    1899             :   { 45U, PPC::QF13 },
    1900             :   { 46U, PPC::QF14 },
    1901             :   { 47U, PPC::QF15 },
    1902             :   { 48U, PPC::QF16 },
    1903             :   { 49U, PPC::QF17 },
    1904             :   { 50U, PPC::QF18 },
    1905             :   { 51U, PPC::QF19 },
    1906             :   { 52U, PPC::QF20 },
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    1908             :   { 54U, PPC::QF22 },
    1909             :   { 55U, PPC::QF23 },
    1910             :   { 56U, PPC::QF24 },
    1911             :   { 57U, PPC::QF25 },
    1912             :   { 58U, PPC::QF26 },
    1913             :   { 59U, PPC::QF27 },
    1914             :   { 60U, PPC::QF28 },
    1915             :   { 61U, PPC::QF29 },
    1916             :   { 62U, PPC::QF30 },
    1917             :   { 63U, PPC::QF31 },
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    1919             :   { 66U, PPC::CTR8 },
    1920             :   { 68U, PPC::CR0 },
    1921             :   { 69U, PPC::CR1 },
    1922             :   { 70U, PPC::CR2 },
    1923             :   { 71U, PPC::CR3 },
    1924             :   { 72U, PPC::CR4 },
    1925             :   { 73U, PPC::CR5 },
    1926             :   { 74U, PPC::CR6 },
    1927             :   { 75U, PPC::CR7 },
    1928             :   { 76U, PPC::XER },
    1929             :   { 77U, PPC::VF0 },
    1930             :   { 78U, PPC::VF1 },
    1931             :   { 79U, PPC::VF2 },
    1932             :   { 80U, PPC::VF3 },
    1933             :   { 81U, PPC::VF4 },
    1934             :   { 82U, PPC::VF5 },
    1935             :   { 83U, PPC::VF6 },
    1936             :   { 84U, PPC::VF7 },
    1937             :   { 85U, PPC::VF8 },
    1938             :   { 86U, PPC::VF9 },
    1939             :   { 87U, PPC::VF10 },
    1940             :   { 88U, PPC::VF11 },
    1941             :   { 89U, PPC::VF12 },
    1942             :   { 90U, PPC::VF13 },
    1943             :   { 91U, PPC::VF14 },
    1944             :   { 92U, PPC::VF15 },
    1945             :   { 93U, PPC::VF16 },
    1946             :   { 94U, PPC::VF17 },
    1947             :   { 95U, PPC::VF18 },
    1948             :   { 96U, PPC::VF19 },
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    1950             :   { 98U, PPC::VF21 },
    1951             :   { 99U, PPC::VF22 },
    1952             :   { 100U, PPC::VF23 },
    1953             :   { 101U, PPC::VF24 },
    1954             :   { 102U, PPC::VF25 },
    1955             :   { 103U, PPC::VF26 },
    1956             :   { 104U, PPC::VF27 },
    1957             :   { 105U, PPC::VF28 },
    1958             :   { 106U, PPC::VF29 },
    1959             :   { 107U, PPC::VF30 },
    1960             :   { 108U, PPC::VF31 },
    1961             :   { 109U, PPC::VRSAVE },
    1962             : };
    1963             : extern const unsigned PPCEHFlavour0Dwarf2LSize = array_lengthof(PPCEHFlavour0Dwarf2L);
    1964             : 
    1965             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour1Dwarf2L[] = {
    1966             :   { 0U, PPC::R0 },
    1967             :   { 1U, PPC::R1 },
    1968             :   { 2U, PPC::R2 },
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    1973             :   { 7U, PPC::R7 },
    1974             :   { 8U, PPC::R8 },
    1975             :   { 9U, PPC::R9 },
    1976             :   { 10U, PPC::R10 },
    1977             :   { 11U, PPC::R11 },
    1978             :   { 12U, PPC::R12 },
    1979             :   { 13U, PPC::R13 },
    1980             :   { 14U, PPC::R14 },
    1981             :   { 15U, PPC::R15 },
    1982             :   { 16U, PPC::R16 },
    1983             :   { 17U, PPC::R17 },
    1984             :   { 18U, PPC::R18 },
    1985             :   { 19U, PPC::R19 },
    1986             :   { 20U, PPC::R20 },
    1987             :   { 21U, PPC::R21 },
    1988             :   { 22U, PPC::R22 },
    1989             :   { 23U, PPC::R23 },
    1990             :   { 24U, PPC::R24 },
    1991             :   { 25U, PPC::R25 },
    1992             :   { 26U, PPC::R26 },
    1993             :   { 27U, PPC::R27 },
    1994             :   { 28U, PPC::R28 },
    1995             :   { 29U, PPC::R29 },
    1996             :   { 30U, PPC::R30 },
    1997             :   { 31U, PPC::R31 },
    1998             :   { 32U, PPC::QF0 },
    1999             :   { 33U, PPC::QF1 },
    2000             :   { 34U, PPC::QF2 },
    2001             :   { 35U, PPC::QF3 },
    2002             :   { 36U, PPC::QF4 },
    2003             :   { 37U, PPC::QF5 },
    2004             :   { 38U, PPC::QF6 },
    2005             :   { 39U, PPC::QF7 },
    2006             :   { 40U, PPC::QF8 },
    2007             :   { 41U, PPC::QF9 },
    2008             :   { 42U, PPC::QF10 },
    2009             :   { 43U, PPC::QF11 },
    2010             :   { 44U, PPC::QF12 },
    2011             :   { 45U, PPC::QF13 },
    2012             :   { 46U, PPC::QF14 },
    2013             :   { 47U, PPC::QF15 },
    2014             :   { 48U, PPC::QF16 },
    2015             :   { 49U, PPC::QF17 },
    2016             :   { 50U, PPC::QF18 },
    2017             :   { 51U, PPC::QF19 },
    2018             :   { 52U, PPC::QF20 },
    2019             :   { 53U, PPC::QF21 },
    2020             :   { 54U, PPC::QF22 },
    2021             :   { 55U, PPC::QF23 },
    2022             :   { 56U, PPC::QF24 },
    2023             :   { 57U, PPC::QF25 },
    2024             :   { 58U, PPC::QF26 },
    2025             :   { 59U, PPC::QF27 },
    2026             :   { 60U, PPC::QF28 },
    2027             :   { 61U, PPC::QF29 },
    2028             :   { 62U, PPC::QF30 },
    2029             :   { 63U, PPC::QF31 },
    2030             :   { 65U, PPC::LR },
    2031             :   { 66U, PPC::CTR },
    2032             :   { 68U, PPC::CR0 },
    2033             :   { 69U, PPC::CR1 },
    2034             :   { 70U, PPC::CR2 },
    2035             :   { 71U, PPC::CR3 },
    2036             :   { 72U, PPC::CR4 },
    2037             :   { 73U, PPC::CR5 },
    2038             :   { 74U, PPC::CR6 },
    2039             :   { 75U, PPC::CR7 },
    2040             :   { 77U, PPC::VF0 },
    2041             :   { 78U, PPC::VF1 },
    2042             :   { 79U, PPC::VF2 },
    2043             :   { 80U, PPC::VF3 },
    2044             :   { 81U, PPC::VF4 },
    2045             :   { 82U, PPC::VF5 },
    2046             :   { 83U, PPC::VF6 },
    2047             :   { 84U, PPC::VF7 },
    2048             :   { 85U, PPC::VF8 },
    2049             :   { 86U, PPC::VF9 },
    2050             :   { 87U, PPC::VF10 },
    2051             :   { 88U, PPC::VF11 },
    2052             :   { 89U, PPC::VF12 },
    2053             :   { 90U, PPC::VF13 },
    2054             :   { 91U, PPC::VF14 },
    2055             :   { 92U, PPC::VF15 },
    2056             :   { 93U, PPC::VF16 },
    2057             :   { 94U, PPC::VF17 },
    2058             :   { 95U, PPC::VF18 },
    2059             :   { 96U, PPC::VF19 },
    2060             :   { 97U, PPC::VF20 },
    2061             :   { 98U, PPC::VF21 },
    2062             :   { 99U, PPC::VF22 },
    2063             :   { 100U, PPC::VF23 },
    2064             :   { 101U, PPC::VF24 },
    2065             :   { 102U, PPC::VF25 },
    2066             :   { 103U, PPC::VF26 },
    2067             :   { 104U, PPC::VF27 },
    2068             :   { 105U, PPC::VF28 },
    2069             :   { 106U, PPC::VF29 },
    2070             :   { 107U, PPC::VF30 },
    2071             :   { 108U, PPC::VF31 },
    2072             : };
    2073             : extern const unsigned PPCEHFlavour1Dwarf2LSize = array_lengthof(PPCEHFlavour1Dwarf2L);
    2074             : 
    2075             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour0L2Dwarf[] = {
    2076             :   { PPC::CARRY, 76U },
    2077             :   { PPC::CTR, -2U },
    2078             :   { PPC::LR, -2U },
    2079             :   { PPC::VRSAVE, 109U },
    2080             :   { PPC::XER, 76U },
    2081             :   { PPC::ZERO, -2U },
    2082             :   { PPC::CR0, 68U },
    2083             :   { PPC::CR1, 69U },
    2084             :   { PPC::CR2, 70U },
    2085             :   { PPC::CR3, 71U },
    2086             :   { PPC::CR4, 72U },
    2087             :   { PPC::CR5, 73U },
    2088             :   { PPC::CR6, 74U },
    2089             :   { PPC::CR7, 75U },
    2090             :   { PPC::CTR8, 66U },
    2091             :   { PPC::F0, 32U },
    2092             :   { PPC::F1, 33U },
    2093             :   { PPC::F2, 34U },
    2094             :   { PPC::F3, 35U },
    2095             :   { PPC::F4, 36U },
    2096             :   { PPC::F5, 37U },
    2097             :   { PPC::F6, 38U },
    2098             :   { PPC::F7, 39U },
    2099             :   { PPC::F8, 40U },
    2100             :   { PPC::F9, 41U },
    2101             :   { PPC::F10, 42U },
    2102             :   { PPC::F11, 43U },
    2103             :   { PPC::F12, 44U },
    2104             :   { PPC::F13, 45U },
    2105             :   { PPC::F14, 46U },
    2106             :   { PPC::F15, 47U },
    2107             :   { PPC::F16, 48U },
    2108             :   { PPC::F17, 49U },
    2109             :   { PPC::F18, 50U },
    2110             :   { PPC::F19, 51U },
    2111             :   { PPC::F20, 52U },
    2112             :   { PPC::F21, 53U },
    2113             :   { PPC::F22, 54U },
    2114             :   { PPC::F23, 55U },
    2115             :   { PPC::F24, 56U },
    2116             :   { PPC::F25, 57U },
    2117             :   { PPC::F26, 58U },
    2118             :   { PPC::F27, 59U },
    2119             :   { PPC::F28, 60U },
    2120             :   { PPC::F29, 61U },
    2121             :   { PPC::F30, 62U },
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    2124             :   { PPC::QF0, 32U },
    2125             :   { PPC::QF1, 33U },
    2126             :   { PPC::QF2, 34U },
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    2128             :   { PPC::QF4, 36U },
    2129             :   { PPC::QF5, 37U },
    2130             :   { PPC::QF6, 38U },
    2131             :   { PPC::QF7, 39U },
    2132             :   { PPC::QF8, 40U },
    2133             :   { PPC::QF9, 41U },
    2134             :   { PPC::QF10, 42U },
    2135             :   { PPC::QF11, 43U },
    2136             :   { PPC::QF12, 44U },
    2137             :   { PPC::QF13, 45U },
    2138             :   { PPC::QF14, 46U },
    2139             :   { PPC::QF15, 47U },
    2140             :   { PPC::QF16, 48U },
    2141             :   { PPC::QF17, 49U },
    2142             :   { PPC::QF18, 50U },
    2143             :   { PPC::QF19, 51U },
    2144             :   { PPC::QF20, 52U },
    2145             :   { PPC::QF21, 53U },
    2146             :   { PPC::QF22, 54U },
    2147             :   { PPC::QF23, 55U },
    2148             :   { PPC::QF24, 56U },
    2149             :   { PPC::QF25, 57U },
    2150             :   { PPC::QF26, 58U },
    2151             :   { PPC::QF27, 59U },
    2152             :   { PPC::QF28, 60U },
    2153             :   { PPC::QF29, 61U },
    2154             :   { PPC::QF30, 62U },
    2155             :   { PPC::QF31, 63U },
    2156             :   { PPC::R0, -2U },
    2157             :   { PPC::R1, -2U },
    2158             :   { PPC::R2, -2U },
    2159             :   { PPC::R3, -2U },
    2160             :   { PPC::R4, -2U },
    2161             :   { PPC::R5, -2U },
    2162             :   { PPC::R6, -2U },
    2163             :   { PPC::R7, -2U },
    2164             :   { PPC::R8, -2U },
    2165             :   { PPC::R9, -2U },
    2166             :   { PPC::R10, -2U },
    2167             :   { PPC::R11, -2U },
    2168             :   { PPC::R12, -2U },
    2169             :   { PPC::R13, -2U },
    2170             :   { PPC::R14, -2U },
    2171             :   { PPC::R15, -2U },
    2172             :   { PPC::R16, -2U },
    2173             :   { PPC::R17, -2U },
    2174             :   { PPC::R18, -2U },
    2175             :   { PPC::R19, -2U },
    2176             :   { PPC::R20, -2U },
    2177             :   { PPC::R21, -2U },
    2178             :   { PPC::R22, -2U },
    2179             :   { PPC::R23, -2U },
    2180             :   { PPC::R24, -2U },
    2181             :   { PPC::R25, -2U },
    2182             :   { PPC::R26, -2U },
    2183             :   { PPC::R27, -2U },
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    2200             :   { PPC::V12, 89U },
    2201             :   { PPC::V13, 90U },
    2202             :   { PPC::V14, 91U },
    2203             :   { PPC::V15, 92U },
    2204             :   { PPC::V16, 93U },
    2205             :   { PPC::V17, 94U },
    2206             :   { PPC::V18, 95U },
    2207             :   { PPC::V19, 96U },
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    2210             :   { PPC::V22, 99U },
    2211             :   { PPC::V23, 100U },
    2212             :   { PPC::V24, 101U },
    2213             :   { PPC::V25, 102U },
    2214             :   { PPC::V26, 103U },
    2215             :   { PPC::V27, 104U },
    2216             :   { PPC::V28, 105U },
    2217             :   { PPC::V29, 106U },
    2218             :   { PPC::V30, 107U },
    2219             :   { PPC::V31, 108U },
    2220             :   { PPC::VF0, 77U },
    2221             :   { PPC::VF1, 78U },
    2222             :   { PPC::VF2, 79U },
    2223             :   { PPC::VF3, 80U },
    2224             :   { PPC::VF4, 81U },
    2225             :   { PPC::VF5, 82U },
    2226             :   { PPC::VF6, 83U },
    2227             :   { PPC::VF7, 84U },
    2228             :   { PPC::VF8, 85U },
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    2230             :   { PPC::VF10, 87U },
    2231             :   { PPC::VF11, 88U },
    2232             :   { PPC::VF12, 89U },
    2233             :   { PPC::VF13, 90U },
    2234             :   { PPC::VF14, 91U },
    2235             :   { PPC::VF15, 92U },
    2236             :   { PPC::VF16, 93U },
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    2259             :   { PPC::VSL7, 39U },
    2260             :   { PPC::VSL8, 40U },
    2261             :   { PPC::VSL9, 41U },
    2262             :   { PPC::VSL10, 42U },
    2263             :   { PPC::VSL11, 43U },
    2264             :   { PPC::VSL12, 44U },
    2265             :   { PPC::VSL13, 45U },
    2266             :   { PPC::VSL14, 46U },
    2267             :   { PPC::VSL15, 47U },
    2268             :   { PPC::VSL16, 48U },
    2269             :   { PPC::VSL17, 49U },
    2270             :   { PPC::VSL18, 50U },
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    2272             :   { PPC::VSL20, 52U },
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    2277             :   { PPC::VSL25, 57U },
    2278             :   { PPC::VSL26, 58U },
    2279             :   { PPC::VSL27, 59U },
    2280             :   { PPC::VSL28, 60U },
    2281             :   { PPC::VSL29, 61U },
    2282             :   { PPC::VSL30, 62U },
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    2285             :   { PPC::X1, 1U },
    2286             :   { PPC::X2, 2U },
    2287             :   { PPC::X3, 3U },
    2288             :   { PPC::X4, 4U },
    2289             :   { PPC::X5, 5U },
    2290             :   { PPC::X6, 6U },
    2291             :   { PPC::X7, 7U },
    2292             :   { PPC::X8, 8U },
    2293             :   { PPC::X9, 9U },
    2294             :   { PPC::X10, 10U },
    2295             :   { PPC::X11, 11U },
    2296             :   { PPC::X12, 12U },
    2297             :   { PPC::X13, 13U },
    2298             :   { PPC::X14, 14U },
    2299             :   { PPC::X15, 15U },
    2300             :   { PPC::X16, 16U },
    2301             :   { PPC::X17, 17U },
    2302             :   { PPC::X18, 18U },
    2303             :   { PPC::X19, 19U },
    2304             :   { PPC::X20, 20U },
    2305             :   { PPC::X21, 21U },
    2306             :   { PPC::X22, 22U },
    2307             :   { PPC::X23, 23U },
    2308             :   { PPC::X24, 24U },
    2309             :   { PPC::X25, 25U },
    2310             :   { PPC::X26, 26U },
    2311             :   { PPC::X27, 27U },
    2312             :   { PPC::X28, 28U },
    2313             :   { PPC::X29, 29U },
    2314             :   { PPC::X30, 30U },
    2315             :   { PPC::X31, 31U },
    2316             :   { PPC::ZERO8, 0U },
    2317             : };
    2318             : extern const unsigned PPCDwarfFlavour0L2DwarfSize = array_lengthof(PPCDwarfFlavour0L2Dwarf);
    2319             : 
    2320             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour1L2Dwarf[] = {
    2321             :   { PPC::CTR, 66U },
    2322             :   { PPC::LR, 65U },
    2323             :   { PPC::ZERO, 0U },
    2324             :   { PPC::CR0, 68U },
    2325             :   { PPC::CR1, 69U },
    2326             :   { PPC::CR2, 70U },
    2327             :   { PPC::CR3, 71U },
    2328             :   { PPC::CR4, 72U },
    2329             :   { PPC::CR5, 73U },
    2330             :   { PPC::CR6, 74U },
    2331             :   { PPC::CR7, 75U },
    2332             :   { PPC::CTR8, -2U },
    2333             :   { PPC::F0, 32U },
    2334             :   { PPC::F1, 33U },
    2335             :   { PPC::F2, 34U },
    2336             :   { PPC::F3, 35U },
    2337             :   { PPC::F4, 36U },
    2338             :   { PPC::F5, 37U },
    2339             :   { PPC::F6, 38U },
    2340             :   { PPC::F7, 39U },
    2341             :   { PPC::F8, 40U },
    2342             :   { PPC::F9, 41U },
    2343             :   { PPC::F10, 42U },
    2344             :   { PPC::F11, 43U },
    2345             :   { PPC::F12, 44U },
    2346             :   { PPC::F13, 45U },
    2347             :   { PPC::F14, 46U },
    2348             :   { PPC::F15, 47U },
    2349             :   { PPC::F16, 48U },
    2350             :   { PPC::F17, 49U },
    2351             :   { PPC::F18, 50U },
    2352             :   { PPC::F19, 51U },
    2353             :   { PPC::F20, 52U },
    2354             :   { PPC::F21, 53U },
    2355             :   { PPC::F22, 54U },
    2356             :   { PPC::F23, 55U },
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    2359             :   { PPC::F26, 58U },
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    2361             :   { PPC::F28, 60U },
    2362             :   { PPC::F29, 61U },
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    2364             :   { PPC::F31, 63U },
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    2368             :   { PPC::QF2, 34U },
    2369             :   { PPC::QF3, 35U },
    2370             :   { PPC::QF4, 36U },
    2371             :   { PPC::QF5, 37U },
    2372             :   { PPC::QF6, 38U },
    2373             :   { PPC::QF7, 39U },
    2374             :   { PPC::QF8, 40U },
    2375             :   { PPC::QF9, 41U },
    2376             :   { PPC::QF10, 42U },
    2377             :   { PPC::QF11, 43U },
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    2381             :   { PPC::QF15, 47U },
    2382             :   { PPC::QF16, 48U },
    2383             :   { PPC::QF17, 49U },
    2384             :   { PPC::QF18, 50U },
    2385             :   { PPC::QF19, 51U },
    2386             :   { PPC::QF20, 52U },
    2387             :   { PPC::QF21, 53U },
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    2391             :   { PPC::QF25, 57U },
    2392             :   { PPC::QF26, 58U },
    2393             :   { PPC::QF27, 59U },
    2394             :   { PPC::QF28, 60U },
    2395             :   { PPC::QF29, 61U },
    2396             :   { PPC::QF30, 62U },
    2397             :   { PPC::QF31, 63U },
    2398             :   { PPC::R0, 0U },
    2399             :   { PPC::R1, 1U },
    2400             :   { PPC::R2, 2U },
    2401             :   { PPC::R3, 3U },
    2402             :   { PPC::R4, 4U },
    2403             :   { PPC::R5, 5U },
    2404             :   { PPC::R6, 6U },
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    2411             :   { PPC::R13, 13U },
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    2423             :   { PPC::R25, 25U },
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    2425             :   { PPC::R27, 27U },
    2426             :   { PPC::R28, 28U },
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    2428             :   { PPC::R30, 30U },
    2429             :   { PPC::R31, 31U },
    2430             :   { PPC::V0, 77U },
    2431             :   { PPC::V1, 78U },
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    2433             :   { PPC::V3, 80U },
    2434             :   { PPC::V4, 81U },
    2435             :   { PPC::V5, 82U },
    2436             :   { PPC::V6, 83U },
    2437             :   { PPC::V7, 84U },
    2438             :   { PPC::V8, 85U },
    2439             :   { PPC::V9, 86U },
    2440             :   { PPC::V10, 87U },
    2441             :   { PPC::V11, 88U },
    2442             :   { PPC::V12, 89U },
    2443             :   { PPC::V13, 90U },
    2444             :   { PPC::V14, 91U },
    2445             :   { PPC::V15, 92U },
    2446             :   { PPC::V16, 93U },
    2447             :   { PPC::V17, 94U },
    2448             :   { PPC::V18, 95U },
    2449             :   { PPC::V19, 96U },
    2450             :   { PPC::V20, 97U },
    2451             :   { PPC::V21, 98U },
    2452             :   { PPC::V22, 99U },
    2453             :   { PPC::V23, 100U },
    2454             :   { PPC::V24, 101U },
    2455             :   { PPC::V25, 102U },
    2456             :   { PPC::V26, 103U },
    2457             :   { PPC::V27, 104U },
    2458             :   { PPC::V28, 105U },
    2459             :   { PPC::V29, 106U },
    2460             :   { PPC::V30, 107U },
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    2462             :   { PPC::VF0, 77U },
    2463             :   { PPC::VF1, 78U },
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    2474             :   { PPC::VF12, 89U },
    2475             :   { PPC::VF13, 90U },
    2476             :   { PPC::VF14, 91U },
    2477             :   { PPC::VF15, 92U },
    2478             :   { PPC::VF16, 93U },
    2479             :   { PPC::VF17, 94U },
    2480             :   { PPC::VF18, 95U },
    2481             :   { PPC::VF19, 96U },
    2482             :   { PPC::VF20, 97U },
    2483             :   { PPC::VF21, 98U },
    2484             :   { PPC::VF22, 99U },
    2485             :   { PPC::VF23, 100U },
    2486             :   { PPC::VF24, 101U },
    2487             :   { PPC::VF25, 102U },
    2488             :   { PPC::VF26, 103U },
    2489             :   { PPC::VF27, 104U },
    2490             :   { PPC::VF28, 105U },
    2491             :   { PPC::VF29, 106U },
    2492             :   { PPC::VF30, 107U },
    2493             :   { PPC::VF31, 108U },
    2494             :   { PPC::VSL0, 32U },
    2495             :   { PPC::VSL1, 33U },
    2496             :   { PPC::VSL2, 34U },
    2497             :   { PPC::VSL3, 35U },
    2498             :   { PPC::VSL4, 36U },
    2499             :   { PPC::VSL5, 37U },
    2500             :   { PPC::VSL6, 38U },
    2501             :   { PPC::VSL7, 39U },
    2502             :   { PPC::VSL8, 40U },
    2503             :   { PPC::VSL9, 41U },
    2504             :   { PPC::VSL10, 42U },
    2505             :   { PPC::VSL11, 43U },
    2506             :   { PPC::VSL12, 44U },
    2507             :   { PPC::VSL13, 45U },
    2508             :   { PPC::VSL14, 46U },
    2509             :   { PPC::VSL15, 47U },
    2510             :   { PPC::VSL16, 48U },
    2511             :   { PPC::VSL17, 49U },
    2512             :   { PPC::VSL18, 50U },
    2513             :   { PPC::VSL19, 51U },
    2514             :   { PPC::VSL20, 52U },
    2515             :   { PPC::VSL21, 53U },
    2516             :   { PPC::VSL22, 54U },
    2517             :   { PPC::VSL23, 55U },
    2518             :   { PPC::VSL24, 56U },
    2519             :   { PPC::VSL25, 57U },
    2520             :   { PPC::VSL26, 58U },
    2521             :   { PPC::VSL27, 59U },
    2522             :   { PPC::VSL28, 60U },
    2523             :   { PPC::VSL29, 61U },
    2524             :   { PPC::VSL30, 62U },
    2525             :   { PPC::VSL31, 63U },
    2526             :   { PPC::X0, -2U },
    2527             :   { PPC::X1, -2U },
    2528             :   { PPC::X2, -2U },
    2529             :   { PPC::X3, -2U },
    2530             :   { PPC::X4, -2U },
    2531             :   { PPC::X5, -2U },
    2532             :   { PPC::X6, -2U },
    2533             :   { PPC::X7, -2U },
    2534             :   { PPC::X8, -2U },
    2535             :   { PPC::X9, -2U },
    2536             :   { PPC::X10, -2U },
    2537             :   { PPC::X11, -2U },
    2538             :   { PPC::X12, -2U },
    2539             :   { PPC::X13, -2U },
    2540             :   { PPC::X14, -2U },
    2541             :   { PPC::X15, -2U },
    2542             :   { PPC::X16, -2U },
    2543             :   { PPC::X17, -2U },
    2544             :   { PPC::X18, -2U },
    2545             :   { PPC::X19, -2U },
    2546             :   { PPC::X20, -2U },
    2547             :   { PPC::X21, -2U },
    2548             :   { PPC::X22, -2U },
    2549             :   { PPC::X23, -2U },
    2550             :   { PPC::X24, -2U },
    2551             :   { PPC::X25, -2U },
    2552             :   { PPC::X26, -2U },
    2553             :   { PPC::X27, -2U },
    2554             :   { PPC::X28, -2U },
    2555             :   { PPC::X29, -2U },
    2556             :   { PPC::X30, -2U },
    2557             :   { PPC::X31, -2U },
    2558             :   { PPC::ZERO8, -2U },
    2559             : };
    2560             : extern const unsigned PPCDwarfFlavour1L2DwarfSize = array_lengthof(PPCDwarfFlavour1L2Dwarf);
    2561             : 
    2562             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour0L2Dwarf[] = {
    2563             :   { PPC::CARRY, 76U },
    2564             :   { PPC::CTR, -2U },
    2565             :   { PPC::LR, -2U },
    2566             :   { PPC::VRSAVE, 109U },
    2567             :   { PPC::XER, 76U },
    2568             :   { PPC::ZERO, -2U },
    2569             :   { PPC::CR0, 68U },
    2570             :   { PPC::CR1, 69U },
    2571             :   { PPC::CR2, 70U },
    2572             :   { PPC::CR3, 71U },
    2573             :   { PPC::CR4, 72U },
    2574             :   { PPC::CR5, 73U },
    2575             :   { PPC::CR6, 74U },
    2576             :   { PPC::CR7, 75U },
    2577             :   { PPC::CTR8, 66U },
    2578             :   { PPC::F0, 32U },
    2579             :   { PPC::F1, 33U },
    2580             :   { PPC::F2, 34U },
    2581             :   { PPC::F3, 35U },
    2582             :   { PPC::F4, 36U },
    2583             :   { PPC::F5, 37U },
    2584             :   { PPC::F6, 38U },
    2585             :   { PPC::F7, 39U },
    2586             :   { PPC::F8, 40U },
    2587             :   { PPC::F9, 41U },
    2588             :   { PPC::F10, 42U },
    2589             :   { PPC::F11, 43U },
    2590             :   { PPC::F12, 44U },
    2591             :   { PPC::F13, 45U },
    2592             :   { PPC::F14, 46U },
    2593             :   { PPC::F15, 47U },
    2594             :   { PPC::F16, 48U },
    2595             :   { PPC::F17, 49U },
    2596             :   { PPC::F18, 50U },
    2597             :   { PPC::F19, 51U },
    2598             :   { PPC::F20, 52U },
    2599             :   { PPC::F21, 53U },
    2600             :   { PPC::F22, 54U },
    2601             :   { PPC::F23, 55U },
    2602             :   { PPC::F24, 56U },
    2603             :   { PPC::F25, 57U },
    2604             :   { PPC::F26, 58U },
    2605             :   { PPC::F27, 59U },
    2606             :   { PPC::F28, 60U },
    2607             :   { PPC::F29, 61U },
    2608             :   { PPC::F30, 62U },
    2609             :   { PPC::F31, 63U },
    2610             :   { PPC::LR8, 65U },
    2611             :   { PPC::QF0, 32U },
    2612             :   { PPC::QF1, 33U },
    2613             :   { PPC::QF2, 34U },
    2614             :   { PPC::QF3, 35U },
    2615             :   { PPC::QF4, 36U },
    2616             :   { PPC::QF5, 37U },
    2617             :   { PPC::QF6, 38U },
    2618             :   { PPC::QF7, 39U },
    2619             :   { PPC::QF8, 40U },
    2620             :   { PPC::QF9, 41U },
    2621             :   { PPC::QF10, 42U },
    2622             :   { PPC::QF11, 43U },
    2623             :   { PPC::QF12, 44U },
    2624             :   { PPC::QF13, 45U },
    2625             :   { PPC::QF14, 46U },
    2626             :   { PPC::QF15, 47U },
    2627             :   { PPC::QF16, 48U },
    2628             :   { PPC::QF17, 49U },
    2629             :   { PPC::QF18, 50U },
    2630             :   { PPC::QF19, 51U },
    2631             :   { PPC::QF20, 52U },
    2632             :   { PPC::QF21, 53U },
    2633             :   { PPC::QF22, 54U },
    2634             :   { PPC::QF23, 55U },
    2635             :   { PPC::QF24, 56U },
    2636             :   { PPC::QF25, 57U },
    2637             :   { PPC::QF26, 58U },
    2638             :   { PPC::QF27, 59U },
    2639             :   { PPC::QF28, 60U },
    2640             :   { PPC::QF29, 61U },
    2641             :   { PPC::QF30, 62U },
    2642             :   { PPC::QF31, 63U },
    2643             :   { PPC::R0, -2U },
    2644             :   { PPC::R1, -2U },
    2645             :   { PPC::R2, -2U },
    2646             :   { PPC::R3, -2U },
    2647             :   { PPC::R4, -2U },
    2648             :   { PPC::R5, -2U },
    2649             :   { PPC::R6, -2U },
    2650             :   { PPC::R7, -2U },
    2651             :   { PPC::R8, -2U },
    2652             :   { PPC::R9, -2U },
    2653             :   { PPC::R10, -2U },
    2654             :   { PPC::R11, -2U },
    2655             :   { PPC::R12, -2U },
    2656             :   { PPC::R13, -2U },
    2657             :   { PPC::R14, -2U },
    2658             :   { PPC::R15, -2U },
    2659             :   { PPC::R16, -2U },
    2660             :   { PPC::R17, -2U },
    2661             :   { PPC::R18, -2U },
    2662             :   { PPC::R19, -2U },
    2663             :   { PPC::R20, -2U },
    2664             :   { PPC::R21, -2U },
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    2668             :   { PPC::R25, -2U },
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    2670             :   { PPC::R27, -2U },
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    2674             :   { PPC::R31, -2U },
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    2677             :   { PPC::V2, 79U },
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    2693             :   { PPC::V18, 95U },
    2694             :   { PPC::V19, 96U },
    2695             :   { PPC::V20, 97U },
    2696             :   { PPC::V21, 98U },
    2697             :   { PPC::V22, 99U },
    2698             :   { PPC::V23, 100U },
    2699             :   { PPC::V24, 101U },
    2700             :   { PPC::V25, 102U },
    2701             :   { PPC::V26, 103U },
    2702             :   { PPC::V27, 104U },
    2703             :   { PPC::V28, 105U },
    2704             :   { PPC::V29, 106U },
    2705             :   { PPC::V30, 107U },
    2706             :   { PPC::V31, 108U },
    2707             :   { PPC::VF0, 77U },
    2708             :   { PPC::VF1, 78U },
    2709             :   { PPC::VF2, 79U },
    2710             :   { PPC::VF3, 80U },
    2711             :   { PPC::VF4, 81U },
    2712             :   { PPC::VF5, 82U },
    2713             :   { PPC::VF6, 83U },
    2714             :   { PPC::VF7, 84U },
    2715             :   { PPC::VF8, 85U },
    2716             :   { PPC::VF9, 86U },
    2717             :   { PPC::VF10, 87U },
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    2733             :   { PPC::VF26, 103U },
    2734             :   { PPC::VF27, 104U },
    2735             :   { PPC::VF28, 105U },
    2736             :   { PPC::VF29, 106U },
    2737             :   { PPC::VF30, 107U },
    2738             :   { PPC::VF31, 108U },
    2739             :   { PPC::VSL0, 32U },
    2740             :   { PPC::VSL1, 33U },
    2741             :   { PPC::VSL2, 34U },
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    2743             :   { PPC::VSL4, 36U },
    2744             :   { PPC::VSL5, 37U },
    2745             :   { PPC::VSL6, 38U },
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    2749             :   { PPC::VSL10, 42U },
    2750             :   { PPC::VSL11, 43U },
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    2753             :   { PPC::VSL14, 46U },
    2754             :   { PPC::VSL15, 47U },
    2755             :   { PPC::VSL16, 48U },
    2756             :   { PPC::VSL17, 49U },
    2757             :   { PPC::VSL18, 50U },
    2758             :   { PPC::VSL19, 51U },
    2759             :   { PPC::VSL20, 52U },
    2760             :   { PPC::VSL21, 53U },
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    2762             :   { PPC::VSL23, 55U },
    2763             :   { PPC::VSL24, 56U },
    2764             :   { PPC::VSL25, 57U },
    2765             :   { PPC::VSL26, 58U },
    2766             :   { PPC::VSL27, 59U },
    2767             :   { PPC::VSL28, 60U },
    2768             :   { PPC::VSL29, 61U },
    2769             :   { PPC::VSL30, 62U },
    2770             :   { PPC::VSL31, 63U },
    2771             :   { PPC::X0, 0U },
    2772             :   { PPC::X1, 1U },
    2773             :   { PPC::X2, 2U },
    2774             :   { PPC::X3, 3U },
    2775             :   { PPC::X4, 4U },
    2776             :   { PPC::X5, 5U },
    2777             :   { PPC::X6, 6U },
    2778             :   { PPC::X7, 7U },
    2779             :   { PPC::X8, 8U },
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    2781             :   { PPC::X10, 10U },
    2782             :   { PPC::X11, 11U },
    2783             :   { PPC::X12, 12U },
    2784             :   { PPC::X13, 13U },
    2785             :   { PPC::X14, 14U },
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    2787             :   { PPC::X16, 16U },
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    2789             :   { PPC::X18, 18U },
    2790             :   { PPC::X19, 19U },
    2791             :   { PPC::X20, 20U },
    2792             :   { PPC::X21, 21U },
    2793             :   { PPC::X22, 22U },
    2794             :   { PPC::X23, 23U },
    2795             :   { PPC::X24, 24U },
    2796             :   { PPC::X25, 25U },
    2797             :   { PPC::X26, 26U },
    2798             :   { PPC::X27, 27U },
    2799             :   { PPC::X28, 28U },
    2800             :   { PPC::X29, 29U },
    2801             :   { PPC::X30, 30U },
    2802             :   { PPC::X31, 31U },
    2803             :   { PPC::ZERO8, 0U },
    2804             : };
    2805             : extern const unsigned PPCEHFlavour0L2DwarfSize = array_lengthof(PPCEHFlavour0L2Dwarf);
    2806             : 
    2807             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour1L2Dwarf[] = {
    2808             :   { PPC::CTR, 66U },
    2809             :   { PPC::LR, 65U },
    2810             :   { PPC::ZERO, 0U },
    2811             :   { PPC::CR0, 68U },
    2812             :   { PPC::CR1, 69U },
    2813             :   { PPC::CR2, 70U },
    2814             :   { PPC::CR3, 71U },
    2815             :   { PPC::CR4, 72U },
    2816             :   { PPC::CR5, 73U },
    2817             :   { PPC::CR6, 74U },
    2818             :   { PPC::CR7, 75U },
    2819             :   { PPC::CTR8, -2U },
    2820             :   { PPC::F0, 32U },
    2821             :   { PPC::F1, 33U },
    2822             :   { PPC::F2, 34U },
    2823             :   { PPC::F3, 35U },
    2824             :   { PPC::F4, 36U },
    2825             :   { PPC::F5, 37U },
    2826             :   { PPC::F6, 38U },
    2827             :   { PPC::F7, 39U },
    2828             :   { PPC::F8, 40U },
    2829             :   { PPC::F9, 41U },
    2830             :   { PPC::F10, 42U },
    2831             :   { PPC::F11, 43U },
    2832             :   { PPC::F12, 44U },
    2833             :   { PPC::F13, 45U },
    2834             :   { PPC::F14, 46U },
    2835             :   { PPC::F15, 47U },
    2836             :   { PPC::F16, 48U },
    2837             :   { PPC::F17, 49U },
    2838             :   { PPC::F18, 50U },
    2839             :   { PPC::F19, 51U },
    2840             :   { PPC::F20, 52U },
    2841             :   { PPC::F21, 53U },
    2842             :   { PPC::F22, 54U },
    2843             :   { PPC::F23, 55U },
    2844             :   { PPC::F24, 56U },
    2845             :   { PPC::F25, 57U },
    2846             :   { PPC::F26, 58U },
    2847             :   { PPC::F27, 59U },
    2848             :   { PPC::F28, 60U },
    2849             :   { PPC::F29, 61U },
    2850             :   { PPC::F30, 62U },
    2851             :   { PPC::F31, 63U },
    2852             :   { PPC::LR8, -2U },
    2853             :   { PPC::QF0, 32U },
    2854             :   { PPC::QF1, 33U },
    2855             :   { PPC::QF2, 34U },
    2856             :   { PPC::QF3, 35U },
    2857             :   { PPC::QF4, 36U },
    2858             :   { PPC::QF5, 37U },
    2859             :   { PPC::QF6, 38U },
    2860             :   { PPC::QF7, 39U },
    2861             :   { PPC::QF8, 40U },
    2862             :   { PPC::QF9, 41U },
    2863             :   { PPC::QF10, 42U },
    2864             :   { PPC::QF11, 43U },
    2865             :   { PPC::QF12, 44U },
    2866             :   { PPC::QF13, 45U },
    2867             :   { PPC::QF14, 46U },
    2868             :   { PPC::QF15, 47U },
    2869             :   { PPC::QF16, 48U },
    2870             :   { PPC::QF17, 49U },
    2871             :   { PPC::QF18, 50U },
    2872             :   { PPC::QF19, 51U },
    2873             :   { PPC::QF20, 52U },
    2874             :   { PPC::QF21, 53U },
    2875             :   { PPC::QF22, 54U },
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    2877             :   { PPC::QF24, 56U },
    2878             :   { PPC::QF25, 57U },
    2879             :   { PPC::QF26, 58U },
    2880             :   { PPC::QF27, 59U },
    2881             :   { PPC::QF28, 60U },
    2882             :   { PPC::QF29, 61U },
    2883             :   { PPC::QF30, 62U },
    2884             :   { PPC::QF31, 63U },
    2885             :   { PPC::R0, 0U },
    2886             :   { PPC::R1, 1U },
    2887             :   { PPC::R2, 2U },
    2888             :   { PPC::R3, 3U },
    2889             :   { PPC::R4, 4U },
    2890             :   { PPC::R5, 5U },
    2891             :   { PPC::R6, 6U },
    2892             :   { PPC::R7, 7U },
    2893             :   { PPC::R8, 8U },
    2894             :   { PPC::R9, 9U },
    2895             :   { PPC::R10, 10U },
    2896             :   { PPC::R11, 11U },
    2897             :   { PPC::R12, 12U },
    2898             :   { PPC::R13, 13U },
    2899             :   { PPC::R14, 14U },
    2900             :   { PPC::R15, 15U },
    2901             :   { PPC::R16, 16U },
    2902             :   { PPC::R17, 17U },
    2903             :   { PPC::R18, 18U },
    2904             :   { PPC::R19, 19U },
    2905             :   { PPC::R20, 20U },
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    2924             :   { PPC::V7, 84U },
    2925             :   { PPC::V8, 85U },
    2926             :   { PPC::V9, 86U },
    2927             :   { PPC::V10, 87U },
    2928             :   { PPC::V11, 88U },
    2929             :   { PPC::V12, 89U },
    2930             :   { PPC::V13, 90U },
    2931             :   { PPC::V14, 91U },
    2932             :   { PPC::V15, 92U },
    2933             :   { PPC::V16, 93U },
    2934             :   { PPC::V17, 94U },
    2935             :   { PPC::V18, 95U },
    2936             :   { PPC::V19, 96U },
    2937             :   { PPC::V20, 97U },
    2938             :   { PPC::V21, 98U },
    2939             :   { PPC::V22, 99U },
    2940             :   { PPC::V23, 100U },
    2941             :   { PPC::V24, 101U },
    2942             :   { PPC::V25, 102U },
    2943             :   { PPC::V26, 103U },
    2944             :   { PPC::V27, 104U },
    2945             :   { PPC::V28, 105U },
    2946             :   { PPC::V29, 106U },
    2947             :   { PPC::V30, 107U },
    2948             :   { PPC::V31, 108U },
    2949             :   { PPC::VF0, 77U },
    2950             :   { PPC::VF1, 78U },
    2951             :   { PPC::VF2, 79U },
    2952             :   { PPC::VF3, 80U },
    2953             :   { PPC::VF4, 81U },
    2954             :   { PPC::VF5, 82U },
    2955             :   { PPC::VF6, 83U },
    2956             :   { PPC::VF7, 84U },
    2957             :   { PPC::VF8, 85U },
    2958             :   { PPC::VF9, 86U },
    2959             :   { PPC::VF10, 87U },
    2960             :   { PPC::VF11, 88U },
    2961             :   { PPC::VF12, 89U },
    2962             :   { PPC::VF13, 90U },
    2963             :   { PPC::VF14, 91U },
    2964             :   { PPC::VF15, 92U },
    2965             :   { PPC::VF16, 93U },
    2966             :   { PPC::VF17, 94U },
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    2970             :   { PPC::VF21, 98U },
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    2972             :   { PPC::VF23, 100U },
    2973             :   { PPC::VF24, 101U },
    2974             :   { PPC::VF25, 102U },
    2975             :   { PPC::VF26, 103U },
    2976             :   { PPC::VF27, 104U },
    2977             :   { PPC::VF28, 105U },
    2978             :   { PPC::VF29, 106U },
    2979             :   { PPC::VF30, 107U },
    2980             :   { PPC::VF31, 108U },
    2981             :   { PPC::VSL0, 32U },
    2982             :   { PPC::VSL1, 33U },
    2983             :   { PPC::VSL2, 34U },
    2984             :   { PPC::VSL3, 35U },
    2985             :   { PPC::VSL4, 36U },
    2986             :   { PPC::VSL5, 37U },
    2987             :   { PPC::VSL6, 38U },
    2988             :   { PPC::VSL7, 39U },
    2989             :   { PPC::VSL8, 40U },
    2990             :   { PPC::VSL9, 41U },
    2991             :   { PPC::VSL10, 42U },
    2992             :   { PPC::VSL11, 43U },
    2993             :   { PPC::VSL12, 44U },
    2994             :   { PPC::VSL13, 45U },
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    2998             :   { PPC::VSL17, 49U },
    2999             :   { PPC::VSL18, 50U },
    3000             :   { PPC::VSL19, 51U },
    3001             :   { PPC::VSL20, 52U },
    3002             :   { PPC::VSL21, 53U },
    3003             :   { PPC::VSL22, 54U },
    3004             :   { PPC::VSL23, 55U },
    3005             :   { PPC::VSL24, 56U },
    3006             :   { PPC::VSL25, 57U },
    3007             :   { PPC::VSL26, 58U },
    3008             :   { PPC::VSL27, 59U },
    3009             :   { PPC::VSL28, 60U },
    3010             :   { PPC::VSL29, 61U },
    3011             :   { PPC::VSL30, 62U },
    3012             :   { PPC::VSL31, 63U },
    3013             :   { PPC::X0, -2U },
    3014             :   { PPC::X1, -2U },
    3015             :   { PPC::X2, -2U },
    3016             :   { PPC::X3, -2U },
    3017             :   { PPC::X4, -2U },
    3018             :   { PPC::X5, -2U },
    3019             :   { PPC::X6, -2U },
    3020             :   { PPC::X7, -2U },
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    3022             :   { PPC::X9, -2U },
    3023             :   { PPC::X10, -2U },
    3024             :   { PPC::X11, -2U },
    3025             :   { PPC::X12, -2U },
    3026             :   { PPC::X13, -2U },
    3027             :   { PPC::X14, -2U },
    3028             :   { PPC::X15, -2U },
    3029             :   { PPC::X16, -2U },
    3030             :   { PPC::X17, -2U },
    3031             :   { PPC::X18, -2U },
    3032             :   { PPC::X19, -2U },
    3033             :   { PPC::X20, -2U },
    3034             :   { PPC::X21, -2U },
    3035             :   { PPC::X22, -2U },
    3036             :   { PPC::X23, -2U },
    3037             :   { PPC::X24, -2U },
    3038             :   { PPC::X25, -2U },
    3039             :   { PPC::X26, -2U },
    3040             :   { PPC::X27, -2U },
    3041             :   { PPC::X28, -2U },
    3042             :   { PPC::X29, -2U },
    3043             :   { PPC::X30, -2U },
    3044             :   { PPC::X31, -2U },
    3045             :   { PPC::ZERO8, -2U },
    3046             : };
    3047             : extern const unsigned PPCEHFlavour1L2DwarfSize = array_lengthof(PPCEHFlavour1L2Dwarf);
    3048             : 
    3049             : extern const uint16_t PPCRegEncodingTable[] = {
    3050             :   0,
    3051             :   0,
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    3087             :   17,
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    3172             :   4,
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    3174             :   6,
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    3221             :   53,
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    3297             :   1,
    3298             :   2,
    3299             :   3,
    3300             :   4,
    3301             :   5,
    3302             :   6,
    3303             :   7,
    3304             :   8,
    3305             :   9,
    3306             :   10,
    3307             :   11,
    3308             :   12,
    3309             :   13,
    3310             :   14,
    3311             :   15,
    3312             :   16,
    3313             :   17,
    3314             :   18,
    3315             :   19,
    3316             :   20,
    3317             :   21,
    3318             :   22,
    3319             :   23,
    3320             :   24,
    3321             :   25,
    3322             :   26,
    3323             :   27,
    3324             :   28,
    3325             :   29,
    3326             :   30,
    3327             :   31,
    3328             :   0,
    3329             :   2,
    3330             :   6,
    3331             :   10,
    3332             :   14,
    3333             :   18,
    3334             :   22,
    3335             :   26,
    3336             :   30,
    3337             :   1,
    3338             :   5,
    3339             :   9,
    3340             :   13,
    3341             :   17,
    3342             :   21,
    3343             :   25,
    3344             :   29,
    3345             :   0,
    3346             :   4,
    3347             :   8,
    3348             :   12,
    3349             :   16,
    3350             :   20,
    3351             :   24,
    3352             :   28,
    3353             :   3,
    3354             :   7,
    3355             :   11,
    3356             :   15,
    3357             :   19,
    3358             :   23,
    3359             :   27,
    3360             :   31,
    3361             : };
    3362        3558 : static inline void InitPPCMCRegisterInfo(MCRegisterInfo *RI, unsigned RA, unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {
    3363             :   RI->InitMCRegisterInfo(PPCRegDesc, 311, RA, PC, PPCMCRegisterClasses, 33, PPCRegUnitRoots, 170, PPCRegDiffLists, PPCLaneMaskLists, PPCRegStrings, PPCRegClassStrings, PPCSubRegIdxLists, 7,
    3364             : PPCSubRegIdxRanges, PPCRegEncodingTable);
    3365             : 
    3366        3558 :   switch (DwarfFlavour) {
    3367           0 :   default:
    3368           0 :     llvm_unreachable("Unknown DWARF flavour");
    3369             :   case 0:
    3370             :     RI->mapDwarfRegsToLLVMRegs(PPCDwarfFlavour0Dwarf2L, PPCDwarfFlavour0Dwarf2LSize, false);
    3371             :     break;
    3372             :   case 1:
    3373             :     RI->mapDwarfRegsToLLVMRegs(PPCDwarfFlavour1Dwarf2L, PPCDwarfFlavour1Dwarf2LSize, false);
    3374             :     break;
    3375             :   }
    3376        3558 :   switch (EHFlavour) {
    3377           0 :   default:
    3378           0 :     llvm_unreachable("Unknown DWARF flavour");
    3379             :   case 0:
    3380             :     RI->mapDwarfRegsToLLVMRegs(PPCEHFlavour0Dwarf2L, PPCEHFlavour0Dwarf2LSize, true);
    3381             :     break;
    3382             :   case 1:
    3383             :     RI->mapDwarfRegsToLLVMRegs(PPCEHFlavour1Dwarf2L, PPCEHFlavour1Dwarf2LSize, true);
    3384             :     break;
    3385             :   }
    3386        3558 :   switch (DwarfFlavour) {
    3387           0 :   default:
    3388           0 :     llvm_unreachable("Unknown DWARF flavour");
    3389             :   case 0:
    3390             :     RI->mapLLVMRegsToDwarfRegs(PPCDwarfFlavour0L2Dwarf, PPCDwarfFlavour0L2DwarfSize, false);
    3391             :     break;
    3392             :   case 1:
    3393             :     RI->mapLLVMRegsToDwarfRegs(PPCDwarfFlavour1L2Dwarf, PPCDwarfFlavour1L2DwarfSize, false);
    3394             :     break;
    3395             :   }
    3396        3558 :   switch (EHFlavour) {
    3397           0 :   default:
    3398           0 :     llvm_unreachable("Unknown DWARF flavour");
    3399             :   case 0:
    3400             :     RI->mapLLVMRegsToDwarfRegs(PPCEHFlavour0L2Dwarf, PPCEHFlavour0L2DwarfSize, true);
    3401             :     break;
    3402             :   case 1:
    3403             :     RI->mapLLVMRegsToDwarfRegs(PPCEHFlavour1L2Dwarf, PPCEHFlavour1L2DwarfSize, true);
    3404             :     break;
    3405             :   }
    3406        3558 : }
    3407             : 
    3408             : } // end namespace llvm
    3409             : 
    3410             : #endif // GET_REGINFO_MC_DESC
    3411             : 
    3412             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
    3413             : |*                                                                            *|
    3414             : |* Register Information Header Fragment                                       *|
    3415             : |*                                                                            *|
    3416             : |* Automatically generated file, do not edit!                                 *|
    3417             : |*                                                                            *|
    3418             : \*===----------------------------------------------------------------------===*/
    3419             : 
    3420             : 
    3421             : #ifdef GET_REGINFO_HEADER
    3422             : #undef GET_REGINFO_HEADER
    3423             : 
    3424             : #include "llvm/CodeGen/TargetRegisterInfo.h"
    3425             : 
    3426             : namespace llvm {
    3427             : 
    3428             : class PPCFrameLowering;
    3429             : 
    3430        1594 : struct PPCGenRegisterInfo : public TargetRegisterInfo {
    3431             :   explicit PPCGenRegisterInfo(unsigned RA, unsigned D = 0, unsigned E = 0,
    3432             :       unsigned PC = 0, unsigned HwMode = 0);
    3433             :   unsigned composeSubRegIndicesImpl(unsigned, unsigned) const override;
    3434             :   LaneBitmask composeSubRegIndexLaneMaskImpl(unsigned, LaneBitmask) const override;
    3435             :   LaneBitmask reverseComposeSubRegIndexLaneMaskImpl(unsigned, LaneBitmask) const override;
    3436             :   const TargetRegisterClass *getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const override;
    3437             :   const RegClassWeight &getRegClassWeight(const TargetRegisterClass *RC) const override;
    3438             :   unsigned getRegUnitWeight(unsigned RegUnit) const override;
    3439             :   unsigned getNumRegPressureSets() const override;
    3440             :   const char *getRegPressureSetName(unsigned Idx) const override;
    3441             :   unsigned getRegPressureSetLimit(const MachineFunction &MF, unsigned Idx) const override;
    3442             :   const int *getRegClassPressureSets(const TargetRegisterClass *RC) const override;
    3443             :   const int *getRegUnitPressureSets(unsigned RegUnit) const override;
    3444             :   ArrayRef<const char *> getRegMaskNames() const override;
    3445             :   ArrayRef<const uint32_t *> getRegMasks() const override;
    3446             :   /// Devirtualized TargetFrameLowering.
    3447             :   static const PPCFrameLowering *getFrameLowering(
    3448             :       const MachineFunction &MF);
    3449             : };
    3450             : 
    3451             : namespace PPC { // Register classes
    3452             :   extern const TargetRegisterClass VSSRCRegClass;
    3453             :   extern const TargetRegisterClass GPRCRegClass;
    3454             :   extern const TargetRegisterClass GPRC_NOR0RegClass;
    3455             :   extern const TargetRegisterClass GPRC_and_GPRC_NOR0RegClass;
    3456             :   extern const TargetRegisterClass CRBITRCRegClass;
    3457             :   extern const TargetRegisterClass F4RCRegClass;
    3458             :   extern const TargetRegisterClass CRRCRegClass;
    3459             :   extern const TargetRegisterClass CARRYRCRegClass;
    3460             :   extern const TargetRegisterClass CRRC0RegClass;
    3461             :   extern const TargetRegisterClass CTRRCRegClass;
    3462             :   extern const TargetRegisterClass VRSAVERCRegClass;
    3463             :   extern const TargetRegisterClass SPILLTOVSRRCRegClass;
    3464             :   extern const TargetRegisterClass VSFRCRegClass;
    3465             :   extern const TargetRegisterClass G8RCRegClass;
    3466             :   extern const TargetRegisterClass G8RC_NOX0RegClass;
    3467             :   extern const TargetRegisterClass SPILLTOVSRRC_and_VSFRCRegClass;
    3468             :   extern const TargetRegisterClass G8RC_and_G8RC_NOX0RegClass;
    3469             :   extern const TargetRegisterClass F8RCRegClass;
    3470             :   extern const TargetRegisterClass VFRCRegClass;
    3471             :   extern const TargetRegisterClass SPILLTOVSRRC_and_VFRCRegClass;
    3472             :   extern const TargetRegisterClass SPILLTOVSRRC_and_F4RCRegClass;
    3473             :   extern const TargetRegisterClass CTRRC8RegClass;
    3474             :   extern const TargetRegisterClass VSRCRegClass;
    3475             :   extern const TargetRegisterClass VSRC_with_sub_64_in_SPILLTOVSRRCRegClass;
    3476             :   extern const TargetRegisterClass QSRCRegClass;
    3477             :   extern const TargetRegisterClass VRRCRegClass;
    3478             :   extern const TargetRegisterClass VSLRCRegClass;
    3479             :   extern const TargetRegisterClass VRRC_with_sub_64_in_SPILLTOVSRRCRegClass;
    3480             :   extern const TargetRegisterClass QSRC_with_sub_64_in_SPILLTOVSRRCRegClass;
    3481             :   extern const TargetRegisterClass VSLRC_with_sub_64_in_SPILLTOVSRRCRegClass;
    3482             :   extern const TargetRegisterClass QBRCRegClass;
    3483             :   extern const TargetRegisterClass QFRCRegClass;
    3484             :   extern const TargetRegisterClass QBRC_with_sub_64_in_SPILLTOVSRRCRegClass;
    3485             : } // end namespace PPC
    3486             : 
    3487             : } // end namespace llvm
    3488             : 
    3489             : #endif // GET_REGINFO_HEADER
    3490             : 
    3491             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
    3492             : |*                                                                            *|
    3493             : |* Target Register and Register Classes Information                           *|
    3494             : |*                                                                            *|
    3495             : |* Automatically generated file, do not edit!                                 *|
    3496             : |*                                                                            *|
    3497             : \*===----------------------------------------------------------------------===*/
    3498             : 
    3499             : 
    3500             : #ifdef GET_REGINFO_TARGET_DESC
    3501             : #undef GET_REGINFO_TARGET_DESC
    3502             : 
    3503             : namespace llvm {
    3504             : 
    3505             : extern const MCRegisterClass PPCMCRegisterClasses[];
    3506             : 
    3507             : static const MVT::SimpleValueType VTLists[] = {
    3508             :   /* 0 */ MVT::i1, MVT::Other,
    3509             :   /* 2 */ MVT::i32, MVT::Other,
    3510             :   /* 4 */ MVT::i64, MVT::Other,
    3511             :   /* 6 */ MVT::f32, MVT::Other,
    3512             :   /* 8 */ MVT::i64, MVT::f64, MVT::Other,
    3513             :   /* 11 */ MVT::v16i8, MVT::v8i16, MVT::v4i32, MVT::v2i64, MVT::v1i128, MVT::v4f32, MVT::v2f64, MVT::f128, MVT::Other,
    3514             :   /* 20 */ MVT::v4i1, MVT::Other,
    3515             :   /* 22 */ MVT::v4i32, MVT::v4f32, MVT::v2f64, MVT::v2i64, MVT::Other,
    3516             :   /* 27 */ MVT::v4f32, MVT::Other,
    3517             :   /* 29 */ MVT::v4f64, MVT::Other,
    3518             : };
    3519             : 
    3520             : static const char *const SubRegIndexNameTable[] = { "sub_32", "sub_64", "sub_eq", "sub_gt", "sub_lt", "sub_un", "" };
    3521             : 
    3522             : 
    3523             : static const LaneBitmask SubRegIndexLaneMaskTable[] = {
    3524             :   LaneBitmask::getAll(),
    3525             :   LaneBitmask(0x00000001), // sub_32
    3526             :   LaneBitmask(0x00000002), // sub_64
    3527             :   LaneBitmask(0x00000004), // sub_eq
    3528             :   LaneBitmask(0x00000008), // sub_gt
    3529             :   LaneBitmask(0x00000010), // sub_lt
    3530             :   LaneBitmask(0x00000020), // sub_un
    3531             :  };
    3532             : 
    3533             : 
    3534             : 
    3535             : static const TargetRegisterInfo::RegClassInfo RegClassInfos[] = {
    3536             :   // Mode = 0 (Default)
    3537             :   { 32, 32, 32, VTLists+6 },    // VSSRC
    3538             :   { 32, 32, 32, VTLists+2 },    // GPRC
    3539             :   { 32, 32, 32, VTLists+2 },    // GPRC_NOR0
    3540             :   { 32, 32, 32, VTLists+2 },    // GPRC_and_GPRC_NOR0
    3541             :   { 32, 32, 32, VTLists+0 },    // CRBITRC
    3542             :   { 32, 32, 32, VTLists+6 },    // F4RC
    3543             :   { 32, 32, 32, VTLists+2 },    // CRRC
    3544             :   { 32, 32, 32, VTLists+2 },    // CARRYRC
    3545             :   { 32, 32, 32, VTLists+2 },    // CRRC0
    3546             :   { 32, 32, 32, VTLists+2 },    // CTRRC
    3547             :   { 32, 32, 32, VTLists+2 },    // VRSAVERC
    3548             :   { 64, 64, 64, VTLists+8 },    // SPILLTOVSRRC
    3549             :   { 64, 64, 64, VTLists+9 },    // VSFRC
    3550             :   { 64, 64, 64, VTLists+4 },    // G8RC
    3551             :   { 64, 64, 64, VTLists+4 },    // G8RC_NOX0
    3552             :   { 64, 64, 64, VTLists+9 },    // SPILLTOVSRRC_and_VSFRC
    3553             :   { 64, 64, 64, VTLists+4 },    // G8RC_and_G8RC_NOX0
    3554             :   { 64, 64, 64, VTLists+9 },    // F8RC
    3555             :   { 64, 64, 64, VTLists+9 },    // VFRC
    3556             :   { 64, 64, 64, VTLists+9 },    // SPILLTOVSRRC_and_VFRC
    3557             :   { 64, 64, 64, VTLists+9 },    // SPILLTOVSRRC_and_F4RC
    3558             :   { 64, 64, 64, VTLists+4 },    // CTRRC8
    3559             :   { 128, 128, 128, VTLists+22 },    // VSRC
    3560             :   { 128, 128, 128, VTLists+22 },    // VSRC_with_sub_64_in_SPILLTOVSRRC
    3561             :   { 128, 128, 128, VTLists+27 },    // QSRC
    3562             :   { 128, 128, 128, VTLists+11 },    // VRRC
    3563             :   { 128, 128, 128, VTLists+22 },    // VSLRC
    3564             :   { 128, 128, 128, VTLists+11 },    // VRRC_with_sub_64_in_SPILLTOVSRRC
    3565             :   { 128, 128, 128, VTLists+27 },    // QSRC_with_sub_64_in_SPILLTOVSRRC
    3566             :   { 128, 128, 128, VTLists+22 },    // VSLRC_with_sub_64_in_SPILLTOVSRRC
    3567             :   { 256, 256, 256, VTLists+20 },    // QBRC
    3568             :   { 256, 256, 256, VTLists+29 },    // QFRC
    3569             :   { 256, 256, 256, VTLists+29 },    // QBRC_with_sub_64_in_SPILLTOVSRRC
    3570             : };
    3571             : 
    3572             : static const TargetRegisterClass *const NullRegClasses[] = { nullptr };
    3573             : 
    3574             : static const uint32_t VSSRCSubClassMask[] = {
    3575             :   0x001e9021, 0x00000000, 
    3576             :   0xffc00000, 0x00000001, // sub_64
    3577             : };
    3578             : 
    3579             : static const uint32_t GPRCSubClassMask[] = {
    3580             :   0x0000000a, 0x00000000, 
    3581             :   0x00012000, 0x00000000, // sub_32
    3582             : };
    3583             : 
    3584             : static const uint32_t GPRC_NOR0SubClassMask[] = {
    3585             :   0x0000000c, 0x00000000, 
    3586             :   0x00014000, 0x00000000, // sub_32
    3587             : };
    3588             : 
    3589             : static const uint32_t GPRC_and_GPRC_NOR0SubClassMask[] = {
    3590             :   0x00000008, 0x00000000, 
    3591             :   0x00010000, 0x00000000, // sub_32
    3592             : };
    3593             : 
    3594             : static const uint32_t CRBITRCSubClassMask[] = {
    3595             :   0x00000010, 0x00000000, 
    3596             :   0x00000140, 0x00000000, // sub_eq
    3597             :   0x00000140, 0x00000000, // sub_gt
    3598             :   0x00000140, 0x00000000, // sub_lt
    3599             :   0x00000140, 0x00000000, // sub_un
    3600             : };
    3601             : 
    3602             : static const uint32_t F4RCSubClassMask[] = {
    3603             :   0x00120020, 0x00000000, 
    3604             :   0xf5000000, 0x00000001, // sub_64
    3605             : };
    3606             : 
    3607             : static const uint32_t CRRCSubClassMask[] = {
    3608             :   0x00000140, 0x00000000, 
    3609             : };
    3610             : 
    3611             : static const uint32_t CARRYRCSubClassMask[] = {
    3612             :   0x00000080, 0x00000000, 
    3613             : };
    3614             : 
    3615             : static const uint32_t CRRC0SubClassMask[] = {
    3616             :   0x00000100, 0x00000000, 
    3617             : };
    3618             : 
    3619             : static const uint32_t CTRRCSubClassMask[] = {
    3620             :   0x00000200, 0x00000000, 
    3621             : };
    3622             : 
    3623             : static const uint32_t VRSAVERCSubClassMask[] = {
    3624             :   0x00000400, 0x00000000, 
    3625             : };
    3626             : 
    3627             : static const uint32_t SPILLTOVSRRCSubClassMask[] = {
    3628             :   0x0019a800, 0x00000000, 
    3629             :   0x38800000, 0x00000001, // sub_64
    3630             : };
    3631             : 
    3632             : static const uint32_t VSFRCSubClassMask[] = {
    3633             :   0x001e9000, 0x00000000, 
    3634             :   0xffc00000, 0x00000001, // sub_64
    3635             : };
    3636             : 
    3637             : static const uint32_t G8RCSubClassMask[] = {
    3638             :   0x00012000, 0x00000000, 
    3639             : };
    3640             : 
    3641             : static const uint32_t G8RC_NOX0SubClassMask[] = {
    3642             :   0x00014000, 0x00000000, 
    3643             : };
    3644             : 
    3645             : static const uint32_t SPILLTOVSRRC_and_VSFRCSubClassMask[] = {
    3646             :   0x00188000, 0x00000000, 
    3647             :   0x38800000, 0x00000001, // sub_64
    3648             : };
    3649             : 
    3650             : static const uint32_t G8RC_and_G8RC_NOX0SubClassMask[] = {
    3651             :   0x00010000, 0x00000000, 
    3652             : };
    3653             : 
    3654             : static const uint32_t F8RCSubClassMask[] = {
    3655             :   0x00120000, 0x00000000, 
    3656             :   0xf5000000, 0x00000001, // sub_64
    3657             : };
    3658             : 
    3659             : static const uint32_t VFRCSubClassMask[] = {
    3660             :   0x000c0000, 0x00000000, 
    3661             :   0x0a000000, 0x00000000, // sub_64
    3662             : };
    3663             : 
    3664             : static const uint32_t SPILLTOVSRRC_and_VFRCSubClassMask[] = {
    3665             :   0x00080000, 0x00000000, 
    3666             :   0x08000000, 0x00000000, // sub_64
    3667             : };
    3668             : 
    3669             : static const uint32_t SPILLTOVSRRC_and_F4RCSubClassMask[] = {
    3670             :   0x00100000, 0x00000000, 
    3671             :   0x30000000, 0x00000001, // sub_64
    3672             : };
    3673             : 
    3674             : static const uint32_t CTRRC8SubClassMask[] = {
    3675             :   0x00200000, 0x00000000, 
    3676             : };
    3677             : 
    3678             : static const uint32_t VSRCSubClassMask[] = {
    3679             :   0x2ec00000, 0x00000000, 
    3680             : };
    3681             : 
    3682             : static const uint32_t VSRC_with_sub_64_in_SPILLTOVSRRCSubClassMask[] = {
    3683             :   0x28800000, 0x00000000, 
    3684             : };
    3685             : 
    3686             : static const uint32_t QSRCSubClassMask[] = {
    3687             :   0xd1000000, 0x00000001, 
    3688             : };
    3689             : 
    3690             : static const uint32_t VRRCSubClassMask[] = {
    3691             :   0x0a000000, 0x00000000, 
    3692             : };
    3693             : 
    3694             : static const uint32_t VSLRCSubClassMask[] = {
    3695             :   0x24000000, 0x00000000, 
    3696             : };
    3697             : 
    3698             : static const uint32_t VRRC_with_sub_64_in_SPILLTOVSRRCSubClassMask[] = {
    3699             :   0x08000000, 0x00000000, 
    3700             : };
    3701             : 
    3702             : static const uint32_t QSRC_with_sub_64_in_SPILLTOVSRRCSubClassMask[] = {
    3703             :   0x10000000, 0x00000001, 
    3704             : };
    3705             : 
    3706             : static const uint32_t VSLRC_with_sub_64_in_SPILLTOVSRRCSubClassMask[] = {
    3707             :   0x20000000, 0x00000000, 
    3708             : };
    3709             : 
    3710             : static const uint32_t QBRCSubClassMask[] = {
    3711             :   0xc0000000, 0x00000001, 
    3712             : };
    3713             : 
    3714             : static const uint32_t QFRCSubClassMask[] = {
    3715             :   0xc0000000, 0x00000001, 
    3716             : };
    3717             : 
    3718             : static const uint32_t QBRC_with_sub_64_in_SPILLTOVSRRCSubClassMask[] = {
    3719             :   0x00000000, 0x00000001, 
    3720             : };
    3721             : 
    3722             : static const uint16_t SuperRegIdxSeqs[] = {
    3723             :   /* 0 */ 1, 0,
    3724             :   /* 2 */ 2, 0,
    3725             :   /* 4 */ 3, 4, 5, 6, 0,
    3726             : };
    3727             : 
    3728             : static const TargetRegisterClass *const GPRC_and_GPRC_NOR0Superclasses[] = {
    3729             :   &PPC::GPRCRegClass,
    3730             :   &PPC::GPRC_NOR0RegClass,
    3731             :   nullptr
    3732             : };
    3733             : 
    3734             : static const TargetRegisterClass *const F4RCSuperclasses[] = {
    3735             :   &PPC::VSSRCRegClass,
    3736             :   nullptr
    3737             : };
    3738             : 
    3739             : static const TargetRegisterClass *const CRRC0Superclasses[] = {
    3740             :   &PPC::CRRCRegClass,
    3741             :   nullptr
    3742             : };
    3743             : 
    3744             : static const TargetRegisterClass *const VSFRCSuperclasses[] = {
    3745             :   &PPC::VSSRCRegClass,
    3746             :   nullptr
    3747             : };
    3748             : 
    3749             : static const TargetRegisterClass *const G8RCSuperclasses[] = {
    3750             :   &PPC::SPILLTOVSRRCRegClass,
    3751             :   nullptr
    3752             : };
    3753             : 
    3754             : static const TargetRegisterClass *const SPILLTOVSRRC_and_VSFRCSuperclasses[] = {
    3755             :   &PPC::VSSRCRegClass,
    3756             :   &PPC::SPILLTOVSRRCRegClass,
    3757             :   &PPC::VSFRCRegClass,
    3758             :   nullptr
    3759             : };
    3760             : 
    3761             : static const TargetRegisterClass *const G8RC_and_G8RC_NOX0Superclasses[] = {
    3762             :   &PPC::SPILLTOVSRRCRegClass,
    3763             :   &PPC::G8RCRegClass,
    3764             :   &PPC::G8RC_NOX0RegClass,
    3765             :   nullptr
    3766             : };
    3767             : 
    3768             : static const TargetRegisterClass *const F8RCSuperclasses[] = {
    3769             :   &PPC::VSSRCRegClass,
    3770             :   &PPC::F4RCRegClass,
    3771             :   &PPC::VSFRCRegClass,
    3772             :   nullptr
    3773             : };
    3774             : 
    3775             : static const TargetRegisterClass *const VFRCSuperclasses[] = {
    3776             :   &PPC::VSSRCRegClass,
    3777             :   &PPC::VSFRCRegClass,
    3778             :   nullptr
    3779             : };
    3780             : 
    3781             : static const TargetRegisterClass *const SPILLTOVSRRC_and_VFRCSuperclasses[] = {
    3782             :   &PPC::VSSRCRegClass,
    3783             :   &PPC::SPILLTOVSRRCRegClass,
    3784             :   &PPC::VSFRCRegClass,
    3785             :   &PPC::SPILLTOVSRRC_and_VSFRCRegClass,
    3786             :   &PPC::VFRCRegClass,
    3787             :   nullptr
    3788             : };
    3789             : 
    3790             : static const TargetRegisterClass *const SPILLTOVSRRC_and_F4RCSuperclasses[] = {
    3791             :   &PPC::VSSRCRegClass,
    3792             :   &PPC::F4RCRegClass,
    3793             :   &PPC::SPILLTOVSRRCRegClass,
    3794             :   &PPC::VSFRCRegClass,
    3795             :   &PPC::SPILLTOVSRRC_and_VSFRCRegClass,
    3796             :   &PPC::F8RCRegClass,
    3797             :   nullptr
    3798             : };
    3799             : 
    3800             : static const TargetRegisterClass *const VSRC_with_sub_64_in_SPILLTOVSRRCSuperclasses[] = {
    3801             :   &PPC::VSRCRegClass,
    3802             :   nullptr
    3803             : };
    3804             : 
    3805             : static const TargetRegisterClass *const VRRCSuperclasses[] = {
    3806             :   &PPC::VSRCRegClass,
    3807             :   nullptr
    3808             : };
    3809             : 
    3810             : static const TargetRegisterClass *const VSLRCSuperclasses[] = {
    3811             :   &PPC::VSRCRegClass,
    3812             :   nullptr
    3813             : };
    3814             : 
    3815             : static const TargetRegisterClass *const VRRC_with_sub_64_in_SPILLTOVSRRCSuperclasses[] = {
    3816             :   &PPC::VSRCRegClass,
    3817             :   &PPC::VSRC_with_sub_64_in_SPILLTOVSRRCRegClass,
    3818             :   &PPC::VRRCRegClass,
    3819             :   nullptr
    3820             : };
    3821             : 
    3822             : static const TargetRegisterClass *const QSRC_with_sub_64_in_SPILLTOVSRRCSuperclasses[] = {
    3823             :   &PPC::QSRCRegClass,
    3824             :   nullptr
    3825             : };
    3826             : 
    3827             : static const TargetRegisterClass *const VSLRC_with_sub_64_in_SPILLTOVSRRCSuperclasses[] = {
    3828             :   &PPC::VSRCRegClass,
    3829             :   &PPC::VSRC_with_sub_64_in_SPILLTOVSRRCRegClass,
    3830             :   &PPC::VSLRCRegClass,
    3831             :   nullptr
    3832             : };
    3833             : 
    3834             : static const TargetRegisterClass *const QBRCSuperclasses[] = {
    3835             :   &PPC::QSRCRegClass,
    3836             :   &PPC::QFRCRegClass,
    3837             :   nullptr
    3838             : };
    3839             : 
    3840             : static const TargetRegisterClass *const QFRCSuperclasses[] = {
    3841             :   &PPC::QSRCRegClass,
    3842             :   &PPC::QBRCRegClass,
    3843             :   nullptr
    3844             : };
    3845             : 
    3846             : static const TargetRegisterClass *const QBRC_with_sub_64_in_SPILLTOVSRRCSuperclasses[] = {
    3847             :   &PPC::QSRCRegClass,
    3848             :   &PPC::QSRC_with_sub_64_in_SPILLTOVSRRCRegClass,
    3849             :   &PPC::QBRCRegClass,
    3850             :   &PPC::QFRCRegClass,
    3851             :   nullptr
    3852             : };
    3853             : 
    3854             : 
    3855        4348 : static inline unsigned GPRCAltOrderSelect(const MachineFunction &MF) {
    3856        4348 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3857        8696 :     return S.isPPC64() && S.isSVR4ABI();
    3858             :   }
    3859             : 
    3860        4348 : static ArrayRef<MCPhysReg> GPRCGetRawAllocationOrder(const MachineFunction &MF) {
    3861             :   static const MCPhysReg AltOrder1[] = { PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R0, PPC::R1, PPC::FP, PPC::BP, PPC::R2 };
    3862             :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::GPRCRegClassID];
    3863             :   const ArrayRef<MCPhysReg> Order[] = {
    3864        4348 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3865             :     makeArrayRef(AltOrder1)
    3866        4348 :   };
    3867        4348 :   const unsigned Select = GPRCAltOrderSelect(MF);
    3868             :   assert(Select < 2);
    3869        4348 :   return Order[Select];
    3870             : }
    3871             : 
    3872           1 : static inline unsigned GPRC_NOR0AltOrderSelect(const MachineFunction &MF) {
    3873           1 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3874           2 :     return S.isPPC64() && S.isSVR4ABI();
    3875             :   }
    3876             : 
    3877           1 : static ArrayRef<MCPhysReg> GPRC_NOR0GetRawAllocationOrder(const MachineFunction &MF) {
    3878             :   static const MCPhysReg AltOrder1[] = { PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R1, PPC::FP, PPC::BP, PPC::ZERO, PPC::R2 };
    3879             :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::GPRC_NOR0RegClassID];
    3880             :   const ArrayRef<MCPhysReg> Order[] = {
    3881           1 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3882             :     makeArrayRef(AltOrder1)
    3883           1 :   };
    3884           1 :   const unsigned Select = GPRC_NOR0AltOrderSelect(MF);
    3885             :   assert(Select < 2);
    3886           1 :   return Order[Select];
    3887             : }
    3888             : 
    3889         314 : static inline unsigned GPRC_and_GPRC_NOR0AltOrderSelect(const MachineFunction &MF) {
    3890         314 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3891         628 :     return S.isPPC64() && S.isSVR4ABI();
    3892             :   }
    3893             : 
    3894         314 : static ArrayRef<MCPhysReg> GPRC_and_GPRC_NOR0GetRawAllocationOrder(const MachineFunction &MF) {
    3895             :   static const MCPhysReg AltOrder1[] = { PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R1, PPC::FP, PPC::BP, PPC::R2 };
    3896             :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::GPRC_and_GPRC_NOR0RegClassID];
    3897             :   const ArrayRef<MCPhysReg> Order[] = {
    3898         314 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3899             :     makeArrayRef(AltOrder1)
    3900         314 :   };
    3901         314 :   const unsigned Select = GPRC_and_GPRC_NOR0AltOrderSelect(MF);
    3902             :   assert(Select < 2);
    3903         314 :   return Order[Select];
    3904             : }
    3905             : 
    3906        2854 : static inline unsigned G8RCAltOrderSelect(const MachineFunction &MF) {
    3907        2854 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3908        5708 :     return S.isPPC64() && S.isSVR4ABI();
    3909             :   }
    3910             : 
    3911        2854 : static ArrayRef<MCPhysReg> G8RCGetRawAllocationOrder(const MachineFunction &MF) {
    3912             :   static const MCPhysReg AltOrder1[] = { PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X0, PPC::X1, PPC::FP8, PPC::BP8, PPC::X2 };
    3913             :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::G8RCRegClassID];
    3914             :   const ArrayRef<MCPhysReg> Order[] = {
    3915        2854 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3916             :     makeArrayRef(AltOrder1)
    3917        2854 :   };
    3918        2854 :   const unsigned Select = G8RCAltOrderSelect(MF);
    3919             :   assert(Select < 2);
    3920        2854 :   return Order[Select];
    3921             : }
    3922             : 
    3923           4 : static inline unsigned G8RC_NOX0AltOrderSelect(const MachineFunction &MF) {
    3924           4 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3925           8 :     return S.isPPC64() && S.isSVR4ABI();
    3926             :   }
    3927             : 
    3928           4 : static ArrayRef<MCPhysReg> G8RC_NOX0GetRawAllocationOrder(const MachineFunction &MF) {
    3929             :   static const MCPhysReg AltOrder1[] = { PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X1, PPC::FP8, PPC::BP8, PPC::ZERO8, PPC::X2 };
    3930             :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::G8RC_NOX0RegClassID];
    3931             :   const ArrayRef<MCPhysReg> Order[] = {
    3932           4 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3933             :     makeArrayRef(AltOrder1)
    3934           4 :   };
    3935           4 :   const unsigned Select = G8RC_NOX0AltOrderSelect(MF);
    3936             :   assert(Select < 2);
    3937           4 :   return Order[Select];
    3938             : }
    3939             : 
    3940        1355 : static inline unsigned G8RC_and_G8RC_NOX0AltOrderSelect(const MachineFunction &MF) {
    3941        1355 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3942        2710 :     return S.isPPC64() && S.isSVR4ABI();
    3943             :   }
    3944             : 
    3945        1355 : static ArrayRef<MCPhysReg> G8RC_and_G8RC_NOX0GetRawAllocationOrder(const MachineFunction &MF) {
    3946             :   static const MCPhysReg AltOrder1[] = { PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X1, PPC::FP8, PPC::BP8, PPC::X2 };
    3947             :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::G8RC_and_G8RC_NOX0RegClassID];
    3948             :   const ArrayRef<MCPhysReg> Order[] = {
    3949        1355 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3950             :     makeArrayRef(AltOrder1)
    3951        1355 :   };
    3952        1355 :   const unsigned Select = G8RC_and_G8RC_NOX0AltOrderSelect(MF);
    3953             :   assert(Select < 2);
    3954        1355 :   return Order[Select];
    3955             : }
    3956             : 
    3957             : namespace PPC {   // Register class instances
    3958             :   extern const TargetRegisterClass VSSRCRegClass = {
    3959             :     &PPCMCRegisterClasses[VSSRCRegClassID],
    3960             :     VSSRCSubClassMask,
    3961             :     SuperRegIdxSeqs + 2,
    3962             :     LaneBitmask(0x00000001),
    3963             :     0,
    3964             :     false, /* HasDisjunctSubRegs */
    3965             :     false, /* CoveredBySubRegs */
    3966             :     NullRegClasses,
    3967             :     nullptr
    3968             :   };
    3969             : 
    3970             :   extern const TargetRegisterClass GPRCRegClass = {
    3971             :     &PPCMCRegisterClasses[GPRCRegClassID],
    3972             :     GPRCSubClassMask,
    3973             :     SuperRegIdxSeqs + 0,
    3974             :     LaneBitmask(0x00000001),
    3975             :     0,
    3976             :     false, /* HasDisjunctSubRegs */
    3977             :     false, /* CoveredBySubRegs */
    3978             :     NullRegClasses,
    3979             :     GPRCGetRawAllocationOrder
    3980             :   };
    3981             : 
    3982             :   extern const TargetRegisterClass GPRC_NOR0RegClass = {
    3983             :     &PPCMCRegisterClasses[GPRC_NOR0RegClassID],
    3984             :     GPRC_NOR0SubClassMask,
    3985             :     SuperRegIdxSeqs + 0,
    3986             :     LaneBitmask(0x00000001),
    3987             :     0,
    3988             :     false, /* HasDisjunctSubRegs */
    3989             :     false, /* CoveredBySubRegs */
    3990             :     NullRegClasses,
    3991             :     GPRC_NOR0GetRawAllocationOrder
    3992             :   };
    3993             : 
    3994             :   extern const TargetRegisterClass GPRC_and_GPRC_NOR0RegClass = {
    3995             :     &PPCMCRegisterClasses[GPRC_and_GPRC_NOR0RegClassID],
    3996             :     GPRC_and_GPRC_NOR0SubClassMask,
    3997             :     SuperRegIdxSeqs + 0,
    3998             :     LaneBitmask(0x00000001),
    3999             :     0,
    4000             :     false, /* HasDisjunctSubRegs */
    4001             :     false, /* CoveredBySubRegs */
    4002             :     GPRC_and_GPRC_NOR0Superclasses,
    4003             :     GPRC_and_GPRC_NOR0GetRawAllocationOrder
    4004             :   };
    4005             : 
    4006             :   extern const TargetRegisterClass CRBITRCRegClass = {
    4007             :     &PPCMCRegisterClasses[CRBITRCRegClassID],
    4008             :     CRBITRCSubClassMask,
    4009             :     SuperRegIdxSeqs + 4,
    4010             :     LaneBitmask(0x00000001),
    4011             :     0,
    4012             :     false, /* HasDisjunctSubRegs */
    4013             :     false, /* CoveredBySubRegs */
    4014             :     NullRegClasses,
    4015             :     nullptr
    4016             :   };
    4017             : 
    4018             :   extern const TargetRegisterClass F4RCRegClass = {
    4019             :     &PPCMCRegisterClasses[F4RCRegClassID],
    4020             :     F4RCSubClassMask,
    4021             :     SuperRegIdxSeqs + 2,
    4022             :     LaneBitmask(0x00000001),
    4023             :     0,
    4024             :     false, /* HasDisjunctSubRegs */
    4025             :     false, /* CoveredBySubRegs */
    4026             :     F4RCSuperclasses,
    4027             :     nullptr
    4028             :   };
    4029             : 
    4030             :   extern const TargetRegisterClass CRRCRegClass = {
    4031             :     &PPCMCRegisterClasses[CRRCRegClassID],
    4032             :     CRRCSubClassMask,
    4033             :     SuperRegIdxSeqs + 1,
    4034             :     LaneBitmask(0x0000003C),
    4035             :     0,
    4036             :     true, /* HasDisjunctSubRegs */
    4037             :     false, /* CoveredBySubRegs */
    4038             :     NullRegClasses,
    4039             :     nullptr
    4040             :   };
    4041             : 
    4042             :   extern const TargetRegisterClass CARRYRCRegClass = {
    4043             :     &PPCMCRegisterClasses[CARRYRCRegClassID],
    4044             :     CARRYRCSubClassMask,
    4045             :     SuperRegIdxSeqs + 1,
    4046             :     LaneBitmask(0x00000001),
    4047             :     0,
    4048             :     false, /* HasDisjunctSubRegs */
    4049             :     false, /* CoveredBySubRegs */
    4050             :     NullRegClasses,
    4051             :     nullptr
    4052             :   };
    4053             : 
    4054             :   extern const TargetRegisterClass CRRC0RegClass = {
    4055             :     &PPCMCRegisterClasses[CRRC0RegClassID],
    4056             :     CRRC0SubClassMask,
    4057             :     SuperRegIdxSeqs + 1,
    4058             :     LaneBitmask(0x0000003C),
    4059             :     0,
    4060             :     true, /* HasDisjunctSubRegs */
    4061             :     false, /* CoveredBySubRegs */
    4062             :     CRRC0Superclasses,
    4063             :     nullptr
    4064             :   };
    4065             : 
    4066             :   extern const TargetRegisterClass CTRRCRegClass = {
    4067             :     &PPCMCRegisterClasses[CTRRCRegClassID],
    4068             :     CTRRCSubClassMask,
    4069             :     SuperRegIdxSeqs + 1,
    4070             :     LaneBitmask(0x00000001),
    4071             :     0,
    4072             :     false, /* HasDisjunctSubRegs */
    4073             :     false, /* CoveredBySubRegs */
    4074             :     NullRegClasses,
    4075             :     nullptr
    4076             :   };
    4077             : 
    4078             :   extern const TargetRegisterClass VRSAVERCRegClass = {
    4079             :     &PPCMCRegisterClasses[VRSAVERCRegClassID],
    4080             :     VRSAVERCSubClassMask,
    4081             :     SuperRegIdxSeqs + 1,
    4082             :     LaneBitmask(0x00000001),
    4083             :     0,
    4084             :     false, /* HasDisjunctSubRegs */
    4085             :     false, /* CoveredBySubRegs */
    4086             :     NullRegClasses,
    4087             :     nullptr
    4088             :   };
    4089             : 
    4090             :   extern const TargetRegisterClass SPILLTOVSRRCRegClass = {
    4091             :     &PPCMCRegisterClasses[SPILLTOVSRRCRegClassID],
    4092             :     SPILLTOVSRRCSubClassMask,
    4093             :     SuperRegIdxSeqs + 2,
    4094             :     LaneBitmask(0x00000001),
    4095             :     0,
    4096             :     false, /* HasDisjunctSubRegs */
    4097             :     false, /* CoveredBySubRegs */
    4098             :     NullRegClasses,
    4099             :     nullptr
    4100             :   };
    4101             : 
    4102             :   extern const TargetRegisterClass VSFRCRegClass = {
    4103             :     &PPCMCRegisterClasses[VSFRCRegClassID],
    4104             :     VSFRCSubClassMask,
    4105             :     SuperRegIdxSeqs + 2,
    4106             :     LaneBitmask(0x00000001),
    4107             :     0,
    4108             :     false, /* HasDisjunctSubRegs */
    4109             :     false, /* CoveredBySubRegs */
    4110             :     VSFRCSuperclasses,
    4111             :     nullptr
    4112             :   };
    4113             : 
    4114             :   extern const TargetRegisterClass G8RCRegClass = {
    4115             :     &PPCMCRegisterClasses[G8RCRegClassID],
    4116             :     G8RCSubClassMask,
    4117             :     SuperRegIdxSeqs + 1,
    4118             :     LaneBitmask(0x00000001),
    4119             :     0,
    4120             :     false, /* HasDisjunctSubRegs */
    4121             :     false, /* CoveredBySubRegs */
    4122             :     G8RCSuperclasses,
    4123             :     G8RCGetRawAllocationOrder
    4124             :   };
    4125             : 
    4126             :   extern const TargetRegisterClass G8RC_NOX0RegClass = {
    4127             :     &PPCMCRegisterClasses[G8RC_NOX0RegClassID],
    4128             :     G8RC_NOX0SubClassMask,
    4129             :     SuperRegIdxSeqs + 1,
    4130             :     LaneBitmask(0x00000001),
    4131             :     0,
    4132             :     false, /* HasDisjunctSubRegs */
    4133             :     false, /* CoveredBySubRegs */
    4134             :     NullRegClasses,
    4135             :     G8RC_NOX0GetRawAllocationOrder
    4136             :   };
    4137             : 
    4138             :   extern const TargetRegisterClass SPILLTOVSRRC_and_VSFRCRegClass = {
    4139             :     &PPCMCRegisterClasses[SPILLTOVSRRC_and_VSFRCRegClassID],
    4140             :     SPILLTOVSRRC_and_VSFRCSubClassMask,
    4141             :     SuperRegIdxSeqs + 2,
    4142             :     LaneBitmask(0x00000001),
    4143             :     0,
    4144             :     false, /* HasDisjunctSubRegs */
    4145             :     false, /* CoveredBySubRegs */
    4146             :     SPILLTOVSRRC_and_VSFRCSuperclasses,
    4147             :     nullptr
    4148             :   };
    4149             : 
    4150             :   extern const TargetRegisterClass G8RC_and_G8RC_NOX0RegClass = {
    4151             :     &PPCMCRegisterClasses[G8RC_and_G8RC_NOX0RegClassID],
    4152             :     G8RC_and_G8RC_NOX0SubClassMask,
    4153             :     SuperRegIdxSeqs + 1,
    4154             :     LaneBitmask(0x00000001),
    4155             :     0,
    4156             :     false, /* HasDisjunctSubRegs */
    4157             :     false, /* CoveredBySubRegs */
    4158             :     G8RC_and_G8RC_NOX0Superclasses,
    4159             :     G8RC_and_G8RC_NOX0GetRawAllocationOrder
    4160             :   };
    4161             : 
    4162             :   extern const TargetRegisterClass F8RCRegClass = {
    4163             :     &PPCMCRegisterClasses[F8RCRegClassID],
    4164             :     F8RCSubClassMask,
    4165             :     SuperRegIdxSeqs + 2,
    4166             :     LaneBitmask(0x00000001),
    4167             :     0,
    4168             :     false, /* HasDisjunctSubRegs */
    4169             :     false, /* CoveredBySubRegs */
    4170             :     F8RCSuperclasses,
    4171             :     nullptr
    4172             :   };
    4173             : 
    4174             :   extern const TargetRegisterClass VFRCRegClass = {
    4175             :     &PPCMCRegisterClasses[VFRCRegClassID],
    4176             :     VFRCSubClassMask,
    4177             :     SuperRegIdxSeqs + 2,
    4178             :     LaneBitmask(0x00000001),
    4179             :     0,
    4180             :     false, /* HasDisjunctSubRegs */
    4181             :     false, /* CoveredBySubRegs */
    4182             :     VFRCSuperclasses,
    4183             :     nullptr
    4184             :   };
    4185             : 
    4186             :   extern const TargetRegisterClass SPILLTOVSRRC_and_VFRCRegClass = {
    4187             :     &PPCMCRegisterClasses[SPILLTOVSRRC_and_VFRCRegClassID],
    4188             :     SPILLTOVSRRC_and_VFRCSubClassMask,
    4189             :     SuperRegIdxSeqs + 2,
    4190             :     LaneBitmask(0x00000001),
    4191             :     0,
    4192             :     false, /* HasDisjunctSubRegs */
    4193             :     false, /* CoveredBySubRegs */
    4194             :     SPILLTOVSRRC_and_VFRCSuperclasses,
    4195             :     nullptr
    4196             :   };
    4197             : 
    4198             :   extern const TargetRegisterClass SPILLTOVSRRC_and_F4RCRegClass = {
    4199             :     &PPCMCRegisterClasses[SPILLTOVSRRC_and_F4RCRegClassID],
    4200             :     SPILLTOVSRRC_and_F4RCSubClassMask,
    4201             :     SuperRegIdxSeqs + 2,
    4202             :     LaneBitmask(0x00000001),
    4203             :     0,
    4204             :     false, /* HasDisjunctSubRegs */
    4205             :     false, /* CoveredBySubRegs */
    4206             :     SPILLTOVSRRC_and_F4RCSuperclasses,
    4207             :     nullptr
    4208             :   };
    4209             : 
    4210             :   extern const TargetRegisterClass CTRRC8RegClass = {
    4211             :     &PPCMCRegisterClasses[CTRRC8RegClassID],
    4212             :     CTRRC8SubClassMask,
    4213             :     SuperRegIdxSeqs + 1,
    4214             :     LaneBitmask(0x00000001),
    4215             :     0,
    4216             :     false, /* HasDisjunctSubRegs */
    4217             :     false, /* CoveredBySubRegs */
    4218             :     NullRegClasses,
    4219             :     nullptr
    4220             :   };
    4221             : 
    4222             :   extern const TargetRegisterClass VSRCRegClass = {
    4223             :     &PPCMCRegisterClasses[VSRCRegClassID],
    4224             :     VSRCSubClassMask,
    4225             :     SuperRegIdxSeqs + 1,
    4226             :     LaneBitmask(0x00000002),
    4227             :     0,
    4228             :     false, /* HasDisjunctSubRegs */
    4229             :     false, /* CoveredBySubRegs */
    4230             :     NullRegClasses,
    4231             :     nullptr
    4232             :   };
    4233             : 
    4234             :   extern const TargetRegisterClass VSRC_with_sub_64_in_SPILLTOVSRRCRegClass = {
    4235             :     &PPCMCRegisterClasses[VSRC_with_sub_64_in_SPILLTOVSRRCRegClassID],
    4236             :     VSRC_with_sub_64_in_SPILLTOVSRRCSubClassMask,
    4237             :     SuperRegIdxSeqs + 1,
    4238             :     LaneBitmask(0x00000002),
    4239             :     0,
    4240             :     false, /* HasDisjunctSubRegs */
    4241             :     false, /* CoveredBySubRegs */
    4242             :     VSRC_with_sub_64_in_SPILLTOVSRRCSuperclasses,
    4243             :     nullptr
    4244             :   };
    4245             : 
    4246             :   extern const TargetRegisterClass QSRCRegClass = {
    4247             :     &PPCMCRegisterClasses[QSRCRegClassID],
    4248             :     QSRCSubClassMask,
    4249             :     SuperRegIdxSeqs + 1,
    4250             :     LaneBitmask(0x00000002),
    4251             :     0,
    4252             :     false, /* HasDisjunctSubRegs */
    4253             :     false, /* CoveredBySubRegs */
    4254             :     NullRegClasses,
    4255             :     nullptr
    4256             :   };
    4257             : 
    4258             :   extern const TargetRegisterClass VRRCRegClass = {
    4259             :     &PPCMCRegisterClasses[VRRCRegClassID],
    4260             :     VRRCSubClassMask,
    4261             :     SuperRegIdxSeqs + 1,
    4262             :     LaneBitmask(0x00000002),
    4263             :     0,
    4264             :     false, /* HasDisjunctSubRegs */
    4265             :     false, /* CoveredBySubRegs */
    4266             :     VRRCSuperclasses,
    4267             :     nullptr
    4268             :   };
    4269             : 
    4270             :   extern const TargetRegisterClass VSLRCRegClass = {
    4271             :     &PPCMCRegisterClasses[VSLRCRegClassID],
    4272             :     VSLRCSubClassMask,
    4273             :     SuperRegIdxSeqs + 1,
    4274             :     LaneBitmask(0x00000002),
    4275             :     0,
    4276             :     false, /* HasDisjunctSubRegs */
    4277             :     false, /* CoveredBySubRegs */
    4278             :     VSLRCSuperclasses,
    4279             :     nullptr
    4280             :   };
    4281             : 
    4282             :   extern const TargetRegisterClass VRRC_with_sub_64_in_SPILLTOVSRRCRegClass = {
    4283             :     &PPCMCRegisterClasses[VRRC_with_sub_64_in_SPILLTOVSRRCRegClassID],
    4284             :     VRRC_with_sub_64_in_SPILLTOVSRRCSubClassMask,
    4285             :     SuperRegIdxSeqs + 1,
    4286             :     LaneBitmask(0x00000002),
    4287             :     0,
    4288             :     false, /* HasDisjunctSubRegs */
    4289             :     false, /* CoveredBySubRegs */
    4290             :     VRRC_with_sub_64_in_SPILLTOVSRRCSuperclasses,
    4291             :     nullptr
    4292             :   };
    4293             : 
    4294             :   extern const TargetRegisterClass QSRC_with_sub_64_in_SPILLTOVSRRCRegClass = {
    4295             :     &PPCMCRegisterClasses[QSRC_with_sub_64_in_SPILLTOVSRRCRegClassID],
    4296             :     QSRC_with_sub_64_in_SPILLTOVSRRCSubClassMask,
    4297             :     SuperRegIdxSeqs + 1,
    4298             :     LaneBitmask(0x00000002),
    4299             :     0,
    4300             :     false, /* HasDisjunctSubRegs */
    4301             :     false, /* CoveredBySubRegs */
    4302             :     QSRC_with_sub_64_in_SPILLTOVSRRCSuperclasses,
    4303             :     nullptr
    4304             :   };
    4305             : 
    4306             :   extern const TargetRegisterClass VSLRC_with_sub_64_in_SPILLTOVSRRCRegClass = {
    4307             :     &PPCMCRegisterClasses[VSLRC_with_sub_64_in_SPILLTOVSRRCRegClassID],
    4308             :     VSLRC_with_sub_64_in_SPILLTOVSRRCSubClassMask,
    4309             :     SuperRegIdxSeqs + 1,
    4310             :     LaneBitmask(0x00000002),
    4311             :     0,
    4312             :     false, /* HasDisjunctSubRegs */
    4313             :     false, /* CoveredBySubRegs */
    4314             :     VSLRC_with_sub_64_in_SPILLTOVSRRCSuperclasses,
    4315             :     nullptr
    4316             :   };
    4317             : 
    4318             :   extern const TargetRegisterClass QBRCRegClass = {
    4319             :     &PPCMCRegisterClasses[QBRCRegClassID],
    4320             :     QBRCSubClassMask,
    4321             :     SuperRegIdxSeqs + 1,
    4322             :     LaneBitmask(0x00000002),
    4323             :     0,
    4324             :     false, /* HasDisjunctSubRegs */
    4325             :     false, /* CoveredBySubRegs */
    4326             :     QBRCSuperclasses,
    4327             :     nullptr
    4328             :   };
    4329             : 
    4330             :   extern const TargetRegisterClass QFRCRegClass = {
    4331             :     &PPCMCRegisterClasses[QFRCRegClassID],
    4332             :     QFRCSubClassMask,
    4333             :     SuperRegIdxSeqs + 1,
    4334             :     LaneBitmask(0x00000002),
    4335             :     0,
    4336             :     false, /* HasDisjunctSubRegs */
    4337             :     false, /* CoveredBySubRegs */
    4338             :     QFRCSuperclasses,
    4339             :     nullptr
    4340             :   };
    4341             : 
    4342             :   extern const TargetRegisterClass QBRC_with_sub_64_in_SPILLTOVSRRCRegClass = {
    4343             :     &PPCMCRegisterClasses[QBRC_with_sub_64_in_SPILLTOVSRRCRegClassID],
    4344             :     QBRC_with_sub_64_in_SPILLTOVSRRCSubClassMask,
    4345             :     SuperRegIdxSeqs + 1,
    4346             :     LaneBitmask(0x00000002),
    4347             :     0,
    4348             :     false, /* HasDisjunctSubRegs */
    4349             :     false, /* CoveredBySubRegs */
    4350             :     QBRC_with_sub_64_in_SPILLTOVSRRCSuperclasses,
    4351             :     nullptr
    4352             :   };
    4353             : 
    4354             : } // end namespace PPC
    4355             : 
    4356             : namespace {
    4357             :   const TargetRegisterClass* const RegisterClasses[] = {
    4358             :     &PPC::VSSRCRegClass,
    4359             :     &PPC::GPRCRegClass,
    4360             :     &PPC::GPRC_NOR0RegClass,
    4361             :     &PPC::GPRC_and_GPRC_NOR0RegClass,
    4362             :     &PPC::CRBITRCRegClass,
    4363             :     &PPC::F4RCRegClass,
    4364             :     &PPC::CRRCRegClass,
    4365             :     &PPC::CARRYRCRegClass,
    4366             :     &PPC::CRRC0RegClass,
    4367             :     &PPC::CTRRCRegClass,
    4368             :     &PPC::VRSAVERCRegClass,
    4369             :     &PPC::SPILLTOVSRRCRegClass,
    4370             :     &PPC::VSFRCRegClass,
    4371             :     &PPC::G8RCRegClass,
    4372             :     &PPC::G8RC_NOX0RegClass,
    4373             :     &PPC::SPILLTOVSRRC_and_VSFRCRegClass,
    4374             :     &PPC::G8RC_and_G8RC_NOX0RegClass,
    4375             :     &PPC::F8RCRegClass,
    4376             :     &PPC::VFRCRegClass,
    4377             :     &PPC::SPILLTOVSRRC_and_VFRCRegClass,
    4378             :     &PPC::SPILLTOVSRRC_and_F4RCRegClass,
    4379             :     &PPC::CTRRC8RegClass,
    4380             :     &PPC::VSRCRegClass,
    4381             :     &PPC::VSRC_with_sub_64_in_SPILLTOVSRRCRegClass,
    4382             :     &PPC::QSRCRegClass,
    4383             :     &PPC::VRRCRegClass,
    4384             :     &PPC::VSLRCRegClass,
    4385             :     &PPC::VRRC_with_sub_64_in_SPILLTOVSRRCRegClass,
    4386             :     &PPC::QSRC_with_sub_64_in_SPILLTOVSRRCRegClass,
    4387             :     &PPC::VSLRC_with_sub_64_in_SPILLTOVSRRCRegClass,
    4388             :     &PPC::QBRCRegClass,
    4389             :     &PPC::QFRCRegClass,
    4390             :     &PPC::QBRC_with_sub_64_in_SPILLTOVSRRCRegClass,
    4391             :   };
    4392             : } // end anonymous namespace
    4393             : 
    4394             : static const TargetRegisterInfoDesc PPCRegInfoDesc[] = { // Extra Descriptors
    4395             :   { 0, false },
    4396             :   { 0, true },
    4397             :   { 0, true },
    4398             :   { 0, false },
    4399             :   { 0, true },
    4400             :   { 0, false },
    4401             :   { 0, false },
    4402             :   { 0, true },
    4403             :   { 0, true },
    4404             :   { 0, true },
    4405             :   { 0, true },
    4406             :   { 0, true },
    4407             :   { 0, true },
    4408             :   { 0, true },
    4409             :   { 0, true },
    4410             :   { 0, true },
    4411             :   { 0, true },
    4412             :   { 0, true },
    4413             :   { 0, true },
    4414             :   { 0, false },
    4415             :   { 0, true },
    4416             :   { 0, true },
    4417             :   { 0, true },
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    4419             :   { 0, true },
    4420             :   { 0, true },
    4421             :   { 0, true },
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    4702             :   { 0, true },
    4703             :   { 0, true },
    4704             :   { 0, true },
    4705             :   { 0, true },
    4706             : };
    4707           0 : unsigned PPCGenRegisterInfo::composeSubRegIndicesImpl(unsigned IdxA, unsigned IdxB) const {
    4708             :   static const uint8_t Rows[1][6] = {
    4709             :     { 0, 0, 0, 0, 0, 0, },
    4710             :   };
    4711             : 
    4712             :   --IdxA; assert(IdxA < 6);
    4713           0 :   --IdxB; assert(IdxB < 6);
    4714           0 :   return Rows[0][IdxB];
    4715             : }
    4716             : 
    4717             :   struct MaskRolOp {
    4718             :     LaneBitmask Mask;
    4719             :     uint8_t  RotateLeft;
    4720             :   };
    4721             :   static const MaskRolOp LaneMaskComposeSequences[] = {
    4722             :     { LaneBitmask(0xFFFFFFFF),  0 }, { LaneBitmask::getNone(), 0 },   // Sequence 0
    4723             :     { LaneBitmask(0xFFFFFFFF),  1 }, { LaneBitmask::getNone(), 0 },   // Sequence 2
    4724             :     { LaneBitmask(0xFFFFFFFF),  2 }, { LaneBitmask::getNone(), 0 },   // Sequence 4
    4725             :     { LaneBitmask(0xFFFFFFFF),  3 }, { LaneBitmask::getNone(), 0 },   // Sequence 6
    4726             :     { LaneBitmask(0xFFFFFFFF),  4 }, { LaneBitmask::getNone(), 0 },   // Sequence 8
    4727             :     { LaneBitmask(0xFFFFFFFF),  5 }, { LaneBitmask::getNone(), 0 }  // Sequence 10
    4728             :   };
    4729             :   static const MaskRolOp *const CompositeSequences[] = {
    4730             :     &LaneMaskComposeSequences[0], // to sub_32
    4731             :     &LaneMaskComposeSequences[2], // to sub_64
    4732             :     &LaneMaskComposeSequences[4], // to sub_eq
    4733             :     &LaneMaskComposeSequences[6], // to sub_gt
    4734             :     &LaneMaskComposeSequences[8], // to sub_lt
    4735             :     &LaneMaskComposeSequences[10] // to sub_un
    4736             :   };
    4737             : 
    4738           0 : LaneBitmask PPCGenRegisterInfo::composeSubRegIndexLaneMaskImpl(unsigned IdxA, LaneBitmask LaneMask) const {
    4739           0 :   --IdxA; assert(IdxA < 6 && "Subregister index out of bounds");
    4740             :   LaneBitmask Result;
    4741           0 :   for (const MaskRolOp *Ops = CompositeSequences[IdxA]; Ops->Mask.any(); ++Ops) {
    4742           0 :     LaneBitmask::Type M = LaneMask.getAsInteger() & Ops->Mask.getAsInteger();
    4743           0 :     if (unsigned S = Ops->RotateLeft)
    4744           0 :       Result |= LaneBitmask((M << S) | (M >> (LaneBitmask::BitWidth - S)));
    4745             :     else
    4746             :       Result |= LaneBitmask(M);
    4747             :   }
    4748           0 :   return Result;
    4749             : }
    4750             : 
    4751           0 : LaneBitmask PPCGenRegisterInfo::reverseComposeSubRegIndexLaneMaskImpl(unsigned IdxA,  LaneBitmask LaneMask) const {
    4752           0 :   LaneMask &= getSubRegIndexLaneMask(IdxA);
    4753           0 :   --IdxA; assert(IdxA < 6 && "Subregister index out of bounds");
    4754             :   LaneBitmask Result;
    4755           0 :   for (const MaskRolOp *Ops = CompositeSequences[IdxA]; Ops->Mask.any(); ++Ops) {
    4756             :     LaneBitmask::Type M = LaneMask.getAsInteger();
    4757           0 :     if (unsigned S = Ops->RotateLeft)
    4758           0 :       Result |= LaneBitmask((M >> S) | (M << (LaneBitmask::BitWidth - S)));
    4759             :     else
    4760             :       Result |= LaneBitmask(M);
    4761             :   }
    4762           0 :   return Result;
    4763             : }
    4764             : 
    4765       70813 : const TargetRegisterClass *PPCGenRegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx) const {
    4766             :   static const uint8_t Table[33][6] = {
    4767             :     {   // VSSRC
    4768             :       0,        // sub_32
    4769             :       0,        // sub_64
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    4772             :       0,        // sub_lt
    4773             :       0,        // sub_un
    4774             :     },
    4775             :     {   // GPRC
    4776             :       0,        // sub_32
    4777             :       0,        // sub_64
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    4779             :       0,        // sub_gt
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    4781             :       0,        // sub_un
    4782             :     },
    4783             :     {   // GPRC_NOR0
    4784             :       0,        // sub_32
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    4790             :     },
    4791             :     {   // GPRC_and_GPRC_NOR0
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    4799             :     {   // CRBITRC
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    4805             :       0,        // sub_un
    4806             :     },
    4807             :     {   // F4RC
    4808             :       0,        // sub_32
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    4814             :     },
    4815             :     {   // CRRC
    4816             :       0,        // sub_32
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    4818             :       7,        // sub_eq -> CRRC
    4819             :       7,        // sub_gt -> CRRC
    4820             :       7,        // sub_lt -> CRRC
    4821             :       7,        // sub_un -> CRRC
    4822             :     },
    4823             :     {   // CARRYRC
    4824             :       0,        // sub_32
    4825             :       0,        // sub_64
    4826             :       0,        // sub_eq
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    4828             :       0,        // sub_lt
    4829             :       0,        // sub_un
    4830             :     },
    4831             :     {   // CRRC0
    4832             :       0,        // sub_32
    4833             :       0,        // sub_64
    4834             :       9,        // sub_eq -> CRRC0
    4835             :       9,        // sub_gt -> CRRC0
    4836             :       9,        // sub_lt -> CRRC0
    4837             :       9,        // sub_un -> CRRC0
    4838             :     },
    4839             :     {   // CTRRC
    4840             :       0,        // sub_32
    4841             :       0,        // sub_64
    4842             :       0,        // sub_eq
    4843             :       0,        // sub_gt
    4844             :       0,        // sub_lt
    4845             :       0,        // sub_un
    4846             :     },
    4847             :     {   // VRSAVERC
    4848             :       0,        // sub_32
    4849             :       0,        // sub_64
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    4851             :       0,        // sub_gt
    4852             :       0,        // sub_lt
    4853             :       0,        // sub_un
    4854             :     },
    4855             :     {   // SPILLTOVSRRC
    4856             :       14,       // sub_32 -> G8RC
    4857             :       0,        // sub_64
    4858             :       0,        // sub_eq
    4859             :       0,        // sub_gt
    4860             :       0,        // sub_lt
    4861             :       0,        // sub_un
    4862             :     },
    4863             :     {   // VSFRC
    4864             :       0,        // sub_32
    4865             :       0,        // sub_64
    4866             :       0,        // sub_eq
    4867             :       0,        // sub_gt
    4868             :       0,        // sub_lt
    4869             :       0,        // sub_un
    4870             :     },
    4871             :     {   // G8RC
    4872             :       14,       // sub_32 -> G8RC
    4873             :       0,        // sub_64
    4874             :       0,        // sub_eq
    4875             :       0,        // sub_gt
    4876             :       0,        // sub_lt
    4877             :       0,        // sub_un
    4878             :     },
    4879             :     {   // G8RC_NOX0
    4880             :       15,       // sub_32 -> G8RC_NOX0
    4881             :       0,        // sub_64
    4882             :       0,        // sub_eq
    4883             :       0,        // sub_gt
    4884             :       0,        // sub_lt
    4885             :       0,        // sub_un
    4886             :     },
    4887             :     {   // SPILLTOVSRRC_and_VSFRC
    4888             :       0,        // sub_32
    4889             :       0,        // sub_64
    4890             :       0,        // sub_eq
    4891             :       0,        // sub_gt
    4892             :       0,        // sub_lt
    4893             :       0,        // sub_un
    4894             :     },
    4895             :     {   // G8RC_and_G8RC_NOX0
    4896             :       17,       // sub_32 -> G8RC_and_G8RC_NOX0
    4897             :       0,        // sub_64
    4898             :       0,        // sub_eq
    4899             :       0,        // sub_gt
    4900             :       0,        // sub_lt
    4901             :       0,        // sub_un
    4902             :     },
    4903             :     {   // F8RC
    4904             :       0,        // sub_32
    4905             :       0,        // sub_64
    4906             :       0,        // sub_eq
    4907             :       0,        // sub_gt
    4908             :       0,        // sub_lt
    4909             :       0,        // sub_un
    4910             :     },
    4911             :     {   // VFRC
    4912             :       0,        // sub_32
    4913             :       0,        // sub_64
    4914             :       0,        // sub_eq
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    4916             :       0,        // sub_lt
    4917             :       0,        // sub_un
    4918             :     },
    4919             :     {   // SPILLTOVSRRC_and_VFRC
    4920             :       0,        // sub_32
    4921             :       0,        // sub_64
    4922             :       0,        // sub_eq
    4923             :       0,        // sub_gt
    4924             :       0,        // sub_lt
    4925             :       0,        // sub_un
    4926             :     },
    4927             :     {   // SPILLTOVSRRC_and_F4RC
    4928             :       0,        // sub_32
    4929             :       0,        // sub_64
    4930             :       0,        // sub_eq
    4931             :       0,        // sub_gt
    4932             :       0,        // sub_lt
    4933             :       0,        // sub_un
    4934             :     },
    4935             :     {   // CTRRC8
    4936             :       0,        // sub_32
    4937             :       0,        // sub_64
    4938             :       0,        // sub_eq
    4939             :       0,        // sub_gt
    4940             :       0,        // sub_lt
    4941             :       0,        // sub_un
    4942             :     },
    4943             :     {   // VSRC
    4944             :       0,        // sub_32
    4945             :       23,       // sub_64 -> VSRC
    4946             :       0,        // sub_eq
    4947             :       0,        // sub_gt
    4948             :       0,        // sub_lt
    4949             :       0,        // sub_un
    4950             :     },
    4951             :     {   // VSRC_with_sub_64_in_SPILLTOVSRRC
    4952             :       0,        // sub_32
    4953             :       24,       // sub_64 -> VSRC_with_sub_64_in_SPILLTOVSRRC
    4954             :       0,        // sub_eq
    4955             :       0,        // sub_gt
    4956             :       0,        // sub_lt
    4957             :       0,        // sub_un
    4958             :     },
    4959             :     {   // QSRC
    4960             :       0,        // sub_32
    4961             :       25,       // sub_64 -> QSRC
    4962             :       0,        // sub_eq
    4963             :       0,        // sub_gt
    4964             :       0,        // sub_lt
    4965             :       0,        // sub_un
    4966             :     },
    4967             :     {   // VRRC
    4968             :       0,        // sub_32
    4969             :       26,       // sub_64 -> VRRC
    4970             :       0,        // sub_eq
    4971             :       0,        // sub_gt
    4972             :       0,        // sub_lt
    4973             :       0,        // sub_un
    4974             :     },
    4975             :     {   // VSLRC
    4976             :       0,        // sub_32
    4977             :       27,       // sub_64 -> VSLRC
    4978             :       0,        // sub_eq
    4979             :       0,        // sub_gt
    4980             :       0,        // sub_lt
    4981             :       0,        // sub_un
    4982             :     },
    4983             :     {   // VRRC_with_sub_64_in_SPILLTOVSRRC
    4984             :       0,        // sub_32
    4985             :       28,       // sub_64 -> VRRC_with_sub_64_in_SPILLTOVSRRC
    4986             :       0,        // sub_eq
    4987             :       0,        // sub_gt
    4988             :       0,        // sub_lt
    4989             :       0,        // sub_un
    4990             :     },
    4991             :     {   // QSRC_with_sub_64_in_SPILLTOVSRRC
    4992             :       0,        // sub_32
    4993             :       29,       // sub_64 -> QSRC_with_sub_64_in_SPILLTOVSRRC
    4994             :       0,        // sub_eq
    4995             :       0,        // sub_gt
    4996             :       0,        // sub_lt
    4997             :       0,        // sub_un
    4998             :     },
    4999             :     {   // VSLRC_with_sub_64_in_SPILLTOVSRRC
    5000             :       0,        // sub_32
    5001             :       30,       // sub_64 -> VSLRC_with_sub_64_in_SPILLTOVSRRC
    5002             :       0,        // sub_eq
    5003             :       0,        // sub_gt
    5004             :       0,        // sub_lt
    5005             :       0,        // sub_un
    5006             :     },
    5007             :     {   // QBRC
    5008             :       0,        // sub_32
    5009             :       31,       // sub_64 -> QBRC
    5010             :       0,        // sub_eq
    5011             :       0,        // sub_gt
    5012             :       0,        // sub_lt
    5013             :       0,        // sub_un
    5014             :     },
    5015             :     {   // QFRC
    5016             :       0,        // sub_32
    5017             :       32,       // sub_64 -> QFRC
    5018             :       0,        // sub_eq
    5019             :       0,        // sub_gt
    5020             :       0,        // sub_lt
    5021             :       0,        // sub_un
    5022             :     },
    5023             :     {   // QBRC_with_sub_64_in_SPILLTOVSRRC
    5024             :       0,        // sub_32
    5025             :       33,       // sub_64 -> QBRC_with_sub_64_in_SPILLTOVSRRC
    5026             :       0,        // sub_eq
    5027             :       0,        // sub_gt
    5028             :       0,        // sub_lt
    5029             :       0,        // sub_un
    5030             :     },
    5031             :   };
    5032             :   assert(RC && "Missing regclass");
    5033       70813 :   if (!Idx) return RC;
    5034       70813 :   --Idx;
    5035             :   assert(Idx < 6 && "Bad subreg");
    5036      141626 :   unsigned TV = Table[RC->getID()][Idx];
    5037       70813 :   return TV ? getRegClass(TV - 1) : nullptr;
    5038             : }
    5039             : 
    5040             : /// Get the weight in units of pressure for this register class.
    5041      651089 : const RegClassWeight &PPCGenRegisterInfo::
    5042             : getRegClassWeight(const TargetRegisterClass *RC) const {
    5043             :   static const RegClassWeight RCWeightTable[] = {
    5044             :     {1, 64},    // VSSRC
    5045             :     {1, 34},    // GPRC
    5046             :     {1, 34},    // GPRC_NOR0
    5047             :     {1, 33},    // GPRC_and_GPRC_NOR0
    5048             :     {1, 32},    // CRBITRC
    5049             :     {1, 32},    // F4RC
    5050             :     {4, 32},    // CRRC
    5051             :     {1, 1},     // CARRYRC
    5052             :     {4, 4},     // CRRC0
    5053             :     {0, 0},     // CTRRC
    5054             :     {1, 1},     // VRSAVERC
    5055             :     {1, 68},    // SPILLTOVSRRC
    5056             :     {1, 64},    // VSFRC
    5057             :     {1, 34},    // G8RC
    5058             :     {1, 34},    // G8RC_NOX0
    5059             :     {1, 34},    // SPILLTOVSRRC_and_VSFRC
    5060             :     {1, 33},    // G8RC_and_G8RC_NOX0
    5061             :     {1, 32},    // F8RC
    5062             :     {1, 32},    // VFRC
    5063             :     {1, 20},    // SPILLTOVSRRC_and_VFRC
    5064             :     {1, 14},    // SPILLTOVSRRC_and_F4RC
    5065             :     {0, 0},     // CTRRC8
    5066             :     {1, 64},    // VSRC
    5067             :     {1, 34},    // VSRC_with_sub_64_in_SPILLTOVSRRC
    5068             :     {1, 32},    // QSRC
    5069             :     {1, 32},    // VRRC
    5070             :     {1, 32},    // VSLRC
    5071             :     {1, 20},    // VRRC_with_sub_64_in_SPILLTOVSRRC
    5072             :     {1, 14},    // QSRC_with_sub_64_in_SPILLTOVSRRC
    5073             :     {1, 14},    // VSLRC_with_sub_64_in_SPILLTOVSRRC
    5074             :     {1, 32},    // QBRC
    5075             :     {1, 32},    // QFRC
    5076             :     {1, 14},    // QBRC_with_sub_64_in_SPILLTOVSRRC
    5077             :   };
    5078     1302178 :   return RCWeightTable[RC->getID()];
    5079             : }
    5080             : 
    5081             : /// Get the weight in units of pressure for this register unit.
    5082      136435 : unsigned PPCGenRegisterInfo::
    5083             : getRegUnitWeight(unsigned RegUnit) const {
    5084             :   assert(RegUnit < 170 && "invalid register unit");
    5085             :   // All register units have unit weight.
    5086      136435 :   return 1;
    5087             : }
    5088             : 
    5089             : 
    5090             : // Get the number of dimensions of register pressure.
    5091       54687 : unsigned PPCGenRegisterInfo::getNumRegPressureSets() const {
    5092       54687 :   return 17;
    5093             : }
    5094             : 
    5095             : // Get the name of this register unit pressure set.
    5096           0 : const char *PPCGenRegisterInfo::
    5097             : getRegPressureSetName(unsigned Idx) const {
    5098             :   static const char *const PressureNameTable[] = {
    5099             :     "CARRYRC",
    5100             :     "VRSAVERC",
    5101             :     "CRRC0",
    5102             :     "SPILLTOVSRRC_and_F4RC",
    5103             :     "SPILLTOVSRRC_and_VFRC",
    5104             :     "CRBITRC",
    5105             :     "F4RC",
    5106             :     "VFRC",
    5107             :     "SPILLTOVSRRC_and_VSFRC",
    5108             :     "GPRC",
    5109             :     "SPILLTOVSRRC_and_VSFRC+VFRC",
    5110             :     "F4RC+SPILLTOVSRRC_and_VSFRC",
    5111             :     "VSSRC",
    5112             :     "SPILLTOVSRRC",
    5113             :     "SPILLTOVSRRC+VFRC",
    5114             :     "F4RC+SPILLTOVSRRC",
    5115             :     "VSSRC+SPILLTOVSRRC",
    5116             :   };
    5117           0 :   return PressureNameTable[Idx];
    5118             : }
    5119             : 
    5120             : // Get the register unit pressure limit for this dimension.
    5121             : // This limit must be adjusted dynamically for reserved registers.
    5122      176199 : unsigned PPCGenRegisterInfo::
    5123             : getRegPressureSetLimit(const MachineFunction &MF, unsigned Idx) const {
    5124             :   static const uint8_t PressureLimitTable[] = {
    5125             :     1,          // 0: CARRYRC
    5126             :     1,          // 1: VRSAVERC
    5127             :     4,          // 2: CRRC0
    5128             :     14,         // 3: SPILLTOVSRRC_and_F4RC
    5129             :     20,         // 4: SPILLTOVSRRC_and_VFRC
    5130             :     32,         // 5: CRBITRC
    5131             :     32,         // 6: F4RC
    5132             :     32,         // 7: VFRC
    5133             :     34,         // 8: SPILLTOVSRRC_and_VSFRC
    5134             :     35,         // 9: GPRC
    5135             :     46,         // 10: SPILLTOVSRRC_and_VSFRC+VFRC
    5136             :     52,         // 11: F4RC+SPILLTOVSRRC_and_VSFRC
    5137             :     64,         // 12: VSSRC
    5138             :     69,         // 13: SPILLTOVSRRC
    5139             :     80,         // 14: SPILLTOVSRRC+VFRC
    5140             :     86,         // 15: F4RC+SPILLTOVSRRC
    5141             :     98,         // 16: VSSRC+SPILLTOVSRRC
    5142             :   };
    5143      176199 :   return PressureLimitTable[Idx];
    5144             : }
    5145             : 
    5146             : /// Table of pressure sets per register class or unit.
    5147             : static const int RCSetsTable[] = {
    5148             :   /* 0 */ 0, -1,
    5149             :   /* 2 */ 1, -1,
    5150             :   /* 4 */ 2, 5, -1,
    5151             :   /* 7 */ 9, 13, -1,
    5152             :   /* 10 */ 12, 16, -1,
    5153             :   /* 13 */ 7, 10, 12, 14, 16, -1,
    5154             :   /* 19 */ 6, 11, 12, 15, 16, -1,
    5155             :   /* 25 */ 9, 13, 14, 15, 16, -1,
    5156             :   /* 31 */ 3, 6, 8, 10, 11, 12, 13, 14, 15, 16, -1,
    5157             :   /* 42 */ 4, 7, 8, 10, 11, 12, 13, 14, 15, 16, -1,
    5158             : };
    5159             : 
    5160             : /// Get the dimensions of register pressure impacted by this register class.
    5161             : /// Returns a -1 terminated array of pressure set IDs
    5162     1482370 : const int* PPCGenRegisterInfo::
    5163             : getRegClassPressureSets(const TargetRegisterClass *RC) const {
    5164             :   static const uint8_t RCSetStartTable[] = {
    5165             :     10,25,7,25,5,19,5,0,4,1,2,26,10,25,7,33,25,19,13,42,31,1,10,33,19,13,19,42,31,31,19,19,31,};
    5166     2964740 :   return &RCSetsTable[RCSetStartTable[RC->getID()]];
    5167             : }
    5168             : 
    5169             : /// Get the dimensions of register pressure impacted by this register unit.
    5170             : /// Returns a -1 terminated array of pressure set IDs
    5171      136435 : const int* PPCGenRegisterInfo::
    5172             : getRegUnitPressureSets(unsigned RegUnit) const {
    5173             :   assert(RegUnit < 170 && "invalid register unit");
    5174             :   static const uint8_t RUSetStartTable[] = {
    5175             :     25,0,1,25,1,1,2,7,4,4,4,4,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,1,31,31,31,31,31,31,31,31,31,31,31,31,31,31,19,19,19,19,19,19,19,19,19,19,19,19,19,19,19,19,19,19,1,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,25,42,42,42,42,42,42,42,42,42,42,42,42,42,42,42,42,42,42,42,42,13,13,13,13,13,13,13,13,13,13,13,13,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,};
    5176      136435 :   return &RCSetsTable[RUSetStartTable[RegUnit]];
    5177             : }
    5178             : 
    5179             : extern const MCRegisterDesc PPCRegDesc[];
    5180             : extern const MCPhysReg PPCRegDiffLists[];
    5181             : extern const LaneBitmask PPCLaneMaskLists[];
    5182             : extern const char PPCRegStrings[];
    5183             : extern const char PPCRegClassStrings[];
    5184             : extern const MCPhysReg PPCRegUnitRoots[][2];
    5185             : extern const uint16_t PPCSubRegIdxLists[];
    5186             : extern const MCRegisterInfo::SubRegCoveredBits PPCSubRegIdxRanges[];
    5187             : extern const uint16_t PPCRegEncodingTable[];
    5188             : // PPC Dwarf<->LLVM register mappings.
    5189             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour0Dwarf2L[];
    5190             : extern const unsigned PPCDwarfFlavour0Dwarf2LSize;
    5191             : 
    5192             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour1Dwarf2L[];
    5193             : extern const unsigned PPCDwarfFlavour1Dwarf2LSize;
    5194             : 
    5195             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour0Dwarf2L[];
    5196             : extern const unsigned PPCEHFlavour0Dwarf2LSize;
    5197             : 
    5198             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour1Dwarf2L[];
    5199             : extern const unsigned PPCEHFlavour1Dwarf2LSize;
    5200             : 
    5201             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour0L2Dwarf[];
    5202             : extern const unsigned PPCDwarfFlavour0L2DwarfSize;
    5203             : 
    5204             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour1L2Dwarf[];
    5205             : extern const unsigned PPCDwarfFlavour1L2DwarfSize;
    5206             : 
    5207             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour0L2Dwarf[];
    5208             : extern const unsigned PPCEHFlavour0L2DwarfSize;
    5209             : 
    5210             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour1L2Dwarf[];
    5211             : extern const unsigned PPCEHFlavour1L2DwarfSize;
    5212             : 
    5213        1606 : PPCGenRegisterInfo::
    5214             : PPCGenRegisterInfo(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour,
    5215        1606 :       unsigned PC, unsigned HwMode)
    5216             :   : TargetRegisterInfo(PPCRegInfoDesc, RegisterClasses, RegisterClasses+33,
    5217             :              SubRegIndexNameTable, SubRegIndexLaneMaskTable,
    5218        3212 :              LaneBitmask(0xFFFFFFC0), RegClassInfos, HwMode) {
    5219             :   InitMCRegisterInfo(PPCRegDesc, 311, RA, PC,
    5220             :                      PPCMCRegisterClasses, 33,
    5221             :                      PPCRegUnitRoots,
    5222             :                      170,
    5223             :                      PPCRegDiffLists,
    5224             :                      PPCLaneMaskLists,
    5225             :                      PPCRegStrings,
    5226             :                      PPCRegClassStrings,
    5227             :                      PPCSubRegIdxLists,
    5228             :                      7,
    5229             :                      PPCSubRegIdxRanges,
    5230             :                      PPCRegEncodingTable);
    5231             : 
    5232        1606 :   switch (DwarfFlavour) {
    5233           0 :   default:
    5234           0 :     llvm_unreachable("Unknown DWARF flavour");
    5235        1220 :   case 0:
    5236        1220 :     mapDwarfRegsToLLVMRegs(PPCDwarfFlavour0Dwarf2L, PPCDwarfFlavour0Dwarf2LSize, false);
    5237             :     break;
    5238         386 :   case 1:
    5239         386 :     mapDwarfRegsToLLVMRegs(PPCDwarfFlavour1Dwarf2L, PPCDwarfFlavour1Dwarf2LSize, false);
    5240             :     break;
    5241             :   }
    5242        1606 :   switch (EHFlavour) {
    5243           0 :   default:
    5244           0 :     llvm_unreachable("Unknown DWARF flavour");
    5245        1220 :   case 0:
    5246        1220 :     mapDwarfRegsToLLVMRegs(PPCEHFlavour0Dwarf2L, PPCEHFlavour0Dwarf2LSize, true);
    5247             :     break;
    5248         386 :   case 1:
    5249         386 :     mapDwarfRegsToLLVMRegs(PPCEHFlavour1Dwarf2L, PPCEHFlavour1Dwarf2LSize, true);
    5250             :     break;
    5251             :   }
    5252        1606 :   switch (DwarfFlavour) {
    5253           0 :   default:
    5254           0 :     llvm_unreachable("Unknown DWARF flavour");
    5255        1220 :   case 0:
    5256        1220 :     mapLLVMRegsToDwarfRegs(PPCDwarfFlavour0L2Dwarf, PPCDwarfFlavour0L2DwarfSize, false);
    5257             :     break;
    5258         386 :   case 1:
    5259         386 :     mapLLVMRegsToDwarfRegs(PPCDwarfFlavour1L2Dwarf, PPCDwarfFlavour1L2DwarfSize, false);
    5260             :     break;
    5261             :   }
    5262        1606 :   switch (EHFlavour) {
    5263           0 :   default:
    5264           0 :     llvm_unreachable("Unknown DWARF flavour");
    5265        1220 :   case 0:
    5266        1220 :     mapLLVMRegsToDwarfRegs(PPCEHFlavour0L2Dwarf, PPCEHFlavour0L2DwarfSize, true);
    5267             :     break;
    5268         386 :   case 1:
    5269         386 :     mapLLVMRegsToDwarfRegs(PPCEHFlavour1L2Dwarf, PPCEHFlavour1L2DwarfSize, true);
    5270             :     break;
    5271             :   }
    5272        1606 : }
    5273             : 
    5274             : static const MCPhysReg CSR_64_AllRegs_SaveList[] = { PPC::X0, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, 0 };
    5275             : static const uint32_t CSR_64_AllRegs_RegMask[] = { 0xfff7f800, 0x000fffff, 0xfe400000, 0x003ffff1, 0x00000000, 0x00000000, 0x00000000, 0xfe400000, 0xffbffff1, 0x007fffff, };
    5276             : static const MCPhysReg CSR_64_AllRegs_Altivec_SaveList[] = { PPC::X0, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, PPC::V0, PPC::V1, PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, 0 };
    5277             : static const uint32_t CSR_64_AllRegs_Altivec_RegMask[] = { 0xfff7f800, 0x000fffff, 0xfe400000, 0xfffffff1, 0xffffffff, 0x003fffff, 0x00000000, 0xfe400000, 0xffbffff1, 0x007fffff, };
    5278             : static const MCPhysReg CSR_64_AllRegs_VSX_SaveList[] = { PPC::X0, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, PPC::V0, PPC::V1, PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, PPC::VSL0, PPC::VSL1, PPC::VSL2, PPC::VSL3, PPC::VSL4, PPC::VSL5, PPC::VSL6, PPC::VSL7, PPC::VSL8, PPC::VSL9, PPC::VSL10, PPC::VSL11, PPC::VSL12, PPC::VSL13, PPC::VSL14, PPC::VSL15, PPC::VSL16, PPC::VSL17, PPC::VSL18, PPC::VSL19, PPC::VSL20, PPC::VSL21, PPC::VSL22, PPC::VSL23, PPC::VSL24, PPC::VSL25, PPC::VSL26, PPC::VSL27, PPC::VSL28, PPC::VSL29, PPC::VSL30, PPC::VSL31, 0 };
    5279             : static const uint32_t CSR_64_AllRegs_VSX_RegMask[] = { 0xfff7f800, 0x000fffff, 0xfe400000, 0xfffffff1, 0xffffffff, 0xffffffff, 0x003fffff, 0xfe400000, 0xffbffff1, 0x007fffff, };
    5280             : static const MCPhysReg CSR_Altivec_SaveList[] = { PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, 0 };
    5281             : static const uint32_t CSR_Altivec_RegMask[] = { 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x003ffc00, 0x003ffc00, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    5282             : static const MCPhysReg CSR_Darwin32_SaveList[] = { PPC::R13, PPC::R14, PPC::R15, PPC::R16, PPC::R17, PPC::R18, PPC::R19, PPC::R20, PPC::R21, PPC::R22, PPC::R23, PPC::R24, PPC::R25, PPC::R26, PPC::R27, PPC::R28, PPC::R29, PPC::R30, PPC::R31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, 0 };
    5283             : static const uint32_t CSR_Darwin32_RegMask[] = { 0x0000e000, 0x000ffffc, 0x00000000, 0x003ffff8, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x0e000000, 0x000e0e0e, };
    5284             : static const MCPhysReg CSR_Darwin32_Altivec_SaveList[] = { PPC::R13, PPC::R14, PPC::R15, PPC::R16, PPC::R17, PPC::R18, PPC::R19, PPC::R20, PPC::R21, PPC::R22, PPC::R23, PPC::R24, PPC::R25, PPC::R26, PPC::R27, PPC::R28, PPC::R29, PPC::R30, PPC::R31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, 0 };
    5285             : static const uint32_t CSR_Darwin32_Altivec_RegMask[] = { 0x0000e000, 0x000ffffc, 0x00000000, 0x003ffff8, 0x003ffc00, 0x003ffc00, 0x00000000, 0x00000000, 0x0e000000, 0x000e0e0e, };
    5286             : static const MCPhysReg CSR_Darwin64_SaveList[] = { PPC::X13, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, 0 };
    5287             : static const uint32_t CSR_Darwin64_RegMask[] = { 0x0000e000, 0x000ffffc, 0x00000000, 0x003ffff8, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x0e3ffff8, 0x000e0e0e, };
    5288             : static const MCPhysReg CSR_Darwin64_Altivec_SaveList[] = { PPC::X13, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, 0 };
    5289             : static const uint32_t CSR_Darwin64_Altivec_RegMask[] = { 0x0000e000, 0x000ffffc, 0x00000000, 0x003ffff8, 0x003ffc00, 0x003ffc00, 0x00000000, 0x00000000, 0x0e3ffff8, 0x000e0e0e, };
    5290             : static const MCPhysReg CSR_NoRegs_SaveList[] = { 0 };
    5291             : static const uint32_t CSR_NoRegs_RegMask[] = { 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    5292             : static const MCPhysReg CSR_SRV464_TLS_PE_SaveList[] = { 0 };
    5293             : static const uint32_t CSR_SRV464_TLS_PE_RegMask[] = { 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    5294             : static const MCPhysReg CSR_SVR32_ColdCC_SaveList[] = { PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R14, PPC::R15, PPC::R16, PPC::R17, PPC::R18, PPC::R19, PPC::R20, PPC::R21, PPC::R22, PPC::R23, PPC::R24, PPC::R25, PPC::R26, PPC::R27, PPC::R28, PPC::R29, PPC::R30, PPC::R31, PPC::F0, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, 0 };
    5295             : static const uint32_t CSR_SVR32_ColdCC_RegMask[] = { 0xffd7f800, 0x000fffff, 0xfc000000, 0x003ffff1, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0xff800000, 0x007fffff, };
    5296             : static const MCPhysReg CSR_SVR32_ColdCC_Altivec_SaveList[] = { PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R14, PPC::R15, PPC::R16, PPC::R17, PPC::R18, PPC::R19, PPC::R20, PPC::R21, PPC::R22, PPC::R23, PPC::R24, PPC::R25, PPC::R26, PPC::R27, PPC::R28, PPC::R29, PPC::R30, PPC::R31, PPC::F0, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, PPC::V0, PPC::V1, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, 0 };
    5297             : static const uint32_t CSR_SVR32_ColdCC_Altivec_RegMask[] = { 0xffd7f800, 0x000fffff, 0xfc000000, 0xfefffff1, 0xfeffffff, 0x003fffff, 0x00000000, 0x00000000, 0xff800000, 0x007fffff, };
    5298             : static const MCPhysReg CSR_SVR432_SaveList[] = { PPC::R14, PPC::R15, PPC::R16, PPC::R17, PPC::R18, PPC::R19, PPC::R20, PPC::R21, PPC::R22, PPC::R23, PPC::R24, PPC::R25, PPC::R26, PPC::R27, PPC::R28, PPC::R29, PPC::R30, PPC::R31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, 0 };
    5299             : static const uint32_t CSR_SVR432_RegMask[] = { 0x0000e000, 0x000ffffc, 0x00000000, 0x003ffff0, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x0e000000, 0x000e0e0e, };
    5300             : static const MCPhysReg CSR_SVR432_Altivec_SaveList[] = { PPC::R14, PPC::R15, PPC::R16, PPC::R17, PPC::R18, PPC::R19, PPC::R20, PPC::R21, PPC::R22, PPC::R23, PPC::R24, PPC::R25, PPC::R26, PPC::R27, PPC::R28, PPC::R29, PPC::R30, PPC::R31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, 0 };
    5301             : static const uint32_t CSR_SVR432_Altivec_RegMask[] = { 0x0000e000, 0x000ffffc, 0x00000000, 0x003ffff0, 0x003ffc00, 0x003ffc00, 0x00000000, 0x00000000, 0x0e000000, 0x000e0e0e, };
    5302             : static const MCPhysReg CSR_SVR464_SaveList[] = { PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, 0 };
    5303             : static const uint32_t CSR_SVR464_RegMask[] = { 0x0000e000, 0x000ffffc, 0x00000000, 0x003ffff0, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x0e3ffff0, 0x000e0e0e, };
    5304             : static const MCPhysReg CSR_SVR464_Altivec_SaveList[] = { PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, 0 };
    5305             : static const uint32_t CSR_SVR464_Altivec_RegMask[] = { 0x0000e000, 0x000ffffc, 0x00000000, 0x003ffff0, 0x003ffc00, 0x003ffc00, 0x00000000, 0x00000000, 0x0e3ffff0, 0x000e0e0e, };
    5306             : static const MCPhysReg CSR_SVR464_Altivec_ViaCopy_SaveList[] = { PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, 0 };
    5307             : static const uint32_t CSR_SVR464_Altivec_ViaCopy_RegMask[] = { 0x0000e000, 0x000ffffc, 0x00000000, 0x003ffff0, 0x003ffc00, 0x003ffc00, 0x00000000, 0x00000000, 0x0e3ffff0, 0x000e0e0e, };
    5308             : static const MCPhysReg CSR_SVR464_R2_SaveList[] = { PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::X2, 0 };
    5309             : static const uint32_t CSR_SVR464_R2_RegMask[] = { 0x0000e000, 0x000ffffc, 0x01000000, 0x003ffff0, 0x00000000, 0x00000000, 0x00000000, 0x01000000, 0x0e3ffff0, 0x000e0e0e, };
    5310             : static const MCPhysReg CSR_SVR464_R2_Altivec_SaveList[] = { PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, PPC::X2, 0 };
    5311             : static const uint32_t CSR_SVR464_R2_Altivec_RegMask[] = { 0x0000e000, 0x000ffffc, 0x01000000, 0x003ffff0, 0x003ffc00, 0x003ffc00, 0x00000000, 0x01000000, 0x0e3ffff0, 0x000e0e0e, };
    5312             : static const MCPhysReg CSR_SVR464_R2_Altivec_ViaCopy_SaveList[] = { PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, PPC::X2, 0 };
    5313             : static const uint32_t CSR_SVR464_R2_Altivec_ViaCopy_RegMask[] = { 0x0000e000, 0x000ffffc, 0x01000000, 0x003ffff0, 0x003ffc00, 0x003ffc00, 0x00000000, 0x01000000, 0x0e3ffff0, 0x000e0e0e, };
    5314             : static const MCPhysReg CSR_SVR464_R2_ViaCopy_SaveList[] = { PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::X2, 0 };
    5315             : static const uint32_t CSR_SVR464_R2_ViaCopy_RegMask[] = { 0x0000e000, 0x000ffffc, 0x01000000, 0x003ffff0, 0x00000000, 0x00000000, 0x00000000, 0x01000000, 0x0e3ffff0, 0x000e0e0e, };
    5316             : static const MCPhysReg CSR_SVR464_ViaCopy_SaveList[] = { PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, 0 };
    5317             : static const uint32_t CSR_SVR464_ViaCopy_RegMask[] = { 0x0000e000, 0x000ffffc, 0x00000000, 0x003ffff0, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x0e3ffff0, 0x000e0e0e, };
    5318             : static const MCPhysReg CSR_SVR64_ColdCC_SaveList[] = { PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F0, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, 0 };
    5319             : static const uint32_t CSR_SVR64_ColdCC_RegMask[] = { 0xffd7f800, 0x000fffff, 0xfc000000, 0x003ffff1, 0x00000000, 0x00000000, 0x00000000, 0xfc000000, 0xffbffff1, 0x007fffff, };
    5320             : static const MCPhysReg CSR_SVR64_ColdCC_Altivec_SaveList[] = { PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F0, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, PPC::V0, PPC::V1, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, 0 };
    5321             : static const uint32_t CSR_SVR64_ColdCC_Altivec_RegMask[] = { 0xffd7f800, 0x000fffff, 0xfc000000, 0xfefffff1, 0xfeffffff, 0x003fffff, 0x00000000, 0xfc000000, 0xffbffff1, 0x007fffff, };
    5322             : static const MCPhysReg CSR_SVR64_ColdCC_R2_SaveList[] = { PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F0, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, PPC::X2, 0 };
    5323             : static const uint32_t CSR_SVR64_ColdCC_R2_RegMask[] = { 0xffd7f800, 0x000fffff, 0xfd000000, 0x003ffff1, 0x00000000, 0x00000000, 0x00000000, 0xfd000000, 0xffbffff1, 0x007fffff, };
    5324             : static const MCPhysReg CSR_SVR64_ColdCC_R2_Altivec_SaveList[] = { PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F0, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, PPC::V0, PPC::V1, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, PPC::X2, 0 };
    5325             : static const uint32_t CSR_SVR64_ColdCC_R2_Altivec_RegMask[] = { 0xffd7f800, 0x000fffff, 0xfd000000, 0xfefffff1, 0xfeffffff, 0x003fffff, 0x00000000, 0xfd000000, 0xffbffff1, 0x007fffff, };
    5326             : 
    5327             : 
    5328         149 : ArrayRef<const uint32_t *> PPCGenRegisterInfo::getRegMasks() const {
    5329             :   static const uint32_t *const Masks[] = {
    5330             :     CSR_64_AllRegs_RegMask,
    5331             :     CSR_64_AllRegs_Altivec_RegMask,
    5332             :     CSR_64_AllRegs_VSX_RegMask,
    5333             :     CSR_Altivec_RegMask,
    5334             :     CSR_Darwin32_RegMask,
    5335             :     CSR_Darwin32_Altivec_RegMask,
    5336             :     CSR_Darwin64_RegMask,
    5337             :     CSR_Darwin64_Altivec_RegMask,
    5338             :     CSR_NoRegs_RegMask,
    5339             :     CSR_SRV464_TLS_PE_RegMask,
    5340             :     CSR_SVR32_ColdCC_RegMask,
    5341             :     CSR_SVR32_ColdCC_Altivec_RegMask,
    5342             :     CSR_SVR432_RegMask,
    5343             :     CSR_SVR432_Altivec_RegMask,
    5344             :     CSR_SVR464_RegMask,
    5345             :     CSR_SVR464_Altivec_RegMask,
    5346             :     CSR_SVR464_Altivec_ViaCopy_RegMask,
    5347             :     CSR_SVR464_R2_RegMask,
    5348             :     CSR_SVR464_R2_Altivec_RegMask,
    5349             :     CSR_SVR464_R2_Altivec_ViaCopy_RegMask,
    5350             :     CSR_SVR464_R2_ViaCopy_RegMask,
    5351             :     CSR_SVR464_ViaCopy_RegMask,
    5352             :     CSR_SVR64_ColdCC_RegMask,
    5353             :     CSR_SVR64_ColdCC_Altivec_RegMask,
    5354             :     CSR_SVR64_ColdCC_R2_RegMask,
    5355             :     CSR_SVR64_ColdCC_R2_Altivec_RegMask,
    5356             :   };
    5357         149 :   return makeArrayRef(Masks);
    5358             : }
    5359             : 
    5360           2 : ArrayRef<const char *> PPCGenRegisterInfo::getRegMaskNames() const {
    5361             :   static const char *const Names[] = {
    5362             :     "CSR_64_AllRegs",
    5363             :     "CSR_64_AllRegs_Altivec",
    5364             :     "CSR_64_AllRegs_VSX",
    5365             :     "CSR_Altivec",
    5366             :     "CSR_Darwin32",
    5367             :     "CSR_Darwin32_Altivec",
    5368             :     "CSR_Darwin64",
    5369             :     "CSR_Darwin64_Altivec",
    5370             :     "CSR_NoRegs",
    5371             :     "CSR_SRV464_TLS_PE",
    5372             :     "CSR_SVR32_ColdCC",
    5373             :     "CSR_SVR32_ColdCC_Altivec",
    5374             :     "CSR_SVR432",
    5375             :     "CSR_SVR432_Altivec",
    5376             :     "CSR_SVR464",
    5377             :     "CSR_SVR464_Altivec",
    5378             :     "CSR_SVR464_Altivec_ViaCopy",
    5379             :     "CSR_SVR464_R2",
    5380             :     "CSR_SVR464_R2_Altivec",
    5381             :     "CSR_SVR464_R2_Altivec_ViaCopy",
    5382             :     "CSR_SVR464_R2_ViaCopy",
    5383             :     "CSR_SVR464_ViaCopy",
    5384             :     "CSR_SVR64_ColdCC",
    5385             :     "CSR_SVR64_ColdCC_Altivec",
    5386             :     "CSR_SVR64_ColdCC_R2",
    5387             :     "CSR_SVR64_ColdCC_R2_Altivec",
    5388             :   };
    5389           2 :   return makeArrayRef(Names);
    5390             : }
    5391             : 
    5392             : const PPCFrameLowering *
    5393      130019 : PPCGenRegisterInfo::getFrameLowering(const MachineFunction &MF) {
    5394             :   return static_cast<const PPCFrameLowering *>(
    5395      130019 :       MF.getSubtarget().getFrameLowering());
    5396             : }
    5397             : 
    5398             : } // end namespace llvm
    5399             : 
    5400             : #endif // GET_REGINFO_TARGET_DESC
    5401             : 

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