LCOV - code coverage report
Current view: top level - build-llvm/lib/Target/PowerPC - PPCGenRegisterInfo.inc (source / functions) Hit Total Coverage
Test: llvm-toolchain.info Lines: 122 163 74.8 %
Date: 2017-09-14 15:23:50 Functions: 24 28 85.7 %
Legend: Lines: hit not hit

          Line data    Source code
       1             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
       2             : |*                                                                            *|
       3             : |* Target Register Enum Values                                                *|
       4             : |*                                                                            *|
       5             : |* Automatically generated file, do not edit!                                 *|
       6             : |*                                                                            *|
       7             : \*===----------------------------------------------------------------------===*/
       8             : 
       9             : 
      10             : #ifdef GET_REGINFO_ENUM
      11             : #undef GET_REGINFO_ENUM
      12             : 
      13             : namespace llvm {
      14             : 
      15             : class MCRegisterClass;
      16             : extern const MCRegisterClass PPCMCRegisterClasses[];
      17             : 
      18             : namespace PPC {
      19             : enum {
      20             :   NoRegister,
      21             :   BP = 1,
      22             :   CARRY = 2,
      23             :   CTR = 3,
      24             :   FP = 4,
      25             :   LR = 5,
      26             :   RM = 6,
      27             :   VRSAVE = 7,
      28             :   ZERO = 8,
      29             :   BP8 = 9,
      30             :   CR0 = 10,
      31             :   CR1 = 11,
      32             :   CR2 = 12,
      33             :   CR3 = 13,
      34             :   CR4 = 14,
      35             :   CR5 = 15,
      36             :   CR6 = 16,
      37             :   CR7 = 17,
      38             :   CTR8 = 18,
      39             :   F0 = 19,
      40             :   F1 = 20,
      41             :   F2 = 21,
      42             :   F3 = 22,
      43             :   F4 = 23,
      44             :   F5 = 24,
      45             :   F6 = 25,
      46             :   F7 = 26,
      47             :   F8 = 27,
      48             :   F9 = 28,
      49             :   F10 = 29,
      50             :   F11 = 30,
      51             :   F12 = 31,
      52             :   F13 = 32,
      53             :   F14 = 33,
      54             :   F15 = 34,
      55             :   F16 = 35,
      56             :   F17 = 36,
      57             :   F18 = 37,
      58             :   F19 = 38,
      59             :   F20 = 39,
      60             :   F21 = 40,
      61             :   F22 = 41,
      62             :   F23 = 42,
      63             :   F24 = 43,
      64             :   F25 = 44,
      65             :   F26 = 45,
      66             :   F27 = 46,
      67             :   F28 = 47,
      68             :   F29 = 48,
      69             :   F30 = 49,
      70             :   F31 = 50,
      71             :   FP8 = 51,
      72             :   LR8 = 52,
      73             :   QF0 = 53,
      74             :   QF1 = 54,
      75             :   QF2 = 55,
      76             :   QF3 = 56,
      77             :   QF4 = 57,
      78             :   QF5 = 58,
      79             :   QF6 = 59,
      80             :   QF7 = 60,
      81             :   QF8 = 61,
      82             :   QF9 = 62,
      83             :   QF10 = 63,
      84             :   QF11 = 64,
      85             :   QF12 = 65,
      86             :   QF13 = 66,
      87             :   QF14 = 67,
      88             :   QF15 = 68,
      89             :   QF16 = 69,
      90             :   QF17 = 70,
      91             :   QF18 = 71,
      92             :   QF19 = 72,
      93             :   QF20 = 73,
      94             :   QF21 = 74,
      95             :   QF22 = 75,
      96             :   QF23 = 76,
      97             :   QF24 = 77,
      98             :   QF25 = 78,
      99             :   QF26 = 79,
     100             :   QF27 = 80,
     101             :   QF28 = 81,
     102             :   QF29 = 82,
     103             :   QF30 = 83,
     104             :   QF31 = 84,
     105             :   R0 = 85,
     106             :   R1 = 86,
     107             :   R2 = 87,
     108             :   R3 = 88,
     109             :   R4 = 89,
     110             :   R5 = 90,
     111             :   R6 = 91,
     112             :   R7 = 92,
     113             :   R8 = 93,
     114             :   R9 = 94,
     115             :   R10 = 95,
     116             :   R11 = 96,
     117             :   R12 = 97,
     118             :   R13 = 98,
     119             :   R14 = 99,
     120             :   R15 = 100,
     121             :   R16 = 101,
     122             :   R17 = 102,
     123             :   R18 = 103,
     124             :   R19 = 104,
     125             :   R20 = 105,
     126             :   R21 = 106,
     127             :   R22 = 107,
     128             :   R23 = 108,
     129             :   R24 = 109,
     130             :   R25 = 110,
     131             :   R26 = 111,
     132             :   R27 = 112,
     133             :   R28 = 113,
     134             :   R29 = 114,
     135             :   R30 = 115,
     136             :   R31 = 116,
     137             :   V0 = 117,
     138             :   V1 = 118,
     139             :   V2 = 119,
     140             :   V3 = 120,
     141             :   V4 = 121,
     142             :   V5 = 122,
     143             :   V6 = 123,
     144             :   V7 = 124,
     145             :   V8 = 125,
     146             :   V9 = 126,
     147             :   V10 = 127,
     148             :   V11 = 128,
     149             :   V12 = 129,
     150             :   V13 = 130,
     151             :   V14 = 131,
     152             :   V15 = 132,
     153             :   V16 = 133,
     154             :   V17 = 134,
     155             :   V18 = 135,
     156             :   V19 = 136,
     157             :   V20 = 137,
     158             :   V21 = 138,
     159             :   V22 = 139,
     160             :   V23 = 140,
     161             :   V24 = 141,
     162             :   V25 = 142,
     163             :   V26 = 143,
     164             :   V27 = 144,
     165             :   V28 = 145,
     166             :   V29 = 146,
     167             :   V30 = 147,
     168             :   V31 = 148,
     169             :   VF0 = 149,
     170             :   VF1 = 150,
     171             :   VF2 = 151,
     172             :   VF3 = 152,
     173             :   VF4 = 153,
     174             :   VF5 = 154,
     175             :   VF6 = 155,
     176             :   VF7 = 156,
     177             :   VF8 = 157,
     178             :   VF9 = 158,
     179             :   VF10 = 159,
     180             :   VF11 = 160,
     181             :   VF12 = 161,
     182             :   VF13 = 162,
     183             :   VF14 = 163,
     184             :   VF15 = 164,
     185             :   VF16 = 165,
     186             :   VF17 = 166,
     187             :   VF18 = 167,
     188             :   VF19 = 168,
     189             :   VF20 = 169,
     190             :   VF21 = 170,
     191             :   VF22 = 171,
     192             :   VF23 = 172,
     193             :   VF24 = 173,
     194             :   VF25 = 174,
     195             :   VF26 = 175,
     196             :   VF27 = 176,
     197             :   VF28 = 177,
     198             :   VF29 = 178,
     199             :   VF30 = 179,
     200             :   VF31 = 180,
     201             :   VSL0 = 181,
     202             :   VSL1 = 182,
     203             :   VSL2 = 183,
     204             :   VSL3 = 184,
     205             :   VSL4 = 185,
     206             :   VSL5 = 186,
     207             :   VSL6 = 187,
     208             :   VSL7 = 188,
     209             :   VSL8 = 189,
     210             :   VSL9 = 190,
     211             :   VSL10 = 191,
     212             :   VSL11 = 192,
     213             :   VSL12 = 193,
     214             :   VSL13 = 194,
     215             :   VSL14 = 195,
     216             :   VSL15 = 196,
     217             :   VSL16 = 197,
     218             :   VSL17 = 198,
     219             :   VSL18 = 199,
     220             :   VSL19 = 200,
     221             :   VSL20 = 201,
     222             :   VSL21 = 202,
     223             :   VSL22 = 203,
     224             :   VSL23 = 204,
     225             :   VSL24 = 205,
     226             :   VSL25 = 206,
     227             :   VSL26 = 207,
     228             :   VSL27 = 208,
     229             :   VSL28 = 209,
     230             :   VSL29 = 210,
     231             :   VSL30 = 211,
     232             :   VSL31 = 212,
     233             :   VSX32 = 213,
     234             :   VSX33 = 214,
     235             :   VSX34 = 215,
     236             :   VSX35 = 216,
     237             :   VSX36 = 217,
     238             :   VSX37 = 218,
     239             :   VSX38 = 219,
     240             :   VSX39 = 220,
     241             :   VSX40 = 221,
     242             :   VSX41 = 222,
     243             :   VSX42 = 223,
     244             :   VSX43 = 224,
     245             :   VSX44 = 225,
     246             :   VSX45 = 226,
     247             :   VSX46 = 227,
     248             :   VSX47 = 228,
     249             :   VSX48 = 229,
     250             :   VSX49 = 230,
     251             :   VSX50 = 231,
     252             :   VSX51 = 232,
     253             :   VSX52 = 233,
     254             :   VSX53 = 234,
     255             :   VSX54 = 235,
     256             :   VSX55 = 236,
     257             :   VSX56 = 237,
     258             :   VSX57 = 238,
     259             :   VSX58 = 239,
     260             :   VSX59 = 240,
     261             :   VSX60 = 241,
     262             :   VSX61 = 242,
     263             :   VSX62 = 243,
     264             :   VSX63 = 244,
     265             :   X0 = 245,
     266             :   X1 = 246,
     267             :   X2 = 247,
     268             :   X3 = 248,
     269             :   X4 = 249,
     270             :   X5 = 250,
     271             :   X6 = 251,
     272             :   X7 = 252,
     273             :   X8 = 253,
     274             :   X9 = 254,
     275             :   X10 = 255,
     276             :   X11 = 256,
     277             :   X12 = 257,
     278             :   X13 = 258,
     279             :   X14 = 259,
     280             :   X15 = 260,
     281             :   X16 = 261,
     282             :   X17 = 262,
     283             :   X18 = 263,
     284             :   X19 = 264,
     285             :   X20 = 265,
     286             :   X21 = 266,
     287             :   X22 = 267,
     288             :   X23 = 268,
     289             :   X24 = 269,
     290             :   X25 = 270,
     291             :   X26 = 271,
     292             :   X27 = 272,
     293             :   X28 = 273,
     294             :   X29 = 274,
     295             :   X30 = 275,
     296             :   X31 = 276,
     297             :   ZERO8 = 277,
     298             :   CR0EQ = 278,
     299             :   CR1EQ = 279,
     300             :   CR2EQ = 280,
     301             :   CR3EQ = 281,
     302             :   CR4EQ = 282,
     303             :   CR5EQ = 283,
     304             :   CR6EQ = 284,
     305             :   CR7EQ = 285,
     306             :   CR0GT = 286,
     307             :   CR1GT = 287,
     308             :   CR2GT = 288,
     309             :   CR3GT = 289,
     310             :   CR4GT = 290,
     311             :   CR5GT = 291,
     312             :   CR6GT = 292,
     313             :   CR7GT = 293,
     314             :   CR0LT = 294,
     315             :   CR1LT = 295,
     316             :   CR2LT = 296,
     317             :   CR3LT = 297,
     318             :   CR4LT = 298,
     319             :   CR5LT = 299,
     320             :   CR6LT = 300,
     321             :   CR7LT = 301,
     322             :   CR0UN = 302,
     323             :   CR1UN = 303,
     324             :   CR2UN = 304,
     325             :   CR3UN = 305,
     326             :   CR4UN = 306,
     327             :   CR5UN = 307,
     328             :   CR6UN = 308,
     329             :   CR7UN = 309,
     330             :   NUM_TARGET_REGS       // 310
     331             : };
     332             : } // end namespace PPC
     333             : 
     334             : // Register classes
     335             : 
     336             : namespace PPC {
     337             : enum {
     338             :   VSSRCRegClassID = 0,
     339             :   GPRCRegClassID = 1,
     340             :   GPRC_NOR0RegClassID = 2,
     341             :   GPRC_and_GPRC_NOR0RegClassID = 3,
     342             :   CRBITRCRegClassID = 4,
     343             :   F4RCRegClassID = 5,
     344             :   CRRCRegClassID = 6,
     345             :   CARRYRCRegClassID = 7,
     346             :   CRRC0RegClassID = 8,
     347             :   CTRRCRegClassID = 9,
     348             :   VRSAVERCRegClassID = 10,
     349             :   VSFRCRegClassID = 11,
     350             :   G8RCRegClassID = 12,
     351             :   G8RC_NOX0RegClassID = 13,
     352             :   G8RC_and_G8RC_NOX0RegClassID = 14,
     353             :   F8RCRegClassID = 15,
     354             :   VFRCRegClassID = 16,
     355             :   CTRRC8RegClassID = 17,
     356             :   VSRCRegClassID = 18,
     357             :   QSRCRegClassID = 19,
     358             :   VRRCRegClassID = 20,
     359             :   VSLRCRegClassID = 21,
     360             :   QBRCRegClassID = 22,
     361             :   QFRCRegClassID = 23,
     362             : 
     363             :   };
     364             : } // end namespace PPC
     365             : 
     366             : 
     367             : // Subregister indices
     368             : 
     369             : namespace PPC {
     370             : enum {
     371             :   NoSubRegister,
     372             :   sub_32,       // 1
     373             :   sub_64,       // 2
     374             :   sub_eq,       // 3
     375             :   sub_gt,       // 4
     376             :   sub_lt,       // 5
     377             :   sub_un,       // 6
     378             :   NUM_TARGET_SUBREGS
     379             : };
     380             : } // end namespace PPC
     381             : 
     382             : } // end namespace llvm
     383             : 
     384             : #endif // GET_REGINFO_ENUM
     385             : 
     386             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
     387             : |*                                                                            *|
     388             : |* MC Register Information                                                    *|
     389             : |*                                                                            *|
     390             : |* Automatically generated file, do not edit!                                 *|
     391             : |*                                                                            *|
     392             : \*===----------------------------------------------------------------------===*/
     393             : 
     394             : 
     395             : #ifdef GET_REGINFO_MC_DESC
     396             : #undef GET_REGINFO_MC_DESC
     397             : 
     398             : namespace llvm {
     399             : 
     400             : extern const MCPhysReg PPCRegDiffLists[] = {
     401             :   /* 0 */ 0, 0,
     402             :   /* 2 */ 65504, 1, 1, 1, 0,
     403             :   /* 7 */ 3, 0,
     404             :   /* 9 */ 8, 0,
     405             :   /* 11 */ 22, 0,
     406             :   /* 13 */ 284, 65528, 65528, 24, 0,
     407             :   /* 18 */ 32, 0,
     408             :   /* 20 */ 47, 0,
     409             :   /* 22 */ 73, 0,
     410             :   /* 24 */ 34, 128, 0,
     411             :   /* 27 */ 160, 0,
     412             :   /* 29 */ 269, 0,
     413             :   /* 31 */ 64339, 0,
     414             :   /* 33 */ 64368, 0,
     415             :   /* 35 */ 64401, 0,
     416             :   /* 37 */ 64434, 0,
     417             :   /* 39 */ 64712, 0,
     418             :   /* 41 */ 65244, 0,
     419             :   /* 43 */ 65252, 0,
     420             :   /* 45 */ 65260, 0,
     421             :   /* 47 */ 65267, 0,
     422             :   /* 49 */ 65268, 0,
     423             :   /* 51 */ 65365, 0,
     424             :   /* 53 */ 65374, 0,
     425             :   /* 55 */ 65376, 0,
     426             :   /* 57 */ 65396, 0,
     427             :   /* 59 */ 65461, 0,
     428             :   /* 61 */ 65489, 0,
     429             :   /* 63 */ 65493, 0,
     430             :   /* 65 */ 65502, 0,
     431             :   /* 67 */ 65504, 0,
     432             :   /* 69 */ 65524, 0,
     433             :   /* 71 */ 65525, 0,
     434             :   /* 73 */ 65528, 0,
     435             :   /* 75 */ 65535, 0,
     436             : };
     437             : 
     438             : extern const LaneBitmask PPCLaneMaskLists[] = {
     439             :   /* 0 */ LaneBitmask(0x00000000), LaneBitmask::getAll(),
     440             :   /* 2 */ LaneBitmask(0x00000001), LaneBitmask::getAll(),
     441             :   /* 4 */ LaneBitmask(0x00000002), LaneBitmask::getAll(),
     442             :   /* 6 */ LaneBitmask(0x00000010), LaneBitmask(0x00000008), LaneBitmask(0x00000004), LaneBitmask(0x00000020), LaneBitmask::getAll(),
     443       72306 : };
     444             : 
     445             : extern const uint16_t PPCSubRegIdxLists[] = {
     446             :   /* 0 */ 1, 0,
     447             :   /* 2 */ 2, 0,
     448             :   /* 4 */ 5, 4, 3, 6, 0,
     449             : };
     450             : 
     451             : extern const MCRegisterInfo::SubRegCoveredBits PPCSubRegIdxRanges[] = {
     452             :   { 65535, 65535 },
     453             :   { 0, 32 },    // sub_32
     454             :   { 0, 64 },    // sub_64
     455             :   { 2, 1 },     // sub_eq
     456             :   { 1, 1 },     // sub_gt
     457             :   { 0, 1 },     // sub_lt
     458             :   { 3, 1 },     // sub_un
     459             : };
     460             : 
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     642             :   /* 838 */ 'V', '7', 0,
     643             :   /* 841 */ 'X', '7', 0,
     644             :   /* 844 */ 'Q', 'F', '1', '8', 0,
     645             :   /* 849 */ 'V', 'F', '1', '8', 0,
     646             :   /* 854 */ 'V', 'S', 'L', '1', '8', 0,
     647             :   /* 860 */ 'R', '1', '8', 0,
     648             :   /* 864 */ 'V', '1', '8', 0,
     649             :   /* 868 */ 'X', '1', '8', 0,
     650             :   /* 872 */ 'Q', 'F', '2', '8', 0,
     651             :   /* 877 */ 'V', 'F', '2', '8', 0,
     652             :   /* 882 */ 'V', 'S', 'L', '2', '8', 0,
     653             :   /* 888 */ 'R', '2', '8', 0,
     654             :   /* 892 */ 'V', '2', '8', 0,
     655             :   /* 896 */ 'X', '2', '8', 0,
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     659             :   /* 918 */ 'Q', 'F', '8', 0,
     660             :   /* 922 */ 'V', 'F', '8', 0,
     661             :   /* 926 */ 'V', 'S', 'L', '8', 0,
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     668             :   /* 957 */ 'X', '8', 0,
     669             :   /* 960 */ 'Q', 'F', '1', '9', 0,
     670             :   /* 965 */ 'V', 'F', '1', '9', 0,
     671             :   /* 970 */ 'V', 'S', 'L', '1', '9', 0,
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     675             :   /* 988 */ 'Q', 'F', '2', '9', 0,
     676             :   /* 993 */ 'V', 'F', '2', '9', 0,
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     678             :   /* 1004 */ 'R', '2', '9', 0,
     679             :   /* 1008 */ 'V', '2', '9', 0,
     680             :   /* 1012 */ 'X', '2', '9', 0,
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     683             :   /* 1028 */ 'V', 'S', 'X', '5', '9', 0,
     684             :   /* 1034 */ 'Q', 'F', '9', 0,
     685             :   /* 1038 */ 'V', 'F', '9', 0,
     686             :   /* 1042 */ 'V', 'S', 'L', '9', 0,
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     688             :   /* 1050 */ 'V', '9', 0,
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     701             :   /* 1119 */ 'B', 'P', 0,
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     717             :   /* 1204 */ 'C', 'R', '4', 'G', 'T', 0,
     718             :   /* 1210 */ 'C', 'R', '5', 'G', 'T', 0,
     719             :   /* 1216 */ 'C', 'R', '6', 'G', 'T', 0,
     720             :   /* 1222 */ 'C', 'R', '7', 'G', 'T', 0,
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     724             :   /* 1246 */ 'C', 'R', '3', 'L', 'T', 0,
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     730             : };
     731             : 
     732             : extern const MCRegisterDesc PPCRegDesc[] = { // Descriptors
     733             :   { 4, 0, 0, 0, 0, 0 },
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     742             :   { 937, 73, 1, 0, 0, 2 },
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     750             :   { 834, 13, 1, 4, 36, 6 },
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     774             :   { 279, 1, 24, 1, 177, 0 },
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     784             :   { 941, 61, 1, 0, 112, 2 },
     785             :   { 945, 1, 1, 1, 352, 0 },
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     810             :   { 484, 65, 1, 2, 1105, 4 },
     811             :   { 581, 65, 1, 2, 1105, 4 },
     812             :   { 678, 65, 1, 2, 1105, 4 },
     813             :   { 775, 65, 1, 2, 1105, 4 },
     814             :   { 872, 65, 1, 2, 1105, 4 },
     815             :   { 988, 65, 1, 2, 1105, 4 },
     816             :   { 56, 65, 1, 2, 1105, 4 },
     817             :   { 181, 65, 1, 2, 1105, 4 },
     818             :   { 116, 1, 27, 1, 1137, 0 },
     819             :   { 241, 1, 27, 1, 1137, 0 },
     820             :   { 344, 1, 27, 1, 1137, 0 },
     821             :   { 447, 1, 27, 1, 1137, 0 },
     822             :   { 544, 1, 27, 1, 1137, 0 },
     823             :   { 641, 1, 27, 1, 1137, 0 },
     824             :   { 738, 1, 27, 1, 1137, 0 },
     825             :   { 835, 1, 27, 1, 1137, 0 },
     826             :   { 946, 1, 27, 1, 1137, 0 },
     827             :   { 1047, 1, 27, 1, 1137, 0 },
     828             :   { 16, 1, 27, 1, 1137, 0 },
     829             :   { 141, 1, 27, 1, 1137, 0 },
     830             :   { 266, 1, 27, 1, 1137, 0 },
     831             :   { 369, 1, 27, 1, 1137, 0 },
     832             :   { 472, 1, 27, 1, 1137, 0 },
     833             :   { 569, 1, 27, 1, 1137, 0 },
     834             :   { 666, 1, 27, 1, 1137, 0 },
     835             :   { 763, 1, 27, 1, 1137, 0 },
     836             :   { 860, 1, 27, 1, 1137, 0 },
     837             :   { 976, 1, 27, 1, 1137, 0 },
     838             :   { 44, 1, 27, 1, 1137, 0 },
     839             :   { 169, 1, 27, 1, 1137, 0 },
     840             :   { 294, 1, 27, 1, 1137, 0 },
     841             :   { 397, 1, 27, 1, 1137, 0 },
     842             :   { 500, 1, 27, 1, 1137, 0 },
     843             :   { 597, 1, 27, 1, 1137, 0 },
     844             :   { 694, 1, 27, 1, 1137, 0 },
     845             :   { 791, 1, 27, 1, 1137, 0 },
     846             :   { 888, 1, 27, 1, 1137, 0 },
     847             :   { 1004, 1, 27, 1, 1137, 0 },
     848             :   { 72, 1, 27, 1, 1137, 0 },
     849             :   { 197, 1, 27, 1, 1137, 0 },
     850             :   { 119, 18, 1, 2, 1137, 4 },
     851             :   { 244, 18, 1, 2, 1137, 4 },
     852             :   { 347, 18, 1, 2, 1137, 4 },
     853             :   { 450, 18, 1, 2, 1137, 4 },
     854             :   { 547, 18, 1, 2, 1137, 4 },
     855             :   { 644, 18, 1, 2, 1137, 4 },
     856             :   { 741, 18, 1, 2, 1137, 4 },
     857             :   { 838, 18, 1, 2, 1137, 4 },
     858             :   { 954, 18, 1, 2, 1137, 4 },
     859             :   { 1050, 18, 1, 2, 1137, 4 },
     860             :   { 20, 18, 1, 2, 1137, 4 },
     861             :   { 145, 18, 1, 2, 1137, 4 },
     862             :   { 270, 18, 1, 2, 1137, 4 },
     863             :   { 373, 18, 1, 2, 1137, 4 },
     864             :   { 476, 18, 1, 2, 1137, 4 },
     865             :   { 573, 18, 1, 2, 1137, 4 },
     866             :   { 670, 18, 1, 2, 1137, 4 },
     867             :   { 767, 18, 1, 2, 1137, 4 },
     868             :   { 864, 18, 1, 2, 1137, 4 },
     869             :   { 980, 18, 1, 2, 1137, 4 },
     870             :   { 48, 18, 1, 2, 1137, 4 },
     871             :   { 173, 18, 1, 2, 1137, 4 },
     872             :   { 298, 18, 1, 2, 1137, 4 },
     873             :   { 401, 18, 1, 2, 1137, 4 },
     874             :   { 504, 18, 1, 2, 1137, 4 },
     875             :   { 601, 18, 1, 2, 1137, 4 },
     876             :   { 698, 18, 1, 2, 1137, 4 },
     877             :   { 795, 18, 1, 2, 1137, 4 },
     878             :   { 892, 18, 1, 2, 1137, 4 },
     879             :   { 1008, 18, 1, 2, 1137, 4 },
     880             :   { 76, 18, 1, 2, 1137, 4 },
     881             :   { 201, 18, 1, 2, 1137, 4 },
     882             :   { 106, 1, 67, 1, 1009, 0 },
     883             :   { 231, 1, 67, 1, 1009, 0 },
     884             :   { 334, 1, 67, 1, 1009, 0 },
     885             :   { 437, 1, 67, 1, 1009, 0 },
     886             :   { 534, 1, 67, 1, 1009, 0 },
     887             :   { 631, 1, 67, 1, 1009, 0 },
     888             :   { 728, 1, 67, 1, 1009, 0 },
     889             :   { 825, 1, 67, 1, 1009, 0 },
     890             :   { 922, 1, 67, 1, 1009, 0 },
     891             :   { 1038, 1, 67, 1, 1009, 0 },
     892             :   { 5, 1, 67, 1, 1009, 0 },
     893             :   { 130, 1, 67, 1, 1009, 0 },
     894             :   { 255, 1, 67, 1, 1009, 0 },
     895             :   { 358, 1, 67, 1, 1009, 0 },
     896             :   { 461, 1, 67, 1, 1009, 0 },
     897             :   { 558, 1, 67, 1, 1009, 0 },
     898             :   { 655, 1, 67, 1, 1009, 0 },
     899             :   { 752, 1, 67, 1, 1009, 0 },
     900             :   { 849, 1, 67, 1, 1009, 0 },
     901             :   { 965, 1, 67, 1, 1009, 0 },
     902             :   { 33, 1, 67, 1, 1009, 0 },
     903             :   { 158, 1, 67, 1, 1009, 0 },
     904             :   { 283, 1, 67, 1, 1009, 0 },
     905             :   { 386, 1, 67, 1, 1009, 0 },
     906             :   { 489, 1, 67, 1, 1009, 0 },
     907             :   { 586, 1, 67, 1, 1009, 0 },
     908             :   { 683, 1, 67, 1, 1009, 0 },
     909             :   { 780, 1, 67, 1, 1009, 0 },
     910             :   { 877, 1, 67, 1, 1009, 0 },
     911             :   { 993, 1, 67, 1, 1009, 0 },
     912             :   { 61, 1, 67, 1, 1009, 0 },
     913             :   { 186, 1, 67, 1, 1009, 0 },
     914             :   { 110, 53, 1, 2, 913, 4 },
     915             :   { 235, 53, 1, 2, 913, 4 },
     916             :   { 338, 53, 1, 2, 913, 4 },
     917             :   { 441, 53, 1, 2, 913, 4 },
     918             :   { 538, 53, 1, 2, 913, 4 },
     919             :   { 635, 53, 1, 2, 913, 4 },
     920             :   { 732, 53, 1, 2, 913, 4 },
     921             :   { 829, 53, 1, 2, 913, 4 },
     922             :   { 926, 53, 1, 2, 913, 4 },
     923             :   { 1042, 53, 1, 2, 913, 4 },
     924             :   { 10, 53, 1, 2, 913, 4 },
     925             :   { 135, 53, 1, 2, 913, 4 },
     926             :   { 260, 53, 1, 2, 913, 4 },
     927             :   { 363, 53, 1, 2, 913, 4 },
     928             :   { 466, 53, 1, 2, 913, 4 },
     929             :   { 563, 53, 1, 2, 913, 4 },
     930             :   { 660, 53, 1, 2, 913, 4 },
     931             :   { 757, 53, 1, 2, 913, 4 },
     932             :   { 854, 53, 1, 2, 913, 4 },
     933             :   { 970, 53, 1, 2, 913, 4 },
     934             :   { 38, 53, 1, 2, 913, 4 },
     935             :   { 163, 53, 1, 2, 913, 4 },
     936             :   { 288, 53, 1, 2, 913, 4 },
     937             :   { 391, 53, 1, 2, 913, 4 },
     938             :   { 494, 53, 1, 2, 913, 4 },
     939             :   { 591, 53, 1, 2, 913, 4 },
     940             :   { 688, 53, 1, 2, 913, 4 },
     941             :   { 785, 53, 1, 2, 913, 4 },
     942             :   { 882, 53, 1, 2, 913, 4 },
     943             :   { 998, 53, 1, 2, 913, 4 },
     944             :   { 66, 53, 1, 2, 913, 4 },
     945             :   { 191, 53, 1, 2, 913, 4 },
     946             :   { 306, 1, 1, 1, 945, 0 },
     947             :   { 409, 1, 1, 1, 945, 0 },
     948             :   { 512, 1, 1, 1, 945, 0 },
     949             :   { 609, 1, 1, 1, 945, 0 },
     950             :   { 706, 1, 1, 1, 945, 0 },
     951             :   { 803, 1, 1, 1, 945, 0 },
     952             :   { 900, 1, 1, 1, 945, 0 },
     953             :   { 1016, 1, 1, 1, 945, 0 },
     954             :   { 84, 1, 1, 1, 945, 0 },
     955             :   { 209, 1, 1, 1, 945, 0 },
     956             :   { 312, 1, 1, 1, 945, 0 },
     957             :   { 415, 1, 1, 1, 945, 0 },
     958             :   { 518, 1, 1, 1, 945, 0 },
     959             :   { 615, 1, 1, 1, 945, 0 },
     960             :   { 712, 1, 1, 1, 945, 0 },
     961             :   { 809, 1, 1, 1, 945, 0 },
     962             :   { 906, 1, 1, 1, 945, 0 },
     963             :   { 1022, 1, 1, 1, 945, 0 },
     964             :   { 90, 1, 1, 1, 945, 0 },
     965             :   { 215, 1, 1, 1, 945, 0 },
     966             :   { 318, 1, 1, 1, 945, 0 },
     967             :   { 421, 1, 1, 1, 945, 0 },
     968             :   { 524, 1, 1, 1, 945, 0 },
     969             :   { 621, 1, 1, 1, 945, 0 },
     970             :   { 718, 1, 1, 1, 945, 0 },
     971             :   { 815, 1, 1, 1, 945, 0 },
     972             :   { 912, 1, 1, 1, 945, 0 },
     973             :   { 1028, 1, 1, 1, 945, 0 },
     974             :   { 96, 1, 1, 1, 945, 0 },
     975             :   { 221, 1, 1, 1, 945, 0 },
     976             :   { 324, 1, 1, 1, 945, 0 },
     977             :   { 427, 1, 1, 1, 945, 0 },
     978             :   { 122, 55, 1, 0, 817, 2 },
     979             :   { 247, 55, 1, 0, 817, 2 },
     980             :   { 350, 55, 1, 0, 817, 2 },
     981             :   { 453, 55, 1, 0, 817, 2 },
     982             :   { 550, 55, 1, 0, 817, 2 },
     983             :   { 647, 55, 1, 0, 817, 2 },
     984             :   { 744, 55, 1, 0, 817, 2 },
     985             :   { 841, 55, 1, 0, 817, 2 },
     986             :   { 957, 55, 1, 0, 817, 2 },
     987             :   { 1053, 55, 1, 0, 817, 2 },
     988             :   { 24, 55, 1, 0, 817, 2 },
     989             :   { 149, 55, 1, 0, 817, 2 },
     990             :   { 274, 55, 1, 0, 817, 2 },
     991             :   { 377, 55, 1, 0, 817, 2 },
     992             :   { 480, 55, 1, 0, 817, 2 },
     993             :   { 577, 55, 1, 0, 817, 2 },
     994             :   { 674, 55, 1, 0, 817, 2 },
     995             :   { 771, 55, 1, 0, 817, 2 },
     996             :   { 868, 55, 1, 0, 817, 2 },
     997             :   { 984, 55, 1, 0, 817, 2 },
     998             :   { 52, 55, 1, 0, 817, 2 },
     999             :   { 177, 55, 1, 0, 817, 2 },
    1000             :   { 302, 55, 1, 0, 817, 2 },
    1001             :   { 405, 55, 1, 0, 817, 2 },
    1002             :   { 508, 55, 1, 0, 817, 2 },
    1003             :   { 605, 55, 1, 0, 817, 2 },
    1004             :   { 702, 55, 1, 0, 817, 2 },
    1005             :   { 799, 55, 1, 0, 817, 2 },
    1006             :   { 896, 55, 1, 0, 817, 2 },
    1007             :   { 1012, 55, 1, 0, 817, 2 },
    1008             :   { 80, 55, 1, 0, 817, 2 },
    1009             :   { 205, 55, 1, 0, 817, 2 },
    1010             :   { 931, 47, 1, 0, 627, 2 },
    1011             :   { 1125, 1, 49, 1, 627, 0 },
    1012             :   { 1131, 1, 49, 1, 596, 0 },
    1013             :   { 1137, 1, 49, 1, 596, 0 },
    1014             :   { 1143, 1, 49, 1, 596, 0 },
    1015             :   { 1149, 1, 49, 1, 596, 0 },
    1016             :   { 1155, 1, 49, 1, 596, 0 },
    1017             :   { 1161, 1, 49, 1, 596, 0 },
    1018             :   { 1167, 1, 49, 1, 596, 0 },
    1019             :   { 1180, 1, 45, 1, 564, 0 },
    1020             :   { 1186, 1, 45, 1, 564, 0 },
    1021             :   { 1192, 1, 45, 1, 564, 0 },
    1022             :   { 1198, 1, 45, 1, 564, 0 },
    1023             :   { 1204, 1, 45, 1, 564, 0 },
    1024             :   { 1210, 1, 45, 1, 564, 0 },
    1025             :   { 1216, 1, 45, 1, 564, 0 },
    1026             :   { 1222, 1, 45, 1, 564, 0 },
    1027             :   { 1228, 1, 43, 1, 532, 0 },
    1028             :   { 1234, 1, 43, 1, 532, 0 },
    1029             :   { 1240, 1, 43, 1, 532, 0 },
    1030             :   { 1246, 1, 43, 1, 532, 0 },
    1031             :   { 1252, 1, 43, 1, 532, 0 },
    1032             :   { 1258, 1, 43, 1, 532, 0 },
    1033             :   { 1264, 1, 43, 1, 532, 0 },
    1034             :   { 1270, 1, 43, 1, 532, 0 },
    1035             :   { 1066, 1, 41, 1, 500, 0 },
    1036             :   { 1072, 1, 41, 1, 500, 0 },
    1037             :   { 1078, 1, 41, 1, 500, 0 },
    1038             :   { 1084, 1, 41, 1, 500, 0 },
    1039             :   { 1090, 1, 41, 1, 500, 0 },
    1040             :   { 1096, 1, 41, 1, 500, 0 },
    1041             :   { 1102, 1, 41, 1, 500, 0 },
    1042             :   { 1108, 1, 41, 1, 500, 0 },
    1043             : };
    1044             : 
    1045             : extern const MCPhysReg PPCRegUnitRoots[][2] = {
    1046             :   { PPC::BP },
    1047             :   { PPC::CARRY },
    1048             :   { PPC::CTR },
    1049             :   { PPC::FP },
    1050             :   { PPC::LR },
    1051             :   { PPC::RM },
    1052             :   { PPC::VRSAVE },
    1053             :   { PPC::ZERO },
    1054             :   { PPC::CR0LT },
    1055             :   { PPC::CR0GT },
    1056             :   { PPC::CR0EQ },
    1057             :   { PPC::CR0UN },
    1058             :   { PPC::CR1LT },
    1059             :   { PPC::CR1GT },
    1060             :   { PPC::CR1EQ },
    1061             :   { PPC::CR1UN },
    1062             :   { PPC::CR2LT },
    1063             :   { PPC::CR2GT },
    1064             :   { PPC::CR2EQ },
    1065             :   { PPC::CR2UN },
    1066             :   { PPC::CR3LT },
    1067             :   { PPC::CR3GT },
    1068             :   { PPC::CR3EQ },
    1069             :   { PPC::CR3UN },
    1070             :   { PPC::CR4LT },
    1071             :   { PPC::CR4GT },
    1072             :   { PPC::CR4EQ },
    1073             :   { PPC::CR4UN },
    1074             :   { PPC::CR5LT },
    1075             :   { PPC::CR5GT },
    1076             :   { PPC::CR5EQ },
    1077             :   { PPC::CR5UN },
    1078             :   { PPC::CR6LT },
    1079             :   { PPC::CR6GT },
    1080             :   { PPC::CR6EQ },
    1081             :   { PPC::CR6UN },
    1082             :   { PPC::CR7LT },
    1083             :   { PPC::CR7GT },
    1084             :   { PPC::CR7EQ },
    1085             :   { PPC::CR7UN },
    1086             :   { PPC::CTR8 },
    1087             :   { PPC::F0 },
    1088             :   { PPC::F1 },
    1089             :   { PPC::F2 },
    1090             :   { PPC::F3 },
    1091             :   { PPC::F4 },
    1092             :   { PPC::F5 },
    1093             :   { PPC::F6 },
    1094             :   { PPC::F7 },
    1095             :   { PPC::F8 },
    1096             :   { PPC::F9 },
    1097             :   { PPC::F10 },
    1098             :   { PPC::F11 },
    1099             :   { PPC::F12 },
    1100             :   { PPC::F13 },
    1101             :   { PPC::F14 },
    1102             :   { PPC::F15 },
    1103             :   { PPC::F16 },
    1104             :   { PPC::F17 },
    1105             :   { PPC::F18 },
    1106             :   { PPC::F19 },
    1107             :   { PPC::F20 },
    1108             :   { PPC::F21 },
    1109             :   { PPC::F22 },
    1110             :   { PPC::F23 },
    1111             :   { PPC::F24 },
    1112             :   { PPC::F25 },
    1113             :   { PPC::F26 },
    1114             :   { PPC::F27 },
    1115             :   { PPC::F28 },
    1116             :   { PPC::F29 },
    1117             :   { PPC::F30 },
    1118             :   { PPC::F31 },
    1119             :   { PPC::LR8 },
    1120             :   { PPC::R0 },
    1121             :   { PPC::R1 },
    1122             :   { PPC::R2 },
    1123             :   { PPC::R3 },
    1124             :   { PPC::R4 },
    1125             :   { PPC::R5 },
    1126             :   { PPC::R6 },
    1127             :   { PPC::R7 },
    1128             :   { PPC::R8 },
    1129             :   { PPC::R9 },
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    1132             :   { PPC::R12 },
    1133             :   { PPC::R13 },
    1134             :   { PPC::R14 },
    1135             :   { PPC::R15 },
    1136             :   { PPC::R16 },
    1137             :   { PPC::R17 },
    1138             :   { PPC::R18 },
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    1142             :   { PPC::R22 },
    1143             :   { PPC::R23 },
    1144             :   { PPC::R24 },
    1145             :   { PPC::R25 },
    1146             :   { PPC::R26 },
    1147             :   { PPC::R27 },
    1148             :   { PPC::R28 },
    1149             :   { PPC::R29 },
    1150             :   { PPC::R30 },
    1151             :   { PPC::R31 },
    1152             :   { PPC::VF0 },
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    1190             :   { PPC::VSX38 },
    1191             :   { PPC::VSX39 },
    1192             :   { PPC::VSX40 },
    1193             :   { PPC::VSX41 },
    1194             :   { PPC::VSX42 },
    1195             :   { PPC::VSX43 },
    1196             :   { PPC::VSX44 },
    1197             :   { PPC::VSX45 },
    1198             :   { PPC::VSX46 },
    1199             :   { PPC::VSX47 },
    1200             :   { PPC::VSX48 },
    1201             :   { PPC::VSX49 },
    1202             :   { PPC::VSX50 },
    1203             :   { PPC::VSX51 },
    1204             :   { PPC::VSX52 },
    1205             :   { PPC::VSX53 },
    1206             :   { PPC::VSX54 },
    1207             :   { PPC::VSX55 },
    1208             :   { PPC::VSX56 },
    1209             :   { PPC::VSX57 },
    1210             :   { PPC::VSX58 },
    1211             :   { PPC::VSX59 },
    1212             :   { PPC::VSX60 },
    1213             :   { PPC::VSX61 },
    1214             :   { PPC::VSX62 },
    1215             :   { PPC::VSX63 },
    1216             : };
    1217             : 
    1218             : namespace {     // Register classes...
    1219             :   // VSSRC Register Class...
    1220             :   const MCPhysReg VSSRC[] = {
    1221             :     PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F31, PPC::F30, PPC::F29, PPC::F28, PPC::F27, PPC::F26, PPC::F25, PPC::F24, PPC::F23, PPC::F22, PPC::F21, PPC::F20, PPC::F19, PPC::F18, PPC::F17, PPC::F16, PPC::F15, PPC::F14, PPC::VF2, PPC::VF3, PPC::VF4, PPC::VF5, PPC::VF0, PPC::VF1, PPC::VF6, PPC::VF7, PPC::VF8, PPC::VF9, PPC::VF10, PPC::VF11, PPC::VF12, PPC::VF13, PPC::VF14, PPC::VF15, PPC::VF16, PPC::VF17, PPC::VF18, PPC::VF19, PPC::VF31, PPC::VF30, PPC::VF29, PPC::VF28, PPC::VF27, PPC::VF26, PPC::VF25, PPC::VF24, PPC::VF23, PPC::VF22, PPC::VF21, PPC::VF20, 
    1222             :   };
    1223             : 
    1224             :   // VSSRC Bit set.
    1225             :   const uint8_t VSSRCBits[] = {
    1226             :     0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 
    1227             :   };
    1228             : 
    1229             :   // GPRC Register Class...
    1230             :   const MCPhysReg GPRC[] = {
    1231             :     PPC::R2, PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R0, PPC::R1, PPC::FP, PPC::BP, 
    1232             :   };
    1233             : 
    1234             :   // GPRC Bit set.
    1235             :   const uint8_t GPRCBits[] = {
    1236             :     0x12, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 
    1237             :   };
    1238             : 
    1239             :   // GPRC_NOR0 Register Class...
    1240             :   const MCPhysReg GPRC_NOR0[] = {
    1241             :     PPC::R2, PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R1, PPC::FP, PPC::BP, PPC::ZERO, 
    1242             :   };
    1243             : 
    1244             :   // GPRC_NOR0 Bit set.
    1245             :   const uint8_t GPRC_NOR0Bits[] = {
    1246             :     0x12, 0x01, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x1f, 
    1247             :   };
    1248             : 
    1249             :   // GPRC_and_GPRC_NOR0 Register Class...
    1250             :   const MCPhysReg GPRC_and_GPRC_NOR0[] = {
    1251             :     PPC::R2, PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R1, PPC::FP, PPC::BP, 
    1252             :   };
    1253             : 
    1254             :   // GPRC_and_GPRC_NOR0 Bit set.
    1255             :   const uint8_t GPRC_and_GPRC_NOR0Bits[] = {
    1256             :     0x12, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x1f, 
    1257             :   };
    1258             : 
    1259             :   // CRBITRC Register Class...
    1260             :   const MCPhysReg CRBITRC[] = {
    1261             :     PPC::CR2LT, PPC::CR2GT, PPC::CR2EQ, PPC::CR2UN, PPC::CR3LT, PPC::CR3GT, PPC::CR3EQ, PPC::CR3UN, PPC::CR4LT, PPC::CR4GT, PPC::CR4EQ, PPC::CR4UN, PPC::CR5LT, PPC::CR5GT, PPC::CR5EQ, PPC::CR5UN, PPC::CR6LT, PPC::CR6GT, PPC::CR6EQ, PPC::CR6UN, PPC::CR7LT, PPC::CR7GT, PPC::CR7EQ, PPC::CR7UN, PPC::CR1LT, PPC::CR1GT, PPC::CR1EQ, PPC::CR1UN, PPC::CR0LT, PPC::CR0GT, PPC::CR0EQ, PPC::CR0UN, 
    1262             :   };
    1263             : 
    1264             :   // CRBITRC Bit set.
    1265             :   const uint8_t CRBITRCBits[] = {
    1266             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1267             :   };
    1268             : 
    1269             :   // F4RC Register Class...
    1270             :   const MCPhysReg F4RC[] = {
    1271             :     PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F31, PPC::F30, PPC::F29, PPC::F28, PPC::F27, PPC::F26, PPC::F25, PPC::F24, PPC::F23, PPC::F22, PPC::F21, PPC::F20, PPC::F19, PPC::F18, PPC::F17, PPC::F16, PPC::F15, PPC::F14, 
    1272             :   };
    1273             : 
    1274             :   // F4RC Bit set.
    1275             :   const uint8_t F4RCBits[] = {
    1276             :     0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07, 
    1277             :   };
    1278             : 
    1279             :   // CRRC Register Class...
    1280             :   const MCPhysReg CRRC[] = {
    1281             :     PPC::CR0, PPC::CR1, PPC::CR5, PPC::CR6, PPC::CR7, PPC::CR2, PPC::CR3, PPC::CR4, 
    1282             :   };
    1283             : 
    1284             :   // CRRC Bit set.
    1285             :   const uint8_t CRRCBits[] = {
    1286             :     0x00, 0xfc, 0x03, 
    1287             :   };
    1288             : 
    1289             :   // CARRYRC Register Class...
    1290             :   const MCPhysReg CARRYRC[] = {
    1291             :     PPC::CARRY, 
    1292             :   };
    1293             : 
    1294             :   // CARRYRC Bit set.
    1295             :   const uint8_t CARRYRCBits[] = {
    1296             :     0x04, 
    1297             :   };
    1298             : 
    1299             :   // CRRC0 Register Class...
    1300             :   const MCPhysReg CRRC0[] = {
    1301             :     PPC::CR0, 
    1302             :   };
    1303             : 
    1304             :   // CRRC0 Bit set.
    1305             :   const uint8_t CRRC0Bits[] = {
    1306             :     0x00, 0x04, 
    1307             :   };
    1308             : 
    1309             :   // CTRRC Register Class...
    1310             :   const MCPhysReg CTRRC[] = {
    1311             :     PPC::CTR, 
    1312             :   };
    1313             : 
    1314             :   // CTRRC Bit set.
    1315             :   const uint8_t CTRRCBits[] = {
    1316             :     0x08, 
    1317             :   };
    1318             : 
    1319             :   // VRSAVERC Register Class...
    1320             :   const MCPhysReg VRSAVERC[] = {
    1321             :     PPC::VRSAVE, 
    1322             :   };
    1323             : 
    1324             :   // VRSAVERC Bit set.
    1325             :   const uint8_t VRSAVERCBits[] = {
    1326             :     0x80, 
    1327             :   };
    1328             : 
    1329             :   // VSFRC Register Class...
    1330             :   const MCPhysReg VSFRC[] = {
    1331             :     PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F31, PPC::F30, PPC::F29, PPC::F28, PPC::F27, PPC::F26, PPC::F25, PPC::F24, PPC::F23, PPC::F22, PPC::F21, PPC::F20, PPC::F19, PPC::F18, PPC::F17, PPC::F16, PPC::F15, PPC::F14, PPC::VF2, PPC::VF3, PPC::VF4, PPC::VF5, PPC::VF0, PPC::VF1, PPC::VF6, PPC::VF7, PPC::VF8, PPC::VF9, PPC::VF10, PPC::VF11, PPC::VF12, PPC::VF13, PPC::VF14, PPC::VF15, PPC::VF16, PPC::VF17, PPC::VF18, PPC::VF19, PPC::VF31, PPC::VF30, PPC::VF29, PPC::VF28, PPC::VF27, PPC::VF26, PPC::VF25, PPC::VF24, PPC::VF23, PPC::VF22, PPC::VF21, PPC::VF20, 
    1332             :   };
    1333             : 
    1334             :   // VSFRC Bit set.
    1335             :   const uint8_t VSFRCBits[] = {
    1336             :     0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 
    1337             :   };
    1338             : 
    1339             :   // G8RC Register Class...
    1340             :   const MCPhysReg G8RC[] = {
    1341             :     PPC::X2, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X0, PPC::X1, PPC::FP8, PPC::BP8, 
    1342             :   };
    1343             : 
    1344             :   // G8RC Bit set.
    1345             :   const uint8_t G8RCBits[] = {
    1346             :     0x00, 0x02, 0x00, 0x00, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 
    1347             :   };
    1348             : 
    1349             :   // G8RC_NOX0 Register Class...
    1350             :   const MCPhysReg G8RC_NOX0[] = {
    1351             :     PPC::X2, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X1, PPC::FP8, PPC::BP8, PPC::ZERO8, 
    1352             :   };
    1353             : 
    1354             :   // G8RC_NOX0 Bit set.
    1355             :   const uint8_t G8RC_NOX0Bits[] = {
    1356             :     0x00, 0x02, 0x00, 0x00, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x3f, 
    1357             :   };
    1358             : 
    1359             :   // G8RC_and_G8RC_NOX0 Register Class...
    1360             :   const MCPhysReg G8RC_and_G8RC_NOX0[] = {
    1361             :     PPC::X2, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X1, PPC::FP8, PPC::BP8, 
    1362             :   };
    1363             : 
    1364             :   // G8RC_and_G8RC_NOX0 Bit set.
    1365             :   const uint8_t G8RC_and_G8RC_NOX0Bits[] = {
    1366             :     0x00, 0x02, 0x00, 0x00, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0xff, 0x1f, 
    1367             :   };
    1368             : 
    1369             :   // F8RC Register Class...
    1370             :   const MCPhysReg F8RC[] = {
    1371             :     PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F31, PPC::F30, PPC::F29, PPC::F28, PPC::F27, PPC::F26, PPC::F25, PPC::F24, PPC::F23, PPC::F22, PPC::F21, PPC::F20, PPC::F19, PPC::F18, PPC::F17, PPC::F16, PPC::F15, PPC::F14, 
    1372             :   };
    1373             : 
    1374             :   // F8RC Bit set.
    1375             :   const uint8_t F8RCBits[] = {
    1376             :     0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07, 
    1377             :   };
    1378             : 
    1379             :   // VFRC Register Class...
    1380             :   const MCPhysReg VFRC[] = {
    1381             :     PPC::VF2, PPC::VF3, PPC::VF4, PPC::VF5, PPC::VF0, PPC::VF1, PPC::VF6, PPC::VF7, PPC::VF8, PPC::VF9, PPC::VF10, PPC::VF11, PPC::VF12, PPC::VF13, PPC::VF14, PPC::VF15, PPC::VF16, PPC::VF17, PPC::VF18, PPC::VF19, PPC::VF31, PPC::VF30, PPC::VF29, PPC::VF28, PPC::VF27, PPC::VF26, PPC::VF25, PPC::VF24, PPC::VF23, PPC::VF22, PPC::VF21, PPC::VF20, 
    1382             :   };
    1383             : 
    1384             :   // VFRC Bit set.
    1385             :   const uint8_t VFRCBits[] = {
    1386             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 
    1387             :   };
    1388             : 
    1389             :   // CTRRC8 Register Class...
    1390             :   const MCPhysReg CTRRC8[] = {
    1391             :     PPC::CTR8, 
    1392             :   };
    1393             : 
    1394             :   // CTRRC8 Bit set.
    1395             :   const uint8_t CTRRC8Bits[] = {
    1396             :     0x00, 0x00, 0x04, 
    1397             :   };
    1398             : 
    1399             :   // VSRC Register Class...
    1400             :   const MCPhysReg VSRC[] = {
    1401             :     PPC::VSL0, PPC::VSL1, PPC::VSL2, PPC::VSL3, PPC::VSL4, PPC::VSL5, PPC::VSL6, PPC::VSL7, PPC::VSL8, PPC::VSL9, PPC::VSL10, PPC::VSL11, PPC::VSL12, PPC::VSL13, PPC::VSL31, PPC::VSL30, PPC::VSL29, PPC::VSL28, PPC::VSL27, PPC::VSL26, PPC::VSL25, PPC::VSL24, PPC::VSL23, PPC::VSL22, PPC::VSL21, PPC::VSL20, PPC::VSL19, PPC::VSL18, PPC::VSL17, PPC::VSL16, PPC::VSL15, PPC::VSL14, PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V0, PPC::V1, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V31, PPC::V30, PPC::V29, PPC::V28, PPC::V27, PPC::V26, PPC::V25, PPC::V24, PPC::V23, PPC::V22, PPC::V21, PPC::V20, 
    1402             :   };
    1403             : 
    1404             :   // VSRC Bit set.
    1405             :   const uint8_t VSRCBits[] = {
    1406             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 
    1407             :   };
    1408             : 
    1409             :   // QSRC Register Class...
    1410             :   const MCPhysReg QSRC[] = {
    1411             :     PPC::QF0, PPC::QF1, PPC::QF2, PPC::QF3, PPC::QF4, PPC::QF5, PPC::QF6, PPC::QF7, PPC::QF8, PPC::QF9, PPC::QF10, PPC::QF11, PPC::QF12, PPC::QF13, PPC::QF31, PPC::QF30, PPC::QF29, PPC::QF28, PPC::QF27, PPC::QF26, PPC::QF25, PPC::QF24, PPC::QF23, PPC::QF22, PPC::QF21, PPC::QF20, PPC::QF19, PPC::QF18, PPC::QF17, PPC::QF16, PPC::QF15, PPC::QF14, 
    1412             :   };
    1413             : 
    1414             :   // QSRC Bit set.
    1415             :   const uint8_t QSRCBits[] = {
    1416             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 
    1417             :   };
    1418             : 
    1419             :   // VRRC Register Class...
    1420             :   const MCPhysReg VRRC[] = {
    1421             :     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V0, PPC::V1, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V31, PPC::V30, PPC::V29, PPC::V28, PPC::V27, PPC::V26, PPC::V25, PPC::V24, PPC::V23, PPC::V22, PPC::V21, PPC::V20, 
    1422             :   };
    1423             : 
    1424             :   // VRRC Bit set.
    1425             :   const uint8_t VRRCBits[] = {
    1426             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 
    1427             :   };
    1428             : 
    1429             :   // VSLRC Register Class...
    1430             :   const MCPhysReg VSLRC[] = {
    1431             :     PPC::VSL0, PPC::VSL1, PPC::VSL2, PPC::VSL3, PPC::VSL4, PPC::VSL5, PPC::VSL6, PPC::VSL7, PPC::VSL8, PPC::VSL9, PPC::VSL10, PPC::VSL11, PPC::VSL12, PPC::VSL13, PPC::VSL31, PPC::VSL30, PPC::VSL29, PPC::VSL28, PPC::VSL27, PPC::VSL26, PPC::VSL25, PPC::VSL24, PPC::VSL23, PPC::VSL22, PPC::VSL21, PPC::VSL20, PPC::VSL19, PPC::VSL18, PPC::VSL17, PPC::VSL16, PPC::VSL15, PPC::VSL14, 
    1432             :   };
    1433             : 
    1434             :   // VSLRC Bit set.
    1435             :   const uint8_t VSLRCBits[] = {
    1436             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 
    1437             :   };
    1438             : 
    1439             :   // QBRC Register Class...
    1440             :   const MCPhysReg QBRC[] = {
    1441             :     PPC::QF0, PPC::QF1, PPC::QF2, PPC::QF3, PPC::QF4, PPC::QF5, PPC::QF6, PPC::QF7, PPC::QF8, PPC::QF9, PPC::QF10, PPC::QF11, PPC::QF12, PPC::QF13, PPC::QF31, PPC::QF30, PPC::QF29, PPC::QF28, PPC::QF27, PPC::QF26, PPC::QF25, PPC::QF24, PPC::QF23, PPC::QF22, PPC::QF21, PPC::QF20, PPC::QF19, PPC::QF18, PPC::QF17, PPC::QF16, PPC::QF15, PPC::QF14, 
    1442             :   };
    1443             : 
    1444             :   // QBRC Bit set.
    1445             :   const uint8_t QBRCBits[] = {
    1446             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 
    1447             :   };
    1448             : 
    1449             :   // QFRC Register Class...
    1450             :   const MCPhysReg QFRC[] = {
    1451             :     PPC::QF0, PPC::QF1, PPC::QF2, PPC::QF3, PPC::QF4, PPC::QF5, PPC::QF6, PPC::QF7, PPC::QF8, PPC::QF9, PPC::QF10, PPC::QF11, PPC::QF12, PPC::QF13, PPC::QF31, PPC::QF30, PPC::QF29, PPC::QF28, PPC::QF27, PPC::QF26, PPC::QF25, PPC::QF24, PPC::QF23, PPC::QF22, PPC::QF21, PPC::QF20, PPC::QF19, PPC::QF18, PPC::QF17, PPC::QF16, PPC::QF15, PPC::QF14, 
    1452             :   };
    1453             : 
    1454             :   // QFRC Bit set.
    1455             :   const uint8_t QFRCBits[] = {
    1456             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0xff, 0xff, 0xff, 0x1f, 
    1457             :   };
    1458             : 
    1459             : } // end anonymous namespace
    1460             : 
    1461             : extern const char PPCRegClassStrings[] = {
    1462             :   /* 0 */ 'C', 'R', 'R', 'C', '0', 0,
    1463             :   /* 6 */ 'G', 'P', 'R', 'C', '_', 'a', 'n', 'd', '_', 'G', 'P', 'R', 'C', '_', 'N', 'O', 'R', '0', 0,
    1464             :   /* 25 */ 'G', '8', 'R', 'C', '_', 'a', 'n', 'd', '_', 'G', '8', 'R', 'C', '_', 'N', 'O', 'X', '0', 0,
    1465             :   /* 44 */ 'C', 'T', 'R', 'R', 'C', '8', 0,
    1466             :   /* 51 */ 'F', '4', 'R', 'C', 0,
    1467             :   /* 56 */ 'F', '8', 'R', 'C', 0,
    1468             :   /* 61 */ 'G', '8', 'R', 'C', 0,
    1469             :   /* 66 */ 'Q', 'B', 'R', 'C', 0,
    1470             :   /* 71 */ 'V', 'R', 'S', 'A', 'V', 'E', 'R', 'C', 0,
    1471             :   /* 80 */ 'Q', 'F', 'R', 'C', 0,
    1472             :   /* 85 */ 'V', 'S', 'F', 'R', 'C', 0,
    1473             :   /* 91 */ 'V', 'F', 'R', 'C', 0,
    1474             :   /* 96 */ 'V', 'S', 'L', 'R', 'C', 0,
    1475             :   /* 102 */ 'G', 'P', 'R', 'C', 0,
    1476             :   /* 107 */ 'C', 'R', 'R', 'C', 0,
    1477             :   /* 112 */ 'C', 'T', 'R', 'R', 'C', 0,
    1478             :   /* 118 */ 'V', 'R', 'R', 'C', 0,
    1479             :   /* 123 */ 'Q', 'S', 'R', 'C', 0,
    1480             :   /* 128 */ 'V', 'S', 'S', 'R', 'C', 0,
    1481             :   /* 134 */ 'V', 'S', 'R', 'C', 0,
    1482             :   /* 139 */ 'C', 'R', 'B', 'I', 'T', 'R', 'C', 0,
    1483             :   /* 147 */ 'C', 'A', 'R', 'R', 'Y', 'R', 'C', 0,
    1484             : };
    1485             : 
    1486             : extern const MCRegisterClass PPCMCRegisterClasses[] = {
    1487             :   { VSSRC, VSSRCBits, 128, 64, sizeof(VSSRCBits), PPC::VSSRCRegClassID, 4, 1, true },
    1488             :   { GPRC, GPRCBits, 102, 34, sizeof(GPRCBits), PPC::GPRCRegClassID, 4, 1, true },
    1489             :   { GPRC_NOR0, GPRC_NOR0Bits, 15, 34, sizeof(GPRC_NOR0Bits), PPC::GPRC_NOR0RegClassID, 4, 1, true },
    1490             :   { GPRC_and_GPRC_NOR0, GPRC_and_GPRC_NOR0Bits, 6, 33, sizeof(GPRC_and_GPRC_NOR0Bits), PPC::GPRC_and_GPRC_NOR0RegClassID, 4, 1, true },
    1491             :   { CRBITRC, CRBITRCBits, 139, 32, sizeof(CRBITRCBits), PPC::CRBITRCRegClassID, 4, 1, true },
    1492             :   { F4RC, F4RCBits, 51, 32, sizeof(F4RCBits), PPC::F4RCRegClassID, 4, 1, true },
    1493             :   { CRRC, CRRCBits, 107, 8, sizeof(CRRCBits), PPC::CRRCRegClassID, 4, 1, true },
    1494             :   { CARRYRC, CARRYRCBits, 147, 1, sizeof(CARRYRCBits), PPC::CARRYRCRegClassID, 4, -1, true },
    1495             :   { CRRC0, CRRC0Bits, 0, 1, sizeof(CRRC0Bits), PPC::CRRC0RegClassID, 4, 1, true },
    1496             :   { CTRRC, CTRRCBits, 112, 1, sizeof(CTRRCBits), PPC::CTRRCRegClassID, 4, 1, false },
    1497             :   { VRSAVERC, VRSAVERCBits, 71, 1, sizeof(VRSAVERCBits), PPC::VRSAVERCRegClassID, 4, 1, true },
    1498             :   { VSFRC, VSFRCBits, 85, 64, sizeof(VSFRCBits), PPC::VSFRCRegClassID, 8, 1, true },
    1499             :   { G8RC, G8RCBits, 61, 34, sizeof(G8RCBits), PPC::G8RCRegClassID, 8, 1, true },
    1500             :   { G8RC_NOX0, G8RC_NOX0Bits, 34, 34, sizeof(G8RC_NOX0Bits), PPC::G8RC_NOX0RegClassID, 8, 1, true },
    1501             :   { G8RC_and_G8RC_NOX0, G8RC_and_G8RC_NOX0Bits, 25, 33, sizeof(G8RC_and_G8RC_NOX0Bits), PPC::G8RC_and_G8RC_NOX0RegClassID, 8, 1, true },
    1502             :   { F8RC, F8RCBits, 56, 32, sizeof(F8RCBits), PPC::F8RCRegClassID, 8, 1, true },
    1503             :   { VFRC, VFRCBits, 91, 32, sizeof(VFRCBits), PPC::VFRCRegClassID, 8, 1, true },
    1504             :   { CTRRC8, CTRRC8Bits, 44, 1, sizeof(CTRRC8Bits), PPC::CTRRC8RegClassID, 8, 1, false },
    1505             :   { VSRC, VSRCBits, 134, 64, sizeof(VSRCBits), PPC::VSRCRegClassID, 16, 1, true },
    1506             :   { QSRC, QSRCBits, 123, 32, sizeof(QSRCBits), PPC::QSRCRegClassID, 16, 1, true },
    1507             :   { VRRC, VRRCBits, 118, 32, sizeof(VRRCBits), PPC::VRRCRegClassID, 16, 1, true },
    1508             :   { VSLRC, VSLRCBits, 96, 32, sizeof(VSLRCBits), PPC::VSLRCRegClassID, 16, 1, true },
    1509             :   { QBRC, QBRCBits, 66, 32, sizeof(QBRCBits), PPC::QBRCRegClassID, 32, 1, true },
    1510             :   { QFRC, QFRCBits, 80, 32, sizeof(QFRCBits), PPC::QFRCRegClassID, 32, 1, true },
    1511             : };
    1512             : 
    1513             : // PPC Dwarf<->LLVM register mappings.
    1514             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour0Dwarf2L[] = {
    1515             :   { 0U, PPC::X0 },
    1516             :   { 1U, PPC::X1 },
    1517             :   { 2U, PPC::X2 },
    1518             :   { 3U, PPC::X3 },
    1519             :   { 4U, PPC::X4 },
    1520             :   { 5U, PPC::X5 },
    1521             :   { 6U, PPC::X6 },
    1522             :   { 7U, PPC::X7 },
    1523             :   { 8U, PPC::X8 },
    1524             :   { 9U, PPC::X9 },
    1525             :   { 10U, PPC::X10 },
    1526             :   { 11U, PPC::X11 },
    1527             :   { 12U, PPC::X12 },
    1528             :   { 13U, PPC::X13 },
    1529             :   { 14U, PPC::X14 },
    1530             :   { 15U, PPC::X15 },
    1531             :   { 16U, PPC::X16 },
    1532             :   { 17U, PPC::X17 },
    1533             :   { 18U, PPC::X18 },
    1534             :   { 19U, PPC::X19 },
    1535             :   { 20U, PPC::X20 },
    1536             :   { 21U, PPC::X21 },
    1537             :   { 22U, PPC::X22 },
    1538             :   { 23U, PPC::X23 },
    1539             :   { 24U, PPC::X24 },
    1540             :   { 25U, PPC::X25 },
    1541             :   { 26U, PPC::X26 },
    1542             :   { 27U, PPC::X27 },
    1543             :   { 28U, PPC::X28 },
    1544             :   { 29U, PPC::X29 },
    1545             :   { 30U, PPC::X30 },
    1546             :   { 31U, PPC::X31 },
    1547             :   { 32U, PPC::QF0 },
    1548             :   { 33U, PPC::QF1 },
    1549             :   { 34U, PPC::QF2 },
    1550             :   { 35U, PPC::QF3 },
    1551             :   { 36U, PPC::QF4 },
    1552             :   { 37U, PPC::QF5 },
    1553             :   { 38U, PPC::QF6 },
    1554             :   { 39U, PPC::QF7 },
    1555             :   { 40U, PPC::QF8 },
    1556             :   { 41U, PPC::QF9 },
    1557             :   { 42U, PPC::QF10 },
    1558             :   { 43U, PPC::QF11 },
    1559             :   { 44U, PPC::QF12 },
    1560             :   { 45U, PPC::QF13 },
    1561             :   { 46U, PPC::QF14 },
    1562             :   { 47U, PPC::QF15 },
    1563             :   { 48U, PPC::QF16 },
    1564             :   { 49U, PPC::QF17 },
    1565             :   { 50U, PPC::QF18 },
    1566             :   { 51U, PPC::QF19 },
    1567             :   { 52U, PPC::QF20 },
    1568             :   { 53U, PPC::QF21 },
    1569             :   { 54U, PPC::QF22 },
    1570             :   { 55U, PPC::QF23 },
    1571             :   { 56U, PPC::QF24 },
    1572             :   { 57U, PPC::QF25 },
    1573             :   { 58U, PPC::QF26 },
    1574             :   { 59U, PPC::QF27 },
    1575             :   { 60U, PPC::QF28 },
    1576             :   { 61U, PPC::QF29 },
    1577             :   { 62U, PPC::QF30 },
    1578             :   { 63U, PPC::QF31 },
    1579             :   { 65U, PPC::LR8 },
    1580             :   { 66U, PPC::CTR8 },
    1581             :   { 68U, PPC::CR0 },
    1582             :   { 69U, PPC::CR1 },
    1583             :   { 70U, PPC::CR2 },
    1584             :   { 71U, PPC::CR3 },
    1585             :   { 72U, PPC::CR4 },
    1586             :   { 73U, PPC::CR5 },
    1587             :   { 74U, PPC::CR6 },
    1588             :   { 75U, PPC::CR7 },
    1589             :   { 76U, PPC::CARRY },
    1590             :   { 77U, PPC::VF0 },
    1591             :   { 78U, PPC::VF1 },
    1592             :   { 79U, PPC::VF2 },
    1593             :   { 80U, PPC::VF3 },
    1594             :   { 81U, PPC::VF4 },
    1595             :   { 82U, PPC::VF5 },
    1596             :   { 83U, PPC::VF6 },
    1597             :   { 84U, PPC::VF7 },
    1598             :   { 85U, PPC::VF8 },
    1599             :   { 86U, PPC::VF9 },
    1600             :   { 87U, PPC::VF10 },
    1601             :   { 88U, PPC::VF11 },
    1602             :   { 89U, PPC::VF12 },
    1603             :   { 90U, PPC::VF13 },
    1604             :   { 91U, PPC::VF14 },
    1605             :   { 92U, PPC::VF15 },
    1606             :   { 93U, PPC::VF16 },
    1607             :   { 94U, PPC::VF17 },
    1608             :   { 95U, PPC::VF18 },
    1609             :   { 96U, PPC::VF19 },
    1610             :   { 97U, PPC::VF20 },
    1611             :   { 98U, PPC::VF21 },
    1612             :   { 99U, PPC::VF22 },
    1613             :   { 100U, PPC::VF23 },
    1614             :   { 101U, PPC::VF24 },
    1615             :   { 102U, PPC::VF25 },
    1616             :   { 103U, PPC::VF26 },
    1617             :   { 104U, PPC::VF27 },
    1618             :   { 105U, PPC::VF28 },
    1619             :   { 106U, PPC::VF29 },
    1620             :   { 107U, PPC::VF30 },
    1621             :   { 108U, PPC::VF31 },
    1622             :   { 109U, PPC::VRSAVE },
    1623             : };
    1624             : extern const unsigned PPCDwarfFlavour0Dwarf2LSize = array_lengthof(PPCDwarfFlavour0Dwarf2L);
    1625             : 
    1626             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour1Dwarf2L[] = {
    1627             :   { 0U, PPC::R0 },
    1628             :   { 1U, PPC::R1 },
    1629             :   { 2U, PPC::R2 },
    1630             :   { 3U, PPC::R3 },
    1631             :   { 4U, PPC::R4 },
    1632             :   { 5U, PPC::R5 },
    1633             :   { 6U, PPC::R6 },
    1634             :   { 7U, PPC::R7 },
    1635             :   { 8U, PPC::R8 },
    1636             :   { 9U, PPC::R9 },
    1637             :   { 10U, PPC::R10 },
    1638             :   { 11U, PPC::R11 },
    1639             :   { 12U, PPC::R12 },
    1640             :   { 13U, PPC::R13 },
    1641             :   { 14U, PPC::R14 },
    1642             :   { 15U, PPC::R15 },
    1643             :   { 16U, PPC::R16 },
    1644             :   { 17U, PPC::R17 },
    1645             :   { 18U, PPC::R18 },
    1646             :   { 19U, PPC::R19 },
    1647             :   { 20U, PPC::R20 },
    1648             :   { 21U, PPC::R21 },
    1649             :   { 22U, PPC::R22 },
    1650             :   { 23U, PPC::R23 },
    1651             :   { 24U, PPC::R24 },
    1652             :   { 25U, PPC::R25 },
    1653             :   { 26U, PPC::R26 },
    1654             :   { 27U, PPC::R27 },
    1655             :   { 28U, PPC::R28 },
    1656             :   { 29U, PPC::R29 },
    1657             :   { 30U, PPC::R30 },
    1658             :   { 31U, PPC::R31 },
    1659             :   { 32U, PPC::QF0 },
    1660             :   { 33U, PPC::QF1 },
    1661             :   { 34U, PPC::QF2 },
    1662             :   { 35U, PPC::QF3 },
    1663             :   { 36U, PPC::QF4 },
    1664             :   { 37U, PPC::QF5 },
    1665             :   { 38U, PPC::QF6 },
    1666             :   { 39U, PPC::QF7 },
    1667             :   { 40U, PPC::QF8 },
    1668             :   { 41U, PPC::QF9 },
    1669             :   { 42U, PPC::QF10 },
    1670             :   { 43U, PPC::QF11 },
    1671             :   { 44U, PPC::QF12 },
    1672             :   { 45U, PPC::QF13 },
    1673             :   { 46U, PPC::QF14 },
    1674             :   { 47U, PPC::QF15 },
    1675             :   { 48U, PPC::QF16 },
    1676             :   { 49U, PPC::QF17 },
    1677             :   { 50U, PPC::QF18 },
    1678             :   { 51U, PPC::QF19 },
    1679             :   { 52U, PPC::QF20 },
    1680             :   { 53U, PPC::QF21 },
    1681             :   { 54U, PPC::QF22 },
    1682             :   { 55U, PPC::QF23 },
    1683             :   { 56U, PPC::QF24 },
    1684             :   { 57U, PPC::QF25 },
    1685             :   { 58U, PPC::QF26 },
    1686             :   { 59U, PPC::QF27 },
    1687             :   { 60U, PPC::QF28 },
    1688             :   { 61U, PPC::QF29 },
    1689             :   { 62U, PPC::QF30 },
    1690             :   { 63U, PPC::QF31 },
    1691             :   { 65U, PPC::LR },
    1692             :   { 66U, PPC::CTR },
    1693             :   { 68U, PPC::CR0 },
    1694             :   { 69U, PPC::CR1 },
    1695             :   { 70U, PPC::CR2 },
    1696             :   { 71U, PPC::CR3 },
    1697             :   { 72U, PPC::CR4 },
    1698             :   { 73U, PPC::CR5 },
    1699             :   { 74U, PPC::CR6 },
    1700             :   { 75U, PPC::CR7 },
    1701             :   { 77U, PPC::VF0 },
    1702             :   { 78U, PPC::VF1 },
    1703             :   { 79U, PPC::VF2 },
    1704             :   { 80U, PPC::VF3 },
    1705             :   { 81U, PPC::VF4 },
    1706             :   { 82U, PPC::VF5 },
    1707             :   { 83U, PPC::VF6 },
    1708             :   { 84U, PPC::VF7 },
    1709             :   { 85U, PPC::VF8 },
    1710             :   { 86U, PPC::VF9 },
    1711             :   { 87U, PPC::VF10 },
    1712             :   { 88U, PPC::VF11 },
    1713             :   { 89U, PPC::VF12 },
    1714             :   { 90U, PPC::VF13 },
    1715             :   { 91U, PPC::VF14 },
    1716             :   { 92U, PPC::VF15 },
    1717             :   { 93U, PPC::VF16 },
    1718             :   { 94U, PPC::VF17 },
    1719             :   { 95U, PPC::VF18 },
    1720             :   { 96U, PPC::VF19 },
    1721             :   { 97U, PPC::VF20 },
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    1724             :   { 100U, PPC::VF23 },
    1725             :   { 101U, PPC::VF24 },
    1726             :   { 102U, PPC::VF25 },
    1727             :   { 103U, PPC::VF26 },
    1728             :   { 104U, PPC::VF27 },
    1729             :   { 105U, PPC::VF28 },
    1730             :   { 106U, PPC::VF29 },
    1731             :   { 107U, PPC::VF30 },
    1732             :   { 108U, PPC::VF31 },
    1733             : };
    1734             : extern const unsigned PPCDwarfFlavour1Dwarf2LSize = array_lengthof(PPCDwarfFlavour1Dwarf2L);
    1735             : 
    1736             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour0Dwarf2L[] = {
    1737             :   { 0U, PPC::X0 },
    1738             :   { 1U, PPC::X1 },
    1739             :   { 2U, PPC::X2 },
    1740             :   { 3U, PPC::X3 },
    1741             :   { 4U, PPC::X4 },
    1742             :   { 5U, PPC::X5 },
    1743             :   { 6U, PPC::X6 },
    1744             :   { 7U, PPC::X7 },
    1745             :   { 8U, PPC::X8 },
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    1747             :   { 10U, PPC::X10 },
    1748             :   { 11U, PPC::X11 },
    1749             :   { 12U, PPC::X12 },
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    1751             :   { 14U, PPC::X14 },
    1752             :   { 15U, PPC::X15 },
    1753             :   { 16U, PPC::X16 },
    1754             :   { 17U, PPC::X17 },
    1755             :   { 18U, PPC::X18 },
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    1757             :   { 20U, PPC::X20 },
    1758             :   { 21U, PPC::X21 },
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    1760             :   { 23U, PPC::X23 },
    1761             :   { 24U, PPC::X24 },
    1762             :   { 25U, PPC::X25 },
    1763             :   { 26U, PPC::X26 },
    1764             :   { 27U, PPC::X27 },
    1765             :   { 28U, PPC::X28 },
    1766             :   { 29U, PPC::X29 },
    1767             :   { 30U, PPC::X30 },
    1768             :   { 31U, PPC::X31 },
    1769             :   { 32U, PPC::QF0 },
    1770             :   { 33U, PPC::QF1 },
    1771             :   { 34U, PPC::QF2 },
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    1784             :   { 47U, PPC::QF15 },
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    1792             :   { 55U, PPC::QF23 },
    1793             :   { 56U, PPC::QF24 },
    1794             :   { 57U, PPC::QF25 },
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    1802             :   { 66U, PPC::CTR8 },
    1803             :   { 68U, PPC::CR0 },
    1804             :   { 69U, PPC::CR1 },
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    1806             :   { 71U, PPC::CR3 },
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    1810             :   { 75U, PPC::CR7 },
    1811             :   { 76U, PPC::CARRY },
    1812             :   { 77U, PPC::VF0 },
    1813             :   { 78U, PPC::VF1 },
    1814             :   { 79U, PPC::VF2 },
    1815             :   { 80U, PPC::VF3 },
    1816             :   { 81U, PPC::VF4 },
    1817             :   { 82U, PPC::VF5 },
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    1820             :   { 85U, PPC::VF8 },
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    1829             :   { 94U, PPC::VF17 },
    1830             :   { 95U, PPC::VF18 },
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    1834             :   { 99U, PPC::VF22 },
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    1837             :   { 102U, PPC::VF25 },
    1838             :   { 103U, PPC::VF26 },
    1839             :   { 104U, PPC::VF27 },
    1840             :   { 105U, PPC::VF28 },
    1841             :   { 106U, PPC::VF29 },
    1842             :   { 107U, PPC::VF30 },
    1843             :   { 108U, PPC::VF31 },
    1844             :   { 109U, PPC::VRSAVE },
    1845             : };
    1846             : extern const unsigned PPCEHFlavour0Dwarf2LSize = array_lengthof(PPCEHFlavour0Dwarf2L);
    1847             : 
    1848             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour1Dwarf2L[] = {
    1849             :   { 0U, PPC::R0 },
    1850             :   { 1U, PPC::R1 },
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    1853             :   { 4U, PPC::R4 },
    1854             :   { 5U, PPC::R5 },
    1855             :   { 6U, PPC::R6 },
    1856             :   { 7U, PPC::R7 },
    1857             :   { 8U, PPC::R8 },
    1858             :   { 9U, PPC::R9 },
    1859             :   { 10U, PPC::R10 },
    1860             :   { 11U, PPC::R11 },
    1861             :   { 12U, PPC::R12 },
    1862             :   { 13U, PPC::R13 },
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    1864             :   { 15U, PPC::R15 },
    1865             :   { 16U, PPC::R16 },
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    1867             :   { 18U, PPC::R18 },
    1868             :   { 19U, PPC::R19 },
    1869             :   { 20U, PPC::R20 },
    1870             :   { 21U, PPC::R21 },
    1871             :   { 22U, PPC::R22 },
    1872             :   { 23U, PPC::R23 },
    1873             :   { 24U, PPC::R24 },
    1874             :   { 25U, PPC::R25 },
    1875             :   { 26U, PPC::R26 },
    1876             :   { 27U, PPC::R27 },
    1877             :   { 28U, PPC::R28 },
    1878             :   { 29U, PPC::R29 },
    1879             :   { 30U, PPC::R30 },
    1880             :   { 31U, PPC::R31 },
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    1882             :   { 33U, PPC::QF1 },
    1883             :   { 34U, PPC::QF2 },
    1884             :   { 35U, PPC::QF3 },
    1885             :   { 36U, PPC::QF4 },
    1886             :   { 37U, PPC::QF5 },
    1887             :   { 38U, PPC::QF6 },
    1888             :   { 39U, PPC::QF7 },
    1889             :   { 40U, PPC::QF8 },
    1890             :   { 41U, PPC::QF9 },
    1891             :   { 42U, PPC::QF10 },
    1892             :   { 43U, PPC::QF11 },
    1893             :   { 44U, PPC::QF12 },
    1894             :   { 45U, PPC::QF13 },
    1895             :   { 46U, PPC::QF14 },
    1896             :   { 47U, PPC::QF15 },
    1897             :   { 48U, PPC::QF16 },
    1898             :   { 49U, PPC::QF17 },
    1899             :   { 50U, PPC::QF18 },
    1900             :   { 51U, PPC::QF19 },
    1901             :   { 52U, PPC::QF20 },
    1902             :   { 53U, PPC::QF21 },
    1903             :   { 54U, PPC::QF22 },
    1904             :   { 55U, PPC::QF23 },
    1905             :   { 56U, PPC::QF24 },
    1906             :   { 57U, PPC::QF25 },
    1907             :   { 58U, PPC::QF26 },
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    1912             :   { 63U, PPC::QF31 },
    1913             :   { 65U, PPC::LR },
    1914             :   { 66U, PPC::CTR },
    1915             :   { 68U, PPC::CR0 },
    1916             :   { 69U, PPC::CR1 },
    1917             :   { 70U, PPC::CR2 },
    1918             :   { 71U, PPC::CR3 },
    1919             :   { 72U, PPC::CR4 },
    1920             :   { 73U, PPC::CR5 },
    1921             :   { 74U, PPC::CR6 },
    1922             :   { 75U, PPC::CR7 },
    1923             :   { 77U, PPC::VF0 },
    1924             :   { 78U, PPC::VF1 },
    1925             :   { 79U, PPC::VF2 },
    1926             :   { 80U, PPC::VF3 },
    1927             :   { 81U, PPC::VF4 },
    1928             :   { 82U, PPC::VF5 },
    1929             :   { 83U, PPC::VF6 },
    1930             :   { 84U, PPC::VF7 },
    1931             :   { 85U, PPC::VF8 },
    1932             :   { 86U, PPC::VF9 },
    1933             :   { 87U, PPC::VF10 },
    1934             :   { 88U, PPC::VF11 },
    1935             :   { 89U, PPC::VF12 },
    1936             :   { 90U, PPC::VF13 },
    1937             :   { 91U, PPC::VF14 },
    1938             :   { 92U, PPC::VF15 },
    1939             :   { 93U, PPC::VF16 },
    1940             :   { 94U, PPC::VF17 },
    1941             :   { 95U, PPC::VF18 },
    1942             :   { 96U, PPC::VF19 },
    1943             :   { 97U, PPC::VF20 },
    1944             :   { 98U, PPC::VF21 },
    1945             :   { 99U, PPC::VF22 },
    1946             :   { 100U, PPC::VF23 },
    1947             :   { 101U, PPC::VF24 },
    1948             :   { 102U, PPC::VF25 },
    1949             :   { 103U, PPC::VF26 },
    1950             :   { 104U, PPC::VF27 },
    1951             :   { 105U, PPC::VF28 },
    1952             :   { 106U, PPC::VF29 },
    1953             :   { 107U, PPC::VF30 },
    1954             :   { 108U, PPC::VF31 },
    1955             : };
    1956             : extern const unsigned PPCEHFlavour1Dwarf2LSize = array_lengthof(PPCEHFlavour1Dwarf2L);
    1957             : 
    1958             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour0L2Dwarf[] = {
    1959             :   { PPC::CARRY, 76U },
    1960             :   { PPC::CTR, -2U },
    1961             :   { PPC::LR, -2U },
    1962             :   { PPC::VRSAVE, 109U },
    1963             :   { PPC::ZERO, -2U },
    1964             :   { PPC::CR0, 68U },
    1965             :   { PPC::CR1, 69U },
    1966             :   { PPC::CR2, 70U },
    1967             :   { PPC::CR3, 71U },
    1968             :   { PPC::CR4, 72U },
    1969             :   { PPC::CR5, 73U },
    1970             :   { PPC::CR6, 74U },
    1971             :   { PPC::CR7, 75U },
    1972             :   { PPC::CTR8, 66U },
    1973             :   { PPC::F0, 32U },
    1974             :   { PPC::F1, 33U },
    1975             :   { PPC::F2, 34U },
    1976             :   { PPC::F3, 35U },
    1977             :   { PPC::F4, 36U },
    1978             :   { PPC::F5, 37U },
    1979             :   { PPC::F6, 38U },
    1980             :   { PPC::F7, 39U },
    1981             :   { PPC::F8, 40U },
    1982             :   { PPC::F9, 41U },
    1983             :   { PPC::F10, 42U },
    1984             :   { PPC::F11, 43U },
    1985             :   { PPC::F12, 44U },
    1986             :   { PPC::F13, 45U },
    1987             :   { PPC::F14, 46U },
    1988             :   { PPC::F15, 47U },
    1989             :   { PPC::F16, 48U },
    1990             :   { PPC::F17, 49U },
    1991             :   { PPC::F18, 50U },
    1992             :   { PPC::F19, 51U },
    1993             :   { PPC::F20, 52U },
    1994             :   { PPC::F21, 53U },
    1995             :   { PPC::F22, 54U },
    1996             :   { PPC::F23, 55U },
    1997             :   { PPC::F24, 56U },
    1998             :   { PPC::F25, 57U },
    1999             :   { PPC::F26, 58U },
    2000             :   { PPC::F27, 59U },
    2001             :   { PPC::F28, 60U },
    2002             :   { PPC::F29, 61U },
    2003             :   { PPC::F30, 62U },
    2004             :   { PPC::F31, 63U },
    2005             :   { PPC::LR8, 65U },
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    2007             :   { PPC::QF1, 33U },
    2008             :   { PPC::QF2, 34U },
    2009             :   { PPC::QF3, 35U },
    2010             :   { PPC::QF4, 36U },
    2011             :   { PPC::QF5, 37U },
    2012             :   { PPC::QF6, 38U },
    2013             :   { PPC::QF7, 39U },
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    2017             :   { PPC::QF11, 43U },
    2018             :   { PPC::QF12, 44U },
    2019             :   { PPC::QF13, 45U },
    2020             :   { PPC::QF14, 46U },
    2021             :   { PPC::QF15, 47U },
    2022             :   { PPC::QF16, 48U },
    2023             :   { PPC::QF17, 49U },
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    2025             :   { PPC::QF19, 51U },
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    2031             :   { PPC::QF25, 57U },
    2032             :   { PPC::QF26, 58U },
    2033             :   { PPC::QF27, 59U },
    2034             :   { PPC::QF28, 60U },
    2035             :   { PPC::QF29, 61U },
    2036             :   { PPC::QF30, 62U },
    2037             :   { PPC::QF31, 63U },
    2038             :   { PPC::R0, -2U },
    2039             :   { PPC::R1, -2U },
    2040             :   { PPC::R2, -2U },
    2041             :   { PPC::R3, -2U },
    2042             :   { PPC::R4, -2U },
    2043             :   { PPC::R5, -2U },
    2044             :   { PPC::R6, -2U },
    2045             :   { PPC::R7, -2U },
    2046             :   { PPC::R8, -2U },
    2047             :   { PPC::R9, -2U },
    2048             :   { PPC::R10, -2U },
    2049             :   { PPC::R11, -2U },
    2050             :   { PPC::R12, -2U },
    2051             :   { PPC::R13, -2U },
    2052             :   { PPC::R14, -2U },
    2053             :   { PPC::R15, -2U },
    2054             :   { PPC::R16, -2U },
    2055             :   { PPC::R17, -2U },
    2056             :   { PPC::R18, -2U },
    2057             :   { PPC::R19, -2U },
    2058             :   { PPC::R20, -2U },
    2059             :   { PPC::R21, -2U },
    2060             :   { PPC::R22, -2U },
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    2062             :   { PPC::R24, -2U },
    2063             :   { PPC::R25, -2U },
    2064             :   { PPC::R26, -2U },
    2065             :   { PPC::R27, -2U },
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    2094             :   { PPC::V24, 101U },
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    2100             :   { PPC::V30, 107U },
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    2103             :   { PPC::VF1, 78U },
    2104             :   { PPC::VF2, 79U },
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    2106             :   { PPC::VF4, 81U },
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    2113             :   { PPC::VF11, 88U },
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    2144             :   { PPC::VSL10, 42U },
    2145             :   { PPC::VSL11, 43U },
    2146             :   { PPC::VSL12, 44U },
    2147             :   { PPC::VSL13, 45U },
    2148             :   { PPC::VSL14, 46U },
    2149             :   { PPC::VSL15, 47U },
    2150             :   { PPC::VSL16, 48U },
    2151             :   { PPC::VSL17, 49U },
    2152             :   { PPC::VSL18, 50U },
    2153             :   { PPC::VSL19, 51U },
    2154             :   { PPC::VSL20, 52U },
    2155             :   { PPC::VSL21, 53U },
    2156             :   { PPC::VSL22, 54U },
    2157             :   { PPC::VSL23, 55U },
    2158             :   { PPC::VSL24, 56U },
    2159             :   { PPC::VSL25, 57U },
    2160             :   { PPC::VSL26, 58U },
    2161             :   { PPC::VSL27, 59U },
    2162             :   { PPC::VSL28, 60U },
    2163             :   { PPC::VSL29, 61U },
    2164             :   { PPC::VSL30, 62U },
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    2166             :   { PPC::X0, 0U },
    2167             :   { PPC::X1, 1U },
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    2172             :   { PPC::X6, 6U },
    2173             :   { PPC::X7, 7U },
    2174             :   { PPC::X8, 8U },
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    2177             :   { PPC::X11, 11U },
    2178             :   { PPC::X12, 12U },
    2179             :   { PPC::X13, 13U },
    2180             :   { PPC::X14, 14U },
    2181             :   { PPC::X15, 15U },
    2182             :   { PPC::X16, 16U },
    2183             :   { PPC::X17, 17U },
    2184             :   { PPC::X18, 18U },
    2185             :   { PPC::X19, 19U },
    2186             :   { PPC::X20, 20U },
    2187             :   { PPC::X21, 21U },
    2188             :   { PPC::X22, 22U },
    2189             :   { PPC::X23, 23U },
    2190             :   { PPC::X24, 24U },
    2191             :   { PPC::X25, 25U },
    2192             :   { PPC::X26, 26U },
    2193             :   { PPC::X27, 27U },
    2194             :   { PPC::X28, 28U },
    2195             :   { PPC::X29, 29U },
    2196             :   { PPC::X30, 30U },
    2197             :   { PPC::X31, 31U },
    2198             :   { PPC::ZERO8, 0U },
    2199             : };
    2200             : extern const unsigned PPCDwarfFlavour0L2DwarfSize = array_lengthof(PPCDwarfFlavour0L2Dwarf);
    2201             : 
    2202             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour1L2Dwarf[] = {
    2203             :   { PPC::CTR, 66U },
    2204             :   { PPC::LR, 65U },
    2205             :   { PPC::ZERO, 0U },
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    2207             :   { PPC::CR1, 69U },
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    2210             :   { PPC::CR4, 72U },
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    2213             :   { PPC::CR7, 75U },
    2214             :   { PPC::CTR8, -2U },
    2215             :   { PPC::F0, 32U },
    2216             :   { PPC::F1, 33U },
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    2222             :   { PPC::F7, 39U },
    2223             :   { PPC::F8, 40U },
    2224             :   { PPC::F9, 41U },
    2225             :   { PPC::F10, 42U },
    2226             :   { PPC::F11, 43U },
    2227             :   { PPC::F12, 44U },
    2228             :   { PPC::F13, 45U },
    2229             :   { PPC::F14, 46U },
    2230             :   { PPC::F15, 47U },
    2231             :   { PPC::F16, 48U },
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    2235             :   { PPC::F20, 52U },
    2236             :   { PPC::F21, 53U },
    2237             :   { PPC::F22, 54U },
    2238             :   { PPC::F23, 55U },
    2239             :   { PPC::F24, 56U },
    2240             :   { PPC::F25, 57U },
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    2247             :   { PPC::LR8, -2U },
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    2251             :   { PPC::QF3, 35U },
    2252             :   { PPC::QF4, 36U },
    2253             :   { PPC::QF5, 37U },
    2254             :   { PPC::QF6, 38U },
    2255             :   { PPC::QF7, 39U },
    2256             :   { PPC::QF8, 40U },
    2257             :   { PPC::QF9, 41U },
    2258             :   { PPC::QF10, 42U },
    2259             :   { PPC::QF11, 43U },
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    2262             :   { PPC::QF14, 46U },
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    2280             :   { PPC::R0, 0U },
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    2282             :   { PPC::R2, 2U },
    2283             :   { PPC::R3, 3U },
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    2301             :   { PPC::R21, 21U },
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    2303             :   { PPC::R23, 23U },
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    2305             :   { PPC::R25, 25U },
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    2307             :   { PPC::R27, 27U },
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    2317             :   { PPC::V5, 82U },
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    2320             :   { PPC::V8, 85U },
    2321             :   { PPC::V9, 86U },
    2322             :   { PPC::V10, 87U },
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    2327             :   { PPC::V15, 92U },
    2328             :   { PPC::V16, 93U },
    2329             :   { PPC::V17, 94U },
    2330             :   { PPC::V18, 95U },
    2331             :   { PPC::V19, 96U },
    2332             :   { PPC::V20, 97U },
    2333             :   { PPC::V21, 98U },
    2334             :   { PPC::V22, 99U },
    2335             :   { PPC::V23, 100U },
    2336             :   { PPC::V24, 101U },
    2337             :   { PPC::V25, 102U },
    2338             :   { PPC::V26, 103U },
    2339             :   { PPC::V27, 104U },
    2340             :   { PPC::V28, 105U },
    2341             :   { PPC::V29, 106U },
    2342             :   { PPC::V30, 107U },
    2343             :   { PPC::V31, 108U },
    2344             :   { PPC::VF0, 77U },
    2345             :   { PPC::VF1, 78U },
    2346             :   { PPC::VF2, 79U },
    2347             :   { PPC::VF3, 80U },
    2348             :   { PPC::VF4, 81U },
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    2350             :   { PPC::VF6, 83U },
    2351             :   { PPC::VF7, 84U },
    2352             :   { PPC::VF8, 85U },
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    2362             :   { PPC::VF18, 95U },
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    2364             :   { PPC::VF20, 97U },
    2365             :   { PPC::VF21, 98U },
    2366             :   { PPC::VF22, 99U },
    2367             :   { PPC::VF23, 100U },
    2368             :   { PPC::VF24, 101U },
    2369             :   { PPC::VF25, 102U },
    2370             :   { PPC::VF26, 103U },
    2371             :   { PPC::VF27, 104U },
    2372             :   { PPC::VF28, 105U },
    2373             :   { PPC::VF29, 106U },
    2374             :   { PPC::VF30, 107U },
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    2381             :   { PPC::VSL5, 37U },
    2382             :   { PPC::VSL6, 38U },
    2383             :   { PPC::VSL7, 39U },
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    2393             :   { PPC::VSL17, 49U },
    2394             :   { PPC::VSL18, 50U },
    2395             :   { PPC::VSL19, 51U },
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    2398             :   { PPC::VSL22, 54U },
    2399             :   { PPC::VSL23, 55U },
    2400             :   { PPC::VSL24, 56U },
    2401             :   { PPC::VSL25, 57U },
    2402             :   { PPC::VSL26, 58U },
    2403             :   { PPC::VSL27, 59U },
    2404             :   { PPC::VSL28, 60U },
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    2406             :   { PPC::VSL30, 62U },
    2407             :   { PPC::VSL31, 63U },
    2408             :   { PPC::X0, -2U },
    2409             :   { PPC::X1, -2U },
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    2411             :   { PPC::X3, -2U },
    2412             :   { PPC::X4, -2U },
    2413             :   { PPC::X5, -2U },
    2414             :   { PPC::X6, -2U },
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    2428             :   { PPC::X20, -2U },
    2429             :   { PPC::X21, -2U },
    2430             :   { PPC::X22, -2U },
    2431             :   { PPC::X23, -2U },
    2432             :   { PPC::X24, -2U },
    2433             :   { PPC::X25, -2U },
    2434             :   { PPC::X26, -2U },
    2435             :   { PPC::X27, -2U },
    2436             :   { PPC::X28, -2U },
    2437             :   { PPC::X29, -2U },
    2438             :   { PPC::X30, -2U },
    2439             :   { PPC::X31, -2U },
    2440             :   { PPC::ZERO8, -2U },
    2441             : };
    2442             : extern const unsigned PPCDwarfFlavour1L2DwarfSize = array_lengthof(PPCDwarfFlavour1L2Dwarf);
    2443             : 
    2444             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour0L2Dwarf[] = {
    2445             :   { PPC::CARRY, 76U },
    2446             :   { PPC::CTR, -2U },
    2447             :   { PPC::LR, -2U },
    2448             :   { PPC::VRSAVE, 109U },
    2449             :   { PPC::ZERO, -2U },
    2450             :   { PPC::CR0, 68U },
    2451             :   { PPC::CR1, 69U },
    2452             :   { PPC::CR2, 70U },
    2453             :   { PPC::CR3, 71U },
    2454             :   { PPC::CR4, 72U },
    2455             :   { PPC::CR5, 73U },
    2456             :   { PPC::CR6, 74U },
    2457             :   { PPC::CR7, 75U },
    2458             :   { PPC::CTR8, 66U },
    2459             :   { PPC::F0, 32U },
    2460             :   { PPC::F1, 33U },
    2461             :   { PPC::F2, 34U },
    2462             :   { PPC::F3, 35U },
    2463             :   { PPC::F4, 36U },
    2464             :   { PPC::F5, 37U },
    2465             :   { PPC::F6, 38U },
    2466             :   { PPC::F7, 39U },
    2467             :   { PPC::F8, 40U },
    2468             :   { PPC::F9, 41U },
    2469             :   { PPC::F10, 42U },
    2470             :   { PPC::F11, 43U },
    2471             :   { PPC::F12, 44U },
    2472             :   { PPC::F13, 45U },
    2473             :   { PPC::F14, 46U },
    2474             :   { PPC::F15, 47U },
    2475             :   { PPC::F16, 48U },
    2476             :   { PPC::F17, 49U },
    2477             :   { PPC::F18, 50U },
    2478             :   { PPC::F19, 51U },
    2479             :   { PPC::F20, 52U },
    2480             :   { PPC::F21, 53U },
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    2482             :   { PPC::F23, 55U },
    2483             :   { PPC::F24, 56U },
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    2494             :   { PPC::QF2, 34U },
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    2496             :   { PPC::QF4, 36U },
    2497             :   { PPC::QF5, 37U },
    2498             :   { PPC::QF6, 38U },
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    2500             :   { PPC::QF8, 40U },
    2501             :   { PPC::QF9, 41U },
    2502             :   { PPC::QF10, 42U },
    2503             :   { PPC::QF11, 43U },
    2504             :   { PPC::QF12, 44U },
    2505             :   { PPC::QF13, 45U },
    2506             :   { PPC::QF14, 46U },
    2507             :   { PPC::QF15, 47U },
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    2525             :   { PPC::R1, -2U },
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    2537             :   { PPC::R13, -2U },
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    2539             :   { PPC::R15, -2U },
    2540             :   { PPC::R16, -2U },
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    2550             :   { PPC::R26, -2U },
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    2586             :   { PPC::V30, 107U },
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    2588             :   { PPC::VF0, 77U },
    2589             :   { PPC::VF1, 78U },
    2590             :   { PPC::VF2, 79U },
    2591             :   { PPC::VF3, 80U },
    2592             :   { PPC::VF4, 81U },
    2593             :   { PPC::VF5, 82U },
    2594             :   { PPC::VF6, 83U },
    2595             :   { PPC::VF7, 84U },
    2596             :   { PPC::VF8, 85U },
    2597             :   { PPC::VF9, 86U },
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    2603             :   { PPC::VF15, 92U },
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    2605             :   { PPC::VF17, 94U },
    2606             :   { PPC::VF18, 95U },
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    2616             :   { PPC::VF28, 105U },
    2617             :   { PPC::VF29, 106U },
    2618             :   { PPC::VF30, 107U },
    2619             :   { PPC::VF31, 108U },
    2620             :   { PPC::VSL0, 32U },
    2621             :   { PPC::VSL1, 33U },
    2622             :   { PPC::VSL2, 34U },
    2623             :   { PPC::VSL3, 35U },
    2624             :   { PPC::VSL4, 36U },
    2625             :   { PPC::VSL5, 37U },
    2626             :   { PPC::VSL6, 38U },
    2627             :   { PPC::VSL7, 39U },
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    2629             :   { PPC::VSL9, 41U },
    2630             :   { PPC::VSL10, 42U },
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    2633             :   { PPC::VSL13, 45U },
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    2635             :   { PPC::VSL15, 47U },
    2636             :   { PPC::VSL16, 48U },
    2637             :   { PPC::VSL17, 49U },
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    2647             :   { PPC::VSL27, 59U },
    2648             :   { PPC::VSL28, 60U },
    2649             :   { PPC::VSL29, 61U },
    2650             :   { PPC::VSL30, 62U },
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    2652             :   { PPC::X0, 0U },
    2653             :   { PPC::X1, 1U },
    2654             :   { PPC::X2, 2U },
    2655             :   { PPC::X3, 3U },
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    2657             :   { PPC::X5, 5U },
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    2668             :   { PPC::X16, 16U },
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    2675             :   { PPC::X23, 23U },
    2676             :   { PPC::X24, 24U },
    2677             :   { PPC::X25, 25U },
    2678             :   { PPC::X26, 26U },
    2679             :   { PPC::X27, 27U },
    2680             :   { PPC::X28, 28U },
    2681             :   { PPC::X29, 29U },
    2682             :   { PPC::X30, 30U },
    2683             :   { PPC::X31, 31U },
    2684             :   { PPC::ZERO8, 0U },
    2685             : };
    2686             : extern const unsigned PPCEHFlavour0L2DwarfSize = array_lengthof(PPCEHFlavour0L2Dwarf);
    2687             : 
    2688             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour1L2Dwarf[] = {
    2689             :   { PPC::CTR, 66U },
    2690             :   { PPC::LR, 65U },
    2691             :   { PPC::ZERO, 0U },
    2692             :   { PPC::CR0, 68U },
    2693             :   { PPC::CR1, 69U },
    2694             :   { PPC::CR2, 70U },
    2695             :   { PPC::CR3, 71U },
    2696             :   { PPC::CR4, 72U },
    2697             :   { PPC::CR5, 73U },
    2698             :   { PPC::CR6, 74U },
    2699             :   { PPC::CR7, 75U },
    2700             :   { PPC::CTR8, -2U },
    2701             :   { PPC::F0, 32U },
    2702             :   { PPC::F1, 33U },
    2703             :   { PPC::F2, 34U },
    2704             :   { PPC::F3, 35U },
    2705             :   { PPC::F4, 36U },
    2706             :   { PPC::F5, 37U },
    2707             :   { PPC::F6, 38U },
    2708             :   { PPC::F7, 39U },
    2709             :   { PPC::F8, 40U },
    2710             :   { PPC::F9, 41U },
    2711             :   { PPC::F10, 42U },
    2712             :   { PPC::F11, 43U },
    2713             :   { PPC::F12, 44U },
    2714             :   { PPC::F13, 45U },
    2715             :   { PPC::F14, 46U },
    2716             :   { PPC::F15, 47U },
    2717             :   { PPC::F16, 48U },
    2718             :   { PPC::F17, 49U },
    2719             :   { PPC::F18, 50U },
    2720             :   { PPC::F19, 51U },
    2721             :   { PPC::F20, 52U },
    2722             :   { PPC::F21, 53U },
    2723             :   { PPC::F22, 54U },
    2724             :   { PPC::F23, 55U },
    2725             :   { PPC::F24, 56U },
    2726             :   { PPC::F25, 57U },
    2727             :   { PPC::F26, 58U },
    2728             :   { PPC::F27, 59U },
    2729             :   { PPC::F28, 60U },
    2730             :   { PPC::F29, 61U },
    2731             :   { PPC::F30, 62U },
    2732             :   { PPC::F31, 63U },
    2733             :   { PPC::LR8, -2U },
    2734             :   { PPC::QF0, 32U },
    2735             :   { PPC::QF1, 33U },
    2736             :   { PPC::QF2, 34U },
    2737             :   { PPC::QF3, 35U },
    2738             :   { PPC::QF4, 36U },
    2739             :   { PPC::QF5, 37U },
    2740             :   { PPC::QF6, 38U },
    2741             :   { PPC::QF7, 39U },
    2742             :   { PPC::QF8, 40U },
    2743             :   { PPC::QF9, 41U },
    2744             :   { PPC::QF10, 42U },
    2745             :   { PPC::QF11, 43U },
    2746             :   { PPC::QF12, 44U },
    2747             :   { PPC::QF13, 45U },
    2748             :   { PPC::QF14, 46U },
    2749             :   { PPC::QF15, 47U },
    2750             :   { PPC::QF16, 48U },
    2751             :   { PPC::QF17, 49U },
    2752             :   { PPC::QF18, 50U },
    2753             :   { PPC::QF19, 51U },
    2754             :   { PPC::QF20, 52U },
    2755             :   { PPC::QF21, 53U },
    2756             :   { PPC::QF22, 54U },
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    2758             :   { PPC::QF24, 56U },
    2759             :   { PPC::QF25, 57U },
    2760             :   { PPC::QF26, 58U },
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    2763             :   { PPC::QF29, 61U },
    2764             :   { PPC::QF30, 62U },
    2765             :   { PPC::QF31, 63U },
    2766             :   { PPC::R0, 0U },
    2767             :   { PPC::R1, 1U },
    2768             :   { PPC::R2, 2U },
    2769             :   { PPC::R3, 3U },
    2770             :   { PPC::R4, 4U },
    2771             :   { PPC::R5, 5U },
    2772             :   { PPC::R6, 6U },
    2773             :   { PPC::R7, 7U },
    2774             :   { PPC::R8, 8U },
    2775             :   { PPC::R9, 9U },
    2776             :   { PPC::R10, 10U },
    2777             :   { PPC::R11, 11U },
    2778             :   { PPC::R12, 12U },
    2779             :   { PPC::R13, 13U },
    2780             :   { PPC::R14, 14U },
    2781             :   { PPC::R15, 15U },
    2782             :   { PPC::R16, 16U },
    2783             :   { PPC::R17, 17U },
    2784             :   { PPC::R18, 18U },
    2785             :   { PPC::R19, 19U },
    2786             :   { PPC::R20, 20U },
    2787             :   { PPC::R21, 21U },
    2788             :   { PPC::R22, 22U },
    2789             :   { PPC::R23, 23U },
    2790             :   { PPC::R24, 24U },
    2791             :   { PPC::R25, 25U },
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    2793             :   { PPC::R27, 27U },
    2794             :   { PPC::R28, 28U },
    2795             :   { PPC::R29, 29U },
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    2806             :   { PPC::V8, 85U },
    2807             :   { PPC::V9, 86U },
    2808             :   { PPC::V10, 87U },
    2809             :   { PPC::V11, 88U },
    2810             :   { PPC::V12, 89U },
    2811             :   { PPC::V13, 90U },
    2812             :   { PPC::V14, 91U },
    2813             :   { PPC::V15, 92U },
    2814             :   { PPC::V16, 93U },
    2815             :   { PPC::V17, 94U },
    2816             :   { PPC::V18, 95U },
    2817             :   { PPC::V19, 96U },
    2818             :   { PPC::V20, 97U },
    2819             :   { PPC::V21, 98U },
    2820             :   { PPC::V22, 99U },
    2821             :   { PPC::V23, 100U },
    2822             :   { PPC::V24, 101U },
    2823             :   { PPC::V25, 102U },
    2824             :   { PPC::V26, 103U },
    2825             :   { PPC::V27, 104U },
    2826             :   { PPC::V28, 105U },
    2827             :   { PPC::V29, 106U },
    2828             :   { PPC::V30, 107U },
    2829             :   { PPC::V31, 108U },
    2830             :   { PPC::VF0, 77U },
    2831             :   { PPC::VF1, 78U },
    2832             :   { PPC::VF2, 79U },
    2833             :   { PPC::VF3, 80U },
    2834             :   { PPC::VF4, 81U },
    2835             :   { PPC::VF5, 82U },
    2836             :   { PPC::VF6, 83U },
    2837             :   { PPC::VF7, 84U },
    2838             :   { PPC::VF8, 85U },
    2839             :   { PPC::VF9, 86U },
    2840             :   { PPC::VF10, 87U },
    2841             :   { PPC::VF11, 88U },
    2842             :   { PPC::VF12, 89U },
    2843             :   { PPC::VF13, 90U },
    2844             :   { PPC::VF14, 91U },
    2845             :   { PPC::VF15, 92U },
    2846             :   { PPC::VF16, 93U },
    2847             :   { PPC::VF17, 94U },
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    2850             :   { PPC::VF20, 97U },
    2851             :   { PPC::VF21, 98U },
    2852             :   { PPC::VF22, 99U },
    2853             :   { PPC::VF23, 100U },
    2854             :   { PPC::VF24, 101U },
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    2856             :   { PPC::VF26, 103U },
    2857             :   { PPC::VF27, 104U },
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    2859             :   { PPC::VF29, 106U },
    2860             :   { PPC::VF30, 107U },
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    2867             :   { PPC::VSL5, 37U },
    2868             :   { PPC::VSL6, 38U },
    2869             :   { PPC::VSL7, 39U },
    2870             :   { PPC::VSL8, 40U },
    2871             :   { PPC::VSL9, 41U },
    2872             :   { PPC::VSL10, 42U },
    2873             :   { PPC::VSL11, 43U },
    2874             :   { PPC::VSL12, 44U },
    2875             :   { PPC::VSL13, 45U },
    2876             :   { PPC::VSL14, 46U },
    2877             :   { PPC::VSL15, 47U },
    2878             :   { PPC::VSL16, 48U },
    2879             :   { PPC::VSL17, 49U },
    2880             :   { PPC::VSL18, 50U },
    2881             :   { PPC::VSL19, 51U },
    2882             :   { PPC::VSL20, 52U },
    2883             :   { PPC::VSL21, 53U },
    2884             :   { PPC::VSL22, 54U },
    2885             :   { PPC::VSL23, 55U },
    2886             :   { PPC::VSL24, 56U },
    2887             :   { PPC::VSL25, 57U },
    2888             :   { PPC::VSL26, 58U },
    2889             :   { PPC::VSL27, 59U },
    2890             :   { PPC::VSL28, 60U },
    2891             :   { PPC::VSL29, 61U },
    2892             :   { PPC::VSL30, 62U },
    2893             :   { PPC::VSL31, 63U },
    2894             :   { PPC::X0, -2U },
    2895             :   { PPC::X1, -2U },
    2896             :   { PPC::X2, -2U },
    2897             :   { PPC::X3, -2U },
    2898             :   { PPC::X4, -2U },
    2899             :   { PPC::X5, -2U },
    2900             :   { PPC::X6, -2U },
    2901             :   { PPC::X7, -2U },
    2902             :   { PPC::X8, -2U },
    2903             :   { PPC::X9, -2U },
    2904             :   { PPC::X10, -2U },
    2905             :   { PPC::X11, -2U },
    2906             :   { PPC::X12, -2U },
    2907             :   { PPC::X13, -2U },
    2908             :   { PPC::X14, -2U },
    2909             :   { PPC::X15, -2U },
    2910             :   { PPC::X16, -2U },
    2911             :   { PPC::X17, -2U },
    2912             :   { PPC::X18, -2U },
    2913             :   { PPC::X19, -2U },
    2914             :   { PPC::X20, -2U },
    2915             :   { PPC::X21, -2U },
    2916             :   { PPC::X22, -2U },
    2917             :   { PPC::X23, -2U },
    2918             :   { PPC::X24, -2U },
    2919             :   { PPC::X25, -2U },
    2920             :   { PPC::X26, -2U },
    2921             :   { PPC::X27, -2U },
    2922             :   { PPC::X28, -2U },
    2923             :   { PPC::X29, -2U },
    2924             :   { PPC::X30, -2U },
    2925             :   { PPC::X31, -2U },
    2926             :   { PPC::ZERO8, -2U },
    2927             : };
    2928             : extern const unsigned PPCEHFlavour1L2DwarfSize = array_lengthof(PPCEHFlavour1L2Dwarf);
    2929             : 
    2930             : extern const uint16_t PPCRegEncodingTable[] = {
    2931             :   0,
    2932             :   0,
    2933             :   1,
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    2938             :   256,
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    2941             :   0,
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    2943             :   2,
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    2945             :   4,
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    2947             :   6,
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    2949             :   9,
    2950             :   0,
    2951             :   1,
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    2955             :   5,
    2956             :   6,
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    2969             :   19,
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    2972             :   22,
    2973             :   23,
    2974             :   24,
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    3057             :   9,
    3058             :   10,
    3059             :   11,
    3060             :   12,
    3061             :   13,
    3062             :   14,
    3063             :   15,
    3064             :   16,
    3065             :   17,
    3066             :   18,
    3067             :   19,
    3068             :   20,
    3069             :   21,
    3070             :   22,
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    3100             :   52,
    3101             :   53,
    3102             :   54,
    3103             :   55,
    3104             :   56,
    3105             :   57,
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    3107             :   59,
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    3123             :   11,
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    3133             :   21,
    3134             :   22,
    3135             :   23,
    3136             :   24,
    3137             :   25,
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    3175             :   0,
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    3177             :   1,
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    3180             :   4,
    3181             :   5,
    3182             :   6,
    3183             :   7,
    3184             :   8,
    3185             :   9,
    3186             :   10,
    3187             :   11,
    3188             :   12,
    3189             :   13,
    3190             :   14,
    3191             :   15,
    3192             :   16,
    3193             :   17,
    3194             :   18,
    3195             :   19,
    3196             :   20,
    3197             :   21,
    3198             :   22,
    3199             :   23,
    3200             :   24,
    3201             :   25,
    3202             :   26,
    3203             :   27,
    3204             :   28,
    3205             :   29,
    3206             :   30,
    3207             :   31,
    3208             :   0,
    3209             :   2,
    3210             :   6,
    3211             :   10,
    3212             :   14,
    3213             :   18,
    3214             :   22,
    3215             :   26,
    3216             :   30,
    3217             :   1,
    3218             :   5,
    3219             :   9,
    3220             :   13,
    3221             :   17,
    3222             :   21,
    3223             :   25,
    3224             :   29,
    3225             :   0,
    3226             :   4,
    3227             :   8,
    3228             :   12,
    3229             :   16,
    3230             :   20,
    3231             :   24,
    3232             :   28,
    3233             :   3,
    3234             :   7,
    3235             :   11,
    3236             :   15,
    3237             :   19,
    3238             :   23,
    3239             :   27,
    3240             :   31,
    3241             : };
    3242        1938 : static inline void InitPPCMCRegisterInfo(MCRegisterInfo *RI, unsigned RA, unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {
    3243        1938 :   RI->InitMCRegisterInfo(PPCRegDesc, 310, RA, PC, PPCMCRegisterClasses, 24, PPCRegUnitRoots, 170, PPCRegDiffLists, PPCLaneMaskLists, PPCRegStrings, PPCRegClassStrings, PPCSubRegIdxLists, 7,
    3244             : PPCSubRegIdxRanges, PPCRegEncodingTable);
    3245             : 
    3246        1938 :   switch (DwarfFlavour) {
    3247           0 :   default:
    3248           0 :     llvm_unreachable("Unknown DWARF flavour");
    3249        1497 :   case 0:
    3250             :     RI->mapDwarfRegsToLLVMRegs(PPCDwarfFlavour0Dwarf2L, PPCDwarfFlavour0Dwarf2LSize, false);
    3251             :     break;
    3252         441 :   case 1:
    3253             :     RI->mapDwarfRegsToLLVMRegs(PPCDwarfFlavour1Dwarf2L, PPCDwarfFlavour1Dwarf2LSize, false);
    3254             :     break;
    3255             :   }
    3256        1938 :   switch (EHFlavour) {
    3257           0 :   default:
    3258           0 :     llvm_unreachable("Unknown DWARF flavour");
    3259        1497 :   case 0:
    3260             :     RI->mapDwarfRegsToLLVMRegs(PPCEHFlavour0Dwarf2L, PPCEHFlavour0Dwarf2LSize, true);
    3261             :     break;
    3262         441 :   case 1:
    3263             :     RI->mapDwarfRegsToLLVMRegs(PPCEHFlavour1Dwarf2L, PPCEHFlavour1Dwarf2LSize, true);
    3264             :     break;
    3265             :   }
    3266        1938 :   switch (DwarfFlavour) {
    3267           0 :   default:
    3268           0 :     llvm_unreachable("Unknown DWARF flavour");
    3269        1497 :   case 0:
    3270             :     RI->mapLLVMRegsToDwarfRegs(PPCDwarfFlavour0L2Dwarf, PPCDwarfFlavour0L2DwarfSize, false);
    3271             :     break;
    3272         441 :   case 1:
    3273             :     RI->mapLLVMRegsToDwarfRegs(PPCDwarfFlavour1L2Dwarf, PPCDwarfFlavour1L2DwarfSize, false);
    3274             :     break;
    3275             :   }
    3276        1938 :   switch (EHFlavour) {
    3277           0 :   default:
    3278           0 :     llvm_unreachable("Unknown DWARF flavour");
    3279        1497 :   case 0:
    3280             :     RI->mapLLVMRegsToDwarfRegs(PPCEHFlavour0L2Dwarf, PPCEHFlavour0L2DwarfSize, true);
    3281             :     break;
    3282         441 :   case 1:
    3283             :     RI->mapLLVMRegsToDwarfRegs(PPCEHFlavour1L2Dwarf, PPCEHFlavour1L2DwarfSize, true);
    3284             :     break;
    3285             :   }
    3286        1938 : }
    3287             : 
    3288             : } // end namespace llvm
    3289             : 
    3290             : #endif // GET_REGINFO_MC_DESC
    3291             : 
    3292             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
    3293             : |*                                                                            *|
    3294             : |* Register Information Header Fragment                                       *|
    3295             : |*                                                                            *|
    3296             : |* Automatically generated file, do not edit!                                 *|
    3297             : |*                                                                            *|
    3298             : \*===----------------------------------------------------------------------===*/
    3299             : 
    3300             : 
    3301             : #ifdef GET_REGINFO_HEADER
    3302             : #undef GET_REGINFO_HEADER
    3303             : 
    3304             : #include "llvm/Target/TargetRegisterInfo.h"
    3305             : 
    3306             : namespace llvm {
    3307             : 
    3308             : class PPCFrameLowering;
    3309             : 
    3310        1366 : struct PPCGenRegisterInfo : public TargetRegisterInfo {
    3311             :   explicit PPCGenRegisterInfo(unsigned RA, unsigned D = 0, unsigned E = 0, unsigned PC = 0);
    3312             :   unsigned composeSubRegIndicesImpl(unsigned, unsigned) const override;
    3313             :   LaneBitmask composeSubRegIndexLaneMaskImpl(unsigned, LaneBitmask) const override;
    3314             :   LaneBitmask reverseComposeSubRegIndexLaneMaskImpl(unsigned, LaneBitmask) const override;
    3315             :   const TargetRegisterClass *getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const override;
    3316             :   const RegClassWeight &getRegClassWeight(const TargetRegisterClass *RC) const override;
    3317             :   unsigned getRegUnitWeight(unsigned RegUnit) const override;
    3318             :   unsigned getNumRegPressureSets() const override;
    3319             :   const char *getRegPressureSetName(unsigned Idx) const override;
    3320             :   unsigned getRegPressureSetLimit(const MachineFunction &MF, unsigned Idx) const override;
    3321             :   const int *getRegClassPressureSets(const TargetRegisterClass *RC) const override;
    3322             :   const int *getRegUnitPressureSets(unsigned RegUnit) const override;
    3323             :   ArrayRef<const char *> getRegMaskNames() const override;
    3324             :   ArrayRef<const uint32_t *> getRegMasks() const override;
    3325             :   /// Devirtualized TargetFrameLowering.
    3326             :   static const PPCFrameLowering *getFrameLowering(
    3327             :       const MachineFunction &MF);
    3328             : };
    3329             : 
    3330             : namespace PPC { // Register classes
    3331             :   extern const TargetRegisterClass VSSRCRegClass;
    3332             :   extern const TargetRegisterClass GPRCRegClass;
    3333             :   extern const TargetRegisterClass GPRC_NOR0RegClass;
    3334             :   extern const TargetRegisterClass GPRC_and_GPRC_NOR0RegClass;
    3335             :   extern const TargetRegisterClass CRBITRCRegClass;
    3336             :   extern const TargetRegisterClass F4RCRegClass;
    3337             :   extern const TargetRegisterClass CRRCRegClass;
    3338             :   extern const TargetRegisterClass CARRYRCRegClass;
    3339             :   extern const TargetRegisterClass CRRC0RegClass;
    3340             :   extern const TargetRegisterClass CTRRCRegClass;
    3341             :   extern const TargetRegisterClass VRSAVERCRegClass;
    3342             :   extern const TargetRegisterClass VSFRCRegClass;
    3343             :   extern const TargetRegisterClass G8RCRegClass;
    3344             :   extern const TargetRegisterClass G8RC_NOX0RegClass;
    3345             :   extern const TargetRegisterClass G8RC_and_G8RC_NOX0RegClass;
    3346             :   extern const TargetRegisterClass F8RCRegClass;
    3347             :   extern const TargetRegisterClass VFRCRegClass;
    3348             :   extern const TargetRegisterClass CTRRC8RegClass;
    3349             :   extern const TargetRegisterClass VSRCRegClass;
    3350             :   extern const TargetRegisterClass QSRCRegClass;
    3351             :   extern const TargetRegisterClass VRRCRegClass;
    3352             :   extern const TargetRegisterClass VSLRCRegClass;
    3353             :   extern const TargetRegisterClass QBRCRegClass;
    3354             :   extern const TargetRegisterClass QFRCRegClass;
    3355             : } // end namespace PPC
    3356             : 
    3357             : } // end namespace llvm
    3358             : 
    3359             : #endif // GET_REGINFO_HEADER
    3360             : 
    3361             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
    3362             : |*                                                                            *|
    3363             : |* Target Register and Register Classes Information                           *|
    3364             : |*                                                                            *|
    3365             : |* Automatically generated file, do not edit!                                 *|
    3366             : |*                                                                            *|
    3367             : \*===----------------------------------------------------------------------===*/
    3368             : 
    3369             : 
    3370             : #ifdef GET_REGINFO_TARGET_DESC
    3371             : #undef GET_REGINFO_TARGET_DESC
    3372             : 
    3373             : namespace llvm {
    3374             : 
    3375             : extern const MCRegisterClass PPCMCRegisterClasses[];
    3376             : 
    3377             : static const MVT::SimpleValueType VTLists[] = {
    3378             :   /* 0 */ MVT::i1, MVT::Other,
    3379             :   /* 2 */ MVT::i32, MVT::Other,
    3380             :   /* 4 */ MVT::i64, MVT::Other,
    3381             :   /* 6 */ MVT::f32, MVT::Other,
    3382             :   /* 8 */ MVT::f64, MVT::Other,
    3383             :   /* 10 */ MVT::v4i1, MVT::Other,
    3384             :   /* 12 */ MVT::v4i32, MVT::v4f32, MVT::v2f64, MVT::v2i64, MVT::Other,
    3385             :   /* 17 */ MVT::v4f32, MVT::Other,
    3386             :   /* 19 */ MVT::v16i8, MVT::v8i16, MVT::v4i32, MVT::v2i64, MVT::v1i128, MVT::v4f32, MVT::v2f64, MVT::Other,
    3387             :   /* 27 */ MVT::v4f64, MVT::Other,
    3388             : };
    3389             : 
    3390             : static const char *const SubRegIndexNameTable[] = { "sub_32", "sub_64", "sub_eq", "sub_gt", "sub_lt", "sub_un", "" };
    3391             : 
    3392             : 
    3393             : static const LaneBitmask SubRegIndexLaneMaskTable[] = {
    3394             :   LaneBitmask::getAll(),
    3395             :   LaneBitmask(0x00000001), // sub_32
    3396             :   LaneBitmask(0x00000002), // sub_64
    3397             :   LaneBitmask(0x00000004), // sub_eq
    3398             :   LaneBitmask(0x00000008), // sub_gt
    3399             :   LaneBitmask(0x00000010), // sub_lt
    3400             :   LaneBitmask(0x00000020), // sub_un
    3401       72306 :  };
    3402             : 
    3403             : 
    3404             : 
    3405             : static const TargetRegisterClass *const NullRegClasses[] = { nullptr };
    3406             : 
    3407             : static const uint32_t VSSRCSubClassMask[] = {
    3408             :   0x00018821, 
    3409             :   0x00fc0000, // sub_64
    3410             : };
    3411             : 
    3412             : static const uint32_t GPRCSubClassMask[] = {
    3413             :   0x0000000a, 
    3414             :   0x00005000, // sub_32
    3415             : };
    3416             : 
    3417             : static const uint32_t GPRC_NOR0SubClassMask[] = {
    3418             :   0x0000000c, 
    3419             :   0x00006000, // sub_32
    3420             : };
    3421             : 
    3422             : static const uint32_t GPRC_and_GPRC_NOR0SubClassMask[] = {
    3423             :   0x00000008, 
    3424             :   0x00004000, // sub_32
    3425             : };
    3426             : 
    3427             : static const uint32_t CRBITRCSubClassMask[] = {
    3428             :   0x00000010, 
    3429             :   0x00000140, // sub_eq
    3430             :   0x00000140, // sub_gt
    3431             :   0x00000140, // sub_lt
    3432             :   0x00000140, // sub_un
    3433             : };
    3434             : 
    3435             : static const uint32_t F4RCSubClassMask[] = {
    3436             :   0x00008020, 
    3437             :   0x00e80000, // sub_64
    3438             : };
    3439             : 
    3440             : static const uint32_t CRRCSubClassMask[] = {
    3441             :   0x00000140, 
    3442             : };
    3443             : 
    3444             : static const uint32_t CARRYRCSubClassMask[] = {
    3445             :   0x00000080, 
    3446             : };
    3447             : 
    3448             : static const uint32_t CRRC0SubClassMask[] = {
    3449             :   0x00000100, 
    3450             : };
    3451             : 
    3452             : static const uint32_t CTRRCSubClassMask[] = {
    3453             :   0x00000200, 
    3454             : };
    3455             : 
    3456             : static const uint32_t VRSAVERCSubClassMask[] = {
    3457             :   0x00000400, 
    3458             : };
    3459             : 
    3460             : static const uint32_t VSFRCSubClassMask[] = {
    3461             :   0x00018800, 
    3462             :   0x00fc0000, // sub_64
    3463             : };
    3464             : 
    3465             : static const uint32_t G8RCSubClassMask[] = {
    3466             :   0x00005000, 
    3467             : };
    3468             : 
    3469             : static const uint32_t G8RC_NOX0SubClassMask[] = {
    3470             :   0x00006000, 
    3471             : };
    3472             : 
    3473             : static const uint32_t G8RC_and_G8RC_NOX0SubClassMask[] = {
    3474             :   0x00004000, 
    3475             : };
    3476             : 
    3477             : static const uint32_t F8RCSubClassMask[] = {
    3478             :   0x00008000, 
    3479             :   0x00e80000, // sub_64
    3480             : };
    3481             : 
    3482             : static const uint32_t VFRCSubClassMask[] = {
    3483             :   0x00010000, 
    3484             :   0x00100000, // sub_64
    3485             : };
    3486             : 
    3487             : static const uint32_t CTRRC8SubClassMask[] = {
    3488             :   0x00020000, 
    3489             : };
    3490             : 
    3491             : static const uint32_t VSRCSubClassMask[] = {
    3492             :   0x00340000, 
    3493             : };
    3494             : 
    3495             : static const uint32_t QSRCSubClassMask[] = {
    3496             :   0x00c80000, 
    3497             : };
    3498             : 
    3499             : static const uint32_t VRRCSubClassMask[] = {
    3500             :   0x00100000, 
    3501             : };
    3502             : 
    3503             : static const uint32_t VSLRCSubClassMask[] = {
    3504             :   0x00200000, 
    3505             : };
    3506             : 
    3507             : static const uint32_t QBRCSubClassMask[] = {
    3508             :   0x00c00000, 
    3509             : };
    3510             : 
    3511             : static const uint32_t QFRCSubClassMask[] = {
    3512             :   0x00c00000, 
    3513             : };
    3514             : 
    3515             : static const uint16_t SuperRegIdxSeqs[] = {
    3516             :   /* 0 */ 1, 0,
    3517             :   /* 2 */ 2, 0,
    3518             :   /* 4 */ 3, 4, 5, 6, 0,
    3519             : };
    3520             : 
    3521             : static const TargetRegisterClass *const GPRC_and_GPRC_NOR0Superclasses[] = {
    3522             :   &PPC::GPRCRegClass,
    3523             :   &PPC::GPRC_NOR0RegClass,
    3524             :   nullptr
    3525             : };
    3526             : 
    3527             : static const TargetRegisterClass *const F4RCSuperclasses[] = {
    3528             :   &PPC::VSSRCRegClass,
    3529             :   nullptr
    3530             : };
    3531             : 
    3532             : static const TargetRegisterClass *const CRRC0Superclasses[] = {
    3533             :   &PPC::CRRCRegClass,
    3534             :   nullptr
    3535             : };
    3536             : 
    3537             : static const TargetRegisterClass *const VSFRCSuperclasses[] = {
    3538             :   &PPC::VSSRCRegClass,
    3539             :   nullptr
    3540             : };
    3541             : 
    3542             : static const TargetRegisterClass *const G8RC_and_G8RC_NOX0Superclasses[] = {
    3543             :   &PPC::G8RCRegClass,
    3544             :   &PPC::G8RC_NOX0RegClass,
    3545             :   nullptr
    3546             : };
    3547             : 
    3548             : static const TargetRegisterClass *const F8RCSuperclasses[] = {
    3549             :   &PPC::VSSRCRegClass,
    3550             :   &PPC::F4RCRegClass,
    3551             :   &PPC::VSFRCRegClass,
    3552             :   nullptr
    3553             : };
    3554             : 
    3555             : static const TargetRegisterClass *const VFRCSuperclasses[] = {
    3556             :   &PPC::VSSRCRegClass,
    3557             :   &PPC::VSFRCRegClass,
    3558             :   nullptr
    3559             : };
    3560             : 
    3561             : static const TargetRegisterClass *const VRRCSuperclasses[] = {
    3562             :   &PPC::VSRCRegClass,
    3563             :   nullptr
    3564             : };
    3565             : 
    3566             : static const TargetRegisterClass *const VSLRCSuperclasses[] = {
    3567             :   &PPC::VSRCRegClass,
    3568             :   nullptr
    3569             : };
    3570             : 
    3571             : static const TargetRegisterClass *const QBRCSuperclasses[] = {
    3572             :   &PPC::QSRCRegClass,
    3573             :   &PPC::QFRCRegClass,
    3574             :   nullptr
    3575             : };
    3576             : 
    3577             : static const TargetRegisterClass *const QFRCSuperclasses[] = {
    3578             :   &PPC::QSRCRegClass,
    3579             :   &PPC::QBRCRegClass,
    3580             :   nullptr
    3581             : };
    3582             : 
    3583             : 
    3584        4148 : static inline unsigned GPRCAltOrderSelect(const MachineFunction &MF) {
    3585        4148 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3586        8296 :     return S.isPPC64() && S.isSVR4ABI();
    3587             :   }
    3588             : 
    3589        4148 : static ArrayRef<MCPhysReg> GPRCGetRawAllocationOrder(const MachineFunction &MF) {
    3590             :   static const MCPhysReg AltOrder1[] = { PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R0, PPC::R1, PPC::FP, PPC::BP, PPC::R2 };
    3591        4148 :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::GPRCRegClassID];
    3592             :   const ArrayRef<MCPhysReg> Order[] = {
    3593        4148 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3594             :     makeArrayRef(AltOrder1)
    3595        8296 :   };
    3596        4148 :   const unsigned Select = GPRCAltOrderSelect(MF);
    3597             :   assert(Select < 2);
    3598        4148 :   return Order[Select];
    3599             : }
    3600             : 
    3601          25 : static inline unsigned GPRC_NOR0AltOrderSelect(const MachineFunction &MF) {
    3602          25 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3603          50 :     return S.isPPC64() && S.isSVR4ABI();
    3604             :   }
    3605             : 
    3606          25 : static ArrayRef<MCPhysReg> GPRC_NOR0GetRawAllocationOrder(const MachineFunction &MF) {
    3607             :   static const MCPhysReg AltOrder1[] = { PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R1, PPC::FP, PPC::BP, PPC::ZERO, PPC::R2 };
    3608          25 :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::GPRC_NOR0RegClassID];
    3609             :   const ArrayRef<MCPhysReg> Order[] = {
    3610          25 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3611             :     makeArrayRef(AltOrder1)
    3612          50 :   };
    3613          25 :   const unsigned Select = GPRC_NOR0AltOrderSelect(MF);
    3614             :   assert(Select < 2);
    3615          25 :   return Order[Select];
    3616             : }
    3617             : 
    3618         362 : static inline unsigned GPRC_and_GPRC_NOR0AltOrderSelect(const MachineFunction &MF) {
    3619         362 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3620         724 :     return S.isPPC64() && S.isSVR4ABI();
    3621             :   }
    3622             : 
    3623         362 : static ArrayRef<MCPhysReg> GPRC_and_GPRC_NOR0GetRawAllocationOrder(const MachineFunction &MF) {
    3624             :   static const MCPhysReg AltOrder1[] = { PPC::R3, PPC::R4, PPC::R5, PPC::R6, PPC::R7, PPC::R8, PPC::R9, PPC::R10, PPC::R11, PPC::R12, PPC::R30, PPC::R29, PPC::R28, PPC::R27, PPC::R26, PPC::R25, PPC::R24, PPC::R23, PPC::R22, PPC::R21, PPC::R20, PPC::R19, PPC::R18, PPC::R17, PPC::R16, PPC::R15, PPC::R14, PPC::R13, PPC::R31, PPC::R1, PPC::FP, PPC::BP, PPC::R2 };
    3625         362 :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::GPRC_and_GPRC_NOR0RegClassID];
    3626             :   const ArrayRef<MCPhysReg> Order[] = {
    3627         362 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3628             :     makeArrayRef(AltOrder1)
    3629         724 :   };
    3630         362 :   const unsigned Select = GPRC_and_GPRC_NOR0AltOrderSelect(MF);
    3631             :   assert(Select < 2);
    3632         362 :   return Order[Select];
    3633             : }
    3634             : 
    3635        9616 : static inline unsigned G8RCAltOrderSelect(const MachineFunction &MF) {
    3636        9616 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3637       19232 :     return S.isPPC64() && S.isSVR4ABI();
    3638             :   }
    3639             : 
    3640        9616 : static ArrayRef<MCPhysReg> G8RCGetRawAllocationOrder(const MachineFunction &MF) {
    3641             :   static const MCPhysReg AltOrder1[] = { PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X0, PPC::X1, PPC::FP8, PPC::BP8, PPC::X2 };
    3642        9616 :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::G8RCRegClassID];
    3643             :   const ArrayRef<MCPhysReg> Order[] = {
    3644        9616 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3645             :     makeArrayRef(AltOrder1)
    3646       19232 :   };
    3647        9616 :   const unsigned Select = G8RCAltOrderSelect(MF);
    3648             :   assert(Select < 2);
    3649        9616 :   return Order[Select];
    3650             : }
    3651             : 
    3652         150 : static inline unsigned G8RC_NOX0AltOrderSelect(const MachineFunction &MF) {
    3653         150 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3654         300 :     return S.isPPC64() && S.isSVR4ABI();
    3655             :   }
    3656             : 
    3657         150 : static ArrayRef<MCPhysReg> G8RC_NOX0GetRawAllocationOrder(const MachineFunction &MF) {
    3658             :   static const MCPhysReg AltOrder1[] = { PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X1, PPC::FP8, PPC::BP8, PPC::ZERO8, PPC::X2 };
    3659         150 :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::G8RC_NOX0RegClassID];
    3660             :   const ArrayRef<MCPhysReg> Order[] = {
    3661         150 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3662             :     makeArrayRef(AltOrder1)
    3663         300 :   };
    3664         150 :   const unsigned Select = G8RC_NOX0AltOrderSelect(MF);
    3665             :   assert(Select < 2);
    3666         150 :   return Order[Select];
    3667             : }
    3668             : 
    3669        1178 : static inline unsigned G8RC_and_G8RC_NOX0AltOrderSelect(const MachineFunction &MF) {
    3670        1178 :     const PPCSubtarget &S = MF.getSubtarget<PPCSubtarget>();
    3671        2356 :     return S.isPPC64() && S.isSVR4ABI();
    3672             :   }
    3673             : 
    3674        1178 : static ArrayRef<MCPhysReg> G8RC_and_G8RC_NOX0GetRawAllocationOrder(const MachineFunction &MF) {
    3675             :   static const MCPhysReg AltOrder1[] = { PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X11, PPC::X12, PPC::X30, PPC::X29, PPC::X28, PPC::X27, PPC::X26, PPC::X25, PPC::X24, PPC::X23, PPC::X22, PPC::X21, PPC::X20, PPC::X19, PPC::X18, PPC::X17, PPC::X16, PPC::X15, PPC::X14, PPC::X31, PPC::X13, PPC::X1, PPC::FP8, PPC::BP8, PPC::X2 };
    3676        1178 :   const MCRegisterClass &MCR = PPCMCRegisterClasses[PPC::G8RC_and_G8RC_NOX0RegClassID];
    3677             :   const ArrayRef<MCPhysReg> Order[] = {
    3678        1178 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    3679             :     makeArrayRef(AltOrder1)
    3680        2356 :   };
    3681        1178 :   const unsigned Select = G8RC_and_G8RC_NOX0AltOrderSelect(MF);
    3682             :   assert(Select < 2);
    3683        1178 :   return Order[Select];
    3684             : }
    3685             : 
    3686             : namespace PPC {   // Register class instances
    3687             :   extern const TargetRegisterClass VSSRCRegClass = {
    3688             :     &PPCMCRegisterClasses[VSSRCRegClassID],
    3689             :     4, /* SpillSize */
    3690             :     4, /* SpillAlignment */
    3691             :     VTLists + 6,
    3692             :     VSSRCSubClassMask,
    3693             :     SuperRegIdxSeqs + 2,
    3694             :     LaneBitmask(0x00000001),
    3695             :     0,
    3696             :     false, /* HasDisjunctSubRegs */
    3697             :     false, /* CoveredBySubRegs */
    3698             :     NullRegClasses,
    3699             :     nullptr
    3700             :   };
    3701             : 
    3702             :   extern const TargetRegisterClass GPRCRegClass = {
    3703             :     &PPCMCRegisterClasses[GPRCRegClassID],
    3704             :     4, /* SpillSize */
    3705             :     4, /* SpillAlignment */
    3706             :     VTLists + 2,
    3707             :     GPRCSubClassMask,
    3708             :     SuperRegIdxSeqs + 0,
    3709             :     LaneBitmask(0x00000001),
    3710             :     0,
    3711             :     false, /* HasDisjunctSubRegs */
    3712             :     false, /* CoveredBySubRegs */
    3713             :     NullRegClasses,
    3714             :     GPRCGetRawAllocationOrder
    3715             :   };
    3716             : 
    3717             :   extern const TargetRegisterClass GPRC_NOR0RegClass = {
    3718             :     &PPCMCRegisterClasses[GPRC_NOR0RegClassID],
    3719             :     4, /* SpillSize */
    3720             :     4, /* SpillAlignment */
    3721             :     VTLists + 2,
    3722             :     GPRC_NOR0SubClassMask,
    3723             :     SuperRegIdxSeqs + 0,
    3724             :     LaneBitmask(0x00000001),
    3725             :     0,
    3726             :     false, /* HasDisjunctSubRegs */
    3727             :     false, /* CoveredBySubRegs */
    3728             :     NullRegClasses,
    3729             :     GPRC_NOR0GetRawAllocationOrder
    3730             :   };
    3731             : 
    3732             :   extern const TargetRegisterClass GPRC_and_GPRC_NOR0RegClass = {
    3733             :     &PPCMCRegisterClasses[GPRC_and_GPRC_NOR0RegClassID],
    3734             :     4, /* SpillSize */
    3735             :     4, /* SpillAlignment */
    3736             :     VTLists + 2,
    3737             :     GPRC_and_GPRC_NOR0SubClassMask,
    3738             :     SuperRegIdxSeqs + 0,
    3739             :     LaneBitmask(0x00000001),
    3740             :     0,
    3741             :     false, /* HasDisjunctSubRegs */
    3742             :     false, /* CoveredBySubRegs */
    3743             :     GPRC_and_GPRC_NOR0Superclasses,
    3744             :     GPRC_and_GPRC_NOR0GetRawAllocationOrder
    3745             :   };
    3746             : 
    3747             :   extern const TargetRegisterClass CRBITRCRegClass = {
    3748             :     &PPCMCRegisterClasses[CRBITRCRegClassID],
    3749             :     4, /* SpillSize */
    3750             :     4, /* SpillAlignment */
    3751             :     VTLists + 0,
    3752             :     CRBITRCSubClassMask,
    3753             :     SuperRegIdxSeqs + 4,
    3754             :     LaneBitmask(0x00000001),
    3755             :     0,
    3756             :     false, /* HasDisjunctSubRegs */
    3757             :     false, /* CoveredBySubRegs */
    3758             :     NullRegClasses,
    3759             :     nullptr
    3760             :   };
    3761             : 
    3762             :   extern const TargetRegisterClass F4RCRegClass = {
    3763             :     &PPCMCRegisterClasses[F4RCRegClassID],
    3764             :     4, /* SpillSize */
    3765             :     4, /* SpillAlignment */
    3766             :     VTLists + 6,
    3767             :     F4RCSubClassMask,
    3768             :     SuperRegIdxSeqs + 2,
    3769             :     LaneBitmask(0x00000001),
    3770             :     0,
    3771             :     false, /* HasDisjunctSubRegs */
    3772             :     false, /* CoveredBySubRegs */
    3773             :     F4RCSuperclasses,
    3774             :     nullptr
    3775             :   };
    3776             : 
    3777             :   extern const TargetRegisterClass CRRCRegClass = {
    3778             :     &PPCMCRegisterClasses[CRRCRegClassID],
    3779             :     4, /* SpillSize */
    3780             :     4, /* SpillAlignment */
    3781             :     VTLists + 2,
    3782             :     CRRCSubClassMask,
    3783             :     SuperRegIdxSeqs + 1,
    3784             :     LaneBitmask(0x0000003C),
    3785             :     0,
    3786             :     true, /* HasDisjunctSubRegs */
    3787             :     false, /* CoveredBySubRegs */
    3788             :     NullRegClasses,
    3789             :     nullptr
    3790             :   };
    3791             : 
    3792             :   extern const TargetRegisterClass CARRYRCRegClass = {
    3793             :     &PPCMCRegisterClasses[CARRYRCRegClassID],
    3794             :     4, /* SpillSize */
    3795             :     4, /* SpillAlignment */
    3796             :     VTLists + 2,
    3797             :     CARRYRCSubClassMask,
    3798             :     SuperRegIdxSeqs + 1,
    3799             :     LaneBitmask(0x00000001),
    3800             :     0,
    3801             :     false, /* HasDisjunctSubRegs */
    3802             :     false, /* CoveredBySubRegs */
    3803             :     NullRegClasses,
    3804             :     nullptr
    3805             :   };
    3806             : 
    3807             :   extern const TargetRegisterClass CRRC0RegClass = {
    3808             :     &PPCMCRegisterClasses[CRRC0RegClassID],
    3809             :     4, /* SpillSize */
    3810             :     4, /* SpillAlignment */
    3811             :     VTLists + 2,
    3812             :     CRRC0SubClassMask,
    3813             :     SuperRegIdxSeqs + 1,
    3814             :     LaneBitmask(0x0000003C),
    3815             :     0,
    3816             :     true, /* HasDisjunctSubRegs */
    3817             :     false, /* CoveredBySubRegs */
    3818             :     CRRC0Superclasses,
    3819             :     nullptr
    3820             :   };
    3821             : 
    3822             :   extern const TargetRegisterClass CTRRCRegClass = {
    3823             :     &PPCMCRegisterClasses[CTRRCRegClassID],
    3824             :     4, /* SpillSize */
    3825             :     4, /* SpillAlignment */
    3826             :     VTLists + 2,
    3827             :     CTRRCSubClassMask,
    3828             :     SuperRegIdxSeqs + 1,
    3829             :     LaneBitmask(0x00000001),
    3830             :     0,
    3831             :     false, /* HasDisjunctSubRegs */
    3832             :     false, /* CoveredBySubRegs */
    3833             :     NullRegClasses,
    3834             :     nullptr
    3835             :   };
    3836             : 
    3837             :   extern const TargetRegisterClass VRSAVERCRegClass = {
    3838             :     &PPCMCRegisterClasses[VRSAVERCRegClassID],
    3839             :     4, /* SpillSize */
    3840             :     4, /* SpillAlignment */
    3841             :     VTLists + 2,
    3842             :     VRSAVERCSubClassMask,
    3843             :     SuperRegIdxSeqs + 1,
    3844             :     LaneBitmask(0x00000001),
    3845             :     0,
    3846             :     false, /* HasDisjunctSubRegs */
    3847             :     false, /* CoveredBySubRegs */
    3848             :     NullRegClasses,
    3849             :     nullptr
    3850             :   };
    3851             : 
    3852             :   extern const TargetRegisterClass VSFRCRegClass = {
    3853             :     &PPCMCRegisterClasses[VSFRCRegClassID],
    3854             :     8, /* SpillSize */
    3855             :     8, /* SpillAlignment */
    3856             :     VTLists + 8,
    3857             :     VSFRCSubClassMask,
    3858             :     SuperRegIdxSeqs + 2,
    3859             :     LaneBitmask(0x00000001),
    3860             :     0,
    3861             :     false, /* HasDisjunctSubRegs */
    3862             :     false, /* CoveredBySubRegs */
    3863             :     VSFRCSuperclasses,
    3864             :     nullptr
    3865             :   };
    3866             : 
    3867             :   extern const TargetRegisterClass G8RCRegClass = {
    3868             :     &PPCMCRegisterClasses[G8RCRegClassID],
    3869             :     8, /* SpillSize */
    3870             :     8, /* SpillAlignment */
    3871             :     VTLists + 4,
    3872             :     G8RCSubClassMask,
    3873             :     SuperRegIdxSeqs + 1,
    3874             :     LaneBitmask(0x00000001),
    3875             :     0,
    3876             :     false, /* HasDisjunctSubRegs */
    3877             :     false, /* CoveredBySubRegs */
    3878             :     NullRegClasses,
    3879             :     G8RCGetRawAllocationOrder
    3880             :   };
    3881             : 
    3882             :   extern const TargetRegisterClass G8RC_NOX0RegClass = {
    3883             :     &PPCMCRegisterClasses[G8RC_NOX0RegClassID],
    3884             :     8, /* SpillSize */
    3885             :     8, /* SpillAlignment */
    3886             :     VTLists + 4,
    3887             :     G8RC_NOX0SubClassMask,
    3888             :     SuperRegIdxSeqs + 1,
    3889             :     LaneBitmask(0x00000001),
    3890             :     0,
    3891             :     false, /* HasDisjunctSubRegs */
    3892             :     false, /* CoveredBySubRegs */
    3893             :     NullRegClasses,
    3894             :     G8RC_NOX0GetRawAllocationOrder
    3895             :   };
    3896             : 
    3897             :   extern const TargetRegisterClass G8RC_and_G8RC_NOX0RegClass = {
    3898             :     &PPCMCRegisterClasses[G8RC_and_G8RC_NOX0RegClassID],
    3899             :     8, /* SpillSize */
    3900             :     8, /* SpillAlignment */
    3901             :     VTLists + 4,
    3902             :     G8RC_and_G8RC_NOX0SubClassMask,
    3903             :     SuperRegIdxSeqs + 1,
    3904             :     LaneBitmask(0x00000001),
    3905             :     0,
    3906             :     false, /* HasDisjunctSubRegs */
    3907             :     false, /* CoveredBySubRegs */
    3908             :     G8RC_and_G8RC_NOX0Superclasses,
    3909             :     G8RC_and_G8RC_NOX0GetRawAllocationOrder
    3910             :   };
    3911             : 
    3912             :   extern const TargetRegisterClass F8RCRegClass = {
    3913             :     &PPCMCRegisterClasses[F8RCRegClassID],
    3914             :     8, /* SpillSize */
    3915             :     8, /* SpillAlignment */
    3916             :     VTLists + 8,
    3917             :     F8RCSubClassMask,
    3918             :     SuperRegIdxSeqs + 2,
    3919             :     LaneBitmask(0x00000001),
    3920             :     0,
    3921             :     false, /* HasDisjunctSubRegs */
    3922             :     false, /* CoveredBySubRegs */
    3923             :     F8RCSuperclasses,
    3924             :     nullptr
    3925             :   };
    3926             : 
    3927             :   extern const TargetRegisterClass VFRCRegClass = {
    3928             :     &PPCMCRegisterClasses[VFRCRegClassID],
    3929             :     8, /* SpillSize */
    3930             :     8, /* SpillAlignment */
    3931             :     VTLists + 8,
    3932             :     VFRCSubClassMask,
    3933             :     SuperRegIdxSeqs + 2,
    3934             :     LaneBitmask(0x00000001),
    3935             :     0,
    3936             :     false, /* HasDisjunctSubRegs */
    3937             :     false, /* CoveredBySubRegs */
    3938             :     VFRCSuperclasses,
    3939             :     nullptr
    3940             :   };
    3941             : 
    3942             :   extern const TargetRegisterClass CTRRC8RegClass = {
    3943             :     &PPCMCRegisterClasses[CTRRC8RegClassID],
    3944             :     8, /* SpillSize */
    3945             :     8, /* SpillAlignment */
    3946             :     VTLists + 4,
    3947             :     CTRRC8SubClassMask,
    3948             :     SuperRegIdxSeqs + 1,
    3949             :     LaneBitmask(0x00000001),
    3950             :     0,
    3951             :     false, /* HasDisjunctSubRegs */
    3952             :     false, /* CoveredBySubRegs */
    3953             :     NullRegClasses,
    3954             :     nullptr
    3955             :   };
    3956             : 
    3957             :   extern const TargetRegisterClass VSRCRegClass = {
    3958             :     &PPCMCRegisterClasses[VSRCRegClassID],
    3959             :     16, /* SpillSize */
    3960             :     16, /* SpillAlignment */
    3961             :     VTLists + 12,
    3962             :     VSRCSubClassMask,
    3963             :     SuperRegIdxSeqs + 1,
    3964             :     LaneBitmask(0x00000002),
    3965             :     0,
    3966             :     false, /* HasDisjunctSubRegs */
    3967             :     false, /* CoveredBySubRegs */
    3968             :     NullRegClasses,
    3969             :     nullptr
    3970             :   };
    3971             : 
    3972             :   extern const TargetRegisterClass QSRCRegClass = {
    3973             :     &PPCMCRegisterClasses[QSRCRegClassID],
    3974             :     16, /* SpillSize */
    3975             :     16, /* SpillAlignment */
    3976             :     VTLists + 17,
    3977             :     QSRCSubClassMask,
    3978             :     SuperRegIdxSeqs + 1,
    3979             :     LaneBitmask(0x00000002),
    3980             :     0,
    3981             :     false, /* HasDisjunctSubRegs */
    3982             :     false, /* CoveredBySubRegs */
    3983             :     NullRegClasses,
    3984             :     nullptr
    3985             :   };
    3986             : 
    3987             :   extern const TargetRegisterClass VRRCRegClass = {
    3988             :     &PPCMCRegisterClasses[VRRCRegClassID],
    3989             :     16, /* SpillSize */
    3990             :     16, /* SpillAlignment */
    3991             :     VTLists + 19,
    3992             :     VRRCSubClassMask,
    3993             :     SuperRegIdxSeqs + 1,
    3994             :     LaneBitmask(0x00000002),
    3995             :     0,
    3996             :     false, /* HasDisjunctSubRegs */
    3997             :     false, /* CoveredBySubRegs */
    3998             :     VRRCSuperclasses,
    3999             :     nullptr
    4000             :   };
    4001             : 
    4002             :   extern const TargetRegisterClass VSLRCRegClass = {
    4003             :     &PPCMCRegisterClasses[VSLRCRegClassID],
    4004             :     16, /* SpillSize */
    4005             :     16, /* SpillAlignment */
    4006             :     VTLists + 12,
    4007             :     VSLRCSubClassMask,
    4008             :     SuperRegIdxSeqs + 1,
    4009             :     LaneBitmask(0x00000002),
    4010             :     0,
    4011             :     false, /* HasDisjunctSubRegs */
    4012             :     false, /* CoveredBySubRegs */
    4013             :     VSLRCSuperclasses,
    4014             :     nullptr
    4015             :   };
    4016             : 
    4017             :   extern const TargetRegisterClass QBRCRegClass = {
    4018             :     &PPCMCRegisterClasses[QBRCRegClassID],
    4019             :     32, /* SpillSize */
    4020             :     32, /* SpillAlignment */
    4021             :     VTLists + 10,
    4022             :     QBRCSubClassMask,
    4023             :     SuperRegIdxSeqs + 1,
    4024             :     LaneBitmask(0x00000002),
    4025             :     0,
    4026             :     false, /* HasDisjunctSubRegs */
    4027             :     false, /* CoveredBySubRegs */
    4028             :     QBRCSuperclasses,
    4029             :     nullptr
    4030             :   };
    4031             : 
    4032             :   extern const TargetRegisterClass QFRCRegClass = {
    4033             :     &PPCMCRegisterClasses[QFRCRegClassID],
    4034             :     32, /* SpillSize */
    4035             :     32, /* SpillAlignment */
    4036             :     VTLists + 27,
    4037             :     QFRCSubClassMask,
    4038             :     SuperRegIdxSeqs + 1,
    4039             :     LaneBitmask(0x00000002),
    4040             :     0,
    4041             :     false, /* HasDisjunctSubRegs */
    4042             :     false, /* CoveredBySubRegs */
    4043             :     QFRCSuperclasses,
    4044             :     nullptr
    4045             :   };
    4046             : 
    4047             : } // end namespace PPC
    4048             : 
    4049             : namespace {
    4050             :   const TargetRegisterClass* const RegisterClasses[] = {
    4051             :     &PPC::VSSRCRegClass,
    4052             :     &PPC::GPRCRegClass,
    4053             :     &PPC::GPRC_NOR0RegClass,
    4054             :     &PPC::GPRC_and_GPRC_NOR0RegClass,
    4055             :     &PPC::CRBITRCRegClass,
    4056             :     &PPC::F4RCRegClass,
    4057             :     &PPC::CRRCRegClass,
    4058             :     &PPC::CARRYRCRegClass,
    4059             :     &PPC::CRRC0RegClass,
    4060             :     &PPC::CTRRCRegClass,
    4061             :     &PPC::VRSAVERCRegClass,
    4062             :     &PPC::VSFRCRegClass,
    4063             :     &PPC::G8RCRegClass,
    4064             :     &PPC::G8RC_NOX0RegClass,
    4065             :     &PPC::G8RC_and_G8RC_NOX0RegClass,
    4066             :     &PPC::F8RCRegClass,
    4067             :     &PPC::VFRCRegClass,
    4068             :     &PPC::CTRRC8RegClass,
    4069             :     &PPC::VSRCRegClass,
    4070             :     &PPC::QSRCRegClass,
    4071             :     &PPC::VRRCRegClass,
    4072             :     &PPC::VSLRCRegClass,
    4073             :     &PPC::QBRCRegClass,
    4074             :     &PPC::QFRCRegClass,
    4075             :   };
    4076             : } // end anonymous namespace
    4077             : 
    4078             : static const TargetRegisterInfoDesc PPCRegInfoDesc[] = { // Extra Descriptors
    4079             :   { 0, false },
    4080             :   { 0, true },
    4081             :   { 0, true },
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    4083             :   { 0, true },
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    4087             :   { 0, true },
    4088             :   { 0, true },
    4089             :   { 0, true },
    4090             :   { 0, true },
    4091             :   { 0, true },
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    4099             :   { 0, true },
    4100             :   { 0, true },
    4101             :   { 0, true },
    4102             :   { 0, true },
    4103             :   { 0, true },
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    4123             :   { 0, true },
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    4125             :   { 0, true },
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    4385             :   { 0, true },
    4386             :   { 0, true },
    4387             :   { 0, true },
    4388             :   { 0, true },
    4389             : };
    4390           0 : unsigned PPCGenRegisterInfo::composeSubRegIndicesImpl(unsigned IdxA, unsigned IdxB) const {
    4391             :   static const uint8_t Rows[1][6] = {
    4392             :     { 0, 0, 0, 0, 0, 0, },
    4393             :   };
    4394             : 
    4395           0 :   --IdxA; assert(IdxA < 6);
    4396           0 :   --IdxB; assert(IdxB < 6);
    4397           0 :   return Rows[0][IdxB];
    4398             : }
    4399             : 
    4400             :   struct MaskRolOp {
    4401             :     LaneBitmask Mask;
    4402             :     uint8_t  RotateLeft;
    4403             :   };
    4404       72306 :   static const MaskRolOp LaneMaskComposeSequences[] = {
    4405             :     { LaneBitmask(0xFFFFFFFF),  0 }, { LaneBitmask::getNone(), 0 },   // Sequence 0
    4406             :     { LaneBitmask(0xFFFFFFFF),  1 }, { LaneBitmask::getNone(), 0 },   // Sequence 2
    4407             :     { LaneBitmask(0xFFFFFFFF),  2 }, { LaneBitmask::getNone(), 0 },   // Sequence 4
    4408             :     { LaneBitmask(0xFFFFFFFF),  3 }, { LaneBitmask::getNone(), 0 },   // Sequence 6
    4409             :     { LaneBitmask(0xFFFFFFFF),  4 }, { LaneBitmask::getNone(), 0 },   // Sequence 8
    4410             :     { LaneBitmask(0xFFFFFFFF),  5 }, { LaneBitmask::getNone(), 0 }  // Sequence 10
    4411      433836 :   };
    4412             :   static const MaskRolOp *const CompositeSequences[] = {
    4413             :     &LaneMaskComposeSequences[0], // to sub_32
    4414             :     &LaneMaskComposeSequences[2], // to sub_64
    4415             :     &LaneMaskComposeSequences[4], // to sub_eq
    4416             :     &LaneMaskComposeSequences[6], // to sub_gt
    4417             :     &LaneMaskComposeSequences[8], // to sub_lt
    4418             :     &LaneMaskComposeSequences[10] // to sub_un
    4419             :   };
    4420             : 
    4421           0 : LaneBitmask PPCGenRegisterInfo::composeSubRegIndexLaneMaskImpl(unsigned IdxA, LaneBitmask LaneMask) const {
    4422           0 :   --IdxA; assert(IdxA < 6 && "Subregister index out of bounds");
    4423           0 :   LaneBitmask Result;
    4424           0 :   for (const MaskRolOp *Ops = CompositeSequences[IdxA]; Ops->Mask.any(); ++Ops) {
    4425           0 :     LaneBitmask::Type M = LaneMask.getAsInteger() & Ops->Mask.getAsInteger();
    4426           0 :     if (unsigned S = Ops->RotateLeft)
    4427           0 :       Result |= LaneBitmask((M << S) | (M >> (LaneBitmask::BitWidth - S)));
    4428             :     else
    4429           0 :       Result |= LaneBitmask(M);
    4430             :   }
    4431           0 :   return Result;
    4432             : }
    4433             : 
    4434           0 : LaneBitmask PPCGenRegisterInfo::reverseComposeSubRegIndexLaneMaskImpl(unsigned IdxA,  LaneBitmask LaneMask) const {
    4435           0 :   LaneMask &= getSubRegIndexLaneMask(IdxA);
    4436           0 :   --IdxA; assert(IdxA < 6 && "Subregister index out of bounds");
    4437           0 :   LaneBitmask Result;
    4438           0 :   for (const MaskRolOp *Ops = CompositeSequences[IdxA]; Ops->Mask.any(); ++Ops) {
    4439           0 :     LaneBitmask::Type M = LaneMask.getAsInteger();
    4440           0 :     if (unsigned S = Ops->RotateLeft)
    4441           0 :       Result |= LaneBitmask((M >> S) | (M << (LaneBitmask::BitWidth - S)));
    4442             :     else
    4443           0 :       Result |= LaneBitmask(M);
    4444             :   }
    4445           0 :   return Result;
    4446             : }
    4447             : 
    4448       49346 : const TargetRegisterClass *PPCGenRegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx) const {
    4449             :   static const uint8_t Table[24][6] = {
    4450             :     {   // VSSRC
    4451             :       0,        // sub_32
    4452             :       0,        // sub_64
    4453             :       0,        // sub_eq
    4454             :       0,        // sub_gt
    4455             :       0,        // sub_lt
    4456             :       0,        // sub_un
    4457             :     },
    4458             :     {   // GPRC
    4459             :       0,        // sub_32
    4460             :       0,        // sub_64
    4461             :       0,        // sub_eq
    4462             :       0,        // sub_gt
    4463             :       0,        // sub_lt
    4464             :       0,        // sub_un
    4465             :     },
    4466             :     {   // GPRC_NOR0
    4467             :       0,        // sub_32
    4468             :       0,        // sub_64
    4469             :       0,        // sub_eq
    4470             :       0,        // sub_gt
    4471             :       0,        // sub_lt
    4472             :       0,        // sub_un
    4473             :     },
    4474             :     {   // GPRC_and_GPRC_NOR0
    4475             :       0,        // sub_32
    4476             :       0,        // sub_64
    4477             :       0,        // sub_eq
    4478             :       0,        // sub_gt
    4479             :       0,        // sub_lt
    4480             :       0,        // sub_un
    4481             :     },
    4482             :     {   // CRBITRC
    4483             :       0,        // sub_32
    4484             :       0,        // sub_64
    4485             :       0,        // sub_eq
    4486             :       0,        // sub_gt
    4487             :       0,        // sub_lt
    4488             :       0,        // sub_un
    4489             :     },
    4490             :     {   // F4RC
    4491             :       0,        // sub_32
    4492             :       0,        // sub_64
    4493             :       0,        // sub_eq
    4494             :       0,        // sub_gt
    4495             :       0,        // sub_lt
    4496             :       0,        // sub_un
    4497             :     },
    4498             :     {   // CRRC
    4499             :       0,        // sub_32
    4500             :       0,        // sub_64
    4501             :       7,        // sub_eq -> CRRC
    4502             :       7,        // sub_gt -> CRRC
    4503             :       7,        // sub_lt -> CRRC
    4504             :       7,        // sub_un -> CRRC
    4505             :     },
    4506             :     {   // CARRYRC
    4507             :       0,        // sub_32
    4508             :       0,        // sub_64
    4509             :       0,        // sub_eq
    4510             :       0,        // sub_gt
    4511             :       0,        // sub_lt
    4512             :       0,        // sub_un
    4513             :     },
    4514             :     {   // CRRC0
    4515             :       0,        // sub_32
    4516             :       0,        // sub_64
    4517             :       9,        // sub_eq -> CRRC0
    4518             :       9,        // sub_gt -> CRRC0
    4519             :       9,        // sub_lt -> CRRC0
    4520             :       9,        // sub_un -> CRRC0
    4521             :     },
    4522             :     {   // CTRRC
    4523             :       0,        // sub_32
    4524             :       0,        // sub_64
    4525             :       0,        // sub_eq
    4526             :       0,        // sub_gt
    4527             :       0,        // sub_lt
    4528             :       0,        // sub_un
    4529             :     },
    4530             :     {   // VRSAVERC
    4531             :       0,        // sub_32
    4532             :       0,        // sub_64
    4533             :       0,        // sub_eq
    4534             :       0,        // sub_gt
    4535             :       0,        // sub_lt
    4536             :       0,        // sub_un
    4537             :     },
    4538             :     {   // VSFRC
    4539             :       0,        // sub_32
    4540             :       0,        // sub_64
    4541             :       0,        // sub_eq
    4542             :       0,        // sub_gt
    4543             :       0,        // sub_lt
    4544             :       0,        // sub_un
    4545             :     },
    4546             :     {   // G8RC
    4547             :       13,       // sub_32 -> G8RC
    4548             :       0,        // sub_64
    4549             :       0,        // sub_eq
    4550             :       0,        // sub_gt
    4551             :       0,        // sub_lt
    4552             :       0,        // sub_un
    4553             :     },
    4554             :     {   // G8RC_NOX0
    4555             :       14,       // sub_32 -> G8RC_NOX0
    4556             :       0,        // sub_64
    4557             :       0,        // sub_eq
    4558             :       0,        // sub_gt
    4559             :       0,        // sub_lt
    4560             :       0,        // sub_un
    4561             :     },
    4562             :     {   // G8RC_and_G8RC_NOX0
    4563             :       15,       // sub_32 -> G8RC_and_G8RC_NOX0
    4564             :       0,        // sub_64
    4565             :       0,        // sub_eq
    4566             :       0,        // sub_gt
    4567             :       0,        // sub_lt
    4568             :       0,        // sub_un
    4569             :     },
    4570             :     {   // F8RC
    4571             :       0,        // sub_32
    4572             :       0,        // sub_64
    4573             :       0,        // sub_eq
    4574             :       0,        // sub_gt
    4575             :       0,        // sub_lt
    4576             :       0,        // sub_un
    4577             :     },
    4578             :     {   // VFRC
    4579             :       0,        // sub_32
    4580             :       0,        // sub_64
    4581             :       0,        // sub_eq
    4582             :       0,        // sub_gt
    4583             :       0,        // sub_lt
    4584             :       0,        // sub_un
    4585             :     },
    4586             :     {   // CTRRC8
    4587             :       0,        // sub_32
    4588             :       0,        // sub_64
    4589             :       0,        // sub_eq
    4590             :       0,        // sub_gt
    4591             :       0,        // sub_lt
    4592             :       0,        // sub_un
    4593             :     },
    4594             :     {   // VSRC
    4595             :       0,        // sub_32
    4596             :       19,       // sub_64 -> VSRC
    4597             :       0,        // sub_eq
    4598             :       0,        // sub_gt
    4599             :       0,        // sub_lt
    4600             :       0,        // sub_un
    4601             :     },
    4602             :     {   // QSRC
    4603             :       0,        // sub_32
    4604             :       20,       // sub_64 -> QSRC
    4605             :       0,        // sub_eq
    4606             :       0,        // sub_gt
    4607             :       0,        // sub_lt
    4608             :       0,        // sub_un
    4609             :     },
    4610             :     {   // VRRC
    4611             :       0,        // sub_32
    4612             :       21,       // sub_64 -> VRRC
    4613             :       0,        // sub_eq
    4614             :       0,        // sub_gt
    4615             :       0,        // sub_lt
    4616             :       0,        // sub_un
    4617             :     },
    4618             :     {   // VSLRC
    4619             :       0,        // sub_32
    4620             :       22,       // sub_64 -> VSLRC
    4621             :       0,        // sub_eq
    4622             :       0,        // sub_gt
    4623             :       0,        // sub_lt
    4624             :       0,        // sub_un
    4625             :     },
    4626             :     {   // QBRC
    4627             :       0,        // sub_32
    4628             :       23,       // sub_64 -> QBRC
    4629             :       0,        // sub_eq
    4630             :       0,        // sub_gt
    4631             :       0,        // sub_lt
    4632             :       0,        // sub_un
    4633             :     },
    4634             :     {   // QFRC
    4635             :       0,        // sub_32
    4636             :       24,       // sub_64 -> QFRC
    4637             :       0,        // sub_eq
    4638             :       0,        // sub_gt
    4639             :       0,        // sub_lt
    4640             :       0,        // sub_un
    4641             :     },
    4642             :   };
    4643             :   assert(RC && "Missing regclass");
    4644       49346 :   if (!Idx) return RC;
    4645       49346 :   --Idx;
    4646             :   assert(Idx < 6 && "Bad subreg");
    4647       98692 :   unsigned TV = Table[RC->getID()][Idx];
    4648       98640 :   return TV ? getRegClass(TV - 1) : nullptr;
    4649             : }
    4650             : 
    4651             : /// Get the weight in units of pressure for this register class.
    4652      327914 : const RegClassWeight &PPCGenRegisterInfo::
    4653             : getRegClassWeight(const TargetRegisterClass *RC) const {
    4654             :   static const RegClassWeight RCWeightTable[] = {
    4655             :     {1, 64},    // VSSRC
    4656             :     {1, 34},    // GPRC
    4657             :     {1, 34},    // GPRC_NOR0
    4658             :     {1, 33},    // GPRC_and_GPRC_NOR0
    4659             :     {1, 32},    // CRBITRC
    4660             :     {1, 32},    // F4RC
    4661             :     {4, 32},    // CRRC
    4662             :     {1, 1},     // CARRYRC
    4663             :     {4, 4},     // CRRC0
    4664             :     {0, 0},     // CTRRC
    4665             :     {1, 1},     // VRSAVERC
    4666             :     {1, 64},    // VSFRC
    4667             :     {1, 34},    // G8RC
    4668             :     {1, 34},    // G8RC_NOX0
    4669             :     {1, 33},    // G8RC_and_G8RC_NOX0
    4670             :     {1, 32},    // F8RC
    4671             :     {1, 32},    // VFRC
    4672             :     {0, 0},     // CTRRC8
    4673             :     {1, 64},    // VSRC
    4674             :     {1, 32},    // QSRC
    4675             :     {1, 32},    // VRRC
    4676             :     {1, 32},    // VSLRC
    4677             :     {1, 32},    // QBRC
    4678             :     {1, 32},    // QFRC
    4679             :   };
    4680      655828 :   return RCWeightTable[RC->getID()];
    4681             : }
    4682             : 
    4683             : /// Get the weight in units of pressure for this register unit.
    4684      112220 : unsigned PPCGenRegisterInfo::
    4685             : getRegUnitWeight(unsigned RegUnit) const {
    4686             :   assert(RegUnit < 170 && "invalid register unit");
    4687             :   // All register units have unit weight.
    4688      112220 :   return 1;
    4689             : }
    4690             : 
    4691             : 
    4692             : // Get the number of dimensions of register pressure.
    4693       40574 : unsigned PPCGenRegisterInfo::getNumRegPressureSets() const {
    4694       40574 :   return 8;
    4695             : }
    4696             : 
    4697             : // Get the name of this register unit pressure set.
    4698           0 : const char *PPCGenRegisterInfo::
    4699             : getRegPressureSetName(unsigned Idx) const {
    4700             :   static const char *const PressureNameTable[] = {
    4701             :     "CARRYRC",
    4702             :     "VRSAVERC",
    4703             :     "CRRC0",
    4704             :     "CRBITRC",
    4705             :     "F4RC",
    4706             :     "VFRC",
    4707             :     "GPRC",
    4708             :     "VSSRC",
    4709             :   };
    4710           0 :   return PressureNameTable[Idx];
    4711             : }
    4712             : 
    4713             : // Get the register unit pressure limit for this dimension.
    4714             : // This limit must be adjusted dynamically for reserved registers.
    4715       65237 : unsigned PPCGenRegisterInfo::
    4716             : getRegPressureSetLimit(const MachineFunction &MF, unsigned Idx) const {
    4717             :   static const uint8_t PressureLimitTable[] = {
    4718             :     1,          // 0: CARRYRC
    4719             :     1,          // 1: VRSAVERC
    4720             :     4,          // 2: CRRC0
    4721             :     32,         // 3: CRBITRC
    4722             :     32,         // 4: F4RC
    4723             :     32,         // 5: VFRC
    4724             :     35,         // 6: GPRC
    4725             :     64,         // 7: VSSRC
    4726             :   };
    4727       65237 :   return PressureLimitTable[Idx];
    4728             : }
    4729             : 
    4730             : /// Table of pressure sets per register class or unit.
    4731             : static const int RCSetsTable[] = {
    4732             :   /* 0 */ 0, -1,
    4733             :   /* 2 */ 1, -1,
    4734             :   /* 4 */ 2, 3, -1,
    4735             :   /* 7 */ 6, -1,
    4736             :   /* 9 */ 4, 7, -1,
    4737             :   /* 12 */ 5, 7, -1,
    4738             : };
    4739             : 
    4740             : /// Get the dimensions of register pressure impacted by this register class.
    4741             : /// Returns a -1 terminated array of pressure set IDs
    4742      553011 : const int* PPCGenRegisterInfo::
    4743             : getRegClassPressureSets(const TargetRegisterClass *RC) const {
    4744             :   static const uint8_t RCSetStartTable[] = {
    4745             :     10,7,7,7,5,9,5,0,4,1,2,10,7,7,7,9,12,1,10,9,12,9,9,9,};
    4746     1106022 :   return &RCSetsTable[RCSetStartTable[RC->getID()]];
    4747             : }
    4748             : 
    4749             : /// Get the dimensions of register pressure impacted by this register unit.
    4750             : /// Returns a -1 terminated array of pressure set IDs
    4751      112220 : const int* PPCGenRegisterInfo::
    4752             : getRegUnitPressureSets(unsigned RegUnit) const {
    4753             :   assert(RegUnit < 170 && "invalid register unit");
    4754             :   static const uint8_t RUSetStartTable[] = {
    4755             :     7,0,1,7,1,1,2,7,4,4,4,4,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,5,1,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,9,1,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,};
    4756      112220 :   return &RCSetsTable[RUSetStartTable[RegUnit]];
    4757             : }
    4758             : 
    4759             : extern const MCRegisterDesc PPCRegDesc[];
    4760             : extern const MCPhysReg PPCRegDiffLists[];
    4761             : extern const LaneBitmask PPCLaneMaskLists[];
    4762             : extern const char PPCRegStrings[];
    4763             : extern const char PPCRegClassStrings[];
    4764             : extern const MCPhysReg PPCRegUnitRoots[][2];
    4765             : extern const uint16_t PPCSubRegIdxLists[];
    4766             : extern const MCRegisterInfo::SubRegCoveredBits PPCSubRegIdxRanges[];
    4767             : extern const uint16_t PPCRegEncodingTable[];
    4768             : // PPC Dwarf<->LLVM register mappings.
    4769             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour0Dwarf2L[];
    4770             : extern const unsigned PPCDwarfFlavour0Dwarf2LSize;
    4771             : 
    4772             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour1Dwarf2L[];
    4773             : extern const unsigned PPCDwarfFlavour1Dwarf2LSize;
    4774             : 
    4775             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour0Dwarf2L[];
    4776             : extern const unsigned PPCEHFlavour0Dwarf2LSize;
    4777             : 
    4778             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour1Dwarf2L[];
    4779             : extern const unsigned PPCEHFlavour1Dwarf2LSize;
    4780             : 
    4781             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour0L2Dwarf[];
    4782             : extern const unsigned PPCDwarfFlavour0L2DwarfSize;
    4783             : 
    4784             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCDwarfFlavour1L2Dwarf[];
    4785             : extern const unsigned PPCDwarfFlavour1L2DwarfSize;
    4786             : 
    4787             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour0L2Dwarf[];
    4788             : extern const unsigned PPCEHFlavour0L2DwarfSize;
    4789             : 
    4790             : extern const MCRegisterInfo::DwarfLLVMRegPair PPCEHFlavour1L2Dwarf[];
    4791             : extern const unsigned PPCEHFlavour1L2DwarfSize;
    4792             : 
    4793        1378 : PPCGenRegisterInfo::
    4794        1378 : PPCGenRegisterInfo(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour, unsigned PC)
    4795             :   : TargetRegisterInfo(PPCRegInfoDesc, RegisterClasses, RegisterClasses+24,
    4796        2756 :              SubRegIndexNameTable, SubRegIndexLaneMaskTable, LaneBitmask(0xFFFFFFC0)) {
    4797        2756 :   InitMCRegisterInfo(PPCRegDesc, 310, RA, PC,
    4798             :                      PPCMCRegisterClasses, 24,
    4799             :                      PPCRegUnitRoots,
    4800             :                      170,
    4801             :                      PPCRegDiffLists,
    4802             :                      PPCLaneMaskLists,
    4803             :                      PPCRegStrings,
    4804             :                      PPCRegClassStrings,
    4805             :                      PPCSubRegIdxLists,
    4806             :                      7,
    4807             :                      PPCSubRegIdxRanges,
    4808             :                      PPCRegEncodingTable);
    4809             : 
    4810        1378 :   switch (DwarfFlavour) {
    4811           0 :   default:
    4812           0 :     llvm_unreachable("Unknown DWARF flavour");
    4813        1000 :   case 0:
    4814        1000 :     mapDwarfRegsToLLVMRegs(PPCDwarfFlavour0Dwarf2L, PPCDwarfFlavour0Dwarf2LSize, false);
    4815             :     break;
    4816         378 :   case 1:
    4817         378 :     mapDwarfRegsToLLVMRegs(PPCDwarfFlavour1Dwarf2L, PPCDwarfFlavour1Dwarf2LSize, false);
    4818             :     break;
    4819             :   }
    4820        1378 :   switch (EHFlavour) {
    4821           0 :   default:
    4822           0 :     llvm_unreachable("Unknown DWARF flavour");
    4823        1000 :   case 0:
    4824        1000 :     mapDwarfRegsToLLVMRegs(PPCEHFlavour0Dwarf2L, PPCEHFlavour0Dwarf2LSize, true);
    4825             :     break;
    4826         378 :   case 1:
    4827         378 :     mapDwarfRegsToLLVMRegs(PPCEHFlavour1Dwarf2L, PPCEHFlavour1Dwarf2LSize, true);
    4828             :     break;
    4829             :   }
    4830        1378 :   switch (DwarfFlavour) {
    4831           0 :   default:
    4832           0 :     llvm_unreachable("Unknown DWARF flavour");
    4833        1000 :   case 0:
    4834        1000 :     mapLLVMRegsToDwarfRegs(PPCDwarfFlavour0L2Dwarf, PPCDwarfFlavour0L2DwarfSize, false);
    4835             :     break;
    4836         378 :   case 1:
    4837         378 :     mapLLVMRegsToDwarfRegs(PPCDwarfFlavour1L2Dwarf, PPCDwarfFlavour1L2DwarfSize, false);
    4838             :     break;
    4839             :   }
    4840        1378 :   switch (EHFlavour) {
    4841           0 :   default:
    4842           0 :     llvm_unreachable("Unknown DWARF flavour");
    4843        1000 :   case 0:
    4844        1000 :     mapLLVMRegsToDwarfRegs(PPCEHFlavour0L2Dwarf, PPCEHFlavour0L2DwarfSize, true);
    4845             :     break;
    4846         378 :   case 1:
    4847         378 :     mapLLVMRegsToDwarfRegs(PPCEHFlavour1L2Dwarf, PPCEHFlavour1L2DwarfSize, true);
    4848             :     break;
    4849             :   }
    4850        1378 : }
    4851             : 
    4852             : static const MCPhysReg CSR_64_AllRegs_SaveList[] = { PPC::X0, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, 0 };
    4853             : static const uint32_t CSR_64_AllRegs_RegMask[] = { 0xfffbfc00, 0x0007ffff, 0xff200000, 0x001ffff8, 0x00000000, 0x00000000, 0x00000000, 0xff200000, 0xffdffff8, 0x003fffff, };
    4854             : static const MCPhysReg CSR_64_AllRegs_Altivec_SaveList[] = { PPC::X0, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, PPC::V0, PPC::V1, PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, 0 };
    4855             : static const uint32_t CSR_64_AllRegs_Altivec_RegMask[] = { 0xfffbfc00, 0x0007ffff, 0xff200000, 0xfffffff8, 0xffffffff, 0x001fffff, 0x00000000, 0xff200000, 0xffdffff8, 0x003fffff, };
    4856             : static const MCPhysReg CSR_64_AllRegs_VSX_SaveList[] = { PPC::X0, PPC::X3, PPC::X4, PPC::X5, PPC::X6, PPC::X7, PPC::X8, PPC::X9, PPC::X10, PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F0, PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7, PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR0, PPC::CR1, PPC::CR2, PPC::CR3, PPC::CR4, PPC::CR5, PPC::CR6, PPC::CR7, PPC::V0, PPC::V1, PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8, PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15, PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, PPC::VSL0, PPC::VSL1, PPC::VSL2, PPC::VSL3, PPC::VSL4, PPC::VSL5, PPC::VSL6, PPC::VSL7, PPC::VSL8, PPC::VSL9, PPC::VSL10, PPC::VSL11, PPC::VSL12, PPC::VSL13, PPC::VSL14, PPC::VSL15, PPC::VSL16, PPC::VSL17, PPC::VSL18, PPC::VSL19, PPC::VSL20, PPC::VSL21, PPC::VSL22, PPC::VSL23, PPC::VSL24, PPC::VSL25, PPC::VSL26, PPC::VSL27, PPC::VSL28, PPC::VSL29, PPC::VSL30, PPC::VSL31, 0 };
    4857             : static const uint32_t CSR_64_AllRegs_VSX_RegMask[] = { 0xfffbfc00, 0x0007ffff, 0xff200000, 0xfffffff8, 0xffffffff, 0xffffffff, 0x001fffff, 0xff200000, 0xffdffff8, 0x003fffff, };
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    4865             : static const uint32_t CSR_Darwin64_RegMask[] = { 0x00007000, 0x0007fffe, 0x00000000, 0x001ffffc, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x071ffffc, 0x00070707, };
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    4867             : static const uint32_t CSR_Darwin64_Altivec_RegMask[] = { 0x00007000, 0x0007fffe, 0x00000000, 0x001ffffc, 0x001ffe00, 0x001ffe00, 0x00000000, 0x00000000, 0x071ffffc, 0x00070707, };
    4868             : static const MCPhysReg CSR_NoRegs_SaveList[] = { 0 };
    4869             : static const uint32_t CSR_NoRegs_RegMask[] = { 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    4870             : static const MCPhysReg CSR_SRV464_TLS_PE_SaveList[] = { 0 };
    4871             : static const uint32_t CSR_SRV464_TLS_PE_RegMask[] = { 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    4872             : static const MCPhysReg CSR_SVR432_SaveList[] = { PPC::R14, PPC::R15, PPC::R16, PPC::R17, PPC::R18, PPC::R19, PPC::R20, PPC::R21, PPC::R22, PPC::R23, PPC::R24, PPC::R25, PPC::R26, PPC::R27, PPC::R28, PPC::R29, PPC::R30, PPC::R31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, 0 };
    4873             : static const uint32_t CSR_SVR432_RegMask[] = { 0x00007000, 0x0007fffe, 0x00000000, 0x001ffff8, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x07000000, 0x00070707, };
    4874             : static const MCPhysReg CSR_SVR432_Altivec_SaveList[] = { PPC::R14, PPC::R15, PPC::R16, PPC::R17, PPC::R18, PPC::R19, PPC::R20, PPC::R21, PPC::R22, PPC::R23, PPC::R24, PPC::R25, PPC::R26, PPC::R27, PPC::R28, PPC::R29, PPC::R30, PPC::R31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, 0 };
    4875             : static const uint32_t CSR_SVR432_Altivec_RegMask[] = { 0x00007000, 0x0007fffe, 0x00000000, 0x001ffff8, 0x001ffe00, 0x001ffe00, 0x00000000, 0x00000000, 0x07000000, 0x00070707, };
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    4885             : static const uint32_t CSR_SVR464_R2_Altivec_RegMask[] = { 0x00007000, 0x0007fffe, 0x00800000, 0x001ffff8, 0x001ffe00, 0x001ffe00, 0x00000000, 0x00800000, 0x071ffff8, 0x00070707, };
    4886             : static const MCPhysReg CSR_SVR464_R2_Altivec_ViaCopy_SaveList[] = { PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::V20, PPC::V21, PPC::V22, PPC::V23, PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31, PPC::X2, 0 };
    4887             : static const uint32_t CSR_SVR464_R2_Altivec_ViaCopy_RegMask[] = { 0x00007000, 0x0007fffe, 0x00800000, 0x001ffff8, 0x001ffe00, 0x001ffe00, 0x00000000, 0x00800000, 0x071ffff8, 0x00070707, };
    4888             : static const MCPhysReg CSR_SVR464_R2_ViaCopy_SaveList[] = { PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, PPC::X2, 0 };
    4889             : static const uint32_t CSR_SVR464_R2_ViaCopy_RegMask[] = { 0x00007000, 0x0007fffe, 0x00800000, 0x001ffff8, 0x00000000, 0x00000000, 0x00000000, 0x00800000, 0x071ffff8, 0x00070707, };
    4890             : static const MCPhysReg CSR_SVR464_ViaCopy_SaveList[] = { PPC::X14, PPC::X15, PPC::X16, PPC::X17, PPC::X18, PPC::X19, PPC::X20, PPC::X21, PPC::X22, PPC::X23, PPC::X24, PPC::X25, PPC::X26, PPC::X27, PPC::X28, PPC::X29, PPC::X30, PPC::X31, PPC::F14, PPC::F15, PPC::F16, PPC::F17, PPC::F18, PPC::F19, PPC::F20, PPC::F21, PPC::F22, PPC::F23, PPC::F24, PPC::F25, PPC::F26, PPC::F27, PPC::F28, PPC::F29, PPC::F30, PPC::F31, PPC::CR2, PPC::CR3, PPC::CR4, 0 };
    4891             : static const uint32_t CSR_SVR464_ViaCopy_RegMask[] = { 0x00007000, 0x0007fffe, 0x00000000, 0x001ffff8, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x071ffff8, 0x00070707, };
    4892             : 
    4893             : 
    4894          30 : ArrayRef<const uint32_t *> PPCGenRegisterInfo::getRegMasks() const {
    4895             :   static const uint32_t *const Masks[] = {
    4896             :     CSR_64_AllRegs_RegMask,
    4897             :     CSR_64_AllRegs_Altivec_RegMask,
    4898             :     CSR_64_AllRegs_VSX_RegMask,
    4899             :     CSR_Altivec_RegMask,
    4900             :     CSR_Darwin32_RegMask,
    4901             :     CSR_Darwin32_Altivec_RegMask,
    4902             :     CSR_Darwin64_RegMask,
    4903             :     CSR_Darwin64_Altivec_RegMask,
    4904             :     CSR_NoRegs_RegMask,
    4905             :     CSR_SRV464_TLS_PE_RegMask,
    4906             :     CSR_SVR432_RegMask,
    4907             :     CSR_SVR432_Altivec_RegMask,
    4908             :     CSR_SVR464_RegMask,
    4909             :     CSR_SVR464_Altivec_RegMask,
    4910             :     CSR_SVR464_Altivec_ViaCopy_RegMask,
    4911             :     CSR_SVR464_R2_RegMask,
    4912             :     CSR_SVR464_R2_Altivec_RegMask,
    4913             :     CSR_SVR464_R2_Altivec_ViaCopy_RegMask,
    4914             :     CSR_SVR464_R2_ViaCopy_RegMask,
    4915             :     CSR_SVR464_ViaCopy_RegMask,
    4916             :   };
    4917          30 :   return makeArrayRef(Masks);
    4918             : }
    4919             : 
    4920           1 : ArrayRef<const char *> PPCGenRegisterInfo::getRegMaskNames() const {
    4921             :   static const char *const Names[] = {
    4922             :     "CSR_64_AllRegs",
    4923             :     "CSR_64_AllRegs_Altivec",
    4924             :     "CSR_64_AllRegs_VSX",
    4925             :     "CSR_Altivec",
    4926             :     "CSR_Darwin32",
    4927             :     "CSR_Darwin32_Altivec",
    4928             :     "CSR_Darwin64",
    4929             :     "CSR_Darwin64_Altivec",
    4930             :     "CSR_NoRegs",
    4931             :     "CSR_SRV464_TLS_PE",
    4932             :     "CSR_SVR432",
    4933             :     "CSR_SVR432_Altivec",
    4934             :     "CSR_SVR464",
    4935             :     "CSR_SVR464_Altivec",
    4936             :     "CSR_SVR464_Altivec_ViaCopy",
    4937             :     "CSR_SVR464_R2",
    4938             :     "CSR_SVR464_R2_Altivec",
    4939             :     "CSR_SVR464_R2_Altivec_ViaCopy",
    4940             :     "CSR_SVR464_R2_ViaCopy",
    4941             :     "CSR_SVR464_ViaCopy",
    4942             :   };
    4943           1 :   return makeArrayRef(Names);
    4944             : }
    4945             : 
    4946             : const PPCFrameLowering *
    4947      108456 : PPCGenRegisterInfo::getFrameLowering(const MachineFunction &MF) {
    4948             :   return static_cast<const PPCFrameLowering *>(
    4949      108456 :       MF.getSubtarget().getFrameLowering());
    4950             : }
    4951             : 
    4952             : } // end namespace llvm
    4953             : 
    4954             : #endif // GET_REGINFO_TARGET_DESC
    4955             : 

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