LCOV - code coverage report
Current view: top level - build-llvm/lib/Target/Sparc - SparcGenRegisterInfo.inc (source / functions) Hit Total Coverage
Test: llvm-toolchain.info Lines: 54 87 62.1 %
Date: 2017-09-14 15:23:50 Functions: 10 15 66.7 %
Legend: Lines: hit not hit

          Line data    Source code
       1             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
       2             : |*                                                                            *|
       3             : |* Target Register Enum Values                                                *|
       4             : |*                                                                            *|
       5             : |* Automatically generated file, do not edit!                                 *|
       6             : |*                                                                            *|
       7             : \*===----------------------------------------------------------------------===*/
       8             : 
       9             : 
      10             : #ifdef GET_REGINFO_ENUM
      11             : #undef GET_REGINFO_ENUM
      12             : 
      13             : namespace llvm {
      14             : 
      15             : class MCRegisterClass;
      16             : extern const MCRegisterClass SparcMCRegisterClasses[];
      17             : 
      18             : namespace SP {
      19             : enum {
      20             :   NoRegister,
      21             :   CANRESTORE = 1,
      22             :   CANSAVE = 2,
      23             :   CLEANWIN = 3,
      24             :   CPQ = 4,
      25             :   CPSR = 5,
      26             :   CWP = 6,
      27             :   FQ = 7,
      28             :   FSR = 8,
      29             :   ICC = 9,
      30             :   OTHERWIN = 10,
      31             :   PIL = 11,
      32             :   PSR = 12,
      33             :   PSTATE = 13,
      34             :   TBA = 14,
      35             :   TBR = 15,
      36             :   TICK = 16,
      37             :   TL = 17,
      38             :   TNPC = 18,
      39             :   TPC = 19,
      40             :   TSTATE = 20,
      41             :   TT = 21,
      42             :   WIM = 22,
      43             :   WSTATE = 23,
      44             :   Y = 24,
      45             :   ASR1 = 25,
      46             :   ASR2 = 26,
      47             :   ASR3 = 27,
      48             :   ASR4 = 28,
      49             :   ASR5 = 29,
      50             :   ASR6 = 30,
      51             :   ASR7 = 31,
      52             :   ASR8 = 32,
      53             :   ASR9 = 33,
      54             :   ASR10 = 34,
      55             :   ASR11 = 35,
      56             :   ASR12 = 36,
      57             :   ASR13 = 37,
      58             :   ASR14 = 38,
      59             :   ASR15 = 39,
      60             :   ASR16 = 40,
      61             :   ASR17 = 41,
      62             :   ASR18 = 42,
      63             :   ASR19 = 43,
      64             :   ASR20 = 44,
      65             :   ASR21 = 45,
      66             :   ASR22 = 46,
      67             :   ASR23 = 47,
      68             :   ASR24 = 48,
      69             :   ASR25 = 49,
      70             :   ASR26 = 50,
      71             :   ASR27 = 51,
      72             :   ASR28 = 52,
      73             :   ASR29 = 53,
      74             :   ASR30 = 54,
      75             :   ASR31 = 55,
      76             :   C0 = 56,
      77             :   C1 = 57,
      78             :   C2 = 58,
      79             :   C3 = 59,
      80             :   C4 = 60,
      81             :   C5 = 61,
      82             :   C6 = 62,
      83             :   C7 = 63,
      84             :   C8 = 64,
      85             :   C9 = 65,
      86             :   C10 = 66,
      87             :   C11 = 67,
      88             :   C12 = 68,
      89             :   C13 = 69,
      90             :   C14 = 70,
      91             :   C15 = 71,
      92             :   C16 = 72,
      93             :   C17 = 73,
      94             :   C18 = 74,
      95             :   C19 = 75,
      96             :   C20 = 76,
      97             :   C21 = 77,
      98             :   C22 = 78,
      99             :   C23 = 79,
     100             :   C24 = 80,
     101             :   C25 = 81,
     102             :   C26 = 82,
     103             :   C27 = 83,
     104             :   C28 = 84,
     105             :   C29 = 85,
     106             :   C30 = 86,
     107             :   C31 = 87,
     108             :   D0 = 88,
     109             :   D1 = 89,
     110             :   D2 = 90,
     111             :   D3 = 91,
     112             :   D4 = 92,
     113             :   D5 = 93,
     114             :   D6 = 94,
     115             :   D7 = 95,
     116             :   D8 = 96,
     117             :   D9 = 97,
     118             :   D10 = 98,
     119             :   D11 = 99,
     120             :   D12 = 100,
     121             :   D13 = 101,
     122             :   D14 = 102,
     123             :   D15 = 103,
     124             :   D16 = 104,
     125             :   D17 = 105,
     126             :   D18 = 106,
     127             :   D19 = 107,
     128             :   D20 = 108,
     129             :   D21 = 109,
     130             :   D22 = 110,
     131             :   D23 = 111,
     132             :   D24 = 112,
     133             :   D25 = 113,
     134             :   D26 = 114,
     135             :   D27 = 115,
     136             :   D28 = 116,
     137             :   D29 = 117,
     138             :   D30 = 118,
     139             :   D31 = 119,
     140             :   F0 = 120,
     141             :   F1 = 121,
     142             :   F2 = 122,
     143             :   F3 = 123,
     144             :   F4 = 124,
     145             :   F5 = 125,
     146             :   F6 = 126,
     147             :   F7 = 127,
     148             :   F8 = 128,
     149             :   F9 = 129,
     150             :   F10 = 130,
     151             :   F11 = 131,
     152             :   F12 = 132,
     153             :   F13 = 133,
     154             :   F14 = 134,
     155             :   F15 = 135,
     156             :   F16 = 136,
     157             :   F17 = 137,
     158             :   F18 = 138,
     159             :   F19 = 139,
     160             :   F20 = 140,
     161             :   F21 = 141,
     162             :   F22 = 142,
     163             :   F23 = 143,
     164             :   F24 = 144,
     165             :   F25 = 145,
     166             :   F26 = 146,
     167             :   F27 = 147,
     168             :   F28 = 148,
     169             :   F29 = 149,
     170             :   F30 = 150,
     171             :   F31 = 151,
     172             :   FCC0 = 152,
     173             :   FCC1 = 153,
     174             :   FCC2 = 154,
     175             :   FCC3 = 155,
     176             :   G0 = 156,
     177             :   G1 = 157,
     178             :   G2 = 158,
     179             :   G3 = 159,
     180             :   G4 = 160,
     181             :   G5 = 161,
     182             :   G6 = 162,
     183             :   G7 = 163,
     184             :   I0 = 164,
     185             :   I1 = 165,
     186             :   I2 = 166,
     187             :   I3 = 167,
     188             :   I4 = 168,
     189             :   I5 = 169,
     190             :   I6 = 170,
     191             :   I7 = 171,
     192             :   L0 = 172,
     193             :   L1 = 173,
     194             :   L2 = 174,
     195             :   L3 = 175,
     196             :   L4 = 176,
     197             :   L5 = 177,
     198             :   L6 = 178,
     199             :   L7 = 179,
     200             :   O0 = 180,
     201             :   O1 = 181,
     202             :   O2 = 182,
     203             :   O3 = 183,
     204             :   O4 = 184,
     205             :   O5 = 185,
     206             :   O6 = 186,
     207             :   O7 = 187,
     208             :   Q0 = 188,
     209             :   Q1 = 189,
     210             :   Q2 = 190,
     211             :   Q3 = 191,
     212             :   Q4 = 192,
     213             :   Q5 = 193,
     214             :   Q6 = 194,
     215             :   Q7 = 195,
     216             :   Q8 = 196,
     217             :   Q9 = 197,
     218             :   Q10 = 198,
     219             :   Q11 = 199,
     220             :   Q12 = 200,
     221             :   Q13 = 201,
     222             :   Q14 = 202,
     223             :   Q15 = 203,
     224             :   C0_C1 = 204,
     225             :   C2_C3 = 205,
     226             :   C4_C5 = 206,
     227             :   C6_C7 = 207,
     228             :   C8_C9 = 208,
     229             :   C10_C11 = 209,
     230             :   C12_C13 = 210,
     231             :   C14_C15 = 211,
     232             :   C16_C17 = 212,
     233             :   C18_C19 = 213,
     234             :   C20_C21 = 214,
     235             :   C22_C23 = 215,
     236             :   C24_C25 = 216,
     237             :   C26_C27 = 217,
     238             :   C28_C29 = 218,
     239             :   C30_C31 = 219,
     240             :   G0_G1 = 220,
     241             :   G2_G3 = 221,
     242             :   G4_G5 = 222,
     243             :   G6_G7 = 223,
     244             :   I0_I1 = 224,
     245             :   I2_I3 = 225,
     246             :   I4_I5 = 226,
     247             :   I6_I7 = 227,
     248             :   L0_L1 = 228,
     249             :   L2_L3 = 229,
     250             :   L4_L5 = 230,
     251             :   L6_L7 = 231,
     252             :   O0_O1 = 232,
     253             :   O2_O3 = 233,
     254             :   O4_O5 = 234,
     255             :   O6_O7 = 235,
     256             :   NUM_TARGET_REGS       // 236
     257             : };
     258             : } // end namespace SP
     259             : 
     260             : // Register classes
     261             : 
     262             : namespace SP {
     263             : enum {
     264             :   FCCRegsRegClassID = 0,
     265             :   ASRRegsRegClassID = 1,
     266             :   CoprocRegsRegClassID = 2,
     267             :   FPRegsRegClassID = 3,
     268             :   IntRegsRegClassID = 4,
     269             :   DFPRegsRegClassID = 5,
     270             :   I64RegsRegClassID = 6,
     271             :   CoprocPairRegClassID = 7,
     272             :   IntPairRegClassID = 8,
     273             :   LowDFPRegsRegClassID = 9,
     274             :   PRRegsRegClassID = 10,
     275             :   QFPRegsRegClassID = 11,
     276             :   LowQFPRegsRegClassID = 12,
     277             : 
     278             :   };
     279             : } // end namespace SP
     280             : 
     281             : 
     282             : // Subregister indices
     283             : 
     284             : namespace SP {
     285             : enum {
     286             :   NoSubRegister,
     287             :   sub_even,     // 1
     288             :   sub_even64,   // 2
     289             :   sub_odd,      // 3
     290             :   sub_odd64,    // 4
     291             :   sub_odd64_then_sub_even,      // 5
     292             :   sub_odd64_then_sub_odd,       // 6
     293             :   NUM_TARGET_SUBREGS
     294             : };
     295             : } // end namespace SP
     296             : 
     297             : } // end namespace llvm
     298             : 
     299             : #endif // GET_REGINFO_ENUM
     300             : 
     301             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
     302             : |*                                                                            *|
     303             : |* MC Register Information                                                    *|
     304             : |*                                                                            *|
     305             : |* Automatically generated file, do not edit!                                 *|
     306             : |*                                                                            *|
     307             : \*===----------------------------------------------------------------------===*/
     308             : 
     309             : 
     310             : #ifdef GET_REGINFO_MC_DESC
     311             : #undef GET_REGINFO_MC_DESC
     312             : 
     313             : namespace llvm {
     314             : 
     315             : extern const MCPhysReg SparcRegDiffLists[] = {
     316             :   /* 0 */ 64871, 1, 1, 1, 0,
     317             :   /* 5 */ 32, 1, 0,
     318             :   /* 8 */ 65436, 32, 1, 65504, 33, 1, 0,
     319             :   /* 15 */ 34, 1, 0,
     320             :   /* 18 */ 65437, 34, 1, 65502, 35, 1, 0,
     321             :   /* 25 */ 36, 1, 0,
     322             :   /* 28 */ 65438, 36, 1, 65500, 37, 1, 0,
     323             :   /* 35 */ 38, 1, 0,
     324             :   /* 38 */ 65439, 38, 1, 65498, 39, 1, 0,
     325             :   /* 45 */ 40, 1, 0,
     326             :   /* 48 */ 65440, 40, 1, 65496, 41, 1, 0,
     327             :   /* 55 */ 42, 1, 0,
     328             :   /* 58 */ 65441, 42, 1, 65494, 43, 1, 0,
     329             :   /* 65 */ 44, 1, 0,
     330             :   /* 68 */ 65442, 44, 1, 65492, 45, 1, 0,
     331             :   /* 75 */ 46, 1, 0,
     332             :   /* 78 */ 65443, 46, 1, 65490, 47, 1, 0,
     333             :   /* 85 */ 65183, 1, 0,
     334             :   /* 88 */ 65235, 1, 0,
     335             :   /* 91 */ 65263, 1, 0,
     336             :   /* 94 */ 65388, 1, 0,
     337             :   /* 97 */ 65389, 1, 0,
     338             :   /* 100 */ 65390, 1, 0,
     339             :   /* 103 */ 65391, 1, 0,
     340             :   /* 106 */ 65392, 1, 0,
     341             :   /* 109 */ 65393, 1, 0,
     342             :   /* 112 */ 65394, 1, 0,
     343             :   /* 115 */ 65395, 1, 0,
     344             :   /* 118 */ 65396, 1, 0,
     345             :   /* 121 */ 65397, 1, 0,
     346             :   /* 124 */ 65398, 1, 0,
     347             :   /* 127 */ 65399, 1, 0,
     348             :   /* 130 */ 65400, 1, 0,
     349             :   /* 133 */ 65401, 1, 0,
     350             :   /* 136 */ 65402, 1, 0,
     351             :   /* 139 */ 65403, 1, 0,
     352             :   /* 142 */ 65444, 1, 0,
     353             :   /* 145 */ 65445, 1, 0,
     354             :   /* 148 */ 65446, 1, 0,
     355             :   /* 151 */ 65447, 1, 0,
     356             :   /* 154 */ 65448, 1, 0,
     357             :   /* 157 */ 65449, 1, 0,
     358             :   /* 160 */ 65450, 1, 0,
     359             :   /* 163 */ 65451, 1, 0,
     360             :   /* 166 */ 65472, 1, 0,
     361             :   /* 169 */ 65473, 1, 0,
     362             :   /* 172 */ 65474, 1, 0,
     363             :   /* 175 */ 65475, 1, 0,
     364             :   /* 178 */ 65476, 1, 0,
     365             :   /* 181 */ 65477, 1, 0,
     366             :   /* 184 */ 65478, 1, 0,
     367             :   /* 187 */ 65479, 1, 0,
     368             :   /* 190 */ 65480, 1, 0,
     369             :   /* 193 */ 65481, 1, 0,
     370             :   /* 196 */ 65482, 1, 0,
     371             :   /* 199 */ 65483, 1, 0,
     372             :   /* 202 */ 65484, 1, 0,
     373             :   /* 205 */ 65485, 1, 0,
     374             :   /* 208 */ 65486, 1, 0,
     375             :   /* 211 */ 65487, 1, 0,
     376             :   /* 214 */ 15, 0,
     377             :   /* 216 */ 48, 0,
     378             :   /* 218 */ 49, 0,
     379             :   /* 220 */ 50, 0,
     380             :   /* 222 */ 51, 0,
     381             :   /* 224 */ 52, 0,
     382             :   /* 226 */ 53, 0,
     383             :   /* 228 */ 54, 0,
     384             :   /* 230 */ 55, 0,
     385             :   /* 232 */ 56, 0,
     386             :   /* 234 */ 57, 0,
     387             :   /* 236 */ 58, 0,
     388             :   /* 238 */ 59, 0,
     389             :   /* 240 */ 60, 0,
     390             :   /* 242 */ 61, 0,
     391             :   /* 244 */ 62, 0,
     392             :   /* 246 */ 63, 0,
     393             :   /* 248 */ 64, 0,
     394             :   /* 250 */ 84, 0,
     395             :   /* 252 */ 85, 0,
     396             :   /* 254 */ 86, 0,
     397             :   /* 256 */ 87, 0,
     398             :   /* 258 */ 88, 0,
     399             :   /* 260 */ 89, 0,
     400             :   /* 262 */ 90, 0,
     401             :   /* 264 */ 91, 0,
     402             :   /* 266 */ 65488, 92, 0,
     403             :   /* 269 */ 65489, 92, 0,
     404             :   /* 272 */ 65489, 93, 0,
     405             :   /* 275 */ 65490, 93, 0,
     406             :   /* 278 */ 65491, 93, 0,
     407             :   /* 281 */ 65491, 94, 0,
     408             :   /* 284 */ 65492, 94, 0,
     409             :   /* 287 */ 65493, 94, 0,
     410             :   /* 290 */ 65493, 95, 0,
     411             :   /* 293 */ 65494, 95, 0,
     412             :   /* 296 */ 65495, 95, 0,
     413             :   /* 299 */ 65495, 96, 0,
     414             :   /* 302 */ 65496, 96, 0,
     415             :   /* 305 */ 65497, 96, 0,
     416             :   /* 308 */ 65497, 97, 0,
     417             :   /* 311 */ 65498, 97, 0,
     418             :   /* 314 */ 65499, 97, 0,
     419             :   /* 317 */ 65499, 98, 0,
     420             :   /* 320 */ 65500, 98, 0,
     421             :   /* 323 */ 65501, 98, 0,
     422             :   /* 326 */ 65501, 99, 0,
     423             :   /* 329 */ 65502, 99, 0,
     424             :   /* 332 */ 65503, 99, 0,
     425             :   /* 335 */ 65503, 100, 0,
     426             :   /* 338 */ 65504, 100, 0,
     427             :   /* 341 */ 132, 0,
     428             :   /* 343 */ 133, 0,
     429             :   /* 345 */ 134, 0,
     430             :   /* 347 */ 135, 0,
     431             :   /* 349 */ 136, 0,
     432             :   /* 351 */ 137, 0,
     433             :   /* 353 */ 138, 0,
     434             :   /* 355 */ 139, 0,
     435             :   /* 357 */ 140, 0,
     436             :   /* 359 */ 141, 0,
     437             :   /* 361 */ 142, 0,
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     455             : 
     456             : extern const uint16_t SparcSubRegIdxLists[] = {
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     472             : extern const char SparcRegStrings[] = {
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     624             :   /* 685 */ 'C', '1', '8', 0,
     625             :   /* 689 */ 'D', '1', '8', 0,
     626             :   /* 693 */ 'F', '1', '8', 0,
     627             :   /* 697 */ 'A', 'S', 'R', '1', '8', 0,
     628             :   /* 703 */ 'C', '2', '8', 0,
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     630             :   /* 711 */ 'F', '2', '8', 0,
     631             :   /* 715 */ 'A', 'S', 'R', '2', '8', 0,
     632             :   /* 721 */ 'C', '8', 0,
     633             :   /* 724 */ 'D', '8', 0,
     634             :   /* 727 */ 'F', '8', 0,
     635             :   /* 730 */ 'Q', '8', 0,
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     639             :   /* 750 */ 'F', '1', '9', 0,
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     642             :   /* 768 */ 'D', '2', '9', 0,
     643             :   /* 772 */ 'F', '2', '9', 0,
     644             :   /* 776 */ 'A', 'S', 'R', '2', '9', 0,
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     790             :   { 554, 4, 256, 2, 3425, 0 },
     791             :   { 627, 4, 254, 2, 3425, 0 },
     792             :   { 707, 4, 254, 2, 3425, 0 },
     793             :   { 768, 4, 252, 2, 3425, 0 },
     794             :   { 44, 4, 252, 2, 3425, 0 },
     795             :   { 140, 4, 250, 2, 3425, 0 },
     796             :   { 66, 4, 338, 2, 6001, 0 },
     797             :   { 168, 4, 335, 2, 6001, 0 },
     798             :   { 251, 4, 332, 2, 6001, 0 },
     799             :   { 336, 4, 329, 2, 6001, 0 },
     800             :   { 417, 4, 329, 2, 6001, 0 },
     801             :   { 497, 4, 326, 2, 6001, 0 },
     802             :   { 574, 4, 323, 2, 6001, 0 },
     803             :   { 650, 4, 320, 2, 6001, 0 },
     804             :   { 727, 4, 320, 2, 6001, 0 },
     805             :   { 791, 4, 317, 2, 6001, 0 },
     806             :   { 8, 4, 314, 2, 6001, 0 },
     807             :   { 96, 4, 311, 2, 6001, 0 },
     808             :   { 211, 4, 311, 2, 6001, 0 },
     809             :   { 286, 4, 308, 2, 6001, 0 },
     810             :   { 379, 4, 305, 2, 6001, 0 },
     811             :   { 452, 4, 302, 2, 6001, 0 },
     812             :   { 540, 4, 302, 2, 6001, 0 },
     813             :   { 609, 4, 299, 2, 6001, 0 },
     814             :   { 693, 4, 296, 2, 6001, 0 },
     815             :   { 750, 4, 293, 2, 6001, 0 },
     816             :   { 30, 4, 293, 2, 6001, 0 },
     817             :   { 122, 4, 290, 2, 6001, 0 },
     818             :   { 233, 4, 287, 2, 6001, 0 },
     819             :   { 312, 4, 284, 2, 6001, 0 },
     820             :   { 401, 4, 284, 2, 6001, 0 },
     821             :   { 478, 4, 281, 2, 6001, 0 },
     822             :   { 558, 4, 278, 2, 6001, 0 },
     823             :   { 631, 4, 275, 2, 6001, 0 },
     824             :   { 711, 4, 275, 2, 6001, 0 },
     825             :   { 772, 4, 272, 2, 6001, 0 },
     826             :   { 48, 4, 269, 2, 6001, 0 },
     827             :   { 144, 4, 266, 2, 6001, 0 },
     828             :   { 58, 4, 4, 2, 6033, 0 },
     829             :   { 154, 4, 4, 2, 6033, 0 },
     830             :   { 243, 4, 4, 2, 6033, 0 },
     831             :   { 322, 4, 4, 2, 6033, 0 },
     832             :   { 69, 4, 248, 2, 6033, 0 },
     833             :   { 174, 4, 246, 2, 6033, 0 },
     834             :   { 254, 4, 246, 2, 6033, 0 },
     835             :   { 342, 4, 244, 2, 6033, 0 },
     836             :   { 420, 4, 244, 2, 6033, 0 },
     837             :   { 503, 4, 242, 2, 6033, 0 },
     838             :   { 577, 4, 242, 2, 6033, 0 },
     839             :   { 656, 4, 240, 2, 6033, 0 },
     840             :   { 72, 4, 240, 2, 6033, 0 },
     841             :   { 180, 4, 238, 2, 6033, 0 },
     842             :   { 257, 4, 238, 2, 6033, 0 },
     843             :   { 348, 4, 236, 2, 6033, 0 },
     844             :   { 423, 4, 236, 2, 6033, 0 },
     845             :   { 509, 4, 234, 2, 6033, 0 },
     846             :   { 580, 4, 234, 2, 6033, 0 },
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     848             :   { 75, 4, 232, 2, 6033, 0 },
     849             :   { 186, 4, 230, 2, 6033, 0 },
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     851             :   { 354, 4, 228, 2, 6033, 0 },
     852             :   { 426, 4, 228, 2, 6033, 0 },
     853             :   { 515, 4, 226, 2, 6033, 0 },
     854             :   { 583, 4, 226, 2, 6033, 0 },
     855             :   { 668, 4, 224, 2, 6033, 0 },
     856             :   { 78, 4, 224, 2, 6033, 0 },
     857             :   { 192, 4, 222, 2, 6033, 0 },
     858             :   { 263, 4, 222, 2, 6033, 0 },
     859             :   { 360, 4, 220, 2, 6033, 0 },
     860             :   { 429, 4, 220, 2, 6033, 0 },
     861             :   { 521, 4, 218, 2, 6033, 0 },
     862             :   { 586, 4, 218, 2, 6033, 0 },
     863             :   { 674, 4, 216, 2, 6033, 0 },
     864             :   { 81, 8, 4, 6, 4, 5 },
     865             :   { 195, 18, 4, 6, 4, 5 },
     866             :   { 266, 28, 4, 6, 4, 5 },
     867             :   { 363, 38, 4, 6, 4, 5 },
     868             :   { 432, 48, 4, 6, 4, 5 },
     869             :   { 524, 58, 4, 6, 4, 5 },
     870             :   { 589, 68, 4, 6, 4, 5 },
     871             :   { 677, 78, 4, 6, 4, 5 },
     872             :   { 730, 142, 4, 3, 1458, 10 },
     873             :   { 794, 145, 4, 3, 1458, 10 },
     874             :   { 12, 148, 4, 3, 1458, 10 },
     875             :   { 100, 151, 4, 3, 1458, 10 },
     876             :   { 215, 154, 4, 3, 1458, 10 },
     877             :   { 290, 157, 4, 3, 1458, 10 },
     878             :   { 383, 160, 4, 3, 1458, 10 },
     879             :   { 456, 163, 4, 3, 1458, 10 },
     880             :   { 159, 94, 4, 0, 1362, 2 },
     881             :   { 327, 97, 4, 0, 1362, 2 },
     882             :   { 488, 100, 4, 0, 1362, 2 },
     883             :   { 641, 103, 4, 0, 1362, 2 },
     884             :   { 782, 106, 4, 0, 1362, 2 },
     885             :   { 84, 109, 4, 0, 1362, 2 },
     886             :   { 274, 112, 4, 0, 1362, 2 },
     887             :   { 440, 115, 4, 0, 1362, 2 },
     888             :   { 597, 118, 4, 0, 1362, 2 },
     889             :   { 738, 121, 4, 0, 1362, 2 },
     890             :   { 110, 124, 4, 0, 1362, 2 },
     891             :   { 300, 127, 4, 0, 1362, 2 },
     892             :   { 466, 130, 4, 0, 1362, 2 },
     893             :   { 619, 133, 4, 0, 1362, 2 },
     894             :   { 760, 136, 4, 0, 1362, 2 },
     895             :   { 132, 139, 4, 0, 1362, 2 },
     896             :   { 171, 166, 4, 0, 1410, 2 },
     897             :   { 339, 169, 4, 0, 1410, 2 },
     898             :   { 500, 172, 4, 0, 1410, 2 },
     899             :   { 653, 175, 4, 0, 1410, 2 },
     900             :   { 177, 178, 4, 0, 1410, 2 },
     901             :   { 345, 181, 4, 0, 1410, 2 },
     902             :   { 506, 184, 4, 0, 1410, 2 },
     903             :   { 659, 187, 4, 0, 1410, 2 },
     904             :   { 183, 190, 4, 0, 1410, 2 },
     905             :   { 351, 193, 4, 0, 1410, 2 },
     906             :   { 512, 196, 4, 0, 1410, 2 },
     907             :   { 665, 199, 4, 0, 1410, 2 },
     908             :   { 189, 202, 4, 0, 1410, 2 },
     909             :   { 357, 205, 4, 0, 1410, 2 },
     910             :   { 518, 208, 4, 0, 1410, 2 },
     911             :   { 671, 211, 4, 0, 1410, 2 },
     912             : };
     913             : 
     914             : extern const MCPhysReg SparcRegUnitRoots[][2] = {
     915             :   { SP::CANRESTORE },
     916             :   { SP::CANSAVE },
     917             :   { SP::CLEANWIN },
     918             :   { SP::CPQ },
     919             :   { SP::CPSR },
     920             :   { SP::CWP },
     921             :   { SP::FQ },
     922             :   { SP::FSR },
     923             :   { SP::ICC },
     924             :   { SP::OTHERWIN },
     925             :   { SP::PIL },
     926             :   { SP::PSR },
     927             :   { SP::PSTATE },
     928             :   { SP::TBA },
     929             :   { SP::TBR },
     930             :   { SP::TICK },
     931             :   { SP::TL },
     932             :   { SP::TNPC },
     933             :   { SP::TPC },
     934             :   { SP::TSTATE },
     935             :   { SP::TT },
     936             :   { SP::WIM },
     937             :   { SP::WSTATE },
     938             :   { SP::Y },
     939             :   { SP::ASR1 },
     940             :   { SP::ASR2 },
     941             :   { SP::ASR3 },
     942             :   { SP::ASR4 },
     943             :   { SP::ASR5 },
     944             :   { SP::ASR6 },
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     947             :   { SP::ASR9 },
     948             :   { SP::ASR10 },
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     950             :   { SP::ASR12 },
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     973             :   { SP::C3 },
     974             :   { SP::C4 },
     975             :   { SP::C5 },
     976             :   { SP::C6 },
     977             :   { SP::C7 },
     978             :   { SP::C8 },
     979             :   { SP::C9 },
     980             :   { SP::C10 },
     981             :   { SP::C11 },
     982             :   { SP::C12 },
     983             :   { SP::C13 },
     984             :   { SP::C14 },
     985             :   { SP::C15 },
     986             :   { SP::C16 },
     987             :   { SP::C17 },
     988             :   { SP::C18 },
     989             :   { SP::C19 },
     990             :   { SP::C20 },
     991             :   { SP::C21 },
     992             :   { SP::C22 },
     993             :   { SP::C23 },
     994             :   { SP::C24 },
     995             :   { SP::C25 },
     996             :   { SP::C26 },
     997             :   { SP::C27 },
     998             :   { SP::C28 },
     999             :   { SP::C29 },
    1000             :   { SP::C30 },
    1001             :   { SP::C31 },
    1002             :   { SP::F0 },
    1003             :   { SP::F1 },
    1004             :   { SP::F2 },
    1005             :   { SP::F3 },
    1006             :   { SP::F4 },
    1007             :   { SP::F5 },
    1008             :   { SP::F6 },
    1009             :   { SP::F7 },
    1010             :   { SP::F8 },
    1011             :   { SP::F9 },
    1012             :   { SP::F10 },
    1013             :   { SP::F11 },
    1014             :   { SP::F12 },
    1015             :   { SP::F13 },
    1016             :   { SP::F14 },
    1017             :   { SP::F15 },
    1018             :   { SP::F16 },
    1019             :   { SP::F17 },
    1020             :   { SP::F18 },
    1021             :   { SP::F19 },
    1022             :   { SP::F20 },
    1023             :   { SP::F21 },
    1024             :   { SP::F22 },
    1025             :   { SP::F23 },
    1026             :   { SP::F24 },
    1027             :   { SP::F25 },
    1028             :   { SP::F26 },
    1029             :   { SP::F27 },
    1030             :   { SP::F28 },
    1031             :   { SP::F29 },
    1032             :   { SP::F30 },
    1033             :   { SP::F31 },
    1034             :   { SP::D16 },
    1035             :   { SP::D17 },
    1036             :   { SP::D18 },
    1037             :   { SP::D19 },
    1038             :   { SP::D20 },
    1039             :   { SP::D21 },
    1040             :   { SP::D22 },
    1041             :   { SP::D23 },
    1042             :   { SP::D24 },
    1043             :   { SP::D25 },
    1044             :   { SP::D26 },
    1045             :   { SP::D27 },
    1046             :   { SP::D28 },
    1047             :   { SP::D29 },
    1048             :   { SP::D30 },
    1049             :   { SP::D31 },
    1050             :   { SP::FCC0 },
    1051             :   { SP::FCC1 },
    1052             :   { SP::FCC2 },
    1053             :   { SP::FCC3 },
    1054             :   { SP::G0 },
    1055             :   { SP::G1 },
    1056             :   { SP::G2 },
    1057             :   { SP::G3 },
    1058             :   { SP::G4 },
    1059             :   { SP::G5 },
    1060             :   { SP::G6 },
    1061             :   { SP::G7 },
    1062             :   { SP::I0 },
    1063             :   { SP::I1 },
    1064             :   { SP::I2 },
    1065             :   { SP::I3 },
    1066             :   { SP::I4 },
    1067             :   { SP::I5 },
    1068             :   { SP::I6 },
    1069             :   { SP::I7 },
    1070             :   { SP::L0 },
    1071             :   { SP::L1 },
    1072             :   { SP::L2 },
    1073             :   { SP::L3 },
    1074             :   { SP::L4 },
    1075             :   { SP::L5 },
    1076             :   { SP::L6 },
    1077             :   { SP::L7 },
    1078             :   { SP::O0 },
    1079             :   { SP::O1 },
    1080             :   { SP::O2 },
    1081             :   { SP::O3 },
    1082             :   { SP::O4 },
    1083             :   { SP::O5 },
    1084             :   { SP::O6 },
    1085             :   { SP::O7 },
    1086             : };
    1087             : 
    1088             : namespace {     // Register classes...
    1089             :   // FCCRegs Register Class...
    1090             :   const MCPhysReg FCCRegs[] = {
    1091             :     SP::FCC0, SP::FCC1, SP::FCC2, SP::FCC3, 
    1092             :   };
    1093             : 
    1094             :   // FCCRegs Bit set.
    1095             :   const uint8_t FCCRegsBits[] = {
    1096             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x0f, 
    1097             :   };
    1098             : 
    1099             :   // ASRRegs Register Class...
    1100             :   const MCPhysReg ASRRegs[] = {
    1101             :     SP::Y, SP::ASR1, SP::ASR2, SP::ASR3, SP::ASR4, SP::ASR5, SP::ASR6, SP::ASR7, SP::ASR8, SP::ASR9, SP::ASR10, SP::ASR11, SP::ASR12, SP::ASR13, SP::ASR14, SP::ASR15, SP::ASR16, SP::ASR17, SP::ASR18, SP::ASR19, SP::ASR20, SP::ASR21, SP::ASR22, SP::ASR23, SP::ASR24, SP::ASR25, SP::ASR26, SP::ASR27, SP::ASR28, SP::ASR29, SP::ASR30, SP::ASR31, 
    1102             :   };
    1103             : 
    1104             :   // ASRRegs Bit set.
    1105             :   const uint8_t ASRRegsBits[] = {
    1106             :     0x00, 0x00, 0x00, 0xff, 0xff, 0xff, 0xff, 
    1107             :   };
    1108             : 
    1109             :   // CoprocRegs Register Class...
    1110             :   const MCPhysReg CoprocRegs[] = {
    1111             :     SP::C0, SP::C1, SP::C2, SP::C3, SP::C4, SP::C5, SP::C6, SP::C7, SP::C8, SP::C9, SP::C10, SP::C11, SP::C12, SP::C13, SP::C14, SP::C15, SP::C16, SP::C17, SP::C18, SP::C19, SP::C20, SP::C21, SP::C22, SP::C23, SP::C24, SP::C25, SP::C26, SP::C27, SP::C28, SP::C29, SP::C30, SP::C31, 
    1112             :   };
    1113             : 
    1114             :   // CoprocRegs Bit set.
    1115             :   const uint8_t CoprocRegsBits[] = {
    1116             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xff, 0xff, 0xff, 0xff, 
    1117             :   };
    1118             : 
    1119             :   // FPRegs Register Class...
    1120             :   const MCPhysReg FPRegs[] = {
    1121             :     SP::F0, SP::F1, SP::F2, SP::F3, SP::F4, SP::F5, SP::F6, SP::F7, SP::F8, SP::F9, SP::F10, SP::F11, SP::F12, SP::F13, SP::F14, SP::F15, SP::F16, SP::F17, SP::F18, SP::F19, SP::F20, SP::F21, SP::F22, SP::F23, SP::F24, SP::F25, SP::F26, SP::F27, SP::F28, SP::F29, SP::F30, SP::F31, 
    1122             :   };
    1123             : 
    1124             :   // FPRegs Bit set.
    1125             :   const uint8_t FPRegsBits[] = {
    1126             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xff, 0xff, 0xff, 0xff, 
    1127             :   };
    1128             : 
    1129             :   // IntRegs Register Class...
    1130             :   const MCPhysReg IntRegs[] = {
    1131             :     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5, SP::I6, SP::I7, SP::G0, SP::G1, SP::G2, SP::G3, SP::G4, SP::G5, SP::G6, SP::G7, SP::L0, SP::L1, SP::L2, SP::L3, SP::L4, SP::L5, SP::L6, SP::L7, SP::O0, SP::O1, SP::O2, SP::O3, SP::O4, SP::O5, SP::O6, SP::O7, 
    1132             :   };
    1133             : 
    1134             :   // IntRegs Bit set.
    1135             :   const uint8_t IntRegsBits[] = {
    1136             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0xff, 0xff, 0xff, 0x0f, 
    1137             :   };
    1138             : 
    1139             :   // DFPRegs Register Class...
    1140             :   const MCPhysReg DFPRegs[] = {
    1141             :     SP::D0, SP::D1, SP::D2, SP::D3, SP::D4, SP::D5, SP::D6, SP::D7, SP::D8, SP::D9, SP::D10, SP::D11, SP::D12, SP::D13, SP::D14, SP::D15, SP::D16, SP::D17, SP::D18, SP::D19, SP::D20, SP::D21, SP::D22, SP::D23, SP::D24, SP::D25, SP::D26, SP::D27, SP::D28, SP::D29, SP::D30, SP::D31, 
    1142             :   };
    1143             : 
    1144             :   // DFPRegs Bit set.
    1145             :   const uint8_t DFPRegsBits[] = {
    1146             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xff, 0xff, 0xff, 0xff, 
    1147             :   };
    1148             : 
    1149             :   // I64Regs Register Class...
    1150             :   const MCPhysReg I64Regs[] = {
    1151             :     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5, SP::I6, SP::I7, SP::G0, SP::G1, SP::G2, SP::G3, SP::G4, SP::G5, SP::G6, SP::G7, SP::L0, SP::L1, SP::L2, SP::L3, SP::L4, SP::L5, SP::L6, SP::L7, SP::O0, SP::O1, SP::O2, SP::O3, SP::O4, SP::O5, SP::O6, SP::O7, 
    1152             :   };
    1153             : 
    1154             :   // I64Regs Bit set.
    1155             :   const uint8_t I64RegsBits[] = {
    1156             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0xff, 0xff, 0xff, 0x0f, 
    1157             :   };
    1158             : 
    1159             :   // CoprocPair Register Class...
    1160             :   const MCPhysReg CoprocPair[] = {
    1161             :     SP::C0_C1, SP::C2_C3, SP::C4_C5, SP::C6_C7, SP::C8_C9, SP::C10_C11, SP::C12_C13, SP::C14_C15, SP::C16_C17, SP::C18_C19, SP::C20_C21, SP::C22_C23, SP::C24_C25, SP::C26_C27, SP::C28_C29, SP::C30_C31, 
    1162             :   };
    1163             : 
    1164             :   // CoprocPair Bit set.
    1165             :   const uint8_t CoprocPairBits[] = {
    1166             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0xff, 0x0f, 
    1167             :   };
    1168             : 
    1169             :   // IntPair Register Class...
    1170             :   const MCPhysReg IntPair[] = {
    1171             :     SP::I0_I1, SP::I2_I3, SP::I4_I5, SP::I6_I7, SP::G0_G1, SP::G2_G3, SP::G4_G5, SP::G6_G7, SP::L0_L1, SP::L2_L3, SP::L4_L5, SP::L6_L7, SP::O0_O1, SP::O2_O3, SP::O4_O5, SP::O6_O7, 
    1172             :   };
    1173             : 
    1174             :   // IntPair Bit set.
    1175             :   const uint8_t IntPairBits[] = {
    1176             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0xff, 0x0f, 
    1177             :   };
    1178             : 
    1179             :   // LowDFPRegs Register Class...
    1180             :   const MCPhysReg LowDFPRegs[] = {
    1181             :     SP::D0, SP::D1, SP::D2, SP::D3, SP::D4, SP::D5, SP::D6, SP::D7, SP::D8, SP::D9, SP::D10, SP::D11, SP::D12, SP::D13, SP::D14, SP::D15, 
    1182             :   };
    1183             : 
    1184             :   // LowDFPRegs Bit set.
    1185             :   const uint8_t LowDFPRegsBits[] = {
    1186             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xff, 0xff, 
    1187             :   };
    1188             : 
    1189             :   // PRRegs Register Class...
    1190             :   const MCPhysReg PRRegs[] = {
    1191             :     SP::TPC, SP::TNPC, SP::TSTATE, SP::TT, SP::TICK, SP::TBA, SP::PSTATE, SP::TL, SP::PIL, SP::CWP, SP::CANSAVE, SP::CANRESTORE, SP::CLEANWIN, SP::OTHERWIN, SP::WSTATE, 
    1192             :   };
    1193             : 
    1194             :   // PRRegs Bit set.
    1195             :   const uint8_t PRRegsBits[] = {
    1196             :     0x4e, 0x6c, 0xbf, 
    1197             :   };
    1198             : 
    1199             :   // QFPRegs Register Class...
    1200             :   const MCPhysReg QFPRegs[] = {
    1201             :     SP::Q0, SP::Q1, SP::Q2, SP::Q3, SP::Q4, SP::Q5, SP::Q6, SP::Q7, SP::Q8, SP::Q9, SP::Q10, SP::Q11, SP::Q12, SP::Q13, SP::Q14, SP::Q15, 
    1202             :   };
    1203             : 
    1204             :   // QFPRegs Bit set.
    1205             :   const uint8_t QFPRegsBits[] = {
    1206             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0xff, 0x0f, 
    1207             :   };
    1208             : 
    1209             :   // LowQFPRegs Register Class...
    1210             :   const MCPhysReg LowQFPRegs[] = {
    1211             :     SP::Q0, SP::Q1, SP::Q2, SP::Q3, SP::Q4, SP::Q5, SP::Q6, SP::Q7, 
    1212             :   };
    1213             : 
    1214             :   // LowQFPRegs Bit set.
    1215             :   const uint8_t LowQFPRegsBits[] = {
    1216             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0x0f, 
    1217             :   };
    1218             : 
    1219             : } // end anonymous namespace
    1220             : 
    1221             : extern const char SparcRegClassStrings[] = {
    1222             :   /* 0 */ 'C', 'o', 'p', 'r', 'o', 'c', 'P', 'a', 'i', 'r', 0,
    1223             :   /* 11 */ 'I', 'n', 't', 'P', 'a', 'i', 'r', 0,
    1224             :   /* 19 */ 'I', '6', '4', 'R', 'e', 'g', 's', 0,
    1225             :   /* 27 */ 'F', 'C', 'C', 'R', 'e', 'g', 's', 0,
    1226             :   /* 35 */ 'L', 'o', 'w', 'D', 'F', 'P', 'R', 'e', 'g', 's', 0,
    1227             :   /* 46 */ 'L', 'o', 'w', 'Q', 'F', 'P', 'R', 'e', 'g', 's', 0,
    1228             :   /* 57 */ 'P', 'R', 'R', 'e', 'g', 's', 0,
    1229             :   /* 64 */ 'A', 'S', 'R', 'R', 'e', 'g', 's', 0,
    1230             :   /* 72 */ 'C', 'o', 'p', 'r', 'o', 'c', 'R', 'e', 'g', 's', 0,
    1231             :   /* 83 */ 'I', 'n', 't', 'R', 'e', 'g', 's', 0,
    1232             : };
    1233             : 
    1234             : extern const MCRegisterClass SparcMCRegisterClasses[] = {
    1235             :   { FCCRegs, FCCRegsBits, 27, 4, sizeof(FCCRegsBits), SP::FCCRegsRegClassID, 0, 1, true },
    1236             :   { ASRRegs, ASRRegsBits, 64, 32, sizeof(ASRRegsBits), SP::ASRRegsRegClassID, 4, 1, false },
    1237             :   { CoprocRegs, CoprocRegsBits, 72, 32, sizeof(CoprocRegsBits), SP::CoprocRegsRegClassID, 4, 1, false },
    1238             :   { FPRegs, FPRegsBits, 39, 32, sizeof(FPRegsBits), SP::FPRegsRegClassID, 4, 1, true },
    1239             :   { IntRegs, IntRegsBits, 83, 32, sizeof(IntRegsBits), SP::IntRegsRegClassID, 4, 1, true },
    1240             :   { DFPRegs, DFPRegsBits, 38, 32, sizeof(DFPRegsBits), SP::DFPRegsRegClassID, 8, 1, true },
    1241             :   { I64Regs, I64RegsBits, 19, 32, sizeof(I64RegsBits), SP::I64RegsRegClassID, 8, 1, true },
    1242             :   { CoprocPair, CoprocPairBits, 0, 16, sizeof(CoprocPairBits), SP::CoprocPairRegClassID, 8, 1, false },
    1243             :   { IntPair, IntPairBits, 11, 16, sizeof(IntPairBits), SP::IntPairRegClassID, 8, 1, true },
    1244             :   { LowDFPRegs, LowDFPRegsBits, 35, 16, sizeof(LowDFPRegsBits), SP::LowDFPRegsRegClassID, 8, 1, true },
    1245             :   { PRRegs, PRRegsBits, 57, 15, sizeof(PRRegsBits), SP::PRRegsRegClassID, 8, 1, true },
    1246             :   { QFPRegs, QFPRegsBits, 49, 16, sizeof(QFPRegsBits), SP::QFPRegsRegClassID, 16, 1, true },
    1247             :   { LowQFPRegs, LowQFPRegsBits, 46, 8, sizeof(LowQFPRegsBits), SP::LowQFPRegsRegClassID, 16, 1, true },
    1248             : };
    1249             : 
    1250             : // SP Dwarf<->LLVM register mappings.
    1251             : extern const MCRegisterInfo::DwarfLLVMRegPair SPDwarfFlavour0Dwarf2L[] = {
    1252             :   { 0U, SP::G0 },
    1253             :   { 1U, SP::G1 },
    1254             :   { 2U, SP::G2 },
    1255             :   { 3U, SP::G3 },
    1256             :   { 4U, SP::G4 },
    1257             :   { 5U, SP::G5 },
    1258             :   { 6U, SP::G6 },
    1259             :   { 7U, SP::G7 },
    1260             :   { 8U, SP::O0 },
    1261             :   { 9U, SP::O1 },
    1262             :   { 10U, SP::O2 },
    1263             :   { 11U, SP::O3 },
    1264             :   { 12U, SP::O4 },
    1265             :   { 13U, SP::O5 },
    1266             :   { 14U, SP::O6 },
    1267             :   { 15U, SP::O7 },
    1268             :   { 16U, SP::L0 },
    1269             :   { 17U, SP::L1 },
    1270             :   { 18U, SP::L2 },
    1271             :   { 19U, SP::L3 },
    1272             :   { 20U, SP::L4 },
    1273             :   { 21U, SP::L5 },
    1274             :   { 22U, SP::L6 },
    1275             :   { 23U, SP::L7 },
    1276             :   { 24U, SP::I0 },
    1277             :   { 25U, SP::I1 },
    1278             :   { 26U, SP::I2 },
    1279             :   { 27U, SP::I3 },
    1280             :   { 28U, SP::I4 },
    1281             :   { 29U, SP::I5 },
    1282             :   { 30U, SP::I6 },
    1283             :   { 31U, SP::I7 },
    1284             :   { 32U, SP::F0 },
    1285             :   { 33U, SP::F1 },
    1286             :   { 34U, SP::F2 },
    1287             :   { 35U, SP::F3 },
    1288             :   { 36U, SP::F4 },
    1289             :   { 37U, SP::F5 },
    1290             :   { 38U, SP::F6 },
    1291             :   { 39U, SP::F7 },
    1292             :   { 40U, SP::F8 },
    1293             :   { 41U, SP::F9 },
    1294             :   { 42U, SP::F10 },
    1295             :   { 43U, SP::F11 },
    1296             :   { 44U, SP::F12 },
    1297             :   { 45U, SP::F13 },
    1298             :   { 46U, SP::F14 },
    1299             :   { 47U, SP::F15 },
    1300             :   { 48U, SP::F16 },
    1301             :   { 49U, SP::F17 },
    1302             :   { 50U, SP::F18 },
    1303             :   { 51U, SP::F19 },
    1304             :   { 52U, SP::F20 },
    1305             :   { 53U, SP::F21 },
    1306             :   { 54U, SP::F22 },
    1307             :   { 55U, SP::F23 },
    1308             :   { 56U, SP::F24 },
    1309             :   { 57U, SP::F25 },
    1310             :   { 58U, SP::F26 },
    1311             :   { 59U, SP::F27 },
    1312             :   { 60U, SP::F28 },
    1313             :   { 61U, SP::F29 },
    1314             :   { 62U, SP::F30 },
    1315             :   { 63U, SP::F31 },
    1316             :   { 64U, SP::Y },
    1317             :   { 72U, SP::D0 },
    1318             :   { 73U, SP::D1 },
    1319             :   { 74U, SP::D2 },
    1320             :   { 75U, SP::D3 },
    1321             :   { 76U, SP::D4 },
    1322             :   { 77U, SP::D5 },
    1323             :   { 78U, SP::D6 },
    1324             :   { 79U, SP::D7 },
    1325             :   { 80U, SP::D8 },
    1326             :   { 81U, SP::D9 },
    1327             :   { 82U, SP::D10 },
    1328             :   { 83U, SP::D11 },
    1329             :   { 84U, SP::D12 },
    1330             :   { 85U, SP::D13 },
    1331             :   { 86U, SP::D14 },
    1332             :   { 87U, SP::D15 },
    1333             : };
    1334             : extern const unsigned SPDwarfFlavour0Dwarf2LSize = array_lengthof(SPDwarfFlavour0Dwarf2L);
    1335             : 
    1336             : extern const MCRegisterInfo::DwarfLLVMRegPair SPEHFlavour0Dwarf2L[] = {
    1337             :   { 0U, SP::G0 },
    1338             :   { 1U, SP::G1 },
    1339             :   { 2U, SP::G2 },
    1340             :   { 3U, SP::G3 },
    1341             :   { 4U, SP::G4 },
    1342             :   { 5U, SP::G5 },
    1343             :   { 6U, SP::G6 },
    1344             :   { 7U, SP::G7 },
    1345             :   { 8U, SP::O0 },
    1346             :   { 9U, SP::O1 },
    1347             :   { 10U, SP::O2 },
    1348             :   { 11U, SP::O3 },
    1349             :   { 12U, SP::O4 },
    1350             :   { 13U, SP::O5 },
    1351             :   { 14U, SP::O6 },
    1352             :   { 15U, SP::O7 },
    1353             :   { 16U, SP::L0 },
    1354             :   { 17U, SP::L1 },
    1355             :   { 18U, SP::L2 },
    1356             :   { 19U, SP::L3 },
    1357             :   { 20U, SP::L4 },
    1358             :   { 21U, SP::L5 },
    1359             :   { 22U, SP::L6 },
    1360             :   { 23U, SP::L7 },
    1361             :   { 24U, SP::I0 },
    1362             :   { 25U, SP::I1 },
    1363             :   { 26U, SP::I2 },
    1364             :   { 27U, SP::I3 },
    1365             :   { 28U, SP::I4 },
    1366             :   { 29U, SP::I5 },
    1367             :   { 30U, SP::I6 },
    1368             :   { 31U, SP::I7 },
    1369             :   { 32U, SP::F0 },
    1370             :   { 33U, SP::F1 },
    1371             :   { 34U, SP::F2 },
    1372             :   { 35U, SP::F3 },
    1373             :   { 36U, SP::F4 },
    1374             :   { 37U, SP::F5 },
    1375             :   { 38U, SP::F6 },
    1376             :   { 39U, SP::F7 },
    1377             :   { 40U, SP::F8 },
    1378             :   { 41U, SP::F9 },
    1379             :   { 42U, SP::F10 },
    1380             :   { 43U, SP::F11 },
    1381             :   { 44U, SP::F12 },
    1382             :   { 45U, SP::F13 },
    1383             :   { 46U, SP::F14 },
    1384             :   { 47U, SP::F15 },
    1385             :   { 48U, SP::F16 },
    1386             :   { 49U, SP::F17 },
    1387             :   { 50U, SP::F18 },
    1388             :   { 51U, SP::F19 },
    1389             :   { 52U, SP::F20 },
    1390             :   { 53U, SP::F21 },
    1391             :   { 54U, SP::F22 },
    1392             :   { 55U, SP::F23 },
    1393             :   { 56U, SP::F24 },
    1394             :   { 57U, SP::F25 },
    1395             :   { 58U, SP::F26 },
    1396             :   { 59U, SP::F27 },
    1397             :   { 60U, SP::F28 },
    1398             :   { 61U, SP::F29 },
    1399             :   { 62U, SP::F30 },
    1400             :   { 63U, SP::F31 },
    1401             :   { 64U, SP::Y },
    1402             :   { 72U, SP::D0 },
    1403             :   { 73U, SP::D1 },
    1404             :   { 74U, SP::D2 },
    1405             :   { 75U, SP::D3 },
    1406             :   { 76U, SP::D4 },
    1407             :   { 77U, SP::D5 },
    1408             :   { 78U, SP::D6 },
    1409             :   { 79U, SP::D7 },
    1410             :   { 80U, SP::D8 },
    1411             :   { 81U, SP::D9 },
    1412             :   { 82U, SP::D10 },
    1413             :   { 83U, SP::D11 },
    1414             :   { 84U, SP::D12 },
    1415             :   { 85U, SP::D13 },
    1416             :   { 86U, SP::D14 },
    1417             :   { 87U, SP::D15 },
    1418             : };
    1419             : extern const unsigned SPEHFlavour0Dwarf2LSize = array_lengthof(SPEHFlavour0Dwarf2L);
    1420             : 
    1421             : extern const MCRegisterInfo::DwarfLLVMRegPair SPDwarfFlavour0L2Dwarf[] = {
    1422             :   { SP::Y, 64U },
    1423             :   { SP::D0, 72U },
    1424             :   { SP::D1, 73U },
    1425             :   { SP::D2, 74U },
    1426             :   { SP::D3, 75U },
    1427             :   { SP::D4, 76U },
    1428             :   { SP::D5, 77U },
    1429             :   { SP::D6, 78U },
    1430             :   { SP::D7, 79U },
    1431             :   { SP::D8, 80U },
    1432             :   { SP::D9, 81U },
    1433             :   { SP::D10, 82U },
    1434             :   { SP::D11, 83U },
    1435             :   { SP::D12, 84U },
    1436             :   { SP::D13, 85U },
    1437             :   { SP::D14, 86U },
    1438             :   { SP::D15, 87U },
    1439             :   { SP::F0, 32U },
    1440             :   { SP::F1, 33U },
    1441             :   { SP::F2, 34U },
    1442             :   { SP::F3, 35U },
    1443             :   { SP::F4, 36U },
    1444             :   { SP::F5, 37U },
    1445             :   { SP::F6, 38U },
    1446             :   { SP::F7, 39U },
    1447             :   { SP::F8, 40U },
    1448             :   { SP::F9, 41U },
    1449             :   { SP::F10, 42U },
    1450             :   { SP::F11, 43U },
    1451             :   { SP::F12, 44U },
    1452             :   { SP::F13, 45U },
    1453             :   { SP::F14, 46U },
    1454             :   { SP::F15, 47U },
    1455             :   { SP::F16, 48U },
    1456             :   { SP::F17, 49U },
    1457             :   { SP::F18, 50U },
    1458             :   { SP::F19, 51U },
    1459             :   { SP::F20, 52U },
    1460             :   { SP::F21, 53U },
    1461             :   { SP::F22, 54U },
    1462             :   { SP::F23, 55U },
    1463             :   { SP::F24, 56U },
    1464             :   { SP::F25, 57U },
    1465             :   { SP::F26, 58U },
    1466             :   { SP::F27, 59U },
    1467             :   { SP::F28, 60U },
    1468             :   { SP::F29, 61U },
    1469             :   { SP::F30, 62U },
    1470             :   { SP::F31, 63U },
    1471             :   { SP::G0, 0U },
    1472             :   { SP::G1, 1U },
    1473             :   { SP::G2, 2U },
    1474             :   { SP::G3, 3U },
    1475             :   { SP::G4, 4U },
    1476             :   { SP::G5, 5U },
    1477             :   { SP::G6, 6U },
    1478             :   { SP::G7, 7U },
    1479             :   { SP::I0, 24U },
    1480             :   { SP::I1, 25U },
    1481             :   { SP::I2, 26U },
    1482             :   { SP::I3, 27U },
    1483             :   { SP::I4, 28U },
    1484             :   { SP::I5, 29U },
    1485             :   { SP::I6, 30U },
    1486             :   { SP::I7, 31U },
    1487             :   { SP::L0, 16U },
    1488             :   { SP::L1, 17U },
    1489             :   { SP::L2, 18U },
    1490             :   { SP::L3, 19U },
    1491             :   { SP::L4, 20U },
    1492             :   { SP::L5, 21U },
    1493             :   { SP::L6, 22U },
    1494             :   { SP::L7, 23U },
    1495             :   { SP::O0, 8U },
    1496             :   { SP::O1, 9U },
    1497             :   { SP::O2, 10U },
    1498             :   { SP::O3, 11U },
    1499             :   { SP::O4, 12U },
    1500             :   { SP::O5, 13U },
    1501             :   { SP::O6, 14U },
    1502             :   { SP::O7, 15U },
    1503             : };
    1504             : extern const unsigned SPDwarfFlavour0L2DwarfSize = array_lengthof(SPDwarfFlavour0L2Dwarf);
    1505             : 
    1506             : extern const MCRegisterInfo::DwarfLLVMRegPair SPEHFlavour0L2Dwarf[] = {
    1507             :   { SP::Y, 64U },
    1508             :   { SP::D0, 72U },
    1509             :   { SP::D1, 73U },
    1510             :   { SP::D2, 74U },
    1511             :   { SP::D3, 75U },
    1512             :   { SP::D4, 76U },
    1513             :   { SP::D5, 77U },
    1514             :   { SP::D6, 78U },
    1515             :   { SP::D7, 79U },
    1516             :   { SP::D8, 80U },
    1517             :   { SP::D9, 81U },
    1518             :   { SP::D10, 82U },
    1519             :   { SP::D11, 83U },
    1520             :   { SP::D12, 84U },
    1521             :   { SP::D13, 85U },
    1522             :   { SP::D14, 86U },
    1523             :   { SP::D15, 87U },
    1524             :   { SP::F0, 32U },
    1525             :   { SP::F1, 33U },
    1526             :   { SP::F2, 34U },
    1527             :   { SP::F3, 35U },
    1528             :   { SP::F4, 36U },
    1529             :   { SP::F5, 37U },
    1530             :   { SP::F6, 38U },
    1531             :   { SP::F7, 39U },
    1532             :   { SP::F8, 40U },
    1533             :   { SP::F9, 41U },
    1534             :   { SP::F10, 42U },
    1535             :   { SP::F11, 43U },
    1536             :   { SP::F12, 44U },
    1537             :   { SP::F13, 45U },
    1538             :   { SP::F14, 46U },
    1539             :   { SP::F15, 47U },
    1540             :   { SP::F16, 48U },
    1541             :   { SP::F17, 49U },
    1542             :   { SP::F18, 50U },
    1543             :   { SP::F19, 51U },
    1544             :   { SP::F20, 52U },
    1545             :   { SP::F21, 53U },
    1546             :   { SP::F22, 54U },
    1547             :   { SP::F23, 55U },
    1548             :   { SP::F24, 56U },
    1549             :   { SP::F25, 57U },
    1550             :   { SP::F26, 58U },
    1551             :   { SP::F27, 59U },
    1552             :   { SP::F28, 60U },
    1553             :   { SP::F29, 61U },
    1554             :   { SP::F30, 62U },
    1555             :   { SP::F31, 63U },
    1556             :   { SP::G0, 0U },
    1557             :   { SP::G1, 1U },
    1558             :   { SP::G2, 2U },
    1559             :   { SP::G3, 3U },
    1560             :   { SP::G4, 4U },
    1561             :   { SP::G5, 5U },
    1562             :   { SP::G6, 6U },
    1563             :   { SP::G7, 7U },
    1564             :   { SP::I0, 24U },
    1565             :   { SP::I1, 25U },
    1566             :   { SP::I2, 26U },
    1567             :   { SP::I3, 27U },
    1568             :   { SP::I4, 28U },
    1569             :   { SP::I5, 29U },
    1570             :   { SP::I6, 30U },
    1571             :   { SP::I7, 31U },
    1572             :   { SP::L0, 16U },
    1573             :   { SP::L1, 17U },
    1574             :   { SP::L2, 18U },
    1575             :   { SP::L3, 19U },
    1576             :   { SP::L4, 20U },
    1577             :   { SP::L5, 21U },
    1578             :   { SP::L6, 22U },
    1579             :   { SP::L7, 23U },
    1580             :   { SP::O0, 8U },
    1581             :   { SP::O1, 9U },
    1582             :   { SP::O2, 10U },
    1583             :   { SP::O3, 11U },
    1584             :   { SP::O4, 12U },
    1585             :   { SP::O5, 13U },
    1586             :   { SP::O6, 14U },
    1587             :   { SP::O7, 15U },
    1588             : };
    1589             : extern const unsigned SPEHFlavour0L2DwarfSize = array_lengthof(SPEHFlavour0L2Dwarf);
    1590             : 
    1591             : extern const uint16_t SparcRegEncodingTable[] = {
    1592             :   0,
    1593             :   11,
    1594             :   10,
    1595             :   12,
    1596             :   0,
    1597             :   0,
    1598             :   9,
    1599             :   0,
    1600             :   0,
    1601             :   0,
    1602             :   13,
    1603             :   8,
    1604             :   0,
    1605             :   6,
    1606             :   5,
    1607             :   0,
    1608             :   4,
    1609             :   7,
    1610             :   1,
    1611             :   0,
    1612             :   2,
    1613             :   3,
    1614             :   0,
    1615             :   14,
    1616             :   0,
    1617             :   1,
    1618             :   2,
    1619             :   3,
    1620             :   4,
    1621             :   5,
    1622             :   6,
    1623             :   7,
    1624             :   8,
    1625             :   9,
    1626             :   10,
    1627             :   11,
    1628             :   12,
    1629             :   13,
    1630             :   14,
    1631             :   15,
    1632             :   16,
    1633             :   17,
    1634             :   18,
    1635             :   19,
    1636             :   20,
    1637             :   21,
    1638             :   22,
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    1640             :   24,
    1641             :   25,
    1642             :   26,
    1643             :   27,
    1644             :   28,
    1645             :   29,
    1646             :   30,
    1647             :   31,
    1648             :   0,
    1649             :   1,
    1650             :   2,
    1651             :   3,
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    1653             :   5,
    1654             :   6,
    1655             :   7,
    1656             :   8,
    1657             :   9,
    1658             :   10,
    1659             :   11,
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    1661             :   13,
    1662             :   14,
    1663             :   15,
    1664             :   16,
    1665             :   17,
    1666             :   18,
    1667             :   19,
    1668             :   20,
    1669             :   21,
    1670             :   22,
    1671             :   23,
    1672             :   24,
    1673             :   25,
    1674             :   26,
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    1679             :   31,
    1680             :   0,
    1681             :   2,
    1682             :   4,
    1683             :   6,
    1684             :   8,
    1685             :   10,
    1686             :   12,
    1687             :   14,
    1688             :   16,
    1689             :   18,
    1690             :   20,
    1691             :   22,
    1692             :   24,
    1693             :   26,
    1694             :   28,
    1695             :   30,
    1696             :   1,
    1697             :   3,
    1698             :   5,
    1699             :   7,
    1700             :   9,
    1701             :   11,
    1702             :   13,
    1703             :   15,
    1704             :   17,
    1705             :   19,
    1706             :   21,
    1707             :   23,
    1708             :   25,
    1709             :   27,
    1710             :   29,
    1711             :   31,
    1712             :   0,
    1713             :   1,
    1714             :   2,
    1715             :   3,
    1716             :   4,
    1717             :   5,
    1718             :   6,
    1719             :   7,
    1720             :   8,
    1721             :   9,
    1722             :   10,
    1723             :   11,
    1724             :   12,
    1725             :   13,
    1726             :   14,
    1727             :   15,
    1728             :   16,
    1729             :   17,
    1730             :   18,
    1731             :   19,
    1732             :   20,
    1733             :   21,
    1734             :   22,
    1735             :   23,
    1736             :   24,
    1737             :   25,
    1738             :   26,
    1739             :   27,
    1740             :   28,
    1741             :   29,
    1742             :   30,
    1743             :   31,
    1744             :   0,
    1745             :   1,
    1746             :   2,
    1747             :   3,
    1748             :   0,
    1749             :   1,
    1750             :   2,
    1751             :   3,
    1752             :   4,
    1753             :   5,
    1754             :   6,
    1755             :   7,
    1756             :   24,
    1757             :   25,
    1758             :   26,
    1759             :   27,
    1760             :   28,
    1761             :   29,
    1762             :   30,
    1763             :   31,
    1764             :   16,
    1765             :   17,
    1766             :   18,
    1767             :   19,
    1768             :   20,
    1769             :   21,
    1770             :   22,
    1771             :   23,
    1772             :   8,
    1773             :   9,
    1774             :   10,
    1775             :   11,
    1776             :   12,
    1777             :   13,
    1778             :   14,
    1779             :   15,
    1780             :   0,
    1781             :   4,
    1782             :   8,
    1783             :   12,
    1784             :   16,
    1785             :   20,
    1786             :   24,
    1787             :   28,
    1788             :   1,
    1789             :   5,
    1790             :   9,
    1791             :   13,
    1792             :   17,
    1793             :   21,
    1794             :   25,
    1795             :   29,
    1796             :   0,
    1797             :   2,
    1798             :   4,
    1799             :   6,
    1800             :   8,
    1801             :   10,
    1802             :   12,
    1803             :   14,
    1804             :   16,
    1805             :   18,
    1806             :   20,
    1807             :   22,
    1808             :   24,
    1809             :   26,
    1810             :   28,
    1811             :   30,
    1812             :   0,
    1813             :   2,
    1814             :   4,
    1815             :   6,
    1816             :   24,
    1817             :   26,
    1818             :   28,
    1819             :   30,
    1820             :   16,
    1821             :   18,
    1822             :   20,
    1823             :   22,
    1824             :   8,
    1825             :   10,
    1826             :   12,
    1827             :   14,
    1828             : };
    1829             : static inline void InitSparcMCRegisterInfo(MCRegisterInfo *RI, unsigned RA, unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {
    1830         274 :   RI->InitMCRegisterInfo(SparcRegDesc, 236, RA, PC, SparcMCRegisterClasses, 13, SparcRegUnitRoots, 171, SparcRegDiffLists, SparcLaneMaskLists, SparcRegStrings, SparcRegClassStrings, SparcSubRegIdxLists, 7,
    1831             : SparcSubRegIdxRanges, SparcRegEncodingTable);
    1832             : 
    1833             :   switch (DwarfFlavour) {
    1834             :   default:
    1835             :     llvm_unreachable("Unknown DWARF flavour");
    1836         274 :   case 0:
    1837         274 :     RI->mapDwarfRegsToLLVMRegs(SPDwarfFlavour0Dwarf2L, SPDwarfFlavour0Dwarf2LSize, false);
    1838             :     break;
    1839             :   }
    1840             :   switch (EHFlavour) {
    1841             :   default:
    1842             :     llvm_unreachable("Unknown DWARF flavour");
    1843         274 :   case 0:
    1844         274 :     RI->mapDwarfRegsToLLVMRegs(SPEHFlavour0Dwarf2L, SPEHFlavour0Dwarf2LSize, true);
    1845             :     break;
    1846             :   }
    1847             :   switch (DwarfFlavour) {
    1848             :   default:
    1849             :     llvm_unreachable("Unknown DWARF flavour");
    1850         274 :   case 0:
    1851         274 :     RI->mapLLVMRegsToDwarfRegs(SPDwarfFlavour0L2Dwarf, SPDwarfFlavour0L2DwarfSize, false);
    1852             :     break;
    1853             :   }
    1854             :   switch (EHFlavour) {
    1855             :   default:
    1856             :     llvm_unreachable("Unknown DWARF flavour");
    1857         274 :   case 0:
    1858         274 :     RI->mapLLVMRegsToDwarfRegs(SPEHFlavour0L2Dwarf, SPEHFlavour0L2DwarfSize, true);
    1859             :     break;
    1860             :   }
    1861             : }
    1862             : 
    1863             : } // end namespace llvm
    1864             : 
    1865             : #endif // GET_REGINFO_MC_DESC
    1866             : 
    1867             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
    1868             : |*                                                                            *|
    1869             : |* Register Information Header Fragment                                       *|
    1870             : |*                                                                            *|
    1871             : |* Automatically generated file, do not edit!                                 *|
    1872             : |*                                                                            *|
    1873             : \*===----------------------------------------------------------------------===*/
    1874             : 
    1875             : 
    1876             : #ifdef GET_REGINFO_HEADER
    1877             : #undef GET_REGINFO_HEADER
    1878             : 
    1879             : #include "llvm/Target/TargetRegisterInfo.h"
    1880             : 
    1881             : namespace llvm {
    1882             : 
    1883             : class SparcFrameLowering;
    1884             : 
    1885         370 : struct SparcGenRegisterInfo : public TargetRegisterInfo {
    1886             :   explicit SparcGenRegisterInfo(unsigned RA, unsigned D = 0, unsigned E = 0, unsigned PC = 0);
    1887             :   unsigned composeSubRegIndicesImpl(unsigned, unsigned) const override;
    1888             :   LaneBitmask composeSubRegIndexLaneMaskImpl(unsigned, LaneBitmask) const override;
    1889             :   LaneBitmask reverseComposeSubRegIndexLaneMaskImpl(unsigned, LaneBitmask) const override;
    1890             :   const TargetRegisterClass *getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const override;
    1891             :   const RegClassWeight &getRegClassWeight(const TargetRegisterClass *RC) const override;
    1892             :   unsigned getRegUnitWeight(unsigned RegUnit) const override;
    1893             :   unsigned getNumRegPressureSets() const override;
    1894             :   const char *getRegPressureSetName(unsigned Idx) const override;
    1895             :   unsigned getRegPressureSetLimit(const MachineFunction &MF, unsigned Idx) const override;
    1896             :   const int *getRegClassPressureSets(const TargetRegisterClass *RC) const override;
    1897             :   const int *getRegUnitPressureSets(unsigned RegUnit) const override;
    1898             :   ArrayRef<const char *> getRegMaskNames() const override;
    1899             :   ArrayRef<const uint32_t *> getRegMasks() const override;
    1900             :   /// Devirtualized TargetFrameLowering.
    1901             :   static const SparcFrameLowering *getFrameLowering(
    1902             :       const MachineFunction &MF);
    1903             : };
    1904             : 
    1905             : namespace SP { // Register classes
    1906             :   extern const TargetRegisterClass FCCRegsRegClass;
    1907             :   extern const TargetRegisterClass ASRRegsRegClass;
    1908             :   extern const TargetRegisterClass CoprocRegsRegClass;
    1909             :   extern const TargetRegisterClass FPRegsRegClass;
    1910             :   extern const TargetRegisterClass IntRegsRegClass;
    1911             :   extern const TargetRegisterClass DFPRegsRegClass;
    1912             :   extern const TargetRegisterClass I64RegsRegClass;
    1913             :   extern const TargetRegisterClass CoprocPairRegClass;
    1914             :   extern const TargetRegisterClass IntPairRegClass;
    1915             :   extern const TargetRegisterClass LowDFPRegsRegClass;
    1916             :   extern const TargetRegisterClass PRRegsRegClass;
    1917             :   extern const TargetRegisterClass QFPRegsRegClass;
    1918             :   extern const TargetRegisterClass LowQFPRegsRegClass;
    1919             : } // end namespace SP
    1920             : 
    1921             : } // end namespace llvm
    1922             : 
    1923             : #endif // GET_REGINFO_HEADER
    1924             : 
    1925             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
    1926             : |*                                                                            *|
    1927             : |* Target Register and Register Classes Information                           *|
    1928             : |*                                                                            *|
    1929             : |* Automatically generated file, do not edit!                                 *|
    1930             : |*                                                                            *|
    1931             : \*===----------------------------------------------------------------------===*/
    1932             : 
    1933             : 
    1934             : #ifdef GET_REGINFO_TARGET_DESC
    1935             : #undef GET_REGINFO_TARGET_DESC
    1936             : 
    1937             : namespace llvm {
    1938             : 
    1939             : extern const MCRegisterClass SparcMCRegisterClasses[];
    1940             : 
    1941             : static const MVT::SimpleValueType VTLists[] = {
    1942             :   /* 0 */ MVT::i1, MVT::Other,
    1943             :   /* 2 */ MVT::i32, MVT::Other,
    1944             :   /* 4 */ MVT::i32, MVT::i64, MVT::Other,
    1945             :   /* 7 */ MVT::f32, MVT::Other,
    1946             :   /* 9 */ MVT::f64, MVT::Other,
    1947             :   /* 11 */ MVT::f128, MVT::Other,
    1948             :   /* 13 */ MVT::v2i32, MVT::Other,
    1949             : };
    1950             : 
    1951             : static const char *const SubRegIndexNameTable[] = { "sub_even", "sub_even64", "sub_odd", "sub_odd64", "sub_odd64_then_sub_even", "sub_odd64_then_sub_odd", "" };
    1952             : 
    1953             : 
    1954             : static const LaneBitmask SubRegIndexLaneMaskTable[] = {
    1955             :   LaneBitmask::getAll(),
    1956             :   LaneBitmask(0x00000001), // sub_even
    1957             :   LaneBitmask(0x00000003), // sub_even64
    1958             :   LaneBitmask(0x00000002), // sub_odd
    1959             :   LaneBitmask(0x0000000C), // sub_odd64
    1960             :   LaneBitmask(0x00000004), // sub_odd64_then_sub_even
    1961             :   LaneBitmask(0x00000008), // sub_odd64_then_sub_odd
    1962       72306 :  };
    1963             : 
    1964             : 
    1965             : 
    1966             : static const TargetRegisterClass *const NullRegClasses[] = { nullptr };
    1967             : 
    1968             : static const uint32_t FCCRegsSubClassMask[] = {
    1969             :   0x00000001, 
    1970             : };
    1971             : 
    1972             : static const uint32_t ASRRegsSubClassMask[] = {
    1973             :   0x00000002, 
    1974             : };
    1975             : 
    1976             : static const uint32_t CoprocRegsSubClassMask[] = {
    1977             :   0x00000004, 
    1978             :   0x00000080, // sub_even
    1979             :   0x00000080, // sub_odd
    1980             : };
    1981             : 
    1982             : static const uint32_t FPRegsSubClassMask[] = {
    1983             :   0x00000008, 
    1984             :   0x00001200, // sub_even
    1985             :   0x00001200, // sub_odd
    1986             :   0x00001000, // sub_odd64_then_sub_even
    1987             :   0x00001000, // sub_odd64_then_sub_odd
    1988             : };
    1989             : 
    1990             : static const uint32_t IntRegsSubClassMask[] = {
    1991             :   0x00000050, 
    1992             :   0x00000100, // sub_even
    1993             :   0x00000100, // sub_odd
    1994             : };
    1995             : 
    1996             : static const uint32_t DFPRegsSubClassMask[] = {
    1997             :   0x00000220, 
    1998             :   0x00001800, // sub_even64
    1999             :   0x00001800, // sub_odd64
    2000             : };
    2001             : 
    2002             : static const uint32_t I64RegsSubClassMask[] = {
    2003             :   0x00000040, 
    2004             :   0x00000100, // sub_even
    2005             :   0x00000100, // sub_odd
    2006             : };
    2007             : 
    2008             : static const uint32_t CoprocPairSubClassMask[] = {
    2009             :   0x00000080, 
    2010             : };
    2011             : 
    2012             : static const uint32_t IntPairSubClassMask[] = {
    2013             :   0x00000100, 
    2014             : };
    2015             : 
    2016             : static const uint32_t LowDFPRegsSubClassMask[] = {
    2017             :   0x00000200, 
    2018             :   0x00001000, // sub_even64
    2019             :   0x00001000, // sub_odd64
    2020             : };
    2021             : 
    2022             : static const uint32_t PRRegsSubClassMask[] = {
    2023             :   0x00000400, 
    2024             : };
    2025             : 
    2026             : static const uint32_t QFPRegsSubClassMask[] = {
    2027             :   0x00001800, 
    2028             : };
    2029             : 
    2030             : static const uint32_t LowQFPRegsSubClassMask[] = {
    2031             :   0x00001000, 
    2032             : };
    2033             : 
    2034             : static const uint16_t SuperRegIdxSeqs[] = {
    2035             :   /* 0 */ 1, 3, 0,
    2036             :   /* 3 */ 2, 4, 0,
    2037             :   /* 6 */ 1, 3, 5, 6, 0,
    2038             : };
    2039             : 
    2040             : static const TargetRegisterClass *const I64RegsSuperclasses[] = {
    2041             :   &SP::IntRegsRegClass,
    2042             :   nullptr
    2043             : };
    2044             : 
    2045             : static const TargetRegisterClass *const LowDFPRegsSuperclasses[] = {
    2046             :   &SP::DFPRegsRegClass,
    2047             :   nullptr
    2048             : };
    2049             : 
    2050             : static const TargetRegisterClass *const LowQFPRegsSuperclasses[] = {
    2051             :   &SP::QFPRegsRegClass,
    2052             :   nullptr
    2053             : };
    2054             : 
    2055             : 
    2056             : namespace SP {   // Register class instances
    2057             :   extern const TargetRegisterClass FCCRegsRegClass = {
    2058             :     &SparcMCRegisterClasses[FCCRegsRegClassID],
    2059             :     0, /* SpillSize */
    2060             :     0, /* SpillAlignment */
    2061             :     VTLists + 0,
    2062             :     FCCRegsSubClassMask,
    2063             :     SuperRegIdxSeqs + 2,
    2064             :     LaneBitmask(0x00000001),
    2065             :     0,
    2066             :     false, /* HasDisjunctSubRegs */
    2067             :     false, /* CoveredBySubRegs */
    2068             :     NullRegClasses,
    2069             :     nullptr
    2070             :   };
    2071             : 
    2072             :   extern const TargetRegisterClass ASRRegsRegClass = {
    2073             :     &SparcMCRegisterClasses[ASRRegsRegClassID],
    2074             :     4, /* SpillSize */
    2075             :     4, /* SpillAlignment */
    2076             :     VTLists + 2,
    2077             :     ASRRegsSubClassMask,
    2078             :     SuperRegIdxSeqs + 2,
    2079             :     LaneBitmask(0x00000001),
    2080             :     0,
    2081             :     false, /* HasDisjunctSubRegs */
    2082             :     false, /* CoveredBySubRegs */
    2083             :     NullRegClasses,
    2084             :     nullptr
    2085             :   };
    2086             : 
    2087             :   extern const TargetRegisterClass CoprocRegsRegClass = {
    2088             :     &SparcMCRegisterClasses[CoprocRegsRegClassID],
    2089             :     4, /* SpillSize */
    2090             :     4, /* SpillAlignment */
    2091             :     VTLists + 2,
    2092             :     CoprocRegsSubClassMask,
    2093             :     SuperRegIdxSeqs + 0,
    2094             :     LaneBitmask(0x00000001),
    2095             :     0,
    2096             :     false, /* HasDisjunctSubRegs */
    2097             :     false, /* CoveredBySubRegs */
    2098             :     NullRegClasses,
    2099             :     nullptr
    2100             :   };
    2101             : 
    2102             :   extern const TargetRegisterClass FPRegsRegClass = {
    2103             :     &SparcMCRegisterClasses[FPRegsRegClassID],
    2104             :     4, /* SpillSize */
    2105             :     4, /* SpillAlignment */
    2106             :     VTLists + 7,
    2107             :     FPRegsSubClassMask,
    2108             :     SuperRegIdxSeqs + 6,
    2109             :     LaneBitmask(0x00000001),
    2110             :     0,
    2111             :     false, /* HasDisjunctSubRegs */
    2112             :     false, /* CoveredBySubRegs */
    2113             :     NullRegClasses,
    2114             :     nullptr
    2115             :   };
    2116             : 
    2117             :   extern const TargetRegisterClass IntRegsRegClass = {
    2118             :     &SparcMCRegisterClasses[IntRegsRegClassID],
    2119             :     4, /* SpillSize */
    2120             :     4, /* SpillAlignment */
    2121             :     VTLists + 4,
    2122             :     IntRegsSubClassMask,
    2123             :     SuperRegIdxSeqs + 0,
    2124             :     LaneBitmask(0x00000001),
    2125             :     0,
    2126             :     false, /* HasDisjunctSubRegs */
    2127             :     false, /* CoveredBySubRegs */
    2128             :     NullRegClasses,
    2129             :     nullptr
    2130             :   };
    2131             : 
    2132             :   extern const TargetRegisterClass DFPRegsRegClass = {
    2133             :     &SparcMCRegisterClasses[DFPRegsRegClassID],
    2134             :     8, /* SpillSize */
    2135             :     8, /* SpillAlignment */
    2136             :     VTLists + 9,
    2137             :     DFPRegsSubClassMask,
    2138             :     SuperRegIdxSeqs + 3,
    2139             :     LaneBitmask(0x00000003),
    2140             :     0,
    2141             :     true, /* HasDisjunctSubRegs */
    2142             :     false, /* CoveredBySubRegs */
    2143             :     NullRegClasses,
    2144             :     nullptr
    2145             :   };
    2146             : 
    2147             :   extern const TargetRegisterClass I64RegsRegClass = {
    2148             :     &SparcMCRegisterClasses[I64RegsRegClassID],
    2149             :     8, /* SpillSize */
    2150             :     8, /* SpillAlignment */
    2151             :     VTLists + 5,
    2152             :     I64RegsSubClassMask,
    2153             :     SuperRegIdxSeqs + 0,
    2154             :     LaneBitmask(0x00000001),
    2155             :     0,
    2156             :     false, /* HasDisjunctSubRegs */
    2157             :     false, /* CoveredBySubRegs */
    2158             :     I64RegsSuperclasses,
    2159             :     nullptr
    2160             :   };
    2161             : 
    2162             :   extern const TargetRegisterClass CoprocPairRegClass = {
    2163             :     &SparcMCRegisterClasses[CoprocPairRegClassID],
    2164             :     8, /* SpillSize */
    2165             :     8, /* SpillAlignment */
    2166             :     VTLists + 13,
    2167             :     CoprocPairSubClassMask,
    2168             :     SuperRegIdxSeqs + 2,
    2169             :     LaneBitmask(0x00000003),
    2170             :     0,
    2171             :     true, /* HasDisjunctSubRegs */
    2172             :     true, /* CoveredBySubRegs */
    2173             :     NullRegClasses,
    2174             :     nullptr
    2175             :   };
    2176             : 
    2177             :   extern const TargetRegisterClass IntPairRegClass = {
    2178             :     &SparcMCRegisterClasses[IntPairRegClassID],
    2179             :     8, /* SpillSize */
    2180             :     8, /* SpillAlignment */
    2181             :     VTLists + 13,
    2182             :     IntPairSubClassMask,
    2183             :     SuperRegIdxSeqs + 2,
    2184             :     LaneBitmask(0x00000003),
    2185             :     0,
    2186             :     true, /* HasDisjunctSubRegs */
    2187             :     true, /* CoveredBySubRegs */
    2188             :     NullRegClasses,
    2189             :     nullptr
    2190             :   };
    2191             : 
    2192             :   extern const TargetRegisterClass LowDFPRegsRegClass = {
    2193             :     &SparcMCRegisterClasses[LowDFPRegsRegClassID],
    2194             :     8, /* SpillSize */
    2195             :     8, /* SpillAlignment */
    2196             :     VTLists + 9,
    2197             :     LowDFPRegsSubClassMask,
    2198             :     SuperRegIdxSeqs + 3,
    2199             :     LaneBitmask(0x00000003),
    2200             :     0,
    2201             :     true, /* HasDisjunctSubRegs */
    2202             :     true, /* CoveredBySubRegs */
    2203             :     LowDFPRegsSuperclasses,
    2204             :     nullptr
    2205             :   };
    2206             : 
    2207             :   extern const TargetRegisterClass PRRegsRegClass = {
    2208             :     &SparcMCRegisterClasses[PRRegsRegClassID],
    2209             :     8, /* SpillSize */
    2210             :     8, /* SpillAlignment */
    2211             :     VTLists + 5,
    2212             :     PRRegsSubClassMask,
    2213             :     SuperRegIdxSeqs + 2,
    2214             :     LaneBitmask(0x00000001),
    2215             :     0,
    2216             :     false, /* HasDisjunctSubRegs */
    2217             :     false, /* CoveredBySubRegs */
    2218             :     NullRegClasses,
    2219             :     nullptr
    2220             :   };
    2221             : 
    2222             :   extern const TargetRegisterClass QFPRegsRegClass = {
    2223             :     &SparcMCRegisterClasses[QFPRegsRegClassID],
    2224             :     16, /* SpillSize */
    2225             :     16, /* SpillAlignment */
    2226             :     VTLists + 11,
    2227             :     QFPRegsSubClassMask,
    2228             :     SuperRegIdxSeqs + 2,
    2229             :     LaneBitmask(0x0000000F),
    2230             :     0,
    2231             :     true, /* HasDisjunctSubRegs */
    2232             :     true, /* CoveredBySubRegs */
    2233             :     NullRegClasses,
    2234             :     nullptr
    2235             :   };
    2236             : 
    2237             :   extern const TargetRegisterClass LowQFPRegsRegClass = {
    2238             :     &SparcMCRegisterClasses[LowQFPRegsRegClassID],
    2239             :     16, /* SpillSize */
    2240             :     16, /* SpillAlignment */
    2241             :     VTLists + 11,
    2242             :     LowQFPRegsSubClassMask,
    2243             :     SuperRegIdxSeqs + 2,
    2244             :     LaneBitmask(0x0000000F),
    2245             :     0,
    2246             :     true, /* HasDisjunctSubRegs */
    2247             :     true, /* CoveredBySubRegs */
    2248             :     LowQFPRegsSuperclasses,
    2249             :     nullptr
    2250             :   };
    2251             : 
    2252             : } // end namespace SP
    2253             : 
    2254             : namespace {
    2255             :   const TargetRegisterClass* const RegisterClasses[] = {
    2256             :     &SP::FCCRegsRegClass,
    2257             :     &SP::ASRRegsRegClass,
    2258             :     &SP::CoprocRegsRegClass,
    2259             :     &SP::FPRegsRegClass,
    2260             :     &SP::IntRegsRegClass,
    2261             :     &SP::DFPRegsRegClass,
    2262             :     &SP::I64RegsRegClass,
    2263             :     &SP::CoprocPairRegClass,
    2264             :     &SP::IntPairRegClass,
    2265             :     &SP::LowDFPRegsRegClass,
    2266             :     &SP::PRRegsRegClass,
    2267             :     &SP::QFPRegsRegClass,
    2268             :     &SP::LowQFPRegsRegClass,
    2269             :   };
    2270             : } // end anonymous namespace
    2271             : 
    2272             : static const TargetRegisterInfoDesc SparcRegInfoDesc[] = { // Extra Descriptors
    2273             :   { 0, false },
    2274             :   { 0, true },
    2275             :   { 0, true },
    2276             :   { 0, true },
    2277             :   { 0, false },
    2278             :   { 0, false },
    2279             :   { 0, true },
    2280             :   { 0, false },
    2281             :   { 0, false },
    2282             :   { 0, false },
    2283             :   { 0, true },
    2284             :   { 0, true },
    2285             :   { 0, false },
    2286             :   { 0, true },
    2287             :   { 0, true },
    2288             :   { 0, false },
    2289             :   { 0, true },
    2290             :   { 0, true },
    2291             :   { 0, true },
    2292             :   { 0, true },
    2293             :   { 0, true },
    2294             :   { 0, true },
    2295             :   { 0, false },
    2296             :   { 0, true },
    2297             :   { 0, false },
    2298             :   { 0, false },
    2299             :   { 0, false },
    2300             :   { 0, false },
    2301             :   { 0, false },
    2302             :   { 0, false },
    2303             :   { 0, false },
    2304             :   { 0, false },
    2305             :   { 0, false },
    2306             :   { 0, false },
    2307             :   { 0, false },
    2308             :   { 0, false },
    2309             :   { 0, false },
    2310             :   { 0, false },
    2311             :   { 0, false },
    2312             :   { 0, false },
    2313             :   { 0, false },
    2314             :   { 0, false },
    2315             :   { 0, false },
    2316             :   { 0, false },
    2317             :   { 0, false },
    2318             :   { 0, false },
    2319             :   { 0, false },
    2320             :   { 0, false },
    2321             :   { 0, false },
    2322             :   { 0, false },
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    2324             :   { 0, false },
    2325             :   { 0, false },
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    2327             :   { 0, false },
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    2493             :   { 0, true },
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    2495             :   { 0, true },
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    2499             :   { 0, true },
    2500             :   { 0, true },
    2501             :   { 0, true },
    2502             :   { 0, true },
    2503             :   { 0, true },
    2504             :   { 0, true },
    2505             :   { 0, true },
    2506             :   { 0, true },
    2507             :   { 0, true },
    2508             :   { 0, true },
    2509             : };
    2510          60 : unsigned SparcGenRegisterInfo::composeSubRegIndicesImpl(unsigned IdxA, unsigned IdxB) const {
    2511             :   static const uint8_t RowMap[6] = {
    2512             :     0, 0, 0, 1, 0, 0, 
    2513             :   };
    2514             :   static const uint8_t Rows[2][6] = {
    2515             :     { 1, 0, 3, 0, 0, 0, },
    2516             :     { 5, 0, 6, 0, 0, 0, },
    2517             :   };
    2518             : 
    2519          60 :   --IdxA; assert(IdxA < 6);
    2520          60 :   --IdxB; assert(IdxB < 6);
    2521          60 :   return Rows[RowMap[IdxA]][IdxB];
    2522             : }
    2523             : 
    2524             :   struct MaskRolOp {
    2525             :     LaneBitmask Mask;
    2526             :     uint8_t  RotateLeft;
    2527             :   };
    2528       72306 :   static const MaskRolOp LaneMaskComposeSequences[] = {
    2529             :     { LaneBitmask(0xFFFFFFFF),  0 }, { LaneBitmask::getNone(), 0 },   // Sequence 0
    2530             :     { LaneBitmask(0xFFFFFFFF),  1 }, { LaneBitmask::getNone(), 0 },   // Sequence 2
    2531             :     { LaneBitmask(0xFFFFFFFF),  2 }, { LaneBitmask::getNone(), 0 },   // Sequence 4
    2532             :     { LaneBitmask(0xFFFFFFFF),  3 }, { LaneBitmask::getNone(), 0 }  // Sequence 6
    2533      289224 :   };
    2534             :   static const MaskRolOp *const CompositeSequences[] = {
    2535             :     &LaneMaskComposeSequences[0], // to sub_even
    2536             :     &LaneMaskComposeSequences[0], // to sub_even64
    2537             :     &LaneMaskComposeSequences[2], // to sub_odd
    2538             :     &LaneMaskComposeSequences[4], // to sub_odd64
    2539             :     &LaneMaskComposeSequences[4], // to sub_odd64_then_sub_even
    2540             :     &LaneMaskComposeSequences[6] // to sub_odd64_then_sub_odd
    2541             :   };
    2542             : 
    2543           0 : LaneBitmask SparcGenRegisterInfo::composeSubRegIndexLaneMaskImpl(unsigned IdxA, LaneBitmask LaneMask) const {
    2544           0 :   --IdxA; assert(IdxA < 6 && "Subregister index out of bounds");
    2545           0 :   LaneBitmask Result;
    2546           0 :   for (const MaskRolOp *Ops = CompositeSequences[IdxA]; Ops->Mask.any(); ++Ops) {
    2547           0 :     LaneBitmask::Type M = LaneMask.getAsInteger() & Ops->Mask.getAsInteger();
    2548           0 :     if (unsigned S = Ops->RotateLeft)
    2549           0 :       Result |= LaneBitmask((M << S) | (M >> (LaneBitmask::BitWidth - S)));
    2550             :     else
    2551           0 :       Result |= LaneBitmask(M);
    2552             :   }
    2553           0 :   return Result;
    2554             : }
    2555             : 
    2556           0 : LaneBitmask SparcGenRegisterInfo::reverseComposeSubRegIndexLaneMaskImpl(unsigned IdxA,  LaneBitmask LaneMask) const {
    2557           0 :   LaneMask &= getSubRegIndexLaneMask(IdxA);
    2558           0 :   --IdxA; assert(IdxA < 6 && "Subregister index out of bounds");
    2559           0 :   LaneBitmask Result;
    2560           0 :   for (const MaskRolOp *Ops = CompositeSequences[IdxA]; Ops->Mask.any(); ++Ops) {
    2561           0 :     LaneBitmask::Type M = LaneMask.getAsInteger();
    2562           0 :     if (unsigned S = Ops->RotateLeft)
    2563           0 :       Result |= LaneBitmask((M >> S) | (M << (LaneBitmask::BitWidth - S)));
    2564             :     else
    2565           0 :       Result |= LaneBitmask(M);
    2566             :   }
    2567           0 :   return Result;
    2568             : }
    2569             : 
    2570         706 : const TargetRegisterClass *SparcGenRegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx) const {
    2571             :   static const uint8_t Table[13][6] = {
    2572             :     {   // FCCRegs
    2573             :       0,        // sub_even
    2574             :       0,        // sub_even64
    2575             :       0,        // sub_odd
    2576             :       0,        // sub_odd64
    2577             :       0,        // sub_odd64_then_sub_even
    2578             :       0,        // sub_odd64_then_sub_odd
    2579             :     },
    2580             :     {   // ASRRegs
    2581             :       0,        // sub_even
    2582             :       0,        // sub_even64
    2583             :       0,        // sub_odd
    2584             :       0,        // sub_odd64
    2585             :       0,        // sub_odd64_then_sub_even
    2586             :       0,        // sub_odd64_then_sub_odd
    2587             :     },
    2588             :     {   // CoprocRegs
    2589             :       0,        // sub_even
    2590             :       0,        // sub_even64
    2591             :       0,        // sub_odd
    2592             :       0,        // sub_odd64
    2593             :       0,        // sub_odd64_then_sub_even
    2594             :       0,        // sub_odd64_then_sub_odd
    2595             :     },
    2596             :     {   // FPRegs
    2597             :       0,        // sub_even
    2598             :       0,        // sub_even64
    2599             :       0,        // sub_odd
    2600             :       0,        // sub_odd64
    2601             :       0,        // sub_odd64_then_sub_even
    2602             :       0,        // sub_odd64_then_sub_odd
    2603             :     },
    2604             :     {   // IntRegs
    2605             :       0,        // sub_even
    2606             :       0,        // sub_even64
    2607             :       0,        // sub_odd
    2608             :       0,        // sub_odd64
    2609             :       0,        // sub_odd64_then_sub_even
    2610             :       0,        // sub_odd64_then_sub_odd
    2611             :     },
    2612             :     {   // DFPRegs
    2613             :       10,       // sub_even -> LowDFPRegs
    2614             :       0,        // sub_even64
    2615             :       10,       // sub_odd -> LowDFPRegs
    2616             :       0,        // sub_odd64
    2617             :       0,        // sub_odd64_then_sub_even
    2618             :       0,        // sub_odd64_then_sub_odd
    2619             :     },
    2620             :     {   // I64Regs
    2621             :       0,        // sub_even
    2622             :       0,        // sub_even64
    2623             :       0,        // sub_odd
    2624             :       0,        // sub_odd64
    2625             :       0,        // sub_odd64_then_sub_even
    2626             :       0,        // sub_odd64_then_sub_odd
    2627             :     },
    2628             :     {   // CoprocPair
    2629             :       8,        // sub_even -> CoprocPair
    2630             :       0,        // sub_even64
    2631             :       8,        // sub_odd -> CoprocPair
    2632             :       0,        // sub_odd64
    2633             :       0,        // sub_odd64_then_sub_even
    2634             :       0,        // sub_odd64_then_sub_odd
    2635             :     },
    2636             :     {   // IntPair
    2637             :       9,        // sub_even -> IntPair
    2638             :       0,        // sub_even64
    2639             :       9,        // sub_odd -> IntPair
    2640             :       0,        // sub_odd64
    2641             :       0,        // sub_odd64_then_sub_even
    2642             :       0,        // sub_odd64_then_sub_odd
    2643             :     },
    2644             :     {   // LowDFPRegs
    2645             :       10,       // sub_even -> LowDFPRegs
    2646             :       0,        // sub_even64
    2647             :       10,       // sub_odd -> LowDFPRegs
    2648             :       0,        // sub_odd64
    2649             :       0,        // sub_odd64_then_sub_even
    2650             :       0,        // sub_odd64_then_sub_odd
    2651             :     },
    2652             :     {   // PRRegs
    2653             :       0,        // sub_even
    2654             :       0,        // sub_even64
    2655             :       0,        // sub_odd
    2656             :       0,        // sub_odd64
    2657             :       0,        // sub_odd64_then_sub_even
    2658             :       0,        // sub_odd64_then_sub_odd
    2659             :     },
    2660             :     {   // QFPRegs
    2661             :       13,       // sub_even -> LowQFPRegs
    2662             :       12,       // sub_even64 -> QFPRegs
    2663             :       13,       // sub_odd -> LowQFPRegs
    2664             :       12,       // sub_odd64 -> QFPRegs
    2665             :       13,       // sub_odd64_then_sub_even -> LowQFPRegs
    2666             :       13,       // sub_odd64_then_sub_odd -> LowQFPRegs
    2667             :     },
    2668             :     {   // LowQFPRegs
    2669             :       13,       // sub_even -> LowQFPRegs
    2670             :       13,       // sub_even64 -> LowQFPRegs
    2671             :       13,       // sub_odd -> LowQFPRegs
    2672             :       13,       // sub_odd64 -> LowQFPRegs
    2673             :       13,       // sub_odd64_then_sub_even -> LowQFPRegs
    2674             :       13,       // sub_odd64_then_sub_odd -> LowQFPRegs
    2675             :     },
    2676             :   };
    2677             :   assert(RC && "Missing regclass");
    2678         706 :   if (!Idx) return RC;
    2679         706 :   --Idx;
    2680             :   assert(Idx < 6 && "Bad subreg");
    2681        1412 :   unsigned TV = Table[RC->getID()][Idx];
    2682        1412 :   return TV ? getRegClass(TV - 1) : nullptr;
    2683             : }
    2684             : 
    2685             : /// Get the weight in units of pressure for this register class.
    2686       14221 : const RegClassWeight &SparcGenRegisterInfo::
    2687             : getRegClassWeight(const TargetRegisterClass *RC) const {
    2688             :   static const RegClassWeight RCWeightTable[] = {
    2689             :     {1, 4},     // FCCRegs
    2690             :     {0, 0},     // ASRRegs
    2691             :     {0, 0},     // CoprocRegs
    2692             :     {1, 32},    // FPRegs
    2693             :     {1, 32},    // IntRegs
    2694             :     {2, 64},    // DFPRegs
    2695             :     {1, 32},    // I64Regs
    2696             :     {0, 0},     // CoprocPair
    2697             :     {2, 32},    // IntPair
    2698             :     {2, 32},    // LowDFPRegs
    2699             :     {1, 15},    // PRRegs
    2700             :     {4, 64},    // QFPRegs
    2701             :     {4, 32},    // LowQFPRegs
    2702             :   };
    2703       28442 :   return RCWeightTable[RC->getID()];
    2704             : }
    2705             : 
    2706             : /// Get the weight in units of pressure for this register unit.
    2707        1525 : unsigned SparcGenRegisterInfo::
    2708             : getRegUnitWeight(unsigned RegUnit) const {
    2709             :   assert(RegUnit < 171 && "invalid register unit");
    2710             :   static const uint8_t RUWeightTable[] = {
    2711             :     1, 1, 1, 0, 0, 1, 0, 0, 0, 1, 1, 0, 1, 1, 0, 1, 1, 1, 1, 1, 1, 0, 1, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 2, 2, 2, 2, 2, 2, 2, 2, 2, 2, 2, 2, 2, 2, 2, 2, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, 1, };
    2712        1525 :   return RUWeightTable[RegUnit];
    2713             : }
    2714             : 
    2715             : 
    2716             : // Get the number of dimensions of register pressure.
    2717        1598 : unsigned SparcGenRegisterInfo::getNumRegPressureSets() const {
    2718        1598 :   return 5;
    2719             : }
    2720             : 
    2721             : // Get the name of this register unit pressure set.
    2722           0 : const char *SparcGenRegisterInfo::
    2723             : getRegPressureSetName(unsigned Idx) const {
    2724             :   static const char *const PressureNameTable[] = {
    2725             :     "FCCRegs",
    2726             :     "PRRegs",
    2727             :     "FPRegs",
    2728             :     "IntRegs",
    2729             :     "DFPRegs",
    2730             :   };
    2731           0 :   return PressureNameTable[Idx];
    2732             : }
    2733             : 
    2734             : // Get the register unit pressure limit for this dimension.
    2735             : // This limit must be adjusted dynamically for reserved registers.
    2736        2885 : unsigned SparcGenRegisterInfo::
    2737             : getRegPressureSetLimit(const MachineFunction &MF, unsigned Idx) const {
    2738             :   static const uint8_t PressureLimitTable[] = {
    2739             :     4,          // 0: FCCRegs
    2740             :     15,         // 1: PRRegs
    2741             :     32,         // 2: FPRegs
    2742             :     32,         // 3: IntRegs
    2743             :     64,         // 4: DFPRegs
    2744             :   };
    2745        2885 :   return PressureLimitTable[Idx];
    2746             : }
    2747             : 
    2748             : /// Table of pressure sets per register class or unit.
    2749             : static const int RCSetsTable[] = {
    2750             :   /* 0 */ 0, -1,
    2751             :   /* 2 */ 1, -1,
    2752             :   /* 4 */ 3, -1,
    2753             :   /* 6 */ 2, 4, -1,
    2754             : };
    2755             : 
    2756             : /// Get the dimensions of register pressure impacted by this register class.
    2757             : /// Returns a -1 terminated array of pressure set IDs
    2758       15590 : const int* SparcGenRegisterInfo::
    2759             : getRegClassPressureSets(const TargetRegisterClass *RC) const {
    2760             :   static const uint8_t RCSetStartTable[] = {
    2761             :     0,1,1,6,4,7,4,1,4,6,2,7,6,};
    2762       31180 :   return &RCSetsTable[RCSetStartTable[RC->getID()]];
    2763             : }
    2764             : 
    2765             : /// Get the dimensions of register pressure impacted by this register unit.
    2766             : /// Returns a -1 terminated array of pressure set IDs
    2767        1525 : const int* SparcGenRegisterInfo::
    2768             : getRegUnitPressureSets(unsigned RegUnit) const {
    2769             :   assert(RegUnit < 171 && "invalid register unit");
    2770             :   static const uint8_t RUSetStartTable[] = {
    2771             :     2,2,2,1,1,2,1,1,1,2,2,1,2,2,1,2,2,2,2,2,2,1,2,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,6,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,7,0,0,0,0,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,4,};
    2772        1525 :   return &RCSetsTable[RUSetStartTable[RegUnit]];
    2773             : }
    2774             : 
    2775             : extern const MCRegisterDesc SparcRegDesc[];
    2776             : extern const MCPhysReg SparcRegDiffLists[];
    2777             : extern const LaneBitmask SparcLaneMaskLists[];
    2778             : extern const char SparcRegStrings[];
    2779             : extern const char SparcRegClassStrings[];
    2780             : extern const MCPhysReg SparcRegUnitRoots[][2];
    2781             : extern const uint16_t SparcSubRegIdxLists[];
    2782             : extern const MCRegisterInfo::SubRegCoveredBits SparcSubRegIdxRanges[];
    2783             : extern const uint16_t SparcRegEncodingTable[];
    2784             : // SP Dwarf<->LLVM register mappings.
    2785             : extern const MCRegisterInfo::DwarfLLVMRegPair SPDwarfFlavour0Dwarf2L[];
    2786             : extern const unsigned SPDwarfFlavour0Dwarf2LSize;
    2787             : 
    2788             : extern const MCRegisterInfo::DwarfLLVMRegPair SPEHFlavour0Dwarf2L[];
    2789             : extern const unsigned SPEHFlavour0Dwarf2LSize;
    2790             : 
    2791             : extern const MCRegisterInfo::DwarfLLVMRegPair SPDwarfFlavour0L2Dwarf[];
    2792             : extern const unsigned SPDwarfFlavour0L2DwarfSize;
    2793             : 
    2794             : extern const MCRegisterInfo::DwarfLLVMRegPair SPEHFlavour0L2Dwarf[];
    2795             : extern const unsigned SPEHFlavour0L2DwarfSize;
    2796             : 
    2797         376 : SparcGenRegisterInfo::
    2798         376 : SparcGenRegisterInfo(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour, unsigned PC)
    2799             :   : TargetRegisterInfo(SparcRegInfoDesc, RegisterClasses, RegisterClasses+13,
    2800         752 :              SubRegIndexNameTable, SubRegIndexLaneMaskTable, LaneBitmask(0xFFFFFFFF)) {
    2801         752 :   InitMCRegisterInfo(SparcRegDesc, 236, RA, PC,
    2802             :                      SparcMCRegisterClasses, 13,
    2803             :                      SparcRegUnitRoots,
    2804             :                      171,
    2805             :                      SparcRegDiffLists,
    2806             :                      SparcLaneMaskLists,
    2807             :                      SparcRegStrings,
    2808             :                      SparcRegClassStrings,
    2809             :                      SparcSubRegIdxLists,
    2810             :                      7,
    2811             :                      SparcSubRegIdxRanges,
    2812             :                      SparcRegEncodingTable);
    2813             : 
    2814         376 :   switch (DwarfFlavour) {
    2815           0 :   default:
    2816           0 :     llvm_unreachable("Unknown DWARF flavour");
    2817         376 :   case 0:
    2818         752 :     mapDwarfRegsToLLVMRegs(SPDwarfFlavour0Dwarf2L, SPDwarfFlavour0Dwarf2LSize, false);
    2819             :     break;
    2820             :   }
    2821         376 :   switch (EHFlavour) {
    2822           0 :   default:
    2823           0 :     llvm_unreachable("Unknown DWARF flavour");
    2824         376 :   case 0:
    2825         752 :     mapDwarfRegsToLLVMRegs(SPEHFlavour0Dwarf2L, SPEHFlavour0Dwarf2LSize, true);
    2826             :     break;
    2827             :   }
    2828         376 :   switch (DwarfFlavour) {
    2829           0 :   default:
    2830           0 :     llvm_unreachable("Unknown DWARF flavour");
    2831         376 :   case 0:
    2832         752 :     mapLLVMRegsToDwarfRegs(SPDwarfFlavour0L2Dwarf, SPDwarfFlavour0L2DwarfSize, false);
    2833             :     break;
    2834             :   }
    2835         376 :   switch (EHFlavour) {
    2836           0 :   default:
    2837           0 :     llvm_unreachable("Unknown DWARF flavour");
    2838         376 :   case 0:
    2839         752 :     mapLLVMRegsToDwarfRegs(SPEHFlavour0L2Dwarf, SPEHFlavour0L2DwarfSize, true);
    2840             :     break;
    2841             :   }
    2842         376 : }
    2843             : 
    2844             : static const MCPhysReg CSR_SaveList[] = { 0 };
    2845             : static const uint32_t CSR_RegMask[] = { 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x000ffff0, 0x00000000, 0x000000ff, };
    2846             : static const MCPhysReg RTCSR_SaveList[] = { 0 };
    2847             : static const uint32_t RTCSR_RegMask[] = { 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000c00, 0x00000000, 0x00000008, };
    2848             : 
    2849             : 
    2850           0 : ArrayRef<const uint32_t *> SparcGenRegisterInfo::getRegMasks() const {
    2851             :   static const uint32_t *const Masks[] = {
    2852             :     CSR_RegMask,
    2853             :     RTCSR_RegMask,
    2854             :   };
    2855           0 :   return makeArrayRef(Masks);
    2856             : }
    2857             : 
    2858           0 : ArrayRef<const char *> SparcGenRegisterInfo::getRegMaskNames() const {
    2859             :   static const char *const Names[] = {
    2860             :     "CSR",
    2861             :     "RTCSR",
    2862             :   };
    2863           0 :   return makeArrayRef(Names);
    2864             : }
    2865             : 
    2866             : const SparcFrameLowering *
    2867        1624 : SparcGenRegisterInfo::getFrameLowering(const MachineFunction &MF) {
    2868             :   return static_cast<const SparcFrameLowering *>(
    2869        1624 :       MF.getSubtarget().getFrameLowering());
    2870             : }
    2871             : 
    2872             : } // end namespace llvm
    2873             : 
    2874             : #endif // GET_REGINFO_TARGET_DESC
    2875             : 

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