LCOV - code coverage report
Current view: top level - build-llvm/lib/Target/X86 - X86GenRegisterInfo.inc (source / functions) Hit Total Coverage
Test: llvm-toolchain.info Lines: 71 107 66.4 %
Date: 2018-06-17 00:07:59 Functions: 15 18 83.3 %
Legend: Lines: hit not hit

          Line data    Source code
       1             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
       2             : |*                                                                            *|
       3             : |* Target Register Enum Values                                                *|
       4             : |*                                                                            *|
       5             : |* Automatically generated file, do not edit!                                 *|
       6             : |*                                                                            *|
       7             : \*===----------------------------------------------------------------------===*/
       8             : 
       9             : 
      10             : #ifdef GET_REGINFO_ENUM
      11             : #undef GET_REGINFO_ENUM
      12             : 
      13             : namespace llvm {
      14             : 
      15             : class MCRegisterClass;
      16             : extern const MCRegisterClass X86MCRegisterClasses[];
      17             : 
      18             : namespace X86 {
      19             : enum {
      20             :   NoRegister,
      21             :   AH = 1,
      22             :   AL = 2,
      23             :   AX = 3,
      24             :   BH = 4,
      25             :   BL = 5,
      26             :   BP = 6,
      27             :   BPL = 7,
      28             :   BX = 8,
      29             :   CH = 9,
      30             :   CL = 10,
      31             :   CS = 11,
      32             :   CX = 12,
      33             :   DF = 13,
      34             :   DH = 14,
      35             :   DI = 15,
      36             :   DIL = 16,
      37             :   DL = 17,
      38             :   DS = 18,
      39             :   DX = 19,
      40             :   EAX = 20,
      41             :   EBP = 21,
      42             :   EBX = 22,
      43             :   ECX = 23,
      44             :   EDI = 24,
      45             :   EDX = 25,
      46             :   EFLAGS = 26,
      47             :   EIP = 27,
      48             :   EIZ = 28,
      49             :   ES = 29,
      50             :   ESI = 30,
      51             :   ESP = 31,
      52             :   FPSW = 32,
      53             :   FS = 33,
      54             :   GS = 34,
      55             :   HAX = 35,
      56             :   HBP = 36,
      57             :   HBX = 37,
      58             :   HCX = 38,
      59             :   HDI = 39,
      60             :   HDX = 40,
      61             :   HIP = 41,
      62             :   HSI = 42,
      63             :   HSP = 43,
      64             :   IP = 44,
      65             :   RAX = 45,
      66             :   RBP = 46,
      67             :   RBX = 47,
      68             :   RCX = 48,
      69             :   RDI = 49,
      70             :   RDX = 50,
      71             :   RIP = 51,
      72             :   RIZ = 52,
      73             :   RSI = 53,
      74             :   RSP = 54,
      75             :   SI = 55,
      76             :   SIL = 56,
      77             :   SP = 57,
      78             :   SPL = 58,
      79             :   SS = 59,
      80             :   SSP = 60,
      81             :   BND0 = 61,
      82             :   BND1 = 62,
      83             :   BND2 = 63,
      84             :   BND3 = 64,
      85             :   CR0 = 65,
      86             :   CR1 = 66,
      87             :   CR2 = 67,
      88             :   CR3 = 68,
      89             :   CR4 = 69,
      90             :   CR5 = 70,
      91             :   CR6 = 71,
      92             :   CR7 = 72,
      93             :   CR8 = 73,
      94             :   CR9 = 74,
      95             :   CR10 = 75,
      96             :   CR11 = 76,
      97             :   CR12 = 77,
      98             :   CR13 = 78,
      99             :   CR14 = 79,
     100             :   CR15 = 80,
     101             :   DR0 = 81,
     102             :   DR1 = 82,
     103             :   DR2 = 83,
     104             :   DR3 = 84,
     105             :   DR4 = 85,
     106             :   DR5 = 86,
     107             :   DR6 = 87,
     108             :   DR7 = 88,
     109             :   DR8 = 89,
     110             :   DR9 = 90,
     111             :   DR10 = 91,
     112             :   DR11 = 92,
     113             :   DR12 = 93,
     114             :   DR13 = 94,
     115             :   DR14 = 95,
     116             :   DR15 = 96,
     117             :   FP0 = 97,
     118             :   FP1 = 98,
     119             :   FP2 = 99,
     120             :   FP3 = 100,
     121             :   FP4 = 101,
     122             :   FP5 = 102,
     123             :   FP6 = 103,
     124             :   FP7 = 104,
     125             :   K0 = 105,
     126             :   K1 = 106,
     127             :   K2 = 107,
     128             :   K3 = 108,
     129             :   K4 = 109,
     130             :   K5 = 110,
     131             :   K6 = 111,
     132             :   K7 = 112,
     133             :   MM0 = 113,
     134             :   MM1 = 114,
     135             :   MM2 = 115,
     136             :   MM3 = 116,
     137             :   MM4 = 117,
     138             :   MM5 = 118,
     139             :   MM6 = 119,
     140             :   MM7 = 120,
     141             :   R8 = 121,
     142             :   R9 = 122,
     143             :   R10 = 123,
     144             :   R11 = 124,
     145             :   R12 = 125,
     146             :   R13 = 126,
     147             :   R14 = 127,
     148             :   R15 = 128,
     149             :   ST0 = 129,
     150             :   ST1 = 130,
     151             :   ST2 = 131,
     152             :   ST3 = 132,
     153             :   ST4 = 133,
     154             :   ST5 = 134,
     155             :   ST6 = 135,
     156             :   ST7 = 136,
     157             :   XMM0 = 137,
     158             :   XMM1 = 138,
     159             :   XMM2 = 139,
     160             :   XMM3 = 140,
     161             :   XMM4 = 141,
     162             :   XMM5 = 142,
     163             :   XMM6 = 143,
     164             :   XMM7 = 144,
     165             :   XMM8 = 145,
     166             :   XMM9 = 146,
     167             :   XMM10 = 147,
     168             :   XMM11 = 148,
     169             :   XMM12 = 149,
     170             :   XMM13 = 150,
     171             :   XMM14 = 151,
     172             :   XMM15 = 152,
     173             :   XMM16 = 153,
     174             :   XMM17 = 154,
     175             :   XMM18 = 155,
     176             :   XMM19 = 156,
     177             :   XMM20 = 157,
     178             :   XMM21 = 158,
     179             :   XMM22 = 159,
     180             :   XMM23 = 160,
     181             :   XMM24 = 161,
     182             :   XMM25 = 162,
     183             :   XMM26 = 163,
     184             :   XMM27 = 164,
     185             :   XMM28 = 165,
     186             :   XMM29 = 166,
     187             :   XMM30 = 167,
     188             :   XMM31 = 168,
     189             :   YMM0 = 169,
     190             :   YMM1 = 170,
     191             :   YMM2 = 171,
     192             :   YMM3 = 172,
     193             :   YMM4 = 173,
     194             :   YMM5 = 174,
     195             :   YMM6 = 175,
     196             :   YMM7 = 176,
     197             :   YMM8 = 177,
     198             :   YMM9 = 178,
     199             :   YMM10 = 179,
     200             :   YMM11 = 180,
     201             :   YMM12 = 181,
     202             :   YMM13 = 182,
     203             :   YMM14 = 183,
     204             :   YMM15 = 184,
     205             :   YMM16 = 185,
     206             :   YMM17 = 186,
     207             :   YMM18 = 187,
     208             :   YMM19 = 188,
     209             :   YMM20 = 189,
     210             :   YMM21 = 190,
     211             :   YMM22 = 191,
     212             :   YMM23 = 192,
     213             :   YMM24 = 193,
     214             :   YMM25 = 194,
     215             :   YMM26 = 195,
     216             :   YMM27 = 196,
     217             :   YMM28 = 197,
     218             :   YMM29 = 198,
     219             :   YMM30 = 199,
     220             :   YMM31 = 200,
     221             :   ZMM0 = 201,
     222             :   ZMM1 = 202,
     223             :   ZMM2 = 203,
     224             :   ZMM3 = 204,
     225             :   ZMM4 = 205,
     226             :   ZMM5 = 206,
     227             :   ZMM6 = 207,
     228             :   ZMM7 = 208,
     229             :   ZMM8 = 209,
     230             :   ZMM9 = 210,
     231             :   ZMM10 = 211,
     232             :   ZMM11 = 212,
     233             :   ZMM12 = 213,
     234             :   ZMM13 = 214,
     235             :   ZMM14 = 215,
     236             :   ZMM15 = 216,
     237             :   ZMM16 = 217,
     238             :   ZMM17 = 218,
     239             :   ZMM18 = 219,
     240             :   ZMM19 = 220,
     241             :   ZMM20 = 221,
     242             :   ZMM21 = 222,
     243             :   ZMM22 = 223,
     244             :   ZMM23 = 224,
     245             :   ZMM24 = 225,
     246             :   ZMM25 = 226,
     247             :   ZMM26 = 227,
     248             :   ZMM27 = 228,
     249             :   ZMM28 = 229,
     250             :   ZMM29 = 230,
     251             :   ZMM30 = 231,
     252             :   ZMM31 = 232,
     253             :   R8B = 233,
     254             :   R9B = 234,
     255             :   R10B = 235,
     256             :   R11B = 236,
     257             :   R12B = 237,
     258             :   R13B = 238,
     259             :   R14B = 239,
     260             :   R15B = 240,
     261             :   R8D = 241,
     262             :   R9D = 242,
     263             :   R10D = 243,
     264             :   R11D = 244,
     265             :   R12D = 245,
     266             :   R13D = 246,
     267             :   R14D = 247,
     268             :   R15D = 248,
     269             :   R8W = 249,
     270             :   R9W = 250,
     271             :   R10W = 251,
     272             :   R11W = 252,
     273             :   R12W = 253,
     274             :   R13W = 254,
     275             :   R14W = 255,
     276             :   R15W = 256,
     277             :   NUM_TARGET_REGS       // 257
     278             : };
     279             : } // end namespace X86
     280             : 
     281             : // Register classes
     282             : 
     283             : namespace X86 {
     284             : enum {
     285             :   GR8RegClassID = 0,
     286             :   GR8_NOREXRegClassID = 1,
     287             :   GR8_ABCD_HRegClassID = 2,
     288             :   GR8_ABCD_LRegClassID = 3,
     289             :   GR16RegClassID = 4,
     290             :   GRH16RegClassID = 5,
     291             :   GR16_NOREXRegClassID = 6,
     292             :   VK1RegClassID = 7,
     293             :   VK16RegClassID = 8,
     294             :   VK2RegClassID = 9,
     295             :   VK4RegClassID = 10,
     296             :   VK8RegClassID = 11,
     297             :   VK16WMRegClassID = 12,
     298             :   VK1WMRegClassID = 13,
     299             :   VK2WMRegClassID = 14,
     300             :   VK4WMRegClassID = 15,
     301             :   VK8WMRegClassID = 16,
     302             :   SEGMENT_REGRegClassID = 17,
     303             :   GR16_ABCDRegClassID = 18,
     304             :   FPCCRRegClassID = 19,
     305             :   FR32XRegClassID = 20,
     306             :   LOW32_ADDR_ACCESS_RBPRegClassID = 21,
     307             :   LOW32_ADDR_ACCESSRegClassID = 22,
     308             :   LOW32_ADDR_ACCESS_RBP_with_sub_8bitRegClassID = 23,
     309             :   DEBUG_REGRegClassID = 24,
     310             :   FR32RegClassID = 25,
     311             :   GR32RegClassID = 26,
     312             :   GR32_NOSPRegClassID = 27,
     313             :   LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXRegClassID = 28,
     314             :   GR32_NOREXRegClassID = 29,
     315             :   VK32RegClassID = 30,
     316             :   GR32_NOREX_NOSPRegClassID = 31,
     317             :   RFP32RegClassID = 32,
     318             :   VK32WMRegClassID = 33,
     319             :   GR32_ABCDRegClassID = 34,
     320             :   GR32_TCRegClassID = 35,
     321             :   GR32_ADRegClassID = 36,
     322             :   LOW32_ADDR_ACCESS_RBP_with_sub_32bitRegClassID = 37,
     323             :   CCRRegClassID = 38,
     324             :   DFCCRRegClassID = 39,
     325             :   LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitRegClassID = 40,
     326             :   LOW32_ADDR_ACCESS_with_sub_32bitRegClassID = 41,
     327             :   RFP64RegClassID = 42,
     328             :   FR64XRegClassID = 43,
     329             :   GR64RegClassID = 44,
     330             :   CONTROL_REGRegClassID = 45,
     331             :   FR64RegClassID = 46,
     332             :   GR64_with_sub_8bitRegClassID = 47,
     333             :   GR64_NOSPRegClassID = 48,
     334             :   GR64_NOREXRegClassID = 49,
     335             :   GR64_TCRegClassID = 50,
     336             :   GR64_NOSP_and_GR64_TCRegClassID = 51,
     337             :   GR64_TCW64RegClassID = 52,
     338             :   GR64_with_sub_16bit_in_GR16_NOREXRegClassID = 53,
     339             :   VK64RegClassID = 54,
     340             :   VR64RegClassID = 55,
     341             :   GR64_NOREX_NOSPRegClassID = 56,
     342             :   GR64_NOSP_and_GR64_TCW64RegClassID = 57,
     343             :   GR64_TC_and_GR64_TCW64RegClassID = 58,
     344             :   VK64WMRegClassID = 59,
     345             :   GR64_NOREX_and_GR64_TCRegClassID = 60,
     346             :   GR64_TC_and_GR64_NOSP_and_GR64_TCW64RegClassID = 61,
     347             :   GR64_NOREX_NOSP_and_GR64_TCRegClassID = 62,
     348             :   GR64_ABCDRegClassID = 63,
     349             :   GR64_NOREX_and_GR64_TCW64RegClassID = 64,
     350             :   GR64_with_sub_32bit_in_GR32_TCRegClassID = 65,
     351             :   GR64_ADRegClassID = 66,
     352             :   GR64_and_LOW32_ADDR_ACCESS_RBPRegClassID = 67,
     353             :   GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPRegClassID = 68,
     354             :   GR64_and_LOW32_ADDR_ACCESSRegClassID = 69,
     355             :   RSTRegClassID = 70,
     356             :   RFP80RegClassID = 71,
     357             :   VR128XRegClassID = 72,
     358             :   FR128RegClassID = 73,
     359             :   VR128RegClassID = 74,
     360             :   VR128HRegClassID = 75,
     361             :   VR128LRegClassID = 76,
     362             :   BNDRRegClassID = 77,
     363             :   VR256XRegClassID = 78,
     364             :   VR256RegClassID = 79,
     365             :   VR256HRegClassID = 80,
     366             :   VR256LRegClassID = 81,
     367             :   VR512RegClassID = 82,
     368             :   VR512_with_sub_xmm_in_FR128RegClassID = 83,
     369             :   VR512_with_sub_xmm_in_VR128HRegClassID = 84,
     370             :   VR512_with_sub_xmm_in_VR128LRegClassID = 85,
     371             : 
     372             :   };
     373             : } // end namespace X86
     374             : 
     375             : 
     376             : // Subregister indices
     377             : 
     378             : namespace X86 {
     379             : enum {
     380             :   NoSubRegister,
     381             :   sub_8bit,     // 1
     382             :   sub_8bit_hi,  // 2
     383             :   sub_16bit,    // 3
     384             :   sub_16bit_hi, // 4
     385             :   sub_32bit,    // 5
     386             :   sub_xmm,      // 6
     387             :   sub_ymm,      // 7
     388             :   NUM_TARGET_SUBREGS
     389             : };
     390             : } // end namespace X86
     391             : 
     392             : } // end namespace llvm
     393             : 
     394             : #endif // GET_REGINFO_ENUM
     395             : 
     396             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
     397             : |*                                                                            *|
     398             : |* MC Register Information                                                    *|
     399             : |*                                                                            *|
     400             : |* Automatically generated file, do not edit!                                 *|
     401             : |*                                                                            *|
     402             : \*===----------------------------------------------------------------------===*/
     403             : 
     404             : 
     405             : #ifdef GET_REGINFO_MC_DESC
     406             : #undef GET_REGINFO_MC_DESC
     407             : 
     408             : namespace llvm {
     409             : 
     410             : extern const MCPhysReg X86RegDiffLists[] = {
     411             :   /* 0 */ 0, 1, 0,
     412             :   /* 3 */ 2, 1, 0,
     413             :   /* 6 */ 5, 1, 0,
     414             :   /* 9 */ 20, 1, 0,
     415             :   /* 12 */ 65454, 1, 0,
     416             :   /* 15 */ 65500, 1, 0,
     417             :   /* 18 */ 9, 2, 0,
     418             :   /* 21 */ 4, 0,
     419             :   /* 23 */ 9, 2, 7, 0,
     420             :   /* 27 */ 10, 7, 0,
     421             :   /* 30 */ 65397, 1, 10, 0,
     422             :   /* 34 */ 65472, 1, 10, 0,
     423             :   /* 38 */ 4, 10, 0,
     424             :   /* 41 */ 0, 1, 12, 0,
     425             :   /* 45 */ 65397, 1, 12, 0,
     426             :   /* 49 */ 65472, 1, 12, 0,
     427             :   /* 53 */ 19, 0,
     428             :   /* 55 */ 20, 0,
     429             :   /* 57 */ 65511, 65527, 1, 23, 0,
     430             :   /* 62 */ 65535, 65510, 23, 0,
     431             :   /* 66 */ 65535, 65511, 23, 0,
     432             :   /* 70 */ 65524, 23, 0,
     433             :   /* 73 */ 65519, 24, 0,
     434             :   /* 76 */ 65522, 24, 0,
     435             :   /* 79 */ 2, 6, 25, 0,
     436             :   /* 83 */ 5, 6, 25, 0,
     437             :   /* 87 */ 65535, 9, 25, 0,
     438             :   /* 91 */ 2, 11, 25, 0,
     439             :   /* 95 */ 3, 11, 25, 0,
     440             :   /* 99 */ 3, 14, 25, 0,
     441             :   /* 103 */ 4, 14, 25, 0,
     442             :   /* 107 */ 65535, 15, 25, 0,
     443             :   /* 111 */ 1, 17, 25, 0,
     444             :   /* 115 */ 2, 17, 25, 0,
     445             :   /* 119 */ 65521, 25, 0,
     446             :   /* 122 */ 65511, 65530, 65534, 65533, 26, 0,
     447             :   /* 128 */ 65511, 65521, 1, 29, 0,
     448             :   /* 133 */ 65511, 65525, 65534, 65535, 29, 0,
     449             :   /* 139 */ 31, 0,
     450             :   /* 141 */ 32, 32, 0,
     451             :   /* 144 */ 65511, 65522, 65533, 65535, 33, 0,
     452             :   /* 150 */ 65511, 65519, 65535, 65535, 34, 0,
     453             :   /* 156 */ 65381, 0,
     454             :   /* 158 */ 65389, 0,
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     476             : 
     477             : extern const LaneBitmask X86LaneMaskLists[] = {
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     479             :   /* 2 */ LaneBitmask(0x00000002), LaneBitmask(0x00000001), LaneBitmask::getAll(),
     480             :   /* 5 */ LaneBitmask(0x00000002), LaneBitmask(0x00000001), LaneBitmask(0x00000004), LaneBitmask::getAll(),
     481             :   /* 9 */ LaneBitmask(0x00000003), LaneBitmask(0x00000004), LaneBitmask::getAll(),
     482             :   /* 12 */ LaneBitmask(0x00000008), LaneBitmask::getAll(),
     483             : };
     484             : 
     485             : extern const uint16_t X86SubRegIdxLists[] = {
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     493             : 
     494             : extern const MCRegisterInfo::SubRegCoveredBits X86SubRegIdxRanges[] = {
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     499             :   { 16, 16 },   // sub_16bit_hi
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     501             :   { 0, 128 },   // sub_xmm
     502             :   { 0, 256 },   // sub_ymm
     503             : };
     504             : 
     505             : extern const char X86RegStrings[] = {
     506             :   /* 0 */ 'X', 'M', 'M', '1', '0', 0,
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     623             :   /* 594 */ 'C', 'R', '6', 0,
     624             :   /* 598 */ 'D', 'R', '6', 0,
     625             :   /* 602 */ 'S', 'T', '6', 0,
     626             :   /* 606 */ 'X', 'M', 'M', '1', '7', 0,
     627             :   /* 612 */ 'Y', 'M', 'M', '1', '7', 0,
     628             :   /* 618 */ 'Z', 'M', 'M', '1', '7', 0,
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     630             :   /* 630 */ 'Y', 'M', 'M', '2', '7', 0,
     631             :   /* 636 */ 'Z', 'M', 'M', '2', '7', 0,
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     633             :   /* 645 */ 'X', 'M', 'M', '7', 0,
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     639             :   /* 672 */ 'S', 'T', '7', 0,
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     641             :   /* 682 */ 'Y', 'M', 'M', '1', '8', 0,
     642             :   /* 688 */ 'Z', 'M', 'M', '1', '8', 0,
     643             :   /* 694 */ 'X', 'M', 'M', '2', '8', 0,
     644             :   /* 700 */ 'Y', 'M', 'M', '2', '8', 0,
     645             :   /* 706 */ 'Z', 'M', 'M', '2', '8', 0,
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     657             :   /* 771 */ 'X', 'M', 'M', '9', 0,
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     674             :   /* 852 */ 'R', '1', '4', 'D', 0,
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     695             :   /* 929 */ 'B', 'P', 'L', 0,
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     711             :   /* 989 */ 'E', 'F', 'L', 'A', 'G', 'S', 0,
     712             :   /* 996 */ 'S', 'S', 0,
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     721             :   /* 1037 */ 'F', 'P', 'S', 'W', 0,
     722             :   /* 1042 */ 'E', 'A', 'X', 0,
     723             :   /* 1046 */ 'H', 'A', 'X', 0,
     724             :   /* 1050 */ 'R', 'A', 'X', 0,
     725             :   /* 1054 */ 'E', 'B', 'X', 0,
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     729             :   /* 1070 */ 'H', 'C', 'X', 0,
     730             :   /* 1074 */ 'R', 'C', 'X', 0,
     731             :   /* 1078 */ 'E', 'D', 'X', 0,
     732             :   /* 1082 */ 'H', 'D', 'X', 0,
     733             :   /* 1086 */ 'R', 'D', 'X', 0,
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     735             :   /* 1094 */ 'R', 'I', 'Z', 0,
     736             : };
     737             : 
     738             : extern const MCRegisterDesc X86RegDesc[] = { // Descriptors
     739             :   { 5, 0, 0, 0, 0, 0 },
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     746             :   { 929, 2, 107, 3, 336, 0 },
     747             :   { 1055, 208, 100, 4, 48, 2 },
     748             :   { 879, 2, 95, 3, 3153, 0 },
     749             :   { 915, 2, 91, 3, 3153, 0 },
     750             :   { 977, 2, 2, 3, 3153, 0 },
     751             :   { 1067, 211, 92, 4, 96, 2 },
     752             :   { 870, 2, 2, 3, 3121, 0 },
     753             :   { 882, 2, 83, 3, 3121, 0 },
     754             :   { 886, 1, 88, 2, 512, 3 },
     755             :   { 921, 2, 87, 3, 512, 0 },
     756             :   { 918, 2, 79, 3, 3089, 0 },
     757             :   { 980, 2, 2, 3, 3089, 0 },
     758             :   { 1079, 203, 80, 4, 288, 2 },
     759             :   { 1042, 151, 81, 13, 656, 5 },
     760             :   { 937, 129, 81, 8, 608, 6 },
     761             :   { 1054, 145, 81, 13, 787, 5 },
     762             :   { 1066, 134, 81, 13, 547, 5 },
     763             :   { 885, 58, 81, 8, 432, 6 },
     764             :   { 1078, 123, 81, 13, 368, 5 },
     765             :   { 989, 2, 2, 3, 848, 0 },
     766             :   { 949, 200, 74, 19, 144, 9 },
     767             :   { 1090, 2, 2, 3, 3089, 0 },
     768             :   { 983, 2, 2, 3, 3089, 0 },
     769             :   { 897, 189, 60, 8, 242, 6 },
     770             :   { 961, 184, 60, 8, 242, 6 },
     771             :   { 1037, 2, 2, 3, 3153, 0 },
     772             :   { 986, 2, 2, 3, 3153, 0 },
     773             :   { 993, 2, 2, 3, 3153, 0 },
     774             :   { 1046, 2, 119, 3, 2833, 0 },
     775             :   { 941, 2, 119, 3, 2833, 0 },
     776             :   { 1058, 2, 119, 3, 2833, 0 },
     777             :   { 1070, 2, 119, 3, 2833, 0 },
     778             :   { 889, 2, 119, 3, 2833, 0 },
     779             :   { 1082, 2, 119, 3, 2833, 0 },
     780             :   { 953, 2, 76, 3, 2659, 0 },
     781             :   { 901, 2, 70, 3, 2722, 0 },
     782             :   { 965, 2, 70, 3, 2722, 0 },
     783             :   { 950, 2, 73, 3, 880, 0 },
     784             :   { 1050, 150, 2, 12, 656, 5 },
     785             :   { 945, 128, 2, 7, 608, 6 },
     786             :   { 1062, 144, 2, 12, 723, 5 },
     787             :   { 1074, 133, 2, 12, 483, 5 },
     788             :   { 893, 57, 2, 7, 432, 6 },
     789             :   { 1086, 122, 2, 12, 368, 5 },
     790             :   { 957, 199, 2, 18, 144, 9 },
     791             :   { 1094, 2, 2, 3, 2224, 0 },
     792             :   { 905, 188, 2, 7, 194, 6 },
     793             :   { 969, 183, 2, 7, 194, 6 },
     794             :   { 898, 1, 67, 2, 1184, 3 },
     795             :   { 925, 2, 66, 3, 1184, 0 },
     796             :   { 962, 1, 63, 2, 2016, 3 },
     797             :   { 933, 2, 62, 3, 2016, 0 },
     798             :   { 996, 2, 2, 3, 2801, 0 },
     799             :   { 973, 2, 2, 3, 2801, 0 },
     800             :   { 64, 2, 2, 3, 2801, 0 },
     801             :   { 167, 2, 2, 3, 2801, 0 },
     802             :   { 252, 2, 2, 3, 2801, 0 },
     803             :   { 337, 2, 2, 3, 2801, 0 },
     804             :   { 91, 2, 2, 3, 2801, 0 },
     805             :   { 194, 2, 2, 3, 2801, 0 },
     806             :   { 279, 2, 2, 3, 2801, 0 },
     807             :   { 364, 2, 2, 3, 2801, 0 },
     808             :   { 444, 2, 2, 3, 2801, 0 },
     809             :   { 524, 2, 2, 3, 2801, 0 },
     810             :   { 594, 2, 2, 3, 2801, 0 },
     811             :   { 664, 2, 2, 3, 2801, 0 },
     812             :   { 727, 2, 2, 3, 2801, 0 },
     813             :   { 786, 2, 2, 3, 2801, 0 },
     814             :   { 18, 2, 2, 3, 2801, 0 },
     815             :   { 121, 2, 2, 3, 2801, 0 },
     816             :   { 224, 2, 2, 3, 2801, 0 },
     817             :   { 309, 2, 2, 3, 2801, 0 },
     818             :   { 394, 2, 2, 3, 2801, 0 },
     819             :   { 474, 2, 2, 3, 2801, 0 },
     820             :   { 95, 2, 2, 3, 2801, 0 },
     821             :   { 198, 2, 2, 3, 2801, 0 },
     822             :   { 283, 2, 2, 3, 2801, 0 },
     823             :   { 368, 2, 2, 3, 2801, 0 },
     824             :   { 448, 2, 2, 3, 2801, 0 },
     825             :   { 528, 2, 2, 3, 2801, 0 },
     826             :   { 598, 2, 2, 3, 2801, 0 },
     827             :   { 668, 2, 2, 3, 2801, 0 },
     828             :   { 731, 2, 2, 3, 2801, 0 },
     829             :   { 790, 2, 2, 3, 2801, 0 },
     830             :   { 23, 2, 2, 3, 2801, 0 },
     831             :   { 126, 2, 2, 3, 2801, 0 },
     832             :   { 229, 2, 2, 3, 2801, 0 },
     833             :   { 314, 2, 2, 3, 2801, 0 },
     834             :   { 399, 2, 2, 3, 2801, 0 },
     835             :   { 479, 2, 2, 3, 2801, 0 },
     836             :   { 87, 2, 2, 3, 2801, 0 },
     837             :   { 190, 2, 2, 3, 2801, 0 },
     838             :   { 275, 2, 2, 3, 2801, 0 },
     839             :   { 360, 2, 2, 3, 2801, 0 },
     840             :   { 440, 2, 2, 3, 2801, 0 },
     841             :   { 520, 2, 2, 3, 2801, 0 },
     842             :   { 590, 2, 2, 3, 2801, 0 },
     843             :   { 660, 2, 2, 3, 2801, 0 },
     844             :   { 69, 2, 2, 3, 2801, 0 },
     845             :   { 172, 2, 2, 3, 2801, 0 },
     846             :   { 257, 2, 2, 3, 2801, 0 },
     847             :   { 342, 2, 2, 3, 2801, 0 },
     848             :   { 422, 2, 2, 3, 2801, 0 },
     849             :   { 502, 2, 2, 3, 2801, 0 },
     850             :   { 572, 2, 2, 3, 2801, 0 },
     851             :   { 642, 2, 2, 3, 2801, 0 },
     852             :   { 73, 2, 2, 3, 2801, 0 },
     853             :   { 176, 2, 2, 3, 2801, 0 },
     854             :   { 261, 2, 2, 3, 2801, 0 },
     855             :   { 346, 2, 2, 3, 2801, 0 },
     856             :   { 426, 2, 2, 3, 2801, 0 },
     857             :   { 506, 2, 2, 3, 2801, 0 },
     858             :   { 576, 2, 2, 3, 2801, 0 },
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     860             :   { 728, 179, 2, 0, 2801, 3 },
     861             :   { 787, 179, 2, 0, 2801, 3 },
     862             :   { 19, 179, 2, 0, 2801, 3 },
     863             :   { 122, 179, 2, 0, 2801, 3 },
     864             :   { 225, 179, 2, 0, 2801, 3 },
     865             :   { 310, 179, 2, 0, 2801, 3 },
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     867             :   { 475, 179, 2, 0, 2801, 3 },
     868             :   { 99, 2, 2, 3, 2801, 0 },
     869             :   { 202, 2, 2, 3, 2801, 0 },
     870             :   { 287, 2, 2, 3, 2801, 0 },
     871             :   { 372, 2, 2, 3, 2801, 0 },
     872             :   { 452, 2, 2, 3, 2801, 0 },
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     874             :   { 602, 2, 2, 3, 2801, 0 },
     875             :   { 672, 2, 2, 3, 2801, 0 },
     876             :   { 72, 2, 141, 3, 2801, 0 },
     877             :   { 175, 2, 141, 3, 2801, 0 },
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     879             :   { 345, 2, 141, 3, 2801, 0 },
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     881             :   { 505, 2, 141, 3, 2801, 0 },
     882             :   { 575, 2, 141, 3, 2801, 0 },
     883             :   { 645, 2, 141, 3, 2801, 0 },
     884             :   { 712, 2, 141, 3, 2801, 0 },
     885             :   { 771, 2, 141, 3, 2801, 0 },
     886             :   { 0, 2, 141, 3, 2801, 0 },
     887             :   { 103, 2, 141, 3, 2801, 0 },
     888             :   { 206, 2, 141, 3, 2801, 0 },
     889             :   { 291, 2, 141, 3, 2801, 0 },
     890             :   { 376, 2, 141, 3, 2801, 0 },
     891             :   { 456, 2, 141, 3, 2801, 0 },
     892             :   { 536, 2, 141, 3, 2801, 0 },
     893             :   { 606, 2, 141, 3, 2801, 0 },
     894             :   { 676, 2, 141, 3, 2801, 0 },
     895             :   { 735, 2, 141, 3, 2801, 0 },
     896             :   { 28, 2, 141, 3, 2801, 0 },
     897             :   { 131, 2, 141, 3, 2801, 0 },
     898             :   { 234, 2, 141, 3, 2801, 0 },
     899             :   { 319, 2, 141, 3, 2801, 0 },
     900             :   { 404, 2, 141, 3, 2801, 0 },
     901             :   { 484, 2, 141, 3, 2801, 0 },
     902             :   { 554, 2, 141, 3, 2801, 0 },
     903             :   { 624, 2, 141, 3, 2801, 0 },
     904             :   { 694, 2, 141, 3, 2801, 0 },
     905             :   { 753, 2, 141, 3, 2801, 0 },
     906             :   { 46, 2, 141, 3, 2801, 0 },
     907             :   { 149, 2, 141, 3, 2801, 0 },
     908             :   { 77, 173, 142, 23, 2721, 12 },
     909             :   { 180, 173, 142, 23, 2721, 12 },
     910             :   { 265, 173, 142, 23, 2721, 12 },
     911             :   { 350, 173, 142, 23, 2721, 12 },
     912             :   { 430, 173, 142, 23, 2721, 12 },
     913             :   { 510, 173, 142, 23, 2721, 12 },
     914             :   { 580, 173, 142, 23, 2721, 12 },
     915             :   { 650, 173, 142, 23, 2721, 12 },
     916             :   { 717, 173, 142, 23, 2721, 12 },
     917             :   { 776, 173, 142, 23, 2721, 12 },
     918             :   { 6, 173, 142, 23, 2721, 12 },
     919             :   { 109, 173, 142, 23, 2721, 12 },
     920             :   { 212, 173, 142, 23, 2721, 12 },
     921             :   { 297, 173, 142, 23, 2721, 12 },
     922             :   { 382, 173, 142, 23, 2721, 12 },
     923             :   { 462, 173, 142, 23, 2721, 12 },
     924             :   { 542, 173, 142, 23, 2721, 12 },
     925             :   { 612, 173, 142, 23, 2721, 12 },
     926             :   { 682, 173, 142, 23, 2721, 12 },
     927             :   { 741, 173, 142, 23, 2721, 12 },
     928             :   { 34, 173, 142, 23, 2721, 12 },
     929             :   { 137, 173, 142, 23, 2721, 12 },
     930             :   { 240, 173, 142, 23, 2721, 12 },
     931             :   { 325, 173, 142, 23, 2721, 12 },
     932             :   { 410, 173, 142, 23, 2721, 12 },
     933             :   { 490, 173, 142, 23, 2721, 12 },
     934             :   { 560, 173, 142, 23, 2721, 12 },
     935             :   { 630, 173, 142, 23, 2721, 12 },
     936             :   { 700, 173, 142, 23, 2721, 12 },
     937             :   { 759, 173, 142, 23, 2721, 12 },
     938             :   { 52, 173, 142, 23, 2721, 12 },
     939             :   { 155, 173, 142, 23, 2721, 12 },
     940             :   { 82, 172, 2, 22, 2689, 12 },
     941             :   { 185, 172, 2, 22, 2689, 12 },
     942             :   { 270, 172, 2, 22, 2689, 12 },
     943             :   { 355, 172, 2, 22, 2689, 12 },
     944             :   { 435, 172, 2, 22, 2689, 12 },
     945             :   { 515, 172, 2, 22, 2689, 12 },
     946             :   { 585, 172, 2, 22, 2689, 12 },
     947             :   { 655, 172, 2, 22, 2689, 12 },
     948             :   { 722, 172, 2, 22, 2689, 12 },
     949             :   { 781, 172, 2, 22, 2689, 12 },
     950             :   { 12, 172, 2, 22, 2689, 12 },
     951             :   { 115, 172, 2, 22, 2689, 12 },
     952             :   { 218, 172, 2, 22, 2689, 12 },
     953             :   { 303, 172, 2, 22, 2689, 12 },
     954             :   { 388, 172, 2, 22, 2689, 12 },
     955             :   { 468, 172, 2, 22, 2689, 12 },
     956             :   { 548, 172, 2, 22, 2689, 12 },
     957             :   { 618, 172, 2, 22, 2689, 12 },
     958             :   { 688, 172, 2, 22, 2689, 12 },
     959             :   { 747, 172, 2, 22, 2689, 12 },
     960             :   { 40, 172, 2, 22, 2689, 12 },
     961             :   { 143, 172, 2, 22, 2689, 12 },
     962             :   { 246, 172, 2, 22, 2689, 12 },
     963             :   { 331, 172, 2, 22, 2689, 12 },
     964             :   { 416, 172, 2, 22, 2689, 12 },
     965             :   { 496, 172, 2, 22, 2689, 12 },
     966             :   { 566, 172, 2, 22, 2689, 12 },
     967             :   { 636, 172, 2, 22, 2689, 12 },
     968             :   { 706, 172, 2, 22, 2689, 12 },
     969             :   { 765, 172, 2, 22, 2689, 12 },
     970             :   { 58, 172, 2, 22, 2689, 12 },
     971             :   { 161, 172, 2, 22, 2689, 12 },
     972             :   { 824, 2, 162, 3, 2561, 0 },
     973             :   { 828, 2, 162, 3, 2561, 0 },
     974             :   { 794, 2, 162, 3, 2561, 0 },
     975             :   { 799, 2, 162, 3, 2561, 0 },
     976             :   { 804, 2, 162, 3, 2561, 0 },
     977             :   { 809, 2, 162, 3, 2561, 0 },
     978             :   { 814, 2, 162, 3, 2561, 0 },
     979             :   { 819, 2, 162, 3, 2561, 0 },
     980             :   { 862, 180, 164, 1, 2529, 3 },
     981             :   { 866, 180, 164, 1, 2529, 3 },
     982             :   { 832, 180, 164, 1, 2529, 3 },
     983             :   { 837, 180, 164, 1, 2529, 3 },
     984             :   { 842, 180, 164, 1, 2529, 3 },
     985             :   { 847, 180, 164, 1, 2529, 3 },
     986             :   { 852, 180, 164, 1, 2529, 3 },
     987             :   { 857, 180, 164, 1, 2529, 3 },
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     989             :   { 1033, 181, 163, 2, 2497, 3 },
     990             :   { 999, 181, 163, 2, 2497, 3 },
     991             :   { 1004, 181, 163, 2, 2497, 3 },
     992             :   { 1009, 181, 163, 2, 2497, 3 },
     993             :   { 1014, 181, 163, 2, 2497, 3 },
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     996             : };
     997             : 
     998             : extern const MCPhysReg X86RegUnitRoots[][2] = {
     999             :   { X86::AH },
    1000             :   { X86::AL },
    1001             :   { X86::BH },
    1002             :   { X86::BL },
    1003             :   { X86::BPL },
    1004             :   { X86::CH },
    1005             :   { X86::CL },
    1006             :   { X86::CS },
    1007             :   { X86::DF },
    1008             :   { X86::DH },
    1009             :   { X86::DIL },
    1010             :   { X86::DL },
    1011             :   { X86::DS },
    1012             :   { X86::HAX },
    1013             :   { X86::HBP },
    1014             :   { X86::HBX },
    1015             :   { X86::HCX },
    1016             :   { X86::HDI },
    1017             :   { X86::HDX },
    1018             :   { X86::EFLAGS },
    1019             :   { X86::IP },
    1020             :   { X86::HIP },
    1021             :   { X86::EIZ },
    1022             :   { X86::ES },
    1023             :   { X86::SIL },
    1024             :   { X86::HSI },
    1025             :   { X86::SPL },
    1026             :   { X86::HSP },
    1027             :   { X86::FPSW },
    1028             :   { X86::FS },
    1029             :   { X86::GS },
    1030             :   { X86::RIZ },
    1031             :   { X86::SS },
    1032             :   { X86::SSP },
    1033             :   { X86::BND0 },
    1034             :   { X86::BND1 },
    1035             :   { X86::BND2 },
    1036             :   { X86::BND3 },
    1037             :   { X86::CR0 },
    1038             :   { X86::CR1 },
    1039             :   { X86::CR2 },
    1040             :   { X86::CR3 },
    1041             :   { X86::CR4 },
    1042             :   { X86::CR5 },
    1043             :   { X86::CR6 },
    1044             :   { X86::CR7 },
    1045             :   { X86::CR8 },
    1046             :   { X86::CR9 },
    1047             :   { X86::CR10 },
    1048             :   { X86::CR11 },
    1049             :   { X86::CR12 },
    1050             :   { X86::CR13 },
    1051             :   { X86::CR14 },
    1052             :   { X86::CR15 },
    1053             :   { X86::DR0 },
    1054             :   { X86::DR1 },
    1055             :   { X86::DR2 },
    1056             :   { X86::DR3 },
    1057             :   { X86::DR4 },
    1058             :   { X86::DR5 },
    1059             :   { X86::DR6 },
    1060             :   { X86::DR7 },
    1061             :   { X86::DR8 },
    1062             :   { X86::DR9 },
    1063             :   { X86::DR10 },
    1064             :   { X86::DR11 },
    1065             :   { X86::DR12 },
    1066             :   { X86::DR13 },
    1067             :   { X86::DR14 },
    1068             :   { X86::DR15 },
    1069             :   { X86::FP0 },
    1070             :   { X86::FP1 },
    1071             :   { X86::FP2 },
    1072             :   { X86::FP3 },
    1073             :   { X86::FP4 },
    1074             :   { X86::FP5 },
    1075             :   { X86::FP6 },
    1076             :   { X86::FP7 },
    1077             :   { X86::K0 },
    1078             :   { X86::K1 },
    1079             :   { X86::K2 },
    1080             :   { X86::K3 },
    1081             :   { X86::K4 },
    1082             :   { X86::K5 },
    1083             :   { X86::K6 },
    1084             :   { X86::K7 },
    1085             :   { X86::MM0 },
    1086             :   { X86::MM1 },
    1087             :   { X86::MM2 },
    1088             :   { X86::MM3 },
    1089             :   { X86::MM4 },
    1090             :   { X86::MM5 },
    1091             :   { X86::MM6 },
    1092             :   { X86::MM7 },
    1093             :   { X86::R8B },
    1094             :   { X86::R9B },
    1095             :   { X86::R10B },
    1096             :   { X86::R11B },
    1097             :   { X86::R12B },
    1098             :   { X86::R13B },
    1099             :   { X86::R14B },
    1100             :   { X86::R15B },
    1101             :   { X86::ST0 },
    1102             :   { X86::ST1 },
    1103             :   { X86::ST2 },
    1104             :   { X86::ST3 },
    1105             :   { X86::ST4 },
    1106             :   { X86::ST5 },
    1107             :   { X86::ST6 },
    1108             :   { X86::ST7 },
    1109             :   { X86::XMM0 },
    1110             :   { X86::XMM1 },
    1111             :   { X86::XMM2 },
    1112             :   { X86::XMM3 },
    1113             :   { X86::XMM4 },
    1114             :   { X86::XMM5 },
    1115             :   { X86::XMM6 },
    1116             :   { X86::XMM7 },
    1117             :   { X86::XMM8 },
    1118             :   { X86::XMM9 },
    1119             :   { X86::XMM10 },
    1120             :   { X86::XMM11 },
    1121             :   { X86::XMM12 },
    1122             :   { X86::XMM13 },
    1123             :   { X86::XMM14 },
    1124             :   { X86::XMM15 },
    1125             :   { X86::XMM16 },
    1126             :   { X86::XMM17 },
    1127             :   { X86::XMM18 },
    1128             :   { X86::XMM19 },
    1129             :   { X86::XMM20 },
    1130             :   { X86::XMM21 },
    1131             :   { X86::XMM22 },
    1132             :   { X86::XMM23 },
    1133             :   { X86::XMM24 },
    1134             :   { X86::XMM25 },
    1135             :   { X86::XMM26 },
    1136             :   { X86::XMM27 },
    1137             :   { X86::XMM28 },
    1138             :   { X86::XMM29 },
    1139             :   { X86::XMM30 },
    1140             :   { X86::XMM31 },
    1141             : };
    1142             : 
    1143             : namespace {     // Register classes...
    1144             :   // GR8 Register Class...
    1145             :   const MCPhysReg GR8[] = {
    1146             :     X86::AL, X86::CL, X86::DL, X86::AH, X86::CH, X86::DH, X86::BL, X86::BH, X86::SIL, X86::DIL, X86::BPL, X86::SPL, X86::R8B, X86::R9B, X86::R10B, X86::R11B, X86::R14B, X86::R15B, X86::R12B, X86::R13B, 
    1147             :   };
    1148             : 
    1149             :   // GR8 Bit set.
    1150             :   const uint8_t GR8Bits[] = {
    1151             :     0xb6, 0x46, 0x03, 0x00, 0x00, 0x00, 0x00, 0x05, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1152             :   };
    1153             : 
    1154             :   // GR8_NOREX Register Class...
    1155             :   const MCPhysReg GR8_NOREX[] = {
    1156             :     X86::AL, X86::CL, X86::DL, X86::AH, X86::CH, X86::DH, X86::BL, X86::BH, 
    1157             :   };
    1158             : 
    1159             :   // GR8_NOREX Bit set.
    1160             :   const uint8_t GR8_NOREXBits[] = {
    1161             :     0x36, 0x46, 0x02, 
    1162             :   };
    1163             : 
    1164             :   // GR8_ABCD_H Register Class...
    1165             :   const MCPhysReg GR8_ABCD_H[] = {
    1166             :     X86::AH, X86::CH, X86::DH, X86::BH, 
    1167             :   };
    1168             : 
    1169             :   // GR8_ABCD_H Bit set.
    1170             :   const uint8_t GR8_ABCD_HBits[] = {
    1171             :     0x12, 0x42, 
    1172             :   };
    1173             : 
    1174             :   // GR8_ABCD_L Register Class...
    1175             :   const MCPhysReg GR8_ABCD_L[] = {
    1176             :     X86::AL, X86::CL, X86::DL, X86::BL, 
    1177             :   };
    1178             : 
    1179             :   // GR8_ABCD_L Bit set.
    1180             :   const uint8_t GR8_ABCD_LBits[] = {
    1181             :     0x24, 0x04, 0x02, 
    1182             :   };
    1183             : 
    1184             :   // GR16 Register Class...
    1185             :   const MCPhysReg GR16[] = {
    1186             :     X86::AX, X86::CX, X86::DX, X86::SI, X86::DI, X86::BX, X86::BP, X86::SP, X86::R8W, X86::R9W, X86::R10W, X86::R11W, X86::R14W, X86::R15W, X86::R12W, X86::R13W, 
    1187             :   };
    1188             : 
    1189             :   // GR16 Bit set.
    1190             :   const uint8_t GR16Bits[] = {
    1191             :     0x48, 0x91, 0x08, 0x00, 0x00, 0x00, 0x80, 0x02, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1192             :   };
    1193             : 
    1194             :   // GRH16 Register Class...
    1195             :   const MCPhysReg GRH16[] = {
    1196             :     X86::HAX, X86::HCX, X86::HDX, X86::HSI, X86::HDI, X86::HBX, X86::HBP, X86::HSP, X86::HIP, 
    1197             :   };
    1198             : 
    1199             :   // GRH16 Bit set.
    1200             :   const uint8_t GRH16Bits[] = {
    1201             :     0x00, 0x00, 0x00, 0x00, 0xf8, 0x0f, 
    1202             :   };
    1203             : 
    1204             :   // GR16_NOREX Register Class...
    1205             :   const MCPhysReg GR16_NOREX[] = {
    1206             :     X86::AX, X86::CX, X86::DX, X86::SI, X86::DI, X86::BX, X86::BP, X86::SP, 
    1207             :   };
    1208             : 
    1209             :   // GR16_NOREX Bit set.
    1210             :   const uint8_t GR16_NOREXBits[] = {
    1211             :     0x48, 0x91, 0x08, 0x00, 0x00, 0x00, 0x80, 0x02, 
    1212             :   };
    1213             : 
    1214             :   // VK1 Register Class...
    1215             :   const MCPhysReg VK1[] = {
    1216             :     X86::K0, X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1217             :   };
    1218             : 
    1219             :   // VK1 Bit set.
    1220             :   const uint8_t VK1Bits[] = {
    1221             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1222             :   };
    1223             : 
    1224             :   // VK16 Register Class...
    1225             :   const MCPhysReg VK16[] = {
    1226             :     X86::K0, X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1227             :   };
    1228             : 
    1229             :   // VK16 Bit set.
    1230             :   const uint8_t VK16Bits[] = {
    1231             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1232             :   };
    1233             : 
    1234             :   // VK2 Register Class...
    1235             :   const MCPhysReg VK2[] = {
    1236             :     X86::K0, X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1237             :   };
    1238             : 
    1239             :   // VK2 Bit set.
    1240             :   const uint8_t VK2Bits[] = {
    1241             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1242             :   };
    1243             : 
    1244             :   // VK4 Register Class...
    1245             :   const MCPhysReg VK4[] = {
    1246             :     X86::K0, X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1247             :   };
    1248             : 
    1249             :   // VK4 Bit set.
    1250             :   const uint8_t VK4Bits[] = {
    1251             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1252             :   };
    1253             : 
    1254             :   // VK8 Register Class...
    1255             :   const MCPhysReg VK8[] = {
    1256             :     X86::K0, X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1257             :   };
    1258             : 
    1259             :   // VK8 Bit set.
    1260             :   const uint8_t VK8Bits[] = {
    1261             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1262             :   };
    1263             : 
    1264             :   // VK16WM Register Class...
    1265             :   const MCPhysReg VK16WM[] = {
    1266             :     X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1267             :   };
    1268             : 
    1269             :   // VK16WM Bit set.
    1270             :   const uint8_t VK16WMBits[] = {
    1271             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfc, 0x01, 
    1272             :   };
    1273             : 
    1274             :   // VK1WM Register Class...
    1275             :   const MCPhysReg VK1WM[] = {
    1276             :     X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1277             :   };
    1278             : 
    1279             :   // VK1WM Bit set.
    1280             :   const uint8_t VK1WMBits[] = {
    1281             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfc, 0x01, 
    1282             :   };
    1283             : 
    1284             :   // VK2WM Register Class...
    1285             :   const MCPhysReg VK2WM[] = {
    1286             :     X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1287             :   };
    1288             : 
    1289             :   // VK2WM Bit set.
    1290             :   const uint8_t VK2WMBits[] = {
    1291             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfc, 0x01, 
    1292             :   };
    1293             : 
    1294             :   // VK4WM Register Class...
    1295             :   const MCPhysReg VK4WM[] = {
    1296             :     X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1297             :   };
    1298             : 
    1299             :   // VK4WM Bit set.
    1300             :   const uint8_t VK4WMBits[] = {
    1301             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfc, 0x01, 
    1302             :   };
    1303             : 
    1304             :   // VK8WM Register Class...
    1305             :   const MCPhysReg VK8WM[] = {
    1306             :     X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1307             :   };
    1308             : 
    1309             :   // VK8WM Bit set.
    1310             :   const uint8_t VK8WMBits[] = {
    1311             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfc, 0x01, 
    1312             :   };
    1313             : 
    1314             :   // SEGMENT_REG Register Class...
    1315             :   const MCPhysReg SEGMENT_REG[] = {
    1316             :     X86::CS, X86::DS, X86::SS, X86::ES, X86::FS, X86::GS, 
    1317             :   };
    1318             : 
    1319             :   // SEGMENT_REG Bit set.
    1320             :   const uint8_t SEGMENT_REGBits[] = {
    1321             :     0x00, 0x08, 0x04, 0x20, 0x06, 0x00, 0x00, 0x08, 
    1322             :   };
    1323             : 
    1324             :   // GR16_ABCD Register Class...
    1325             :   const MCPhysReg GR16_ABCD[] = {
    1326             :     X86::AX, X86::CX, X86::DX, X86::BX, 
    1327             :   };
    1328             : 
    1329             :   // GR16_ABCD Bit set.
    1330             :   const uint8_t GR16_ABCDBits[] = {
    1331             :     0x08, 0x11, 0x08, 
    1332             :   };
    1333             : 
    1334             :   // FPCCR Register Class...
    1335             :   const MCPhysReg FPCCR[] = {
    1336             :     X86::FPSW, 
    1337             :   };
    1338             : 
    1339             :   // FPCCR Bit set.
    1340             :   const uint8_t FPCCRBits[] = {
    1341             :     0x00, 0x00, 0x00, 0x00, 0x01, 
    1342             :   };
    1343             : 
    1344             :   // FR32X Register Class...
    1345             :   const MCPhysReg FR32X[] = {
    1346             :     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3, X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, X86::XMM16, X86::XMM17, X86::XMM18, X86::XMM19, X86::XMM20, X86::XMM21, X86::XMM22, X86::XMM23, X86::XMM24, X86::XMM25, X86::XMM26, X86::XMM27, X86::XMM28, X86::XMM29, X86::XMM30, X86::XMM31, 
    1347             :   };
    1348             : 
    1349             :   // FR32X Bit set.
    1350             :   const uint8_t FR32XBits[] = {
    1351             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0xff, 0xff, 0x01, 
    1352             :   };
    1353             : 
    1354             :   // LOW32_ADDR_ACCESS_RBP Register Class...
    1355             :   const MCPhysReg LOW32_ADDR_ACCESS_RBP[] = {
    1356             :     X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP, X86::ESP, X86::R8D, X86::R9D, X86::R10D, X86::R11D, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::RIP, X86::RBP, 
    1357             :   };
    1358             : 
    1359             :   // LOW32_ADDR_ACCESS_RBP Bit set.
    1360             :   const uint8_t LOW32_ADDR_ACCESS_RBPBits[] = {
    1361             :     0x00, 0x00, 0xf0, 0xc3, 0x00, 0x40, 0x08, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1362             :   };
    1363             : 
    1364             :   // LOW32_ADDR_ACCESS Register Class...
    1365             :   const MCPhysReg LOW32_ADDR_ACCESS[] = {
    1366             :     X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP, X86::ESP, X86::R8D, X86::R9D, X86::R10D, X86::R11D, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::RIP, 
    1367             :   };
    1368             : 
    1369             :   // LOW32_ADDR_ACCESS Bit set.
    1370             :   const uint8_t LOW32_ADDR_ACCESSBits[] = {
    1371             :     0x00, 0x00, 0xf0, 0xc3, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1372             :   };
    1373             : 
    1374             :   // LOW32_ADDR_ACCESS_RBP_with_sub_8bit Register Class...
    1375             :   const MCPhysReg LOW32_ADDR_ACCESS_RBP_with_sub_8bit[] = {
    1376             :     X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP, X86::ESP, X86::R8D, X86::R9D, X86::R10D, X86::R11D, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::RBP, 
    1377             :   };
    1378             : 
    1379             :   // LOW32_ADDR_ACCESS_RBP_with_sub_8bit Bit set.
    1380             :   const uint8_t LOW32_ADDR_ACCESS_RBP_with_sub_8bitBits[] = {
    1381             :     0x00, 0x00, 0xf0, 0xc3, 0x00, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1382             :   };
    1383             : 
    1384             :   // DEBUG_REG Register Class...
    1385             :   const MCPhysReg DEBUG_REG[] = {
    1386             :     X86::DR0, X86::DR1, X86::DR2, X86::DR3, X86::DR4, X86::DR5, X86::DR6, X86::DR7, X86::DR8, X86::DR9, X86::DR10, X86::DR11, X86::DR12, X86::DR13, X86::DR14, X86::DR15, 
    1387             :   };
    1388             : 
    1389             :   // DEBUG_REG Bit set.
    1390             :   const uint8_t DEBUG_REGBits[] = {
    1391             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0x01, 
    1392             :   };
    1393             : 
    1394             :   // FR32 Register Class...
    1395             :   const MCPhysReg FR32[] = {
    1396             :     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3, X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, 
    1397             :   };
    1398             : 
    1399             :   // FR32 Bit set.
    1400             :   const uint8_t FR32Bits[] = {
    1401             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0x01, 
    1402             :   };
    1403             : 
    1404             :   // GR32 Register Class...
    1405             :   const MCPhysReg GR32[] = {
    1406             :     X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP, X86::ESP, X86::R8D, X86::R9D, X86::R10D, X86::R11D, X86::R14D, X86::R15D, X86::R12D, X86::R13D, 
    1407             :   };
    1408             : 
    1409             :   // GR32 Bit set.
    1410             :   const uint8_t GR32Bits[] = {
    1411             :     0x00, 0x00, 0xf0, 0xc3, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1412             :   };
    1413             : 
    1414             :   // GR32_NOSP Register Class...
    1415             :   const MCPhysReg GR32_NOSP[] = {
    1416             :     X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP, X86::R8D, X86::R9D, X86::R10D, X86::R11D, X86::R14D, X86::R15D, X86::R12D, X86::R13D, 
    1417             :   };
    1418             : 
    1419             :   // GR32_NOSP Bit set.
    1420             :   const uint8_t GR32_NOSPBits[] = {
    1421             :     0x00, 0x00, 0xf0, 0x43, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1422             :   };
    1423             : 
    1424             :   // LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREX Register Class...
    1425             :   const MCPhysReg LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREX[] = {
    1426             :     X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP, X86::ESP, X86::RBP, 
    1427             :   };
    1428             : 
    1429             :   // LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREX Bit set.
    1430             :   const uint8_t LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXBits[] = {
    1431             :     0x00, 0x00, 0xf0, 0xc3, 0x00, 0x40, 
    1432             :   };
    1433             : 
    1434             :   // GR32_NOREX Register Class...
    1435             :   const MCPhysReg GR32_NOREX[] = {
    1436             :     X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP, X86::ESP, 
    1437             :   };
    1438             : 
    1439             :   // GR32_NOREX Bit set.
    1440             :   const uint8_t GR32_NOREXBits[] = {
    1441             :     0x00, 0x00, 0xf0, 0xc3, 
    1442             :   };
    1443             : 
    1444             :   // VK32 Register Class...
    1445             :   const MCPhysReg VK32[] = {
    1446             :     X86::K0, X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1447             :   };
    1448             : 
    1449             :   // VK32 Bit set.
    1450             :   const uint8_t VK32Bits[] = {
    1451             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1452             :   };
    1453             : 
    1454             :   // GR32_NOREX_NOSP Register Class...
    1455             :   const MCPhysReg GR32_NOREX_NOSP[] = {
    1456             :     X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP, 
    1457             :   };
    1458             : 
    1459             :   // GR32_NOREX_NOSP Bit set.
    1460             :   const uint8_t GR32_NOREX_NOSPBits[] = {
    1461             :     0x00, 0x00, 0xf0, 0x43, 
    1462             :   };
    1463             : 
    1464             :   // RFP32 Register Class...
    1465             :   const MCPhysReg RFP32[] = {
    1466             :     X86::FP0, X86::FP1, X86::FP2, X86::FP3, X86::FP4, X86::FP5, X86::FP6, 
    1467             :   };
    1468             : 
    1469             :   // RFP32 Bit set.
    1470             :   const uint8_t RFP32Bits[] = {
    1471             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 
    1472             :   };
    1473             : 
    1474             :   // VK32WM Register Class...
    1475             :   const MCPhysReg VK32WM[] = {
    1476             :     X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1477             :   };
    1478             : 
    1479             :   // VK32WM Bit set.
    1480             :   const uint8_t VK32WMBits[] = {
    1481             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfc, 0x01, 
    1482             :   };
    1483             : 
    1484             :   // GR32_ABCD Register Class...
    1485             :   const MCPhysReg GR32_ABCD[] = {
    1486             :     X86::EAX, X86::ECX, X86::EDX, X86::EBX, 
    1487             :   };
    1488             : 
    1489             :   // GR32_ABCD Bit set.
    1490             :   const uint8_t GR32_ABCDBits[] = {
    1491             :     0x00, 0x00, 0xd0, 0x02, 
    1492             :   };
    1493             : 
    1494             :   // GR32_TC Register Class...
    1495             :   const MCPhysReg GR32_TC[] = {
    1496             :     X86::EAX, X86::ECX, X86::EDX, 
    1497             :   };
    1498             : 
    1499             :   // GR32_TC Bit set.
    1500             :   const uint8_t GR32_TCBits[] = {
    1501             :     0x00, 0x00, 0x90, 0x02, 
    1502             :   };
    1503             : 
    1504             :   // GR32_AD Register Class...
    1505             :   const MCPhysReg GR32_AD[] = {
    1506             :     X86::EAX, X86::EDX, 
    1507             :   };
    1508             : 
    1509             :   // GR32_AD Bit set.
    1510             :   const uint8_t GR32_ADBits[] = {
    1511             :     0x00, 0x00, 0x10, 0x02, 
    1512             :   };
    1513             : 
    1514             :   // LOW32_ADDR_ACCESS_RBP_with_sub_32bit Register Class...
    1515             :   const MCPhysReg LOW32_ADDR_ACCESS_RBP_with_sub_32bit[] = {
    1516             :     X86::RIP, X86::RBP, 
    1517             :   };
    1518             : 
    1519             :   // LOW32_ADDR_ACCESS_RBP_with_sub_32bit Bit set.
    1520             :   const uint8_t LOW32_ADDR_ACCESS_RBP_with_sub_32bitBits[] = {
    1521             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x40, 0x08, 
    1522             :   };
    1523             : 
    1524             :   // CCR Register Class...
    1525             :   const MCPhysReg CCR[] = {
    1526             :     X86::EFLAGS, 
    1527             :   };
    1528             : 
    1529             :   // CCR Bit set.
    1530             :   const uint8_t CCRBits[] = {
    1531             :     0x00, 0x00, 0x00, 0x04, 
    1532             :   };
    1533             : 
    1534             :   // DFCCR Register Class...
    1535             :   const MCPhysReg DFCCR[] = {
    1536             :     X86::DF, 
    1537             :   };
    1538             : 
    1539             :   // DFCCR Bit set.
    1540             :   const uint8_t DFCCRBits[] = {
    1541             :     0x00, 0x20, 
    1542             :   };
    1543             : 
    1544             :   // LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit Register Class...
    1545             :   const MCPhysReg LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit[] = {
    1546             :     X86::RBP, 
    1547             :   };
    1548             : 
    1549             :   // LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit Bit set.
    1550             :   const uint8_t LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitBits[] = {
    1551             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x40, 
    1552             :   };
    1553             : 
    1554             :   // LOW32_ADDR_ACCESS_with_sub_32bit Register Class...
    1555             :   const MCPhysReg LOW32_ADDR_ACCESS_with_sub_32bit[] = {
    1556             :     X86::RIP, 
    1557             :   };
    1558             : 
    1559             :   // LOW32_ADDR_ACCESS_with_sub_32bit Bit set.
    1560             :   const uint8_t LOW32_ADDR_ACCESS_with_sub_32bitBits[] = {
    1561             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08, 
    1562             :   };
    1563             : 
    1564             :   // RFP64 Register Class...
    1565             :   const MCPhysReg RFP64[] = {
    1566             :     X86::FP0, X86::FP1, X86::FP2, X86::FP3, X86::FP4, X86::FP5, X86::FP6, 
    1567             :   };
    1568             : 
    1569             :   // RFP64 Bit set.
    1570             :   const uint8_t RFP64Bits[] = {
    1571             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 
    1572             :   };
    1573             : 
    1574             :   // FR64X Register Class...
    1575             :   const MCPhysReg FR64X[] = {
    1576             :     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3, X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, X86::XMM16, X86::XMM17, X86::XMM18, X86::XMM19, X86::XMM20, X86::XMM21, X86::XMM22, X86::XMM23, X86::XMM24, X86::XMM25, X86::XMM26, X86::XMM27, X86::XMM28, X86::XMM29, X86::XMM30, X86::XMM31, 
    1577             :   };
    1578             : 
    1579             :   // FR64X Bit set.
    1580             :   const uint8_t FR64XBits[] = {
    1581             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0xff, 0xff, 0x01, 
    1582             :   };
    1583             : 
    1584             :   // GR64 Register Class...
    1585             :   const MCPhysReg GR64[] = {
    1586             :     X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R10, X86::R11, X86::RBX, X86::R14, X86::R15, X86::R12, X86::R13, X86::RBP, X86::RSP, X86::RIP, 
    1587             :   };
    1588             : 
    1589             :   // GR64 Bit set.
    1590             :   const uint8_t GR64Bits[] = {
    1591             :     0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0x6f, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1592             :   };
    1593             : 
    1594             :   // CONTROL_REG Register Class...
    1595             :   const MCPhysReg CONTROL_REG[] = {
    1596             :     X86::CR0, X86::CR1, X86::CR2, X86::CR3, X86::CR4, X86::CR5, X86::CR6, X86::CR7, X86::CR8, X86::CR9, X86::CR10, X86::CR11, X86::CR12, X86::CR13, X86::CR14, X86::CR15, 
    1597             :   };
    1598             : 
    1599             :   // CONTROL_REG Bit set.
    1600             :   const uint8_t CONTROL_REGBits[] = {
    1601             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0x01, 
    1602             :   };
    1603             : 
    1604             :   // FR64 Register Class...
    1605             :   const MCPhysReg FR64[] = {
    1606             :     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3, X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, 
    1607             :   };
    1608             : 
    1609             :   // FR64 Bit set.
    1610             :   const uint8_t FR64Bits[] = {
    1611             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0x01, 
    1612             :   };
    1613             : 
    1614             :   // GR64_with_sub_8bit Register Class...
    1615             :   const MCPhysReg GR64_with_sub_8bit[] = {
    1616             :     X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R10, X86::R11, X86::RBX, X86::R14, X86::R15, X86::R12, X86::R13, X86::RBP, X86::RSP, 
    1617             :   };
    1618             : 
    1619             :   // GR64_with_sub_8bit Bit set.
    1620             :   const uint8_t GR64_with_sub_8bitBits[] = {
    1621             :     0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0x67, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1622             :   };
    1623             : 
    1624             :   // GR64_NOSP Register Class...
    1625             :   const MCPhysReg GR64_NOSP[] = {
    1626             :     X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R10, X86::R11, X86::RBX, X86::R14, X86::R15, X86::R12, X86::R13, X86::RBP, 
    1627             :   };
    1628             : 
    1629             :   // GR64_NOSP Bit set.
    1630             :   const uint8_t GR64_NOSPBits[] = {
    1631             :     0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0x27, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1632             :   };
    1633             : 
    1634             :   // GR64_NOREX Register Class...
    1635             :   const MCPhysReg GR64_NOREX[] = {
    1636             :     X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::RBX, X86::RBP, X86::RSP, X86::RIP, 
    1637             :   };
    1638             : 
    1639             :   // GR64_NOREX Bit set.
    1640             :   const uint8_t GR64_NOREXBits[] = {
    1641             :     0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0x6f, 
    1642             :   };
    1643             : 
    1644             :   // GR64_TC Register Class...
    1645             :   const MCPhysReg GR64_TC[] = {
    1646             :     X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R11, X86::RIP, 
    1647             :   };
    1648             : 
    1649             :   // GR64_TC Bit set.
    1650             :   const uint8_t GR64_TCBits[] = {
    1651             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x2f, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x16, 
    1652             :   };
    1653             : 
    1654             :   // GR64_NOSP_and_GR64_TC Register Class...
    1655             :   const MCPhysReg GR64_NOSP_and_GR64_TC[] = {
    1656             :     X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R11, 
    1657             :   };
    1658             : 
    1659             :   // GR64_NOSP_and_GR64_TC Bit set.
    1660             :   const uint8_t GR64_NOSP_and_GR64_TCBits[] = {
    1661             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x27, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x16, 
    1662             :   };
    1663             : 
    1664             :   // GR64_TCW64 Register Class...
    1665             :   const MCPhysReg GR64_TCW64[] = {
    1666             :     X86::RAX, X86::RCX, X86::RDX, X86::R8, X86::R9, X86::R10, X86::R11, X86::RIP, 
    1667             :   };
    1668             : 
    1669             :   // GR64_TCW64 Bit set.
    1670             :   const uint8_t GR64_TCW64Bits[] = {
    1671             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x0d, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x1e, 
    1672             :   };
    1673             : 
    1674             :   // GR64_with_sub_16bit_in_GR16_NOREX Register Class...
    1675             :   const MCPhysReg GR64_with_sub_16bit_in_GR16_NOREX[] = {
    1676             :     X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::RBX, X86::RBP, X86::RSP, 
    1677             :   };
    1678             : 
    1679             :   // GR64_with_sub_16bit_in_GR16_NOREX Bit set.
    1680             :   const uint8_t GR64_with_sub_16bit_in_GR16_NOREXBits[] = {
    1681             :     0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0x67, 
    1682             :   };
    1683             : 
    1684             :   // VK64 Register Class...
    1685             :   const MCPhysReg VK64[] = {
    1686             :     X86::K0, X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1687             :   };
    1688             : 
    1689             :   // VK64 Bit set.
    1690             :   const uint8_t VK64Bits[] = {
    1691             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1692             :   };
    1693             : 
    1694             :   // VR64 Register Class...
    1695             :   const MCPhysReg VR64[] = {
    1696             :     X86::MM0, X86::MM1, X86::MM2, X86::MM3, X86::MM4, X86::MM5, X86::MM6, X86::MM7, 
    1697             :   };
    1698             : 
    1699             :   // VR64 Bit set.
    1700             :   const uint8_t VR64Bits[] = {
    1701             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1702             :   };
    1703             : 
    1704             :   // GR64_NOREX_NOSP Register Class...
    1705             :   const MCPhysReg GR64_NOREX_NOSP[] = {
    1706             :     X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::RBX, X86::RBP, 
    1707             :   };
    1708             : 
    1709             :   // GR64_NOREX_NOSP Bit set.
    1710             :   const uint8_t GR64_NOREX_NOSPBits[] = {
    1711             :     0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0x27, 
    1712             :   };
    1713             : 
    1714             :   // GR64_NOSP_and_GR64_TCW64 Register Class...
    1715             :   const MCPhysReg GR64_NOSP_and_GR64_TCW64[] = {
    1716             :     X86::RAX, X86::RCX, X86::RDX, X86::R8, X86::R9, X86::R10, X86::R11, 
    1717             :   };
    1718             : 
    1719             :   // GR64_NOSP_and_GR64_TCW64 Bit set.
    1720             :   const uint8_t GR64_NOSP_and_GR64_TCW64Bits[] = {
    1721             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x05, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x1e, 
    1722             :   };
    1723             : 
    1724             :   // GR64_TC_and_GR64_TCW64 Register Class...
    1725             :   const MCPhysReg GR64_TC_and_GR64_TCW64[] = {
    1726             :     X86::RAX, X86::RCX, X86::RDX, X86::R8, X86::R9, X86::R11, X86::RIP, 
    1727             :   };
    1728             : 
    1729             :   // GR64_TC_and_GR64_TCW64 Bit set.
    1730             :   const uint8_t GR64_TC_and_GR64_TCW64Bits[] = {
    1731             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x0d, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x16, 
    1732             :   };
    1733             : 
    1734             :   // VK64WM Register Class...
    1735             :   const MCPhysReg VK64WM[] = {
    1736             :     X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 
    1737             :   };
    1738             : 
    1739             :   // VK64WM Bit set.
    1740             :   const uint8_t VK64WMBits[] = {
    1741             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfc, 0x01, 
    1742             :   };
    1743             : 
    1744             :   // GR64_NOREX_and_GR64_TC Register Class...
    1745             :   const MCPhysReg GR64_NOREX_and_GR64_TC[] = {
    1746             :     X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::RIP, 
    1747             :   };
    1748             : 
    1749             :   // GR64_NOREX_and_GR64_TC Bit set.
    1750             :   const uint8_t GR64_NOREX_and_GR64_TCBits[] = {
    1751             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x2f, 
    1752             :   };
    1753             : 
    1754             :   // GR64_TC_and_GR64_NOSP_and_GR64_TCW64 Register Class...
    1755             :   const MCPhysReg GR64_TC_and_GR64_NOSP_and_GR64_TCW64[] = {
    1756             :     X86::RAX, X86::RCX, X86::RDX, X86::R8, X86::R9, X86::R11, 
    1757             :   };
    1758             : 
    1759             :   // GR64_TC_and_GR64_NOSP_and_GR64_TCW64 Bit set.
    1760             :   const uint8_t GR64_TC_and_GR64_NOSP_and_GR64_TCW64Bits[] = {
    1761             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x05, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x16, 
    1762             :   };
    1763             : 
    1764             :   // GR64_NOREX_NOSP_and_GR64_TC Register Class...
    1765             :   const MCPhysReg GR64_NOREX_NOSP_and_GR64_TC[] = {
    1766             :     X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, 
    1767             :   };
    1768             : 
    1769             :   // GR64_NOREX_NOSP_and_GR64_TC Bit set.
    1770             :   const uint8_t GR64_NOREX_NOSP_and_GR64_TCBits[] = {
    1771             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x27, 
    1772             :   };
    1773             : 
    1774             :   // GR64_ABCD Register Class...
    1775             :   const MCPhysReg GR64_ABCD[] = {
    1776             :     X86::RAX, X86::RCX, X86::RDX, X86::RBX, 
    1777             :   };
    1778             : 
    1779             :   // GR64_ABCD Bit set.
    1780             :   const uint8_t GR64_ABCDBits[] = {
    1781             :     0x00, 0x00, 0x00, 0x00, 0x00, 0xa0, 0x05, 
    1782             :   };
    1783             : 
    1784             :   // GR64_NOREX_and_GR64_TCW64 Register Class...
    1785             :   const MCPhysReg GR64_NOREX_and_GR64_TCW64[] = {
    1786             :     X86::RAX, X86::RCX, X86::RDX, X86::RIP, 
    1787             :   };
    1788             : 
    1789             :   // GR64_NOREX_and_GR64_TCW64 Bit set.
    1790             :   const uint8_t GR64_NOREX_and_GR64_TCW64Bits[] = {
    1791             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x0d, 
    1792             :   };
    1793             : 
    1794             :   // GR64_with_sub_32bit_in_GR32_TC Register Class...
    1795             :   const MCPhysReg GR64_with_sub_32bit_in_GR32_TC[] = {
    1796             :     X86::RAX, X86::RCX, X86::RDX, 
    1797             :   };
    1798             : 
    1799             :   // GR64_with_sub_32bit_in_GR32_TC Bit set.
    1800             :   const uint8_t GR64_with_sub_32bit_in_GR32_TCBits[] = {
    1801             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x05, 
    1802             :   };
    1803             : 
    1804             :   // GR64_AD Register Class...
    1805             :   const MCPhysReg GR64_AD[] = {
    1806             :     X86::RAX, X86::RDX, 
    1807             :   };
    1808             : 
    1809             :   // GR64_AD Bit set.
    1810             :   const uint8_t GR64_ADBits[] = {
    1811             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x04, 
    1812             :   };
    1813             : 
    1814             :   // GR64_and_LOW32_ADDR_ACCESS_RBP Register Class...
    1815             :   const MCPhysReg GR64_and_LOW32_ADDR_ACCESS_RBP[] = {
    1816             :     X86::RBP, X86::RIP, 
    1817             :   };
    1818             : 
    1819             :   // GR64_and_LOW32_ADDR_ACCESS_RBP Bit set.
    1820             :   const uint8_t GR64_and_LOW32_ADDR_ACCESS_RBPBits[] = {
    1821             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x40, 0x08, 
    1822             :   };
    1823             : 
    1824             :   // GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBP Register Class...
    1825             :   const MCPhysReg GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBP[] = {
    1826             :     X86::RBP, 
    1827             :   };
    1828             : 
    1829             :   // GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBP Bit set.
    1830             :   const uint8_t GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPBits[] = {
    1831             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x40, 
    1832             :   };
    1833             : 
    1834             :   // GR64_and_LOW32_ADDR_ACCESS Register Class...
    1835             :   const MCPhysReg GR64_and_LOW32_ADDR_ACCESS[] = {
    1836             :     X86::RIP, 
    1837             :   };
    1838             : 
    1839             :   // GR64_and_LOW32_ADDR_ACCESS Bit set.
    1840             :   const uint8_t GR64_and_LOW32_ADDR_ACCESSBits[] = {
    1841             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08, 
    1842             :   };
    1843             : 
    1844             :   // RST Register Class...
    1845             :   const MCPhysReg RST[] = {
    1846             :     X86::ST0, X86::ST1, X86::ST2, X86::ST3, X86::ST4, X86::ST5, X86::ST6, X86::ST7, 
    1847             :   };
    1848             : 
    1849             :   // RST Bit set.
    1850             :   const uint8_t RSTBits[] = {
    1851             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x01, 
    1852             :   };
    1853             : 
    1854             :   // RFP80 Register Class...
    1855             :   const MCPhysReg RFP80[] = {
    1856             :     X86::FP0, X86::FP1, X86::FP2, X86::FP3, X86::FP4, X86::FP5, X86::FP6, 
    1857             :   };
    1858             : 
    1859             :   // RFP80 Bit set.
    1860             :   const uint8_t RFP80Bits[] = {
    1861             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 
    1862             :   };
    1863             : 
    1864             :   // VR128X Register Class...
    1865             :   const MCPhysReg VR128X[] = {
    1866             :     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3, X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, X86::XMM16, X86::XMM17, X86::XMM18, X86::XMM19, X86::XMM20, X86::XMM21, X86::XMM22, X86::XMM23, X86::XMM24, X86::XMM25, X86::XMM26, X86::XMM27, X86::XMM28, X86::XMM29, X86::XMM30, X86::XMM31, 
    1867             :   };
    1868             : 
    1869             :   // VR128X Bit set.
    1870             :   const uint8_t VR128XBits[] = {
    1871             :     0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0xff, 0xff, 0x01, 
    1872             :   };
    1873             : 
    1874             :   // FR128 Register Class...
    1875             :   const MCPhysReg FR128[] = {
    1876             :     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3, X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, 
    1877             :   };
    1878             : 
    1879             :   // FR128 Bit set.
    1880             :   const uint8_t FR128Bits[] = {
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    1887             :   };
    1888             : 
    1889             :   // VR128 Bit set.
    1890             :   const uint8_t VR128Bits[] = {
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    1893             : 
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    1897             :   };
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    1903             : 
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    1923             : 
    1924             :   // VR256X Register Class...
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    1939             :   // VR256 Bit set.
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    1953             : 
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    2026             :   /* 168 */ 'G', 'R', '1', '6', 0,
    2027             :   /* 173 */ 'V', 'R', '2', '5', '6', 0,
    2028             :   /* 179 */ 'V', 'R', '5', '1', '2', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', 'x', 'm', 'm', '_', 'i', 'n', '_', 'F', 'R', '1', '2', '8', 0,
    2029             :   /* 207 */ 'V', 'R', '1', '2', '8', 0,
    2030             :   /* 213 */ 'V', 'K', '8', 0,
    2031             :   /* 217 */ 'G', 'R', '8', 0,
    2032             :   /* 221 */ 'G', 'R', '6', '4', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '3', '2', 'b', 'i', 't', '_', 'i', 'n', '_', 'G', 'R', '3', '2', '_', 'T', 'C', 0,
    2033             :   /* 252 */ 'G', 'R', '6', '4', '_', 'N', 'O', 'S', 'P', '_', 'a', 'n', 'd', '_', 'G', 'R', '6', '4', '_', 'T', 'C', 0,
    2034             :   /* 274 */ 'G', 'R', '6', '4', '_', 'N', 'O', 'R', 'E', 'X', '_', 'N', 'O', 'S', 'P', '_', 'a', 'n', 'd', '_', 'G', 'R', '6', '4', '_', 'T', 'C', 0,
    2035             :   /* 302 */ 'G', 'R', '6', '4', '_', 'N', 'O', 'R', 'E', 'X', '_', 'a', 'n', 'd', '_', 'G', 'R', '6', '4', '_', 'T', 'C', 0,
    2036             :   /* 325 */ 'G', 'R', '3', '2', '_', 'A', 'D', 0,
    2037             :   /* 333 */ 'G', 'R', '6', '4', '_', 'A', 'D', 0,
    2038             :   /* 341 */ 'G', 'R', '3', '2', '_', 'A', 'B', 'C', 'D', 0,
    2039             :   /* 351 */ 'G', 'R', '6', '4', '_', 'A', 'B', 'C', 'D', 0,
    2040             :   /* 361 */ 'G', 'R', '1', '6', '_', 'A', 'B', 'C', 'D', 0,
    2041             :   /* 371 */ 'D', 'E', 'B', 'U', 'G', '_', 'R', 'E', 'G', 0,
    2042             :   /* 381 */ 'C', 'O', 'N', 'T', 'R', 'O', 'L', '_', 'R', 'E', 'G', 0,
    2043             :   /* 393 */ 'S', 'E', 'G', 'M', 'E', 'N', 'T', '_', 'R', 'E', 'G', 0,
    2044             :   /* 405 */ 'V', 'R', '2', '5', '6', 'H', 0,
    2045             :   /* 412 */ 'V', 'R', '5', '1', '2', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', 'x', 'm', 'm', '_', 'i', 'n', '_', 'V', 'R', '1', '2', '8', 'H', 0,
    2046             :   /* 441 */ 'G', 'R', '8', '_', 'A', 'B', 'C', 'D', '_', 'H', 0,
    2047             :   /* 452 */ 'V', 'R', '2', '5', '6', 'L', 0,
    2048             :   /* 459 */ 'V', 'R', '5', '1', '2', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', 'x', 'm', 'm', '_', 'i', 'n', '_', 'V', 'R', '1', '2', '8', 'L', 0,
    2049             :   /* 488 */ 'G', 'R', '8', '_', 'A', 'B', 'C', 'D', '_', 'L', 0,
    2050             :   /* 499 */ 'V', 'K', '1', 'W', 'M', 0,
    2051             :   /* 505 */ 'V', 'K', '3', '2', 'W', 'M', 0,
    2052             :   /* 512 */ 'V', 'K', '2', 'W', 'M', 0,
    2053             :   /* 518 */ 'V', 'K', '6', '4', 'W', 'M', 0,
    2054             :   /* 525 */ 'V', 'K', '4', 'W', 'M', 0,
    2055             :   /* 531 */ 'V', 'K', '1', '6', 'W', 'M', 0,
    2056             :   /* 538 */ 'V', 'K', '8', 'W', 'M', 0,
    2057             :   /* 544 */ 'G', 'R', '6', '4', '_', 'a', 'n', 'd', '_', 'L', 'O', 'W', '3', '2', '_', 'A', 'D', 'D', 'R', '_', 'A', 'C', 'C', 'E', 'S', 'S', '_', 'R', 'B', 'P', 0,
    2058             :   /* 575 */ 'G', 'R', '6', '4', '_', 'N', 'O', 'R', 'E', 'X', '_', 'N', 'O', 'S', 'P', '_', 'a', 'n', 'd', '_', 'L', 'O', 'W', '3', '2', '_', 'A', 'D', 'D', 'R', '_', 'A', 'C', 'C', 'E', 'S', 'S', '_', 'R', 'B', 'P', 0,
    2059             :   /* 617 */ 'G', 'R', '3', '2', '_', 'N', 'O', 'S', 'P', 0,
    2060             :   /* 627 */ 'G', 'R', '6', '4', '_', 'N', 'O', 'S', 'P', 0,
    2061             :   /* 637 */ 'G', 'R', '3', '2', '_', 'N', 'O', 'R', 'E', 'X', '_', 'N', 'O', 'S', 'P', 0,
    2062             :   /* 653 */ 'G', 'R', '6', '4', '_', 'N', 'O', 'R', 'E', 'X', '_', 'N', 'O', 'S', 'P', 0,
    2063             :   /* 669 */ 'D', 'F', 'C', 'C', 'R', 0,
    2064             :   /* 675 */ 'F', 'P', 'C', 'C', 'R', 0,
    2065             :   /* 681 */ 'B', 'N', 'D', 'R', 0,
    2066             :   /* 686 */ 'G', 'R', '6', '4', '_', 'a', 'n', 'd', '_', 'L', 'O', 'W', '3', '2', '_', 'A', 'D', 'D', 'R', '_', 'A', 'C', 'C', 'E', 'S', 'S', 0,
    2067             :   /* 713 */ 'R', 'S', 'T', 0,
    2068             :   /* 717 */ 'F', 'R', '3', '2', 'X', 0,
    2069             :   /* 723 */ 'F', 'R', '6', '4', 'X', 0,
    2070             :   /* 729 */ 'V', 'R', '2', '5', '6', 'X', 0,
    2071             :   /* 736 */ 'V', 'R', '1', '2', '8', 'X', 0,
    2072             :   /* 743 */ 'G', 'R', '3', '2', '_', 'N', 'O', 'R', 'E', 'X', 0,
    2073             :   /* 754 */ 'G', 'R', '6', '4', '_', 'N', 'O', 'R', 'E', 'X', 0,
    2074             :   /* 765 */ 'G', 'R', '6', '4', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '1', '6', 'b', 'i', 't', '_', 'i', 'n', '_', 'G', 'R', '1', '6', '_', 'N', 'O', 'R', 'E', 'X', 0,
    2075             :   /* 799 */ 'L', 'O', 'W', '3', '2', '_', 'A', 'D', 'D', 'R', '_', 'A', 'C', 'C', 'E', 'S', 'S', '_', 'R', 'B', 'P', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '1', '6', 'b', 'i', 't', '_', 'i', 'n', '_', 'G', 'R', '1', '6', '_', 'N', 'O', 'R', 'E', 'X', 0,
    2076             :   /* 850 */ 'G', 'R', '8', '_', 'N', 'O', 'R', 'E', 'X', 0,
    2077             :   /* 860 */ 'L', 'O', 'W', '3', '2', '_', 'A', 'D', 'D', 'R', '_', 'A', 'C', 'C', 'E', 'S', 'S', '_', 'R', 'B', 'P', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '3', '2', 'b', 'i', 't', 0,
    2078             :   /* 897 */ 'L', 'O', 'W', '3', '2', '_', 'A', 'D', 'D', 'R', '_', 'A', 'C', 'C', 'E', 'S', 'S', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '3', '2', 'b', 'i', 't', 0,
    2079             :   /* 930 */ 'L', 'O', 'W', '3', '2', '_', 'A', 'D', 'D', 'R', '_', 'A', 'C', 'C', 'E', 'S', 'S', '_', 'R', 'B', 'P', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '8', 'b', 'i', 't', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '3', '2', 'b', 'i', 't', 0,
    2080             :   /* 981 */ 'G', 'R', '6', '4', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '8', 'b', 'i', 't', 0,
    2081             :   /* 1000 */ 'L', 'O', 'W', '3', '2', '_', 'A', 'D', 'D', 'R', '_', 'A', 'C', 'C', 'E', 'S', 'S', '_', 'R', 'B', 'P', '_', 'w', 'i', 't', 'h', '_', 's', 'u', 'b', '_', '8', 'b', 'i', 't', 0,
    2082             : };
    2083             : 
    2084             : extern const MCRegisterClass X86MCRegisterClasses[] = {
    2085             :   { GR8, GR8Bits, 217, 20, sizeof(GR8Bits), X86::GR8RegClassID, 1, 1, true },
    2086             :   { GR8_NOREX, GR8_NOREXBits, 850, 8, sizeof(GR8_NOREXBits), X86::GR8_NOREXRegClassID, 1, 1, true },
    2087             :   { GR8_ABCD_H, GR8_ABCD_HBits, 441, 4, sizeof(GR8_ABCD_HBits), X86::GR8_ABCD_HRegClassID, 1, 1, true },
    2088             :   { GR8_ABCD_L, GR8_ABCD_LBits, 488, 4, sizeof(GR8_ABCD_LBits), X86::GR8_ABCD_LRegClassID, 1, 1, true },
    2089             :   { GR16, GR16Bits, 168, 16, sizeof(GR16Bits), X86::GR16RegClassID, 2, 1, true },
    2090             :   { GRH16, GRH16Bits, 157, 9, sizeof(GRH16Bits), X86::GRH16RegClassID, 2, 1, false },
    2091             :   { GR16_NOREX, GR16_NOREXBits, 788, 8, sizeof(GR16_NOREXBits), X86::GR16_NOREXRegClassID, 2, 1, true },
    2092             :   { VK1, VK1Bits, 6, 8, sizeof(VK1Bits), X86::VK1RegClassID, 2, 1, true },
    2093             :   { VK16, VK16Bits, 163, 8, sizeof(VK16Bits), X86::VK16RegClassID, 2, 1, true },
    2094             :   { VK2, VK2Bits, 37, 8, sizeof(VK2Bits), X86::VK2RegClassID, 2, 1, true },
    2095             :   { VK4, VK4Bits, 153, 8, sizeof(VK4Bits), X86::VK4RegClassID, 2, 1, true },
    2096             :   { VK8, VK8Bits, 213, 8, sizeof(VK8Bits), X86::VK8RegClassID, 2, 1, true },
    2097             :   { VK16WM, VK16WMBits, 531, 7, sizeof(VK16WMBits), X86::VK16WMRegClassID, 2, 1, true },
    2098             :   { VK1WM, VK1WMBits, 499, 7, sizeof(VK1WMBits), X86::VK1WMRegClassID, 2, 1, true },
    2099             :   { VK2WM, VK2WMBits, 512, 7, sizeof(VK2WMBits), X86::VK2WMRegClassID, 2, 1, true },
    2100             :   { VK4WM, VK4WMBits, 525, 7, sizeof(VK4WMBits), X86::VK4WMRegClassID, 2, 1, true },
    2101             :   { VK8WM, VK8WMBits, 538, 7, sizeof(VK8WMBits), X86::VK8WMRegClassID, 2, 1, true },
    2102             :   { SEGMENT_REG, SEGMENT_REGBits, 393, 6, sizeof(SEGMENT_REGBits), X86::SEGMENT_REGRegClassID, 2, 1, true },
    2103             :   { GR16_ABCD, GR16_ABCDBits, 361, 4, sizeof(GR16_ABCDBits), X86::GR16_ABCDRegClassID, 2, 1, true },
    2104             :   { FPCCR, FPCCRBits, 675, 1, sizeof(FPCCRBits), X86::FPCCRRegClassID, 2, -1, false },
    2105             :   { FR32X, FR32XBits, 717, 32, sizeof(FR32XBits), X86::FR32XRegClassID, 4, 1, true },
    2106             :   { LOW32_ADDR_ACCESS_RBP, LOW32_ADDR_ACCESS_RBPBits, 553, 18, sizeof(LOW32_ADDR_ACCESS_RBPBits), X86::LOW32_ADDR_ACCESS_RBPRegClassID, 4, 1, true },
    2107             :   { LOW32_ADDR_ACCESS, LOW32_ADDR_ACCESSBits, 695, 17, sizeof(LOW32_ADDR_ACCESSBits), X86::LOW32_ADDR_ACCESSRegClassID, 4, 1, true },
    2108             :   { LOW32_ADDR_ACCESS_RBP_with_sub_8bit, LOW32_ADDR_ACCESS_RBP_with_sub_8bitBits, 1000, 17, sizeof(LOW32_ADDR_ACCESS_RBP_with_sub_8bitBits), X86::LOW32_ADDR_ACCESS_RBP_with_sub_8bitRegClassID, 4, 1, true },
    2109             :   { DEBUG_REG, DEBUG_REGBits, 371, 16, sizeof(DEBUG_REGBits), X86::DEBUG_REGRegClassID, 4, 1, true },
    2110             :   { FR32, FR32Bits, 27, 16, sizeof(FR32Bits), X86::FR32RegClassID, 4, 1, true },
    2111             :   { GR32, GR32Bits, 32, 16, sizeof(GR32Bits), X86::GR32RegClassID, 4, 1, true },
    2112             :   { GR32_NOSP, GR32_NOSPBits, 617, 15, sizeof(GR32_NOSPBits), X86::GR32_NOSPRegClassID, 4, 1, true },
    2113             :   { LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREX, LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXBits, 799, 9, sizeof(LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXBits), X86::LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXRegClassID, 4, 1, true },
    2114             :   { GR32_NOREX, GR32_NOREXBits, 743, 8, sizeof(GR32_NOREXBits), X86::GR32_NOREXRegClassID, 4, 1, true },
    2115             :   { VK32, VK32Bits, 16, 8, sizeof(VK32Bits), X86::VK32RegClassID, 4, 1, true },
    2116             :   { GR32_NOREX_NOSP, GR32_NOREX_NOSPBits, 637, 7, sizeof(GR32_NOREX_NOSPBits), X86::GR32_NOREX_NOSPRegClassID, 4, 1, true },
    2117             :   { RFP32, RFP32Bits, 21, 7, sizeof(RFP32Bits), X86::RFP32RegClassID, 4, 1, true },
    2118             :   { VK32WM, VK32WMBits, 505, 7, sizeof(VK32WMBits), X86::VK32WMRegClassID, 4, 1, true },
    2119             :   { GR32_ABCD, GR32_ABCDBits, 341, 4, sizeof(GR32_ABCDBits), X86::GR32_ABCDRegClassID, 4, 1, true },
    2120             :   { GR32_TC, GR32_TCBits, 244, 3, sizeof(GR32_TCBits), X86::GR32_TCRegClassID, 4, 1, true },
    2121             :   { GR32_AD, GR32_ADBits, 325, 2, sizeof(GR32_ADBits), X86::GR32_ADRegClassID, 4, 1, true },
    2122             :   { LOW32_ADDR_ACCESS_RBP_with_sub_32bit, LOW32_ADDR_ACCESS_RBP_with_sub_32bitBits, 860, 2, sizeof(LOW32_ADDR_ACCESS_RBP_with_sub_32bitBits), X86::LOW32_ADDR_ACCESS_RBP_with_sub_32bitRegClassID, 4, 1, true },
    2123             :   { CCR, CCRBits, 671, 1, sizeof(CCRBits), X86::CCRRegClassID, 4, -1, false },
    2124             :   { DFCCR, DFCCRBits, 669, 1, sizeof(DFCCRBits), X86::DFCCRRegClassID, 4, -1, false },
    2125             :   { LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit, LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitBits, 930, 1, sizeof(LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitBits), X86::LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitRegClassID, 4, 1, true },
    2126             :   { LOW32_ADDR_ACCESS_with_sub_32bit, LOW32_ADDR_ACCESS_with_sub_32bitBits, 897, 1, sizeof(LOW32_ADDR_ACCESS_with_sub_32bitBits), X86::LOW32_ADDR_ACCESS_with_sub_32bitRegClassID, 4, 1, true },
    2127             :   { RFP64, RFP64Bits, 46, 7, sizeof(RFP64Bits), X86::RFP64RegClassID, 8, 1, true },
    2128             :   { FR64X, FR64XBits, 723, 32, sizeof(FR64XBits), X86::FR64XRegClassID, 8, 1, true },
    2129             :   { GR64, GR64Bits, 57, 17, sizeof(GR64Bits), X86::GR64RegClassID, 8, 1, true },
    2130             :   { CONTROL_REG, CONTROL_REGBits, 381, 16, sizeof(CONTROL_REGBits), X86::CONTROL_REGRegClassID, 8, 1, true },
    2131             :   { FR64, FR64Bits, 52, 16, sizeof(FR64Bits), X86::FR64RegClassID, 8, 1, true },
    2132             :   { GR64_with_sub_8bit, GR64_with_sub_8bitBits, 981, 16, sizeof(GR64_with_sub_8bitBits), X86::GR64_with_sub_8bitRegClassID, 8, 1, true },
    2133             :   { GR64_NOSP, GR64_NOSPBits, 627, 15, sizeof(GR64_NOSPBits), X86::GR64_NOSPRegClassID, 8, 1, true },
    2134             :   { GR64_NOREX, GR64_NOREXBits, 754, 9, sizeof(GR64_NOREXBits), X86::GR64_NOREXRegClassID, 8, 1, true },
    2135             :   { GR64_TC, GR64_TCBits, 266, 9, sizeof(GR64_TCBits), X86::GR64_TCRegClassID, 8, 1, true },
    2136             :   { GR64_NOSP_and_GR64_TC, GR64_NOSP_and_GR64_TCBits, 252, 8, sizeof(GR64_NOSP_and_GR64_TCBits), X86::GR64_NOSP_and_GR64_TCRegClassID, 8, 1, true },
    2137             :   { GR64_TCW64, GR64_TCW64Bits, 79, 8, sizeof(GR64_TCW64Bits), X86::GR64_TCW64RegClassID, 8, 1, true },
    2138             :   { GR64_with_sub_16bit_in_GR16_NOREX, GR64_with_sub_16bit_in_GR16_NOREXBits, 765, 8, sizeof(GR64_with_sub_16bit_in_GR16_NOREXBits), X86::GR64_with_sub_16bit_in_GR16_NOREXRegClassID, 8, 1, true },
    2139             :   { VK64, VK64Bits, 41, 8, sizeof(VK64Bits), X86::VK64RegClassID, 8, 1, true },
    2140             :   { VR64, VR64Bits, 62, 8, sizeof(VR64Bits), X86::VR64RegClassID, 8, 1, true },
    2141             :   { GR64_NOREX_NOSP, GR64_NOREX_NOSPBits, 653, 7, sizeof(GR64_NOREX_NOSPBits), X86::GR64_NOREX_NOSPRegClassID, 8, 1, true },
    2142             :   { GR64_NOSP_and_GR64_TCW64, GR64_NOSP_and_GR64_TCW64Bits, 102, 7, sizeof(GR64_NOSP_and_GR64_TCW64Bits), X86::GR64_NOSP_and_GR64_TCW64RegClassID, 8, 1, true },
    2143             :   { GR64_TC_and_GR64_TCW64, GR64_TC_and_GR64_TCW64Bits, 67, 7, sizeof(GR64_TC_and_GR64_TCW64Bits), X86::GR64_TC_and_GR64_TCW64RegClassID, 8, 1, true },
    2144             :   { VK64WM, VK64WMBits, 518, 7, sizeof(VK64WMBits), X86::VK64WMRegClassID, 8, 1, true },
    2145             :   { GR64_NOREX_and_GR64_TC, GR64_NOREX_and_GR64_TCBits, 302, 6, sizeof(GR64_NOREX_and_GR64_TCBits), X86::GR64_NOREX_and_GR64_TCRegClassID, 8, 1, true },
    2146             :   { GR64_TC_and_GR64_NOSP_and_GR64_TCW64, GR64_TC_and_GR64_NOSP_and_GR64_TCW64Bits, 90, 6, sizeof(GR64_TC_and_GR64_NOSP_and_GR64_TCW64Bits), X86::GR64_TC_and_GR64_NOSP_and_GR64_TCW64RegClassID, 8, 1, true },
    2147             :   { GR64_NOREX_NOSP_and_GR64_TC, GR64_NOREX_NOSP_and_GR64_TCBits, 274, 5, sizeof(GR64_NOREX_NOSP_and_GR64_TCBits), X86::GR64_NOREX_NOSP_and_GR64_TCRegClassID, 8, 1, true },
    2148             :   { GR64_ABCD, GR64_ABCDBits, 351, 4, sizeof(GR64_ABCDBits), X86::GR64_ABCDRegClassID, 8, 1, true },
    2149             :   { GR64_NOREX_and_GR64_TCW64, GR64_NOREX_and_GR64_TCW64Bits, 127, 4, sizeof(GR64_NOREX_and_GR64_TCW64Bits), X86::GR64_NOREX_and_GR64_TCW64RegClassID, 8, 1, true },
    2150             :   { GR64_with_sub_32bit_in_GR32_TC, GR64_with_sub_32bit_in_GR32_TCBits, 221, 3, sizeof(GR64_with_sub_32bit_in_GR32_TCBits), X86::GR64_with_sub_32bit_in_GR32_TCRegClassID, 8, 1, true },
    2151             :   { GR64_AD, GR64_ADBits, 333, 2, sizeof(GR64_ADBits), X86::GR64_ADRegClassID, 8, 1, true },
    2152             :   { GR64_and_LOW32_ADDR_ACCESS_RBP, GR64_and_LOW32_ADDR_ACCESS_RBPBits, 544, 2, sizeof(GR64_and_LOW32_ADDR_ACCESS_RBPBits), X86::GR64_and_LOW32_ADDR_ACCESS_RBPRegClassID, 8, 1, true },
    2153             :   { GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBP, GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPBits, 575, 1, sizeof(GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPBits), X86::GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPRegClassID, 8, 1, true },
    2154             :   { GR64_and_LOW32_ADDR_ACCESS, GR64_and_LOW32_ADDR_ACCESSBits, 686, 1, sizeof(GR64_and_LOW32_ADDR_ACCESSBits), X86::GR64_and_LOW32_ADDR_ACCESSRegClassID, 8, 1, true },
    2155             :   { RST, RSTBits, 713, 8, sizeof(RSTBits), X86::RSTRegClassID, 10, 1, false },
    2156             :   { RFP80, RFP80Bits, 0, 7, sizeof(RFP80Bits), X86::RFP80RegClassID, 10, 1, true },
    2157             :   { VR128X, VR128XBits, 736, 32, sizeof(VR128XBits), X86::VR128XRegClassID, 16, 1, true },
    2158             :   { FR128, FR128Bits, 201, 16, sizeof(FR128Bits), X86::FR128RegClassID, 16, 1, true },
    2159             :   { VR128, VR128Bits, 207, 16, sizeof(VR128Bits), X86::VR128RegClassID, 16, 1, true },
    2160             :   { VR128H, VR128HBits, 434, 8, sizeof(VR128HBits), X86::VR128HRegClassID, 16, 1, true },
    2161             :   { VR128L, VR128LBits, 481, 8, sizeof(VR128LBits), X86::VR128LRegClassID, 16, 1, true },
    2162             :   { BNDR, BNDRBits, 681, 4, sizeof(BNDRBits), X86::BNDRRegClassID, 16, 1, true },
    2163             :   { VR256X, VR256XBits, 729, 32, sizeof(VR256XBits), X86::VR256XRegClassID, 32, 1, true },
    2164             :   { VR256, VR256Bits, 173, 16, sizeof(VR256Bits), X86::VR256RegClassID, 32, 1, true },
    2165             :   { VR256H, VR256HBits, 405, 8, sizeof(VR256HBits), X86::VR256HRegClassID, 32, 1, true },
    2166             :   { VR256L, VR256LBits, 452, 8, sizeof(VR256LBits), X86::VR256LRegClassID, 32, 1, true },
    2167             :   { VR512, VR512Bits, 10, 32, sizeof(VR512Bits), X86::VR512RegClassID, 64, 1, true },
    2168             :   { VR512_with_sub_xmm_in_FR128, VR512_with_sub_xmm_in_FR128Bits, 179, 16, sizeof(VR512_with_sub_xmm_in_FR128Bits), X86::VR512_with_sub_xmm_in_FR128RegClassID, 64, 1, true },
    2169             :   { VR512_with_sub_xmm_in_VR128H, VR512_with_sub_xmm_in_VR128HBits, 412, 8, sizeof(VR512_with_sub_xmm_in_VR128HBits), X86::VR512_with_sub_xmm_in_VR128HRegClassID, 64, 1, true },
    2170             :   { VR512_with_sub_xmm_in_VR128L, VR512_with_sub_xmm_in_VR128LBits, 459, 8, sizeof(VR512_with_sub_xmm_in_VR128LBits), X86::VR512_with_sub_xmm_in_VR128LRegClassID, 64, 1, true },
    2171             : };
    2172             : 
    2173             : // X86 Dwarf<->LLVM register mappings.
    2174             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour0Dwarf2L[] = {
    2175             :   { 0U, X86::RAX },
    2176             :   { 1U, X86::RDX },
    2177             :   { 2U, X86::RCX },
    2178             :   { 3U, X86::RBX },
    2179             :   { 4U, X86::RSI },
    2180             :   { 5U, X86::RDI },
    2181             :   { 6U, X86::RBP },
    2182             :   { 7U, X86::RSP },
    2183             :   { 8U, X86::R8 },
    2184             :   { 9U, X86::R9 },
    2185             :   { 10U, X86::R10 },
    2186             :   { 11U, X86::R11 },
    2187             :   { 12U, X86::R12 },
    2188             :   { 13U, X86::R13 },
    2189             :   { 14U, X86::R14 },
    2190             :   { 15U, X86::R15 },
    2191             :   { 16U, X86::RIP },
    2192             :   { 17U, X86::XMM0 },
    2193             :   { 18U, X86::XMM1 },
    2194             :   { 19U, X86::XMM2 },
    2195             :   { 20U, X86::XMM3 },
    2196             :   { 21U, X86::XMM4 },
    2197             :   { 22U, X86::XMM5 },
    2198             :   { 23U, X86::XMM6 },
    2199             :   { 24U, X86::XMM7 },
    2200             :   { 25U, X86::XMM8 },
    2201             :   { 26U, X86::XMM9 },
    2202             :   { 27U, X86::XMM10 },
    2203             :   { 28U, X86::XMM11 },
    2204             :   { 29U, X86::XMM12 },
    2205             :   { 30U, X86::XMM13 },
    2206             :   { 31U, X86::XMM14 },
    2207             :   { 32U, X86::XMM15 },
    2208             :   { 33U, X86::ST0 },
    2209             :   { 34U, X86::ST1 },
    2210             :   { 35U, X86::ST2 },
    2211             :   { 36U, X86::ST3 },
    2212             :   { 37U, X86::ST4 },
    2213             :   { 38U, X86::ST5 },
    2214             :   { 39U, X86::ST6 },
    2215             :   { 40U, X86::ST7 },
    2216             :   { 41U, X86::MM0 },
    2217             :   { 42U, X86::MM1 },
    2218             :   { 43U, X86::MM2 },
    2219             :   { 44U, X86::MM3 },
    2220             :   { 45U, X86::MM4 },
    2221             :   { 46U, X86::MM5 },
    2222             :   { 47U, X86::MM6 },
    2223             :   { 48U, X86::MM7 },
    2224             :   { 67U, X86::XMM16 },
    2225             :   { 68U, X86::XMM17 },
    2226             :   { 69U, X86::XMM18 },
    2227             :   { 70U, X86::XMM19 },
    2228             :   { 71U, X86::XMM20 },
    2229             :   { 72U, X86::XMM21 },
    2230             :   { 73U, X86::XMM22 },
    2231             :   { 74U, X86::XMM23 },
    2232             :   { 75U, X86::XMM24 },
    2233             :   { 76U, X86::XMM25 },
    2234             :   { 77U, X86::XMM26 },
    2235             :   { 78U, X86::XMM27 },
    2236             :   { 79U, X86::XMM28 },
    2237             :   { 80U, X86::XMM29 },
    2238             :   { 81U, X86::XMM30 },
    2239             :   { 82U, X86::XMM31 },
    2240             :   { 118U, X86::K0 },
    2241             :   { 119U, X86::K1 },
    2242             :   { 120U, X86::K2 },
    2243             :   { 121U, X86::K3 },
    2244             :   { 122U, X86::K4 },
    2245             :   { 123U, X86::K5 },
    2246             :   { 124U, X86::K6 },
    2247             :   { 125U, X86::K7 },
    2248             : };
    2249             : extern const unsigned X86DwarfFlavour0Dwarf2LSize = array_lengthof(X86DwarfFlavour0Dwarf2L);
    2250             : 
    2251             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour1Dwarf2L[] = {
    2252             :   { 0U, X86::EAX },
    2253             :   { 1U, X86::ECX },
    2254             :   { 2U, X86::EDX },
    2255             :   { 3U, X86::EBX },
    2256             :   { 4U, X86::EBP },
    2257             :   { 5U, X86::ESP },
    2258             :   { 6U, X86::ESI },
    2259             :   { 7U, X86::EDI },
    2260             :   { 8U, X86::EIP },
    2261             :   { 12U, X86::ST0 },
    2262             :   { 13U, X86::ST1 },
    2263             :   { 14U, X86::ST2 },
    2264             :   { 15U, X86::ST3 },
    2265             :   { 16U, X86::ST4 },
    2266             :   { 17U, X86::ST5 },
    2267             :   { 18U, X86::ST6 },
    2268             :   { 19U, X86::ST7 },
    2269             :   { 21U, X86::XMM0 },
    2270             :   { 22U, X86::XMM1 },
    2271             :   { 23U, X86::XMM2 },
    2272             :   { 24U, X86::XMM3 },
    2273             :   { 25U, X86::XMM4 },
    2274             :   { 26U, X86::XMM5 },
    2275             :   { 27U, X86::XMM6 },
    2276             :   { 28U, X86::XMM7 },
    2277             :   { 29U, X86::MM0 },
    2278             :   { 30U, X86::MM1 },
    2279             :   { 31U, X86::MM2 },
    2280             :   { 32U, X86::MM3 },
    2281             :   { 33U, X86::MM4 },
    2282             :   { 34U, X86::MM5 },
    2283             :   { 35U, X86::MM6 },
    2284             :   { 36U, X86::MM7 },
    2285             :   { 93U, X86::K0 },
    2286             :   { 94U, X86::K1 },
    2287             :   { 95U, X86::K2 },
    2288             :   { 96U, X86::K3 },
    2289             :   { 97U, X86::K4 },
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    2291             :   { 99U, X86::K6 },
    2292             :   { 100U, X86::K7 },
    2293             : };
    2294             : extern const unsigned X86DwarfFlavour1Dwarf2LSize = array_lengthof(X86DwarfFlavour1Dwarf2L);
    2295             : 
    2296             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour2Dwarf2L[] = {
    2297             :   { 0U, X86::EAX },
    2298             :   { 1U, X86::ECX },
    2299             :   { 2U, X86::EDX },
    2300             :   { 3U, X86::EBX },
    2301             :   { 4U, X86::ESP },
    2302             :   { 5U, X86::EBP },
    2303             :   { 6U, X86::ESI },
    2304             :   { 7U, X86::EDI },
    2305             :   { 8U, X86::EIP },
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    2307             :   { 12U, X86::ST1 },
    2308             :   { 13U, X86::ST2 },
    2309             :   { 14U, X86::ST3 },
    2310             :   { 15U, X86::ST4 },
    2311             :   { 16U, X86::ST5 },
    2312             :   { 17U, X86::ST6 },
    2313             :   { 18U, X86::ST7 },
    2314             :   { 21U, X86::XMM0 },
    2315             :   { 22U, X86::XMM1 },
    2316             :   { 23U, X86::XMM2 },
    2317             :   { 24U, X86::XMM3 },
    2318             :   { 25U, X86::XMM4 },
    2319             :   { 26U, X86::XMM5 },
    2320             :   { 27U, X86::XMM6 },
    2321             :   { 28U, X86::XMM7 },
    2322             :   { 29U, X86::MM0 },
    2323             :   { 30U, X86::MM1 },
    2324             :   { 31U, X86::MM2 },
    2325             :   { 32U, X86::MM3 },
    2326             :   { 33U, X86::MM4 },
    2327             :   { 34U, X86::MM5 },
    2328             :   { 35U, X86::MM6 },
    2329             :   { 36U, X86::MM7 },
    2330             :   { 93U, X86::K0 },
    2331             :   { 94U, X86::K1 },
    2332             :   { 95U, X86::K2 },
    2333             :   { 96U, X86::K3 },
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    2335             :   { 98U, X86::K5 },
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    2337             :   { 100U, X86::K7 },
    2338             : };
    2339             : extern const unsigned X86DwarfFlavour2Dwarf2LSize = array_lengthof(X86DwarfFlavour2Dwarf2L);
    2340             : 
    2341             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour0Dwarf2L[] = {
    2342             :   { 0U, X86::RAX },
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    2370             :   { 28U, X86::XMM11 },
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    2374             :   { 32U, X86::XMM15 },
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    2392             :   { 68U, X86::XMM17 },
    2393             :   { 69U, X86::XMM18 },
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    2395             :   { 71U, X86::XMM20 },
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    2398             :   { 74U, X86::XMM23 },
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    2400             :   { 76U, X86::XMM25 },
    2401             :   { 77U, X86::XMM26 },
    2402             :   { 78U, X86::XMM27 },
    2403             :   { 79U, X86::XMM28 },
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    2405             :   { 81U, X86::XMM30 },
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    2407             :   { 118U, X86::K0 },
    2408             :   { 119U, X86::K1 },
    2409             :   { 120U, X86::K2 },
    2410             :   { 121U, X86::K3 },
    2411             :   { 122U, X86::K4 },
    2412             :   { 123U, X86::K5 },
    2413             :   { 124U, X86::K6 },
    2414             :   { 125U, X86::K7 },
    2415             : };
    2416             : extern const unsigned X86EHFlavour0Dwarf2LSize = array_lengthof(X86EHFlavour0Dwarf2L);
    2417             : 
    2418             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour1Dwarf2L[] = {
    2419             :   { 0U, X86::EAX },
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    2425             :   { 6U, X86::ESI },
    2426             :   { 7U, X86::EDI },
    2427             :   { 8U, X86::EIP },
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    2433             :   { 17U, X86::ST5 },
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    2450             :   { 35U, X86::MM6 },
    2451             :   { 36U, X86::MM7 },
    2452             :   { 93U, X86::K0 },
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    2460             : };
    2461             : extern const unsigned X86EHFlavour1Dwarf2LSize = array_lengthof(X86EHFlavour1Dwarf2L);
    2462             : 
    2463             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour2Dwarf2L[] = {
    2464             :   { 0U, X86::EAX },
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    2469             :   { 5U, X86::EBP },
    2470             :   { 6U, X86::ESI },
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    2472             :   { 8U, X86::EIP },
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    2494             :   { 34U, X86::MM5 },
    2495             :   { 35U, X86::MM6 },
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    2497             :   { 93U, X86::K0 },
    2498             :   { 94U, X86::K1 },
    2499             :   { 95U, X86::K2 },
    2500             :   { 96U, X86::K3 },
    2501             :   { 97U, X86::K4 },
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    2504             :   { 100U, X86::K7 },
    2505             : };
    2506             : extern const unsigned X86EHFlavour2Dwarf2LSize = array_lengthof(X86EHFlavour2Dwarf2L);
    2507             : 
    2508             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour0L2Dwarf[] = {
    2509             :   { X86::EAX, -2U },
    2510             :   { X86::EBP, -2U },
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    2654             :   { X86::ZMM31, 82U },
    2655             : };
    2656             : extern const unsigned X86DwarfFlavour0L2DwarfSize = array_lengthof(X86DwarfFlavour0L2Dwarf);
    2657             : 
    2658             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour1L2Dwarf[] = {
    2659             :   { X86::EAX, 0U },
    2660             :   { X86::EBP, 4U },
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    2666             :   { X86::ESI, 6U },
    2667             :   { X86::ESP, 5U },
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    2669             :   { X86::RBP, -2U },
    2670             :   { X86::RBX, -2U },
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    2672             :   { X86::RDI, -2U },
    2673             :   { X86::RDX, -2U },
    2674             :   { X86::RIP, -2U },
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    2677             :   { X86::K0, 93U },
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    2679             :   { X86::K2, 95U },
    2680             :   { X86::K3, 96U },
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    2683             :   { X86::K6, 99U },
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    2698             :   { X86::R13, -2U },
    2699             :   { X86::R14, -2U },
    2700             :   { X86::R15, -2U },
    2701             :   { X86::ST0, 12U },
    2702             :   { X86::ST1, 13U },
    2703             :   { X86::ST2, 14U },
    2704             :   { X86::ST3, 15U },
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    2707             :   { X86::ST6, 18U },
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    2743             :   { X86::YMM2, 23U },
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    2799             :   { X86::ZMM26, -2U },
    2800             :   { X86::ZMM27, -2U },
    2801             :   { X86::ZMM28, -2U },
    2802             :   { X86::ZMM29, -2U },
    2803             :   { X86::ZMM30, -2U },
    2804             :   { X86::ZMM31, -2U },
    2805             : };
    2806             : extern const unsigned X86DwarfFlavour1L2DwarfSize = array_lengthof(X86DwarfFlavour1L2Dwarf);
    2807             : 
    2808             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour2L2Dwarf[] = {
    2809             :   { X86::EAX, 0U },
    2810             :   { X86::EBP, 5U },
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    2818             :   { X86::RAX, -2U },
    2819             :   { X86::RBP, -2U },
    2820             :   { X86::RBX, -2U },
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    2830             :   { X86::K3, 96U },
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    2837             :   { X86::MM2, 31U },
    2838             :   { X86::MM3, 32U },
    2839             :   { X86::MM4, 33U },
    2840             :   { X86::MM5, 34U },
    2841             :   { X86::MM6, 35U },
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    2843             :   { X86::R8, -2U },
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    2893             :   { X86::YMM2, 23U },
    2894             :   { X86::YMM3, 24U },
    2895             :   { X86::YMM4, 25U },
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    2907             :   { X86::YMM16, -2U },
    2908             :   { X86::YMM17, -2U },
    2909             :   { X86::YMM18, -2U },
    2910             :   { X86::YMM19, -2U },
    2911             :   { X86::YMM20, -2U },
    2912             :   { X86::YMM21, -2U },
    2913             :   { X86::YMM22, -2U },
    2914             :   { X86::YMM23, -2U },
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    2955             : };
    2956             : extern const unsigned X86DwarfFlavour2L2DwarfSize = array_lengthof(X86DwarfFlavour2L2Dwarf);
    2957             : 
    2958             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour0L2Dwarf[] = {
    2959             :   { X86::EAX, -2U },
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    2967             :   { X86::ESP, -2U },
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    3020             :   { X86::XMM11, 28U },
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    3037             :   { X86::XMM28, 79U },
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    3104             :   { X86::ZMM31, 82U },
    3105             : };
    3106             : extern const unsigned X86EHFlavour0L2DwarfSize = array_lengthof(X86EHFlavour0L2Dwarf);
    3107             : 
    3108             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour1L2Dwarf[] = {
    3109             :   { X86::EAX, 0U },
    3110             :   { X86::EBP, 4U },
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    3120             :   { X86::RBX, -2U },
    3121             :   { X86::RCX, -2U },
    3122             :   { X86::RDI, -2U },
    3123             :   { X86::RDX, -2U },
    3124             :   { X86::RIP, -2U },
    3125             :   { X86::RSI, -2U },
    3126             :   { X86::RSP, -2U },
    3127             :   { X86::K0, 93U },
    3128             :   { X86::K1, 94U },
    3129             :   { X86::K2, 95U },
    3130             :   { X86::K3, 96U },
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    3133             :   { X86::K6, 99U },
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    3135             :   { X86::MM0, 29U },
    3136             :   { X86::MM1, 30U },
    3137             :   { X86::MM2, 31U },
    3138             :   { X86::MM3, 32U },
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    3210             :   { X86::YMM19, -2U },
    3211             :   { X86::YMM20, -2U },
    3212             :   { X86::YMM21, -2U },
    3213             :   { X86::YMM22, -2U },
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    3225             :   { X86::ZMM2, 23U },
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    3230             :   { X86::ZMM7, 28U },
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    3233             :   { X86::ZMM10, -2U },
    3234             :   { X86::ZMM11, -2U },
    3235             :   { X86::ZMM12, -2U },
    3236             :   { X86::ZMM13, -2U },
    3237             :   { X86::ZMM14, -2U },
    3238             :   { X86::ZMM15, -2U },
    3239             :   { X86::ZMM16, -2U },
    3240             :   { X86::ZMM17, -2U },
    3241             :   { X86::ZMM18, -2U },
    3242             :   { X86::ZMM19, -2U },
    3243             :   { X86::ZMM20, -2U },
    3244             :   { X86::ZMM21, -2U },
    3245             :   { X86::ZMM22, -2U },
    3246             :   { X86::ZMM23, -2U },
    3247             :   { X86::ZMM24, -2U },
    3248             :   { X86::ZMM25, -2U },
    3249             :   { X86::ZMM26, -2U },
    3250             :   { X86::ZMM27, -2U },
    3251             :   { X86::ZMM28, -2U },
    3252             :   { X86::ZMM29, -2U },
    3253             :   { X86::ZMM30, -2U },
    3254             :   { X86::ZMM31, -2U },
    3255             : };
    3256             : extern const unsigned X86EHFlavour1L2DwarfSize = array_lengthof(X86EHFlavour1L2Dwarf);
    3257             : 
    3258             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour2L2Dwarf[] = {
    3259             :   { X86::EAX, 0U },
    3260             :   { X86::EBP, 5U },
    3261             :   { X86::EBX, 3U },
    3262             :   { X86::ECX, 1U },
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    3266             :   { X86::ESI, 6U },
    3267             :   { X86::ESP, 4U },
    3268             :   { X86::RAX, -2U },
    3269             :   { X86::RBP, -2U },
    3270             :   { X86::RBX, -2U },
    3271             :   { X86::RCX, -2U },
    3272             :   { X86::RDI, -2U },
    3273             :   { X86::RDX, -2U },
    3274             :   { X86::RIP, -2U },
    3275             :   { X86::RSI, -2U },
    3276             :   { X86::RSP, -2U },
    3277             :   { X86::K0, 93U },
    3278             :   { X86::K1, 94U },
    3279             :   { X86::K2, 95U },
    3280             :   { X86::K3, 96U },
    3281             :   { X86::K4, 97U },
    3282             :   { X86::K5, 98U },
    3283             :   { X86::K6, 99U },
    3284             :   { X86::K7, 100U },
    3285             :   { X86::MM0, 29U },
    3286             :   { X86::MM1, 30U },
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    3288             :   { X86::MM3, 32U },
    3289             :   { X86::MM4, 33U },
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    3309             :   { X86::XMM0, 21U },
    3310             :   { X86::XMM1, 22U },
    3311             :   { X86::XMM2, 23U },
    3312             :   { X86::XMM3, 24U },
    3313             :   { X86::XMM4, 25U },
    3314             :   { X86::XMM5, 26U },
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    3316             :   { X86::XMM7, 28U },
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    3322             :   { X86::XMM13, -2U },
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    3325             :   { X86::XMM16, -2U },
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    3327             :   { X86::XMM18, -2U },
    3328             :   { X86::XMM19, -2U },
    3329             :   { X86::XMM20, -2U },
    3330             :   { X86::XMM21, -2U },
    3331             :   { X86::XMM22, -2U },
    3332             :   { X86::XMM23, -2U },
    3333             :   { X86::XMM24, -2U },
    3334             :   { X86::XMM25, -2U },
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    3405             : };
    3406             : extern const unsigned X86EHFlavour2L2DwarfSize = array_lengthof(X86EHFlavour2L2Dwarf);
    3407             : 
    3408             : extern const uint16_t X86RegEncodingTable[] = {
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    3591             :   13,
    3592             :   14,
    3593             :   15,
    3594             :   16,
    3595             :   17,
    3596             :   18,
    3597             :   19,
    3598             :   20,
    3599             :   21,
    3600             :   22,
    3601             :   23,
    3602             :   24,
    3603             :   25,
    3604             :   26,
    3605             :   27,
    3606             :   28,
    3607             :   29,
    3608             :   30,
    3609             :   31,
    3610             :   0,
    3611             :   1,
    3612             :   2,
    3613             :   3,
    3614             :   4,
    3615             :   5,
    3616             :   6,
    3617             :   7,
    3618             :   8,
    3619             :   9,
    3620             :   10,
    3621             :   11,
    3622             :   12,
    3623             :   13,
    3624             :   14,
    3625             :   15,
    3626             :   16,
    3627             :   17,
    3628             :   18,
    3629             :   19,
    3630             :   20,
    3631             :   21,
    3632             :   22,
    3633             :   23,
    3634             :   24,
    3635             :   25,
    3636             :   26,
    3637             :   27,
    3638             :   28,
    3639             :   29,
    3640             :   30,
    3641             :   31,
    3642             :   8,
    3643             :   9,
    3644             :   10,
    3645             :   11,
    3646             :   12,
    3647             :   13,
    3648             :   14,
    3649             :   15,
    3650             :   8,
    3651             :   9,
    3652             :   10,
    3653             :   11,
    3654             :   12,
    3655             :   13,
    3656             :   14,
    3657             :   15,
    3658             :   8,
    3659             :   9,
    3660             :   10,
    3661             :   11,
    3662             :   12,
    3663             :   13,
    3664             :   14,
    3665             :   15,
    3666             : };
    3667       23884 : static inline void InitX86MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {
    3668             :   RI->InitMCRegisterInfo(X86RegDesc, 257, RA, PC, X86MCRegisterClasses, 86, X86RegUnitRoots, 142, X86RegDiffLists, X86LaneMaskLists, X86RegStrings, X86RegClassStrings, X86SubRegIdxLists, 8,
    3669             : X86SubRegIdxRanges, X86RegEncodingTable);
    3670             : 
    3671       23884 :   switch (DwarfFlavour) {
    3672           0 :   default:
    3673           0 :     llvm_unreachable("Unknown DWARF flavour");
    3674             :   case 0:
    3675             :     RI->mapDwarfRegsToLLVMRegs(X86DwarfFlavour0Dwarf2L, X86DwarfFlavour0Dwarf2LSize, false);
    3676             :     break;
    3677             :   case 1:
    3678             :     RI->mapDwarfRegsToLLVMRegs(X86DwarfFlavour1Dwarf2L, X86DwarfFlavour1Dwarf2LSize, false);
    3679             :     break;
    3680             :   case 2:
    3681             :     RI->mapDwarfRegsToLLVMRegs(X86DwarfFlavour2Dwarf2L, X86DwarfFlavour2Dwarf2LSize, false);
    3682             :     break;
    3683             :   }
    3684       23884 :   switch (EHFlavour) {
    3685           0 :   default:
    3686           0 :     llvm_unreachable("Unknown DWARF flavour");
    3687             :   case 0:
    3688             :     RI->mapDwarfRegsToLLVMRegs(X86EHFlavour0Dwarf2L, X86EHFlavour0Dwarf2LSize, true);
    3689             :     break;
    3690             :   case 1:
    3691             :     RI->mapDwarfRegsToLLVMRegs(X86EHFlavour1Dwarf2L, X86EHFlavour1Dwarf2LSize, true);
    3692             :     break;
    3693             :   case 2:
    3694             :     RI->mapDwarfRegsToLLVMRegs(X86EHFlavour2Dwarf2L, X86EHFlavour2Dwarf2LSize, true);
    3695             :     break;
    3696             :   }
    3697       23884 :   switch (DwarfFlavour) {
    3698           0 :   default:
    3699           0 :     llvm_unreachable("Unknown DWARF flavour");
    3700             :   case 0:
    3701             :     RI->mapLLVMRegsToDwarfRegs(X86DwarfFlavour0L2Dwarf, X86DwarfFlavour0L2DwarfSize, false);
    3702             :     break;
    3703             :   case 1:
    3704             :     RI->mapLLVMRegsToDwarfRegs(X86DwarfFlavour1L2Dwarf, X86DwarfFlavour1L2DwarfSize, false);
    3705             :     break;
    3706             :   case 2:
    3707             :     RI->mapLLVMRegsToDwarfRegs(X86DwarfFlavour2L2Dwarf, X86DwarfFlavour2L2DwarfSize, false);
    3708             :     break;
    3709             :   }
    3710       23884 :   switch (EHFlavour) {
    3711           0 :   default:
    3712           0 :     llvm_unreachable("Unknown DWARF flavour");
    3713             :   case 0:
    3714             :     RI->mapLLVMRegsToDwarfRegs(X86EHFlavour0L2Dwarf, X86EHFlavour0L2DwarfSize, true);
    3715             :     break;
    3716             :   case 1:
    3717             :     RI->mapLLVMRegsToDwarfRegs(X86EHFlavour1L2Dwarf, X86EHFlavour1L2DwarfSize, true);
    3718             :     break;
    3719             :   case 2:
    3720             :     RI->mapLLVMRegsToDwarfRegs(X86EHFlavour2L2Dwarf, X86EHFlavour2L2DwarfSize, true);
    3721             :     break;
    3722             :   }
    3723       23884 : }
    3724             : 
    3725             : } // end namespace llvm
    3726             : 
    3727             : #endif // GET_REGINFO_MC_DESC
    3728             : 
    3729             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
    3730             : |*                                                                            *|
    3731             : |* Register Information Header Fragment                                       *|
    3732             : |*                                                                            *|
    3733             : |* Automatically generated file, do not edit!                                 *|
    3734             : |*                                                                            *|
    3735             : \*===----------------------------------------------------------------------===*/
    3736             : 
    3737             : 
    3738             : #ifdef GET_REGINFO_HEADER
    3739             : #undef GET_REGINFO_HEADER
    3740             : 
    3741             : #include "llvm/CodeGen/TargetRegisterInfo.h"
    3742             : 
    3743             : namespace llvm {
    3744             : 
    3745             : class X86FrameLowering;
    3746             : 
    3747        9532 : struct X86GenRegisterInfo : public TargetRegisterInfo {
    3748             :   explicit X86GenRegisterInfo(unsigned RA, unsigned D = 0, unsigned E = 0,
    3749             :       unsigned PC = 0, unsigned HwMode = 0);
    3750             :   unsigned composeSubRegIndicesImpl(unsigned, unsigned) const override;
    3751             :   LaneBitmask composeSubRegIndexLaneMaskImpl(unsigned, LaneBitmask) const override;
    3752             :   LaneBitmask reverseComposeSubRegIndexLaneMaskImpl(unsigned, LaneBitmask) const override;
    3753             :   const TargetRegisterClass *getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const override;
    3754             :   const RegClassWeight &getRegClassWeight(const TargetRegisterClass *RC) const override;
    3755             :   unsigned getRegUnitWeight(unsigned RegUnit) const override;
    3756             :   unsigned getNumRegPressureSets() const override;
    3757             :   const char *getRegPressureSetName(unsigned Idx) const override;
    3758             :   unsigned getRegPressureSetLimit(const MachineFunction &MF, unsigned Idx) const override;
    3759             :   const int *getRegClassPressureSets(const TargetRegisterClass *RC) const override;
    3760             :   const int *getRegUnitPressureSets(unsigned RegUnit) const override;
    3761             :   ArrayRef<const char *> getRegMaskNames() const override;
    3762             :   ArrayRef<const uint32_t *> getRegMasks() const override;
    3763             :   /// Devirtualized TargetFrameLowering.
    3764             :   static const X86FrameLowering *getFrameLowering(
    3765             :       const MachineFunction &MF);
    3766             : };
    3767             : 
    3768             : namespace X86 { // Register classes
    3769             :   extern const TargetRegisterClass GR8RegClass;
    3770             :   extern const TargetRegisterClass GR8_NOREXRegClass;
    3771             :   extern const TargetRegisterClass GR8_ABCD_HRegClass;
    3772             :   extern const TargetRegisterClass GR8_ABCD_LRegClass;
    3773             :   extern const TargetRegisterClass GR16RegClass;
    3774             :   extern const TargetRegisterClass GRH16RegClass;
    3775             :   extern const TargetRegisterClass GR16_NOREXRegClass;
    3776             :   extern const TargetRegisterClass VK1RegClass;
    3777             :   extern const TargetRegisterClass VK16RegClass;
    3778             :   extern const TargetRegisterClass VK2RegClass;
    3779             :   extern const TargetRegisterClass VK4RegClass;
    3780             :   extern const TargetRegisterClass VK8RegClass;
    3781             :   extern const TargetRegisterClass VK16WMRegClass;
    3782             :   extern const TargetRegisterClass VK1WMRegClass;
    3783             :   extern const TargetRegisterClass VK2WMRegClass;
    3784             :   extern const TargetRegisterClass VK4WMRegClass;
    3785             :   extern const TargetRegisterClass VK8WMRegClass;
    3786             :   extern const TargetRegisterClass SEGMENT_REGRegClass;
    3787             :   extern const TargetRegisterClass GR16_ABCDRegClass;
    3788             :   extern const TargetRegisterClass FPCCRRegClass;
    3789             :   extern const TargetRegisterClass FR32XRegClass;
    3790             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_RBPRegClass;
    3791             :   extern const TargetRegisterClass LOW32_ADDR_ACCESSRegClass;
    3792             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_RBP_with_sub_8bitRegClass;
    3793             :   extern const TargetRegisterClass DEBUG_REGRegClass;
    3794             :   extern const TargetRegisterClass FR32RegClass;
    3795             :   extern const TargetRegisterClass GR32RegClass;
    3796             :   extern const TargetRegisterClass GR32_NOSPRegClass;
    3797             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXRegClass;
    3798             :   extern const TargetRegisterClass GR32_NOREXRegClass;
    3799             :   extern const TargetRegisterClass VK32RegClass;
    3800             :   extern const TargetRegisterClass GR32_NOREX_NOSPRegClass;
    3801             :   extern const TargetRegisterClass RFP32RegClass;
    3802             :   extern const TargetRegisterClass VK32WMRegClass;
    3803             :   extern const TargetRegisterClass GR32_ABCDRegClass;
    3804             :   extern const TargetRegisterClass GR32_TCRegClass;
    3805             :   extern const TargetRegisterClass GR32_ADRegClass;
    3806             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_RBP_with_sub_32bitRegClass;
    3807             :   extern const TargetRegisterClass CCRRegClass;
    3808             :   extern const TargetRegisterClass DFCCRRegClass;
    3809             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitRegClass;
    3810             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_with_sub_32bitRegClass;
    3811             :   extern const TargetRegisterClass RFP64RegClass;
    3812             :   extern const TargetRegisterClass FR64XRegClass;
    3813             :   extern const TargetRegisterClass GR64RegClass;
    3814             :   extern const TargetRegisterClass CONTROL_REGRegClass;
    3815             :   extern const TargetRegisterClass FR64RegClass;
    3816             :   extern const TargetRegisterClass GR64_with_sub_8bitRegClass;
    3817             :   extern const TargetRegisterClass GR64_NOSPRegClass;
    3818             :   extern const TargetRegisterClass GR64_NOREXRegClass;
    3819             :   extern const TargetRegisterClass GR64_TCRegClass;
    3820             :   extern const TargetRegisterClass GR64_NOSP_and_GR64_TCRegClass;
    3821             :   extern const TargetRegisterClass GR64_TCW64RegClass;
    3822             :   extern const TargetRegisterClass GR64_with_sub_16bit_in_GR16_NOREXRegClass;
    3823             :   extern const TargetRegisterClass VK64RegClass;
    3824             :   extern const TargetRegisterClass VR64RegClass;
    3825             :   extern const TargetRegisterClass GR64_NOREX_NOSPRegClass;
    3826             :   extern const TargetRegisterClass GR64_NOSP_and_GR64_TCW64RegClass;
    3827             :   extern const TargetRegisterClass GR64_TC_and_GR64_TCW64RegClass;
    3828             :   extern const TargetRegisterClass VK64WMRegClass;
    3829             :   extern const TargetRegisterClass GR64_NOREX_and_GR64_TCRegClass;
    3830             :   extern const TargetRegisterClass GR64_TC_and_GR64_NOSP_and_GR64_TCW64RegClass;
    3831             :   extern const TargetRegisterClass GR64_NOREX_NOSP_and_GR64_TCRegClass;
    3832             :   extern const TargetRegisterClass GR64_ABCDRegClass;
    3833             :   extern const TargetRegisterClass GR64_NOREX_and_GR64_TCW64RegClass;
    3834             :   extern const TargetRegisterClass GR64_with_sub_32bit_in_GR32_TCRegClass;
    3835             :   extern const TargetRegisterClass GR64_ADRegClass;
    3836             :   extern const TargetRegisterClass GR64_and_LOW32_ADDR_ACCESS_RBPRegClass;
    3837             :   extern const TargetRegisterClass GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPRegClass;
    3838             :   extern const TargetRegisterClass GR64_and_LOW32_ADDR_ACCESSRegClass;
    3839             :   extern const TargetRegisterClass RSTRegClass;
    3840             :   extern const TargetRegisterClass RFP80RegClass;
    3841             :   extern const TargetRegisterClass VR128XRegClass;
    3842             :   extern const TargetRegisterClass FR128RegClass;
    3843             :   extern const TargetRegisterClass VR128RegClass;
    3844             :   extern const TargetRegisterClass VR128HRegClass;
    3845             :   extern const TargetRegisterClass VR128LRegClass;
    3846             :   extern const TargetRegisterClass BNDRRegClass;
    3847             :   extern const TargetRegisterClass VR256XRegClass;
    3848             :   extern const TargetRegisterClass VR256RegClass;
    3849             :   extern const TargetRegisterClass VR256HRegClass;
    3850             :   extern const TargetRegisterClass VR256LRegClass;
    3851             :   extern const TargetRegisterClass VR512RegClass;
    3852             :   extern const TargetRegisterClass VR512_with_sub_xmm_in_FR128RegClass;
    3853             :   extern const TargetRegisterClass VR512_with_sub_xmm_in_VR128HRegClass;
    3854             :   extern const TargetRegisterClass VR512_with_sub_xmm_in_VR128LRegClass;
    3855             : } // end namespace X86
    3856             : 
    3857             : } // end namespace llvm
    3858             : 
    3859             : #endif // GET_REGINFO_HEADER
    3860             : 
    3861             : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
    3862             : |*                                                                            *|
    3863             : |* Target Register and Register Classes Information                           *|
    3864             : |*                                                                            *|
    3865             : |* Automatically generated file, do not edit!                                 *|
    3866             : |*                                                                            *|
    3867             : \*===----------------------------------------------------------------------===*/
    3868             : 
    3869             : 
    3870             : #ifdef GET_REGINFO_TARGET_DESC
    3871             : #undef GET_REGINFO_TARGET_DESC
    3872             : 
    3873             : namespace llvm {
    3874             : 
    3875             : extern const MCRegisterClass X86MCRegisterClasses[];
    3876             : 
    3877             : static const MVT::SimpleValueType VTLists[] = {
    3878             :   /* 0 */ MVT::i8, MVT::Other,
    3879             :   /* 2 */ MVT::i16, MVT::Other,
    3880             :   /* 4 */ MVT::i32, MVT::Other,
    3881             :   /* 6 */ MVT::i64, MVT::Other,
    3882             :   /* 8 */ MVT::f80, MVT::f64, MVT::f32, MVT::Other,
    3883             :   /* 12 */ MVT::f64, MVT::Other,
    3884             :   /* 14 */ MVT::f80, MVT::Other,
    3885             :   /* 16 */ MVT::i128, MVT::f128, MVT::Other,
    3886             :   /* 19 */ MVT::v1i1, MVT::Other,
    3887             :   /* 21 */ MVT::v2i1, MVT::Other,
    3888             :   /* 23 */ MVT::v4i1, MVT::Other,
    3889             :   /* 25 */ MVT::v8i1, MVT::Other,
    3890             :   /* 27 */ MVT::v16i1, MVT::Other,
    3891             :   /* 29 */ MVT::v32i1, MVT::Other,
    3892             :   /* 31 */ MVT::v64i1, MVT::Other,
    3893             :   /* 33 */ MVT::v4f32, MVT::v2f64, MVT::v16i8, MVT::v8i16, MVT::v4i32, MVT::v2i64, MVT::Other,
    3894             :   /* 40 */ MVT::v8f32, MVT::v4f64, MVT::v32i8, MVT::v16i16, MVT::v8i32, MVT::v4i64, MVT::Other,
    3895             :   /* 47 */ MVT::v16f32, MVT::v8f64, MVT::v64i8, MVT::v32i16, MVT::v16i32, MVT::v8i64, MVT::Other,
    3896             :   /* 54 */ MVT::x86mmx, MVT::Other,
    3897             : };
    3898             : 
    3899             : static const char *const SubRegIndexNameTable[] = { "sub_8bit", "sub_8bit_hi", "sub_16bit", "sub_16bit_hi", "sub_32bit", "sub_xmm", "sub_ymm", "" };
    3900             : 
    3901             : 
    3902             : static const LaneBitmask SubRegIndexLaneMaskTable[] = {
    3903             :   LaneBitmask::getAll(),
    3904             :   LaneBitmask(0x00000001), // sub_8bit
    3905             :   LaneBitmask(0x00000002), // sub_8bit_hi
    3906             :   LaneBitmask(0x00000003), // sub_16bit
    3907             :   LaneBitmask(0x00000004), // sub_16bit_hi
    3908             :   LaneBitmask(0x00000007), // sub_32bit
    3909             :   LaneBitmask(0x00000008), // sub_xmm
    3910             :   LaneBitmask(0x00000008), // sub_ymm
    3911             :  };
    3912             : 
    3913             : 
    3914             : 
    3915             : static const TargetRegisterInfo::RegClassInfo RegClassInfos[] = {
    3916             :   // Mode = 0 (Default)
    3917             :   { 8, 8, 8, VTLists+0 },    // GR8
    3918             :   { 8, 8, 8, VTLists+0 },    // GR8_NOREX
    3919             :   { 8, 8, 8, VTLists+0 },    // GR8_ABCD_H
    3920             :   { 8, 8, 8, VTLists+0 },    // GR8_ABCD_L
    3921             :   { 16, 16, 16, VTLists+2 },    // GR16
    3922             :   { 16, 16, 16, VTLists+2 },    // GRH16
    3923             :   { 16, 16, 16, VTLists+2 },    // GR16_NOREX
    3924             :   { 16, 16, 16, VTLists+19 },    // VK1
    3925             :   { 16, 16, 16, VTLists+27 },    // VK16
    3926             :   { 16, 16, 16, VTLists+21 },    // VK2
    3927             :   { 16, 16, 16, VTLists+23 },    // VK4
    3928             :   { 16, 16, 16, VTLists+25 },    // VK8
    3929             :   { 16, 16, 16, VTLists+27 },    // VK16WM
    3930             :   { 16, 16, 16, VTLists+19 },    // VK1WM
    3931             :   { 16, 16, 16, VTLists+21 },    // VK2WM
    3932             :   { 16, 16, 16, VTLists+23 },    // VK4WM
    3933             :   { 16, 16, 16, VTLists+25 },    // VK8WM
    3934             :   { 16, 16, 16, VTLists+2 },    // SEGMENT_REG
    3935             :   { 16, 16, 16, VTLists+2 },    // GR16_ABCD
    3936             :   { 16, 16, 16, VTLists+2 },    // FPCCR
    3937             :   { 32, 32, 32, VTLists+10 },    // FR32X
    3938             :   { 32, 32, 32, VTLists+4 },    // LOW32_ADDR_ACCESS_RBP
    3939             :   { 32, 32, 32, VTLists+4 },    // LOW32_ADDR_ACCESS
    3940             :   { 32, 32, 32, VTLists+4 },    // LOW32_ADDR_ACCESS_RBP_with_sub_8bit
    3941             :   { 32, 32, 32, VTLists+4 },    // DEBUG_REG
    3942             :   { 32, 32, 32, VTLists+10 },    // FR32
    3943             :   { 32, 32, 32, VTLists+4 },    // GR32
    3944             :   { 32, 32, 32, VTLists+4 },    // GR32_NOSP
    3945             :   { 32, 32, 32, VTLists+4 },    // LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREX
    3946             :   { 32, 32, 32, VTLists+4 },    // GR32_NOREX
    3947             :   { 32, 32, 32, VTLists+29 },    // VK32
    3948             :   { 32, 32, 32, VTLists+4 },    // GR32_NOREX_NOSP
    3949             :   { 32, 32, 32, VTLists+10 },    // RFP32
    3950             :   { 32, 32, 32, VTLists+29 },    // VK32WM
    3951             :   { 32, 32, 32, VTLists+4 },    // GR32_ABCD
    3952             :   { 32, 32, 32, VTLists+4 },    // GR32_TC
    3953             :   { 32, 32, 32, VTLists+4 },    // GR32_AD
    3954             :   { 32, 32, 32, VTLists+4 },    // LOW32_ADDR_ACCESS_RBP_with_sub_32bit
    3955             :   { 32, 32, 32, VTLists+4 },    // CCR
    3956             :   { 32, 32, 32, VTLists+4 },    // DFCCR
    3957             :   { 32, 32, 32, VTLists+4 },    // LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit
    3958             :   { 32, 32, 32, VTLists+4 },    // LOW32_ADDR_ACCESS_with_sub_32bit
    3959             :   { 64, 64, 32, VTLists+12 },    // RFP64
    3960             :   { 64, 64, 64, VTLists+12 },    // FR64X
    3961             :   { 64, 64, 64, VTLists+6 },    // GR64
    3962             :   { 64, 64, 64, VTLists+6 },    // CONTROL_REG
    3963             :   { 64, 64, 64, VTLists+12 },    // FR64
    3964             :   { 64, 64, 64, VTLists+6 },    // GR64_with_sub_8bit
    3965             :   { 64, 64, 64, VTLists+6 },    // GR64_NOSP
    3966             :   { 64, 64, 64, VTLists+6 },    // GR64_NOREX
    3967             :   { 64, 64, 64, VTLists+6 },    // GR64_TC
    3968             :   { 64, 64, 64, VTLists+6 },    // GR64_NOSP_and_GR64_TC
    3969             :   { 64, 64, 64, VTLists+6 },    // GR64_TCW64
    3970             :   { 64, 64, 64, VTLists+6 },    // GR64_with_sub_16bit_in_GR16_NOREX
    3971             :   { 64, 64, 64, VTLists+31 },    // VK64
    3972             :   { 64, 64, 64, VTLists+54 },    // VR64
    3973             :   { 64, 64, 64, VTLists+6 },    // GR64_NOREX_NOSP
    3974             :   { 64, 64, 64, VTLists+6 },    // GR64_NOSP_and_GR64_TCW64
    3975             :   { 64, 64, 64, VTLists+6 },    // GR64_TC_and_GR64_TCW64
    3976             :   { 64, 64, 64, VTLists+31 },    // VK64WM
    3977             :   { 64, 64, 64, VTLists+6 },    // GR64_NOREX_and_GR64_TC
    3978             :   { 64, 64, 64, VTLists+6 },    // GR64_TC_and_GR64_NOSP_and_GR64_TCW64
    3979             :   { 64, 64, 64, VTLists+6 },    // GR64_NOREX_NOSP_and_GR64_TC
    3980             :   { 64, 64, 64, VTLists+6 },    // GR64_ABCD
    3981             :   { 64, 64, 64, VTLists+6 },    // GR64_NOREX_and_GR64_TCW64
    3982             :   { 64, 64, 64, VTLists+6 },    // GR64_with_sub_32bit_in_GR32_TC
    3983             :   { 64, 64, 64, VTLists+6 },    // GR64_AD
    3984             :   { 64, 64, 64, VTLists+6 },    // GR64_and_LOW32_ADDR_ACCESS_RBP
    3985             :   { 64, 64, 64, VTLists+6 },    // GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBP
    3986             :   { 64, 64, 64, VTLists+6 },    // GR64_and_LOW32_ADDR_ACCESS
    3987             :   { 80, 80, 32, VTLists+8 },    // RST
    3988             :   { 80, 80, 32, VTLists+14 },    // RFP80
    3989             :   { 128, 128, 128, VTLists+33 },    // VR128X
    3990             :   { 128, 128, 128, VTLists+16 },    // FR128
    3991             :   { 128, 128, 128, VTLists+33 },    // VR128
    3992             :   { 128, 128, 128, VTLists+33 },    // VR128H
    3993             :   { 128, 128, 128, VTLists+33 },    // VR128L
    3994             :   { 128, 128, 128, VTLists+38 },    // BNDR
    3995             :   { 256, 256, 256, VTLists+40 },    // VR256X
    3996             :   { 256, 256, 256, VTLists+40 },    // VR256
    3997             :   { 256, 256, 256, VTLists+40 },    // VR256H
    3998             :   { 256, 256, 256, VTLists+40 },    // VR256L
    3999             :   { 512, 512, 512, VTLists+47 },    // VR512
    4000             :   { 512, 512, 512, VTLists+47 },    // VR512_with_sub_xmm_in_FR128
    4001             :   { 512, 512, 512, VTLists+47 },    // VR512_with_sub_xmm_in_VR128H
    4002             :   { 512, 512, 512, VTLists+47 },    // VR512_with_sub_xmm_in_VR128L
    4003             : };
    4004             : 
    4005             : static const TargetRegisterClass *const NullRegClasses[] = { nullptr };
    4006             : 
    4007             : static const uint32_t GR8SubClassMask[] = {
    4008             :   0x0000000f, 0x00000000, 0x00000000, 
    4009             :   0xbc840050, 0xe329811c, 0x00000016, // sub_8bit
    4010             :   0x00040000, 0x8000001c, 0x00000006, // sub_8bit_hi
    4011             : };
    4012             : 
    4013             : static const uint32_t GR8_NOREXSubClassMask[] = {
    4014             :   0x0000000e, 0x00000000, 0x00000000, 
    4015             :   0x00040000, 0x8000001c, 0x00000006, // sub_8bit
    4016             :   0x00040000, 0x8000001c, 0x00000006, // sub_8bit_hi
    4017             : };
    4018             : 
    4019             : static const uint32_t GR8_ABCD_HSubClassMask[] = {
    4020             :   0x00000004, 0x00000000, 0x00000000, 
    4021             :   0x00040000, 0x8000001c, 0x00000006, // sub_8bit_hi
    4022             : };
    4023             : 
    4024             : static const uint32_t GR8_ABCD_LSubClassMask[] = {
    4025             :   0x00000008, 0x00000000, 0x00000000, 
    4026             :   0x00040000, 0x8000001c, 0x00000006, // sub_8bit
    4027             : };
    4028             : 
    4029             : static const uint32_t GR16SubClassMask[] = {
    4030             :   0x00040050, 0x00000000, 0x00000000, 
    4031             :   0xbc800000, 0xe329811c, 0x00000016, // sub_16bit
    4032             : };
    4033             : 
    4034             : static const uint32_t GRH16SubClassMask[] = {
    4035             :   0x00000020, 0x00000000, 0x00000000, 
    4036             : };
    4037             : 
    4038             : static const uint32_t GR16_NOREXSubClassMask[] = {
    4039             :   0x00040040, 0x00000000, 0x00000000, 
    4040             :   0xb0000000, 0xc120011c, 0x00000016, // sub_16bit
    4041             : };
    4042             : 
    4043             : static const uint32_t VK1SubClassMask[] = {
    4044             :   0x4001ff80, 0x08400002, 0x00000000, 
    4045             : };
    4046             : 
    4047             : static const uint32_t VK16SubClassMask[] = {
    4048             :   0x4001ff80, 0x08400002, 0x00000000, 
    4049             : };
    4050             : 
    4051             : static const uint32_t VK2SubClassMask[] = {
    4052             :   0x4001ff80, 0x08400002, 0x00000000, 
    4053             : };
    4054             : 
    4055             : static const uint32_t VK4SubClassMask[] = {
    4056             :   0x4001ff80, 0x08400002, 0x00000000, 
    4057             : };
    4058             : 
    4059             : static const uint32_t VK8SubClassMask[] = {
    4060             :   0x4001ff80, 0x08400002, 0x00000000, 
    4061             : };
    4062             : 
    4063             : static const uint32_t VK16WMSubClassMask[] = {
    4064             :   0x0001f000, 0x08000002, 0x00000000, 
    4065             : };
    4066             : 
    4067             : static const uint32_t VK1WMSubClassMask[] = {
    4068             :   0x0001f000, 0x08000002, 0x00000000, 
    4069             : };
    4070             : 
    4071             : static const uint32_t VK2WMSubClassMask[] = {
    4072             :   0x0001f000, 0x08000002, 0x00000000, 
    4073             : };
    4074             : 
    4075             : static const uint32_t VK4WMSubClassMask[] = {
    4076             :   0x0001f000, 0x08000002, 0x00000000, 
    4077             : };
    4078             : 
    4079             : static const uint32_t VK8WMSubClassMask[] = {
    4080             :   0x0001f000, 0x08000002, 0x00000000, 
    4081             : };
    4082             : 
    4083             : static const uint32_t SEGMENT_REGSubClassMask[] = {
    4084             :   0x00020000, 0x00000000, 0x00000000, 
    4085             : };
    4086             : 
    4087             : static const uint32_t GR16_ABCDSubClassMask[] = {
    4088             :   0x00040000, 0x00000000, 0x00000000, 
    4089             :   0x00000000, 0x8000001c, 0x00000006, // sub_16bit
    4090             : };
    4091             : 
    4092             : static const uint32_t FPCCRSubClassMask[] = {
    4093             :   0x00080000, 0x00000000, 0x00000000, 
    4094             : };
    4095             : 
    4096             : static const uint32_t FR32XSubClassMask[] = {
    4097             :   0x02100000, 0x00004800, 0x00001f00, 
    4098             :   0x00000000, 0x00000000, 0x003fc000, // sub_xmm
    4099             : };
    4100             : 
    4101             : static const uint32_t LOW32_ADDR_ACCESS_RBPSubClassMask[] = {
    4102             :   0xbce00000, 0x0000033c, 0x00000038, 
    4103             :   0x00000000, 0xe3298100, 0x00000016, // sub_32bit
    4104             : };
    4105             : 
    4106             : static const uint32_t LOW32_ADDR_ACCESSSubClassMask[] = {
    4107             :   0xac400000, 0x0000021c, 0x00000020, 
    4108             :   0x00000000, 0xe3298100, 0x00000016, // sub_32bit
    4109             : };
    4110             : 
    4111             : static const uint32_t LOW32_ADDR_ACCESS_RBP_with_sub_8bitSubClassMask[] = {
    4112             :   0xbc800000, 0x0000011c, 0x00000010, 
    4113             :   0x00000000, 0xe3298100, 0x00000016, // sub_32bit
    4114             : };
    4115             : 
    4116             : static const uint32_t DEBUG_REGSubClassMask[] = {
    4117             :   0x01000000, 0x00000000, 0x00000000, 
    4118             : };
    4119             : 
    4120             : static const uint32_t FR32SubClassMask[] = {
    4121             :   0x02000000, 0x00004000, 0x00001e00, 
    4122             :   0x00000000, 0x00000000, 0x003b8000, // sub_xmm
    4123             : };
    4124             : 
    4125             : static const uint32_t GR32SubClassMask[] = {
    4126             :   0xac000000, 0x0000001c, 0x00000000, 
    4127             :   0x00000000, 0xe3298100, 0x00000016, // sub_32bit
    4128             : };
    4129             : 
    4130             : static const uint32_t GR32_NOSPSubClassMask[] = {
    4131             :   0x88000000, 0x0000001c, 0x00000000, 
    4132             :   0x00000000, 0xe3090100, 0x00000016, // sub_32bit
    4133             : };
    4134             : 
    4135             : static const uint32_t LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXSubClassMask[] = {
    4136             :   0xb0000000, 0x0000011c, 0x00000010, 
    4137             :   0x00000000, 0xc1200100, 0x00000016, // sub_32bit
    4138             : };
    4139             : 
    4140             : static const uint32_t GR32_NOREXSubClassMask[] = {
    4141             :   0xa0000000, 0x0000001c, 0x00000000, 
    4142             :   0x00000000, 0xc1200100, 0x00000016, // sub_32bit
    4143             : };
    4144             : 
    4145             : static const uint32_t VK32SubClassMask[] = {
    4146             :   0x40000000, 0x08400002, 0x00000000, 
    4147             : };
    4148             : 
    4149             : static const uint32_t GR32_NOREX_NOSPSubClassMask[] = {
    4150             :   0x80000000, 0x0000001c, 0x00000000, 
    4151             :   0x00000000, 0xc1000100, 0x00000016, // sub_32bit
    4152             : };
    4153             : 
    4154             : static const uint32_t RFP32SubClassMask[] = {
    4155             :   0x00000000, 0x00000401, 0x00000080, 
    4156             : };
    4157             : 
    4158             : static const uint32_t VK32WMSubClassMask[] = {
    4159             :   0x00000000, 0x08000002, 0x00000000, 
    4160             : };
    4161             : 
    4162             : static const uint32_t GR32_ABCDSubClassMask[] = {
    4163             :   0x00000000, 0x0000001c, 0x00000000, 
    4164             :   0x00000000, 0x80000000, 0x00000006, // sub_32bit
    4165             : };
    4166             : 
    4167             : static const uint32_t GR32_TCSubClassMask[] = {
    4168             :   0x00000000, 0x00000018, 0x00000000, 
    4169             :   0x00000000, 0x00000000, 0x00000006, // sub_32bit
    4170             : };
    4171             : 
    4172             : static const uint32_t GR32_ADSubClassMask[] = {
    4173             :   0x00000000, 0x00000010, 0x00000000, 
    4174             :   0x00000000, 0x00000000, 0x00000004, // sub_32bit
    4175             : };
    4176             : 
    4177             : static const uint32_t LOW32_ADDR_ACCESS_RBP_with_sub_32bitSubClassMask[] = {
    4178             :   0x00000000, 0x00000320, 0x00000038, 
    4179             : };
    4180             : 
    4181             : static const uint32_t CCRSubClassMask[] = {
    4182             :   0x00000000, 0x00000040, 0x00000000, 
    4183             : };
    4184             : 
    4185             : static const uint32_t DFCCRSubClassMask[] = {
    4186             :   0x00000000, 0x00000080, 0x00000000, 
    4187             : };
    4188             : 
    4189             : static const uint32_t LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitSubClassMask[] = {
    4190             :   0x00000000, 0x00000100, 0x00000010, 
    4191             : };
    4192             : 
    4193             : static const uint32_t LOW32_ADDR_ACCESS_with_sub_32bitSubClassMask[] = {
    4194             :   0x00000000, 0x00000200, 0x00000020, 
    4195             : };
    4196             : 
    4197             : static const uint32_t RFP64SubClassMask[] = {
    4198             :   0x00000000, 0x00000400, 0x00000080, 
    4199             : };
    4200             : 
    4201             : static const uint32_t FR64XSubClassMask[] = {
    4202             :   0x00000000, 0x00004800, 0x00001f00, 
    4203             :   0x00000000, 0x00000000, 0x003fc000, // sub_xmm
    4204             : };
    4205             : 
    4206             : static const uint32_t GR64SubClassMask[] = {
    4207             :   0x00000000, 0xf73f9000, 0x0000003f, 
    4208             : };
    4209             : 
    4210             : static const uint32_t CONTROL_REGSubClassMask[] = {
    4211             :   0x00000000, 0x00002000, 0x00000000, 
    4212             : };
    4213             : 
    4214             : static const uint32_t FR64SubClassMask[] = {
    4215             :   0x00000000, 0x00004000, 0x00001e00, 
    4216             :   0x00000000, 0x00000000, 0x003b8000, // sub_xmm
    4217             : };
    4218             : 
    4219             : static const uint32_t GR64_with_sub_8bitSubClassMask[] = {
    4220             :   0x00000000, 0xe3298000, 0x00000016, 
    4221             : };
    4222             : 
    4223             : static const uint32_t GR64_NOSPSubClassMask[] = {
    4224             :   0x00000000, 0xe3090000, 0x00000016, 
    4225             : };
    4226             : 
    4227             : static const uint32_t GR64_NOREXSubClassMask[] = {
    4228             :   0x00000000, 0xd1220000, 0x0000003f, 
    4229             : };
    4230             : 
    4231             : static const uint32_t GR64_TCSubClassMask[] = {
    4232             :   0x00000000, 0x740c0000, 0x00000027, 
    4233             : };
    4234             : 
    4235             : static const uint32_t GR64_NOSP_and_GR64_TCSubClassMask[] = {
    4236             :   0x00000000, 0x60080000, 0x00000006, 
    4237             : };
    4238             : 
    4239             : static const uint32_t GR64_TCW64SubClassMask[] = {
    4240             :   0x00000000, 0x26100000, 0x00000027, 
    4241             : };
    4242             : 
    4243             : static const uint32_t GR64_with_sub_16bit_in_GR16_NOREXSubClassMask[] = {
    4244             :   0x00000000, 0xc1200000, 0x00000016, 
    4245             : };
    4246             : 
    4247             : static const uint32_t VK64SubClassMask[] = {
    4248             :   0x00000000, 0x08400000, 0x00000000, 
    4249             : };
    4250             : 
    4251             : static const uint32_t VR64SubClassMask[] = {
    4252             :   0x00000000, 0x00800000, 0x00000000, 
    4253             : };
    4254             : 
    4255             : static const uint32_t GR64_NOREX_NOSPSubClassMask[] = {
    4256             :   0x00000000, 0xc1000000, 0x00000016, 
    4257             : };
    4258             : 
    4259             : static const uint32_t GR64_NOSP_and_GR64_TCW64SubClassMask[] = {
    4260             :   0x00000000, 0x22000000, 0x00000006, 
    4261             : };
    4262             : 
    4263             : static const uint32_t GR64_TC_and_GR64_TCW64SubClassMask[] = {
    4264             :   0x00000000, 0x24000000, 0x00000027, 
    4265             : };
    4266             : 
    4267             : static const uint32_t VK64WMSubClassMask[] = {
    4268             :   0x00000000, 0x08000000, 0x00000000, 
    4269             : };
    4270             : 
    4271             : static const uint32_t GR64_NOREX_and_GR64_TCSubClassMask[] = {
    4272             :   0x00000000, 0x50000000, 0x00000027, 
    4273             : };
    4274             : 
    4275             : static const uint32_t GR64_TC_and_GR64_NOSP_and_GR64_TCW64SubClassMask[] = {
    4276             :   0x00000000, 0x20000000, 0x00000006, 
    4277             : };
    4278             : 
    4279             : static const uint32_t GR64_NOREX_NOSP_and_GR64_TCSubClassMask[] = {
    4280             :   0x00000000, 0x40000000, 0x00000006, 
    4281             : };
    4282             : 
    4283             : static const uint32_t GR64_ABCDSubClassMask[] = {
    4284             :   0x00000000, 0x80000000, 0x00000006, 
    4285             : };
    4286             : 
    4287             : static const uint32_t GR64_NOREX_and_GR64_TCW64SubClassMask[] = {
    4288             :   0x00000000, 0x00000000, 0x00000027, 
    4289             : };
    4290             : 
    4291             : static const uint32_t GR64_with_sub_32bit_in_GR32_TCSubClassMask[] = {
    4292             :   0x00000000, 0x00000000, 0x00000006, 
    4293             : };
    4294             : 
    4295             : static const uint32_t GR64_ADSubClassMask[] = {
    4296             :   0x00000000, 0x00000000, 0x00000004, 
    4297             : };
    4298             : 
    4299             : static const uint32_t GR64_and_LOW32_ADDR_ACCESS_RBPSubClassMask[] = {
    4300             :   0x00000000, 0x00000000, 0x00000038, 
    4301             : };
    4302             : 
    4303             : static const uint32_t GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPSubClassMask[] = {
    4304             :   0x00000000, 0x00000000, 0x00000010, 
    4305             : };
    4306             : 
    4307             : static const uint32_t GR64_and_LOW32_ADDR_ACCESSSubClassMask[] = {
    4308             :   0x00000000, 0x00000000, 0x00000020, 
    4309             : };
    4310             : 
    4311             : static const uint32_t RSTSubClassMask[] = {
    4312             :   0x00000000, 0x00000000, 0x00000040, 
    4313             : };
    4314             : 
    4315             : static const uint32_t RFP80SubClassMask[] = {
    4316             :   0x00000000, 0x00000000, 0x00000080, 
    4317             : };
    4318             : 
    4319             : static const uint32_t VR128XSubClassMask[] = {
    4320             :   0x00000000, 0x00000000, 0x00001f00, 
    4321             :   0x00000000, 0x00000000, 0x003fc000, // sub_xmm
    4322             : };
    4323             : 
    4324             : static const uint32_t FR128SubClassMask[] = {
    4325             :   0x00000000, 0x00000000, 0x00001e00, 
    4326             :   0x00000000, 0x00000000, 0x003b8000, // sub_xmm
    4327             : };
    4328             : 
    4329             : static const uint32_t VR128SubClassMask[] = {
    4330             :   0x00000000, 0x00000000, 0x00001e00, 
    4331             :   0x00000000, 0x00000000, 0x003b8000, // sub_xmm
    4332             : };
    4333             : 
    4334             : static const uint32_t VR128HSubClassMask[] = {
    4335             :   0x00000000, 0x00000000, 0x00000800, 
    4336             :   0x00000000, 0x00000000, 0x00110000, // sub_xmm
    4337             : };
    4338             : 
    4339             : static const uint32_t VR128LSubClassMask[] = {
    4340             :   0x00000000, 0x00000000, 0x00001000, 
    4341             :   0x00000000, 0x00000000, 0x00220000, // sub_xmm
    4342             : };
    4343             : 
    4344             : static const uint32_t BNDRSubClassMask[] = {
    4345             :   0x00000000, 0x00000000, 0x00002000, 
    4346             : };
    4347             : 
    4348             : static const uint32_t VR256XSubClassMask[] = {
    4349             :   0x00000000, 0x00000000, 0x0003c000, 
    4350             :   0x00000000, 0x00000000, 0x003c0000, // sub_ymm
    4351             : };
    4352             : 
    4353             : static const uint32_t VR256SubClassMask[] = {
    4354             :   0x00000000, 0x00000000, 0x00038000, 
    4355             :   0x00000000, 0x00000000, 0x00380000, // sub_ymm
    4356             : };
    4357             : 
    4358             : static const uint32_t VR256HSubClassMask[] = {
    4359             :   0x00000000, 0x00000000, 0x00010000, 
    4360             :   0x00000000, 0x00000000, 0x00100000, // sub_ymm
    4361             : };
    4362             : 
    4363             : static const uint32_t VR256LSubClassMask[] = {
    4364             :   0x00000000, 0x00000000, 0x00020000, 
    4365             :   0x00000000, 0x00000000, 0x00200000, // sub_ymm
    4366             : };
    4367             : 
    4368             : static const uint32_t VR512SubClassMask[] = {
    4369             :   0x00000000, 0x00000000, 0x003c0000, 
    4370             : };
    4371             : 
    4372             : static const uint32_t VR512_with_sub_xmm_in_FR128SubClassMask[] = {
    4373             :   0x00000000, 0x00000000, 0x00380000, 
    4374             : };
    4375             : 
    4376             : static const uint32_t VR512_with_sub_xmm_in_VR128HSubClassMask[] = {
    4377             :   0x00000000, 0x00000000, 0x00100000, 
    4378             : };
    4379             : 
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    4617             : 
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    4620             :   &X86::LOW32_ADDR_ACCESSRegClass,
    4621             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_8bitRegClass,
    4622             :   &X86::GR32RegClass,
    4623             :   &X86::GR32_NOSPRegClass,
    4624             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXRegClass,
    4625             :   &X86::GR32_NOREXRegClass,
    4626             :   &X86::GR32_NOREX_NOSPRegClass,
    4627             :   &X86::GR32_ABCDRegClass,
    4628             :   nullptr
    4629             : };
    4630             : 
    4631             : static const TargetRegisterClass *const GR32_ADSuperclasses[] = {
    4632             :   &X86::LOW32_ADDR_ACCESS_RBPRegClass,
    4633             :   &X86::LOW32_ADDR_ACCESSRegClass,
    4634             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_8bitRegClass,
    4635             :   &X86::GR32RegClass,
    4636             :   &X86::GR32_NOSPRegClass,
    4637             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXRegClass,
    4638             :   &X86::GR32_NOREXRegClass,
    4639             :   &X86::GR32_NOREX_NOSPRegClass,
    4640             :   &X86::GR32_ABCDRegClass,
    4641             :   &X86::GR32_TCRegClass,
    4642             :   nullptr
    4643             : };
    4644             : 
    4645             : static const TargetRegisterClass *const LOW32_ADDR_ACCESS_RBP_with_sub_32bitSuperclasses[] = {
    4646             :   &X86::LOW32_ADDR_ACCESS_RBPRegClass,
    4647             :   nullptr
    4648             : };
    4649             : 
    4650             : static const TargetRegisterClass *const LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitSuperclasses[] = {
    4651             :   &X86::LOW32_ADDR_ACCESS_RBPRegClass,
    4652             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_8bitRegClass,
    4653             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXRegClass,
    4654             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_32bitRegClass,
    4655             :   nullptr
    4656             : };
    4657             : 
    4658             : static const TargetRegisterClass *const LOW32_ADDR_ACCESS_with_sub_32bitSuperclasses[] = {
    4659             :   &X86::LOW32_ADDR_ACCESS_RBPRegClass,
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    4661             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_32bitRegClass,
    4662             :   nullptr
    4663             : };
    4664             : 
    4665             : static const TargetRegisterClass *const RFP64Superclasses[] = {
    4666             :   &X86::RFP32RegClass,
    4667             :   nullptr
    4668             : };
    4669             : 
    4670             : static const TargetRegisterClass *const FR64XSuperclasses[] = {
    4671             :   &X86::FR32XRegClass,
    4672             :   nullptr
    4673             : };
    4674             : 
    4675             : static const TargetRegisterClass *const FR64Superclasses[] = {
    4676             :   &X86::FR32XRegClass,
    4677             :   &X86::FR32RegClass,
    4678             :   &X86::FR64XRegClass,
    4679             :   nullptr
    4680             : };
    4681             : 
    4682             : static const TargetRegisterClass *const GR64_with_sub_8bitSuperclasses[] = {
    4683             :   &X86::GR64RegClass,
    4684             :   nullptr
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    4686             : 
    4687             : static const TargetRegisterClass *const GR64_NOSPSuperclasses[] = {
    4688             :   &X86::GR64RegClass,
    4689             :   &X86::GR64_with_sub_8bitRegClass,
    4690             :   nullptr
    4691             : };
    4692             : 
    4693             : static const TargetRegisterClass *const GR64_NOREXSuperclasses[] = {
    4694             :   &X86::GR64RegClass,
    4695             :   nullptr
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    4697             : 
    4698             : static const TargetRegisterClass *const GR64_TCSuperclasses[] = {
    4699             :   &X86::GR64RegClass,
    4700             :   nullptr
    4701             : };
    4702             : 
    4703             : static const TargetRegisterClass *const GR64_NOSP_and_GR64_TCSuperclasses[] = {
    4704             :   &X86::GR64RegClass,
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    4706             :   &X86::GR64_NOSPRegClass,
    4707             :   &X86::GR64_TCRegClass,
    4708             :   nullptr
    4709             : };
    4710             : 
    4711             : static const TargetRegisterClass *const GR64_TCW64Superclasses[] = {
    4712             :   &X86::GR64RegClass,
    4713             :   nullptr
    4714             : };
    4715             : 
    4716             : static const TargetRegisterClass *const GR64_with_sub_16bit_in_GR16_NOREXSuperclasses[] = {
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    4720             :   nullptr
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    4722             : 
    4723             : static const TargetRegisterClass *const VK64Superclasses[] = {
    4724             :   &X86::VK1RegClass,
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    4732             : 
    4733             : static const TargetRegisterClass *const GR64_NOREX_NOSPSuperclasses[] = {
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    4741             : 
    4742             : static const TargetRegisterClass *const GR64_NOSP_and_GR64_TCW64Superclasses[] = {
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    4749             : 
    4750             : static const TargetRegisterClass *const GR64_TC_and_GR64_TCW64Superclasses[] = {
    4751             :   &X86::GR64RegClass,
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    4754             :   nullptr
    4755             : };
    4756             : 
    4757             : static const TargetRegisterClass *const VK64WMSuperclasses[] = {
    4758             :   &X86::VK1RegClass,
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    4763             :   &X86::VK16WMRegClass,
    4764             :   &X86::VK1WMRegClass,
    4765             :   &X86::VK2WMRegClass,
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    4772             : };
    4773             : 
    4774             : static const TargetRegisterClass *const GR64_NOREX_and_GR64_TCSuperclasses[] = {
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    4778             :   nullptr
    4779             : };
    4780             : 
    4781             : static const TargetRegisterClass *const GR64_TC_and_GR64_NOSP_and_GR64_TCW64Superclasses[] = {
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    4792             : 
    4793             : static const TargetRegisterClass *const GR64_NOREX_NOSP_and_GR64_TCSuperclasses[] = {
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    4814             : };
    4815             : 
    4816             : static const TargetRegisterClass *const GR64_NOREX_and_GR64_TCW64Superclasses[] = {
    4817             :   &X86::GR64RegClass,
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    4826             : static const TargetRegisterClass *const GR64_with_sub_32bit_in_GR32_TCSuperclasses[] = {
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    4843             :   nullptr
    4844             : };
    4845             : 
    4846             : static const TargetRegisterClass *const GR64_ADSuperclasses[] = {
    4847             :   &X86::GR64RegClass,
    4848             :   &X86::GR64_with_sub_8bitRegClass,
    4849             :   &X86::GR64_NOSPRegClass,
    4850             :   &X86::GR64_NOREXRegClass,
    4851             :   &X86::GR64_TCRegClass,
    4852             :   &X86::GR64_NOSP_and_GR64_TCRegClass,
    4853             :   &X86::GR64_TCW64RegClass,
    4854             :   &X86::GR64_with_sub_16bit_in_GR16_NOREXRegClass,
    4855             :   &X86::GR64_NOREX_NOSPRegClass,
    4856             :   &X86::GR64_NOSP_and_GR64_TCW64RegClass,
    4857             :   &X86::GR64_TC_and_GR64_TCW64RegClass,
    4858             :   &X86::GR64_NOREX_and_GR64_TCRegClass,
    4859             :   &X86::GR64_TC_and_GR64_NOSP_and_GR64_TCW64RegClass,
    4860             :   &X86::GR64_NOREX_NOSP_and_GR64_TCRegClass,
    4861             :   &X86::GR64_ABCDRegClass,
    4862             :   &X86::GR64_NOREX_and_GR64_TCW64RegClass,
    4863             :   &X86::GR64_with_sub_32bit_in_GR32_TCRegClass,
    4864             :   nullptr
    4865             : };
    4866             : 
    4867             : static const TargetRegisterClass *const GR64_and_LOW32_ADDR_ACCESS_RBPSuperclasses[] = {
    4868             :   &X86::LOW32_ADDR_ACCESS_RBPRegClass,
    4869             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_32bitRegClass,
    4870             :   &X86::GR64RegClass,
    4871             :   &X86::GR64_NOREXRegClass,
    4872             :   nullptr
    4873             : };
    4874             : 
    4875             : static const TargetRegisterClass *const GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPSuperclasses[] = {
    4876             :   &X86::LOW32_ADDR_ACCESS_RBPRegClass,
    4877             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_8bitRegClass,
    4878             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXRegClass,
    4879             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_32bitRegClass,
    4880             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitRegClass,
    4881             :   &X86::GR64RegClass,
    4882             :   &X86::GR64_with_sub_8bitRegClass,
    4883             :   &X86::GR64_NOSPRegClass,
    4884             :   &X86::GR64_NOREXRegClass,
    4885             :   &X86::GR64_with_sub_16bit_in_GR16_NOREXRegClass,
    4886             :   &X86::GR64_NOREX_NOSPRegClass,
    4887             :   &X86::GR64_and_LOW32_ADDR_ACCESS_RBPRegClass,
    4888             :   nullptr
    4889             : };
    4890             : 
    4891             : static const TargetRegisterClass *const GR64_and_LOW32_ADDR_ACCESSSuperclasses[] = {
    4892             :   &X86::LOW32_ADDR_ACCESS_RBPRegClass,
    4893             :   &X86::LOW32_ADDR_ACCESSRegClass,
    4894             :   &X86::LOW32_ADDR_ACCESS_RBP_with_sub_32bitRegClass,
    4895             :   &X86::LOW32_ADDR_ACCESS_with_sub_32bitRegClass,
    4896             :   &X86::GR64RegClass,
    4897             :   &X86::GR64_NOREXRegClass,
    4898             :   &X86::GR64_TCRegClass,
    4899             :   &X86::GR64_TCW64RegClass,
    4900             :   &X86::GR64_TC_and_GR64_TCW64RegClass,
    4901             :   &X86::GR64_NOREX_and_GR64_TCRegClass,
    4902             :   &X86::GR64_NOREX_and_GR64_TCW64RegClass,
    4903             :   &X86::GR64_and_LOW32_ADDR_ACCESS_RBPRegClass,
    4904             :   nullptr
    4905             : };
    4906             : 
    4907             : static const TargetRegisterClass *const RFP80Superclasses[] = {
    4908             :   &X86::RFP32RegClass,
    4909             :   &X86::RFP64RegClass,
    4910             :   nullptr
    4911             : };
    4912             : 
    4913             : static const TargetRegisterClass *const VR128XSuperclasses[] = {
    4914             :   &X86::FR32XRegClass,
    4915             :   &X86::FR64XRegClass,
    4916             :   nullptr
    4917             : };
    4918             : 
    4919             : static const TargetRegisterClass *const FR128Superclasses[] = {
    4920             :   &X86::FR32XRegClass,
    4921             :   &X86::FR32RegClass,
    4922             :   &X86::FR64XRegClass,
    4923             :   &X86::FR64RegClass,
    4924             :   &X86::VR128XRegClass,
    4925             :   &X86::VR128RegClass,
    4926             :   nullptr
    4927             : };
    4928             : 
    4929             : static const TargetRegisterClass *const VR128Superclasses[] = {
    4930             :   &X86::FR32XRegClass,
    4931             :   &X86::FR32RegClass,
    4932             :   &X86::FR64XRegClass,
    4933             :   &X86::FR64RegClass,
    4934             :   &X86::VR128XRegClass,
    4935             :   &X86::FR128RegClass,
    4936             :   nullptr
    4937             : };
    4938             : 
    4939             : static const TargetRegisterClass *const VR128HSuperclasses[] = {
    4940             :   &X86::FR32XRegClass,
    4941             :   &X86::FR32RegClass,
    4942             :   &X86::FR64XRegClass,
    4943             :   &X86::FR64RegClass,
    4944             :   &X86::VR128XRegClass,
    4945             :   &X86::FR128RegClass,
    4946             :   &X86::VR128RegClass,
    4947             :   nullptr
    4948             : };
    4949             : 
    4950             : static const TargetRegisterClass *const VR128LSuperclasses[] = {
    4951             :   &X86::FR32XRegClass,
    4952             :   &X86::FR32RegClass,
    4953             :   &X86::FR64XRegClass,
    4954             :   &X86::FR64RegClass,
    4955             :   &X86::VR128XRegClass,
    4956             :   &X86::FR128RegClass,
    4957             :   &X86::VR128RegClass,
    4958             :   nullptr
    4959             : };
    4960             : 
    4961             : static const TargetRegisterClass *const VR256Superclasses[] = {
    4962             :   &X86::VR256XRegClass,
    4963             :   nullptr
    4964             : };
    4965             : 
    4966             : static const TargetRegisterClass *const VR256HSuperclasses[] = {
    4967             :   &X86::VR256XRegClass,
    4968             :   &X86::VR256RegClass,
    4969             :   nullptr
    4970             : };
    4971             : 
    4972             : static const TargetRegisterClass *const VR256LSuperclasses[] = {
    4973             :   &X86::VR256XRegClass,
    4974             :   &X86::VR256RegClass,
    4975             :   nullptr
    4976             : };
    4977             : 
    4978             : static const TargetRegisterClass *const VR512_with_sub_xmm_in_FR128Superclasses[] = {
    4979             :   &X86::VR512RegClass,
    4980             :   nullptr
    4981             : };
    4982             : 
    4983             : static const TargetRegisterClass *const VR512_with_sub_xmm_in_VR128HSuperclasses[] = {
    4984             :   &X86::VR512RegClass,
    4985             :   &X86::VR512_with_sub_xmm_in_FR128RegClass,
    4986             :   nullptr
    4987             : };
    4988             : 
    4989             : static const TargetRegisterClass *const VR512_with_sub_xmm_in_VR128LSuperclasses[] = {
    4990             :   &X86::VR512RegClass,
    4991             :   &X86::VR512_with_sub_xmm_in_FR128RegClass,
    4992             :   nullptr
    4993             : };
    4994             : 
    4995             : 
    4996             : static inline unsigned GR8AltOrderSelect(const MachineFunction &MF) {
    4997       23952 :     return MF.getSubtarget<X86Subtarget>().is64Bit();
    4998             :   }
    4999             : 
    5000       23952 : static ArrayRef<MCPhysReg> GR8GetRawAllocationOrder(const MachineFunction &MF) {
    5001             :   static const MCPhysReg AltOrder1[] = { X86::AL, X86::CL, X86::DL, X86::BL, X86::SIL, X86::DIL, X86::BPL, X86::SPL, X86::R8B, X86::R9B, X86::R10B, X86::R11B, X86::R14B, X86::R15B, X86::R12B, X86::R13B };
    5002             :   const MCRegisterClass &MCR = X86MCRegisterClasses[X86::GR8RegClassID];
    5003             :   const ArrayRef<MCPhysReg> Order[] = {
    5004       23952 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    5005             :     makeArrayRef(AltOrder1)
    5006       23952 :   };
    5007             :   const unsigned Select = GR8AltOrderSelect(MF);
    5008             :   assert(Select < 2);
    5009       23952 :   return Order[Select];
    5010             : }
    5011             : 
    5012             : static inline unsigned GR8_NOREXAltOrderSelect(const MachineFunction &MF) {
    5013        3456 :     return MF.getSubtarget<X86Subtarget>().is64Bit();
    5014             :   }
    5015             : 
    5016        3456 : static ArrayRef<MCPhysReg> GR8_NOREXGetRawAllocationOrder(const MachineFunction &MF) {
    5017             :   static const MCPhysReg AltOrder1[] = { X86::AL, X86::CL, X86::DL, X86::BL };
    5018             :   const MCRegisterClass &MCR = X86MCRegisterClasses[X86::GR8_NOREXRegClassID];
    5019             :   const ArrayRef<MCPhysReg> Order[] = {
    5020        3456 :     makeArrayRef(MCR.begin(), MCR.getNumRegs()),
    5021             :     makeArrayRef(AltOrder1)
    5022        3456 :   };
    5023             :   const unsigned Select = GR8_NOREXAltOrderSelect(MF);
    5024             :   assert(Select < 2);
    5025        3456 :   return Order[Select];
    5026             : }
    5027             : 
    5028             : namespace X86 {   // Register class instances
    5029             :   extern const TargetRegisterClass GR8RegClass = {
    5030             :     &X86MCRegisterClasses[GR8RegClassID],
    5031             :     GR8SubClassMask,
    5032             :     SuperRegIdxSeqs + 2,
    5033             :     LaneBitmask(0x00000001),
    5034             :     0,
    5035             :     false, /* HasDisjunctSubRegs */
    5036             :     false, /* CoveredBySubRegs */
    5037             :     NullRegClasses,
    5038             :     GR8GetRawAllocationOrder
    5039             :   };
    5040             : 
    5041             :   extern const TargetRegisterClass GR8_NOREXRegClass = {
    5042             :     &X86MCRegisterClasses[GR8_NOREXRegClassID],
    5043             :     GR8_NOREXSubClassMask,
    5044             :     SuperRegIdxSeqs + 2,
    5045             :     LaneBitmask(0x00000001),
    5046             :     0,
    5047             :     false, /* HasDisjunctSubRegs */
    5048             :     false, /* CoveredBySubRegs */
    5049             :     GR8_NOREXSuperclasses,
    5050             :     GR8_NOREXGetRawAllocationOrder
    5051             :   };
    5052             : 
    5053             :   extern const TargetRegisterClass GR8_ABCD_HRegClass = {
    5054             :     &X86MCRegisterClasses[GR8_ABCD_HRegClassID],
    5055             :     GR8_ABCD_HSubClassMask,
    5056             :     SuperRegIdxSeqs + 3,
    5057             :     LaneBitmask(0x00000001),
    5058             :     0,
    5059             :     false, /* HasDisjunctSubRegs */
    5060             :     false, /* CoveredBySubRegs */
    5061             :     GR8_ABCD_HSuperclasses,
    5062             :     nullptr
    5063             :   };
    5064             : 
    5065             :   extern const TargetRegisterClass GR8_ABCD_LRegClass = {
    5066             :     &X86MCRegisterClasses[GR8_ABCD_LRegClassID],
    5067             :     GR8_ABCD_LSubClassMask,
    5068             :     SuperRegIdxSeqs + 0,
    5069             :     LaneBitmask(0x00000001),
    5070             :     0,
    5071             :     false, /* HasDisjunctSubRegs */
    5072             :     false, /* CoveredBySubRegs */
    5073             :     GR8_ABCD_LSuperclasses,
    5074             :     nullptr
    5075             :   };
    5076             : 
    5077             :   extern const TargetRegisterClass GR16RegClass = {
    5078             :     &X86MCRegisterClasses[GR16RegClassID],
    5079             :     GR16SubClassMask,
    5080             :     SuperRegIdxSeqs + 5,
    5081             :     LaneBitmask(0x00000003),
    5082             :     0,
    5083             :     true, /* HasDisjunctSubRegs */
    5084             :     false, /* CoveredBySubRegs */
    5085             :     NullRegClasses,
    5086             :     nullptr
    5087             :   };
    5088             : 
    5089             :   extern const TargetRegisterClass GRH16RegClass = {
    5090             :     &X86MCRegisterClasses[GRH16RegClassID],
    5091             :     GRH16SubClassMask,
    5092             :     SuperRegIdxSeqs + 1,
    5093             :     LaneBitmask(0x00000001),
    5094             :     0,
    5095             :     false, /* HasDisjunctSubRegs */
    5096             :     false, /* CoveredBySubRegs */
    5097             :     NullRegClasses,
    5098             :     nullptr
    5099             :   };
    5100             : 
    5101             :   extern const TargetRegisterClass GR16_NOREXRegClass = {
    5102             :     &X86MCRegisterClasses[GR16_NOREXRegClassID],
    5103             :     GR16_NOREXSubClassMask,
    5104             :     SuperRegIdxSeqs + 5,
    5105             :     LaneBitmask(0x00000003),
    5106             :     0,
    5107             :     true, /* HasDisjunctSubRegs */
    5108             :     false, /* CoveredBySubRegs */
    5109             :     GR16_NOREXSuperclasses,
    5110             :     nullptr
    5111             :   };
    5112             : 
    5113             :   extern const TargetRegisterClass VK1RegClass = {
    5114             :     &X86MCRegisterClasses[VK1RegClassID],
    5115             :     VK1SubClassMask,
    5116             :     SuperRegIdxSeqs + 1,
    5117             :     LaneBitmask(0x00000001),
    5118             :     0,
    5119             :     false, /* HasDisjunctSubRegs */
    5120             :     false, /* CoveredBySubRegs */
    5121             :     VK1Superclasses,
    5122             :     nullptr
    5123             :   };
    5124             : 
    5125             :   extern const TargetRegisterClass VK16RegClass = {
    5126             :     &X86MCRegisterClasses[VK16RegClassID],
    5127             :     VK16SubClassMask,
    5128             :     SuperRegIdxSeqs + 1,
    5129             :     LaneBitmask(0x00000001),
    5130             :     0,
    5131             :     false, /* HasDisjunctSubRegs */
    5132             :     false, /* CoveredBySubRegs */
    5133             :     VK16Superclasses,
    5134             :     nullptr
    5135             :   };
    5136             : 
    5137             :   extern const TargetRegisterClass VK2RegClass = {
    5138             :     &X86MCRegisterClasses[VK2RegClassID],
    5139             :     VK2SubClassMask,
    5140             :     SuperRegIdxSeqs + 1,
    5141             :     LaneBitmask(0x00000001),
    5142             :     0,
    5143             :     false, /* HasDisjunctSubRegs */
    5144             :     false, /* CoveredBySubRegs */
    5145             :     VK2Superclasses,
    5146             :     nullptr
    5147             :   };
    5148             : 
    5149             :   extern const TargetRegisterClass VK4RegClass = {
    5150             :     &X86MCRegisterClasses[VK4RegClassID],
    5151             :     VK4SubClassMask,
    5152             :     SuperRegIdxSeqs + 1,
    5153             :     LaneBitmask(0x00000001),
    5154             :     0,
    5155             :     false, /* HasDisjunctSubRegs */
    5156             :     false, /* CoveredBySubRegs */
    5157             :     VK4Superclasses,
    5158             :     nullptr
    5159             :   };
    5160             : 
    5161             :   extern const TargetRegisterClass VK8RegClass = {
    5162             :     &X86MCRegisterClasses[VK8RegClassID],
    5163             :     VK8SubClassMask,
    5164             :     SuperRegIdxSeqs + 1,
    5165             :     LaneBitmask(0x00000001),
    5166             :     0,
    5167             :     false, /* HasDisjunctSubRegs */
    5168             :     false, /* CoveredBySubRegs */
    5169             :     VK8Superclasses,
    5170             :     nullptr
    5171             :   };
    5172             : 
    5173             :   extern const TargetRegisterClass VK16WMRegClass = {
    5174             :     &X86MCRegisterClasses[VK16WMRegClassID],
    5175             :     VK16WMSubClassMask,
    5176             :     SuperRegIdxSeqs + 1,
    5177             :     LaneBitmask(0x00000001),
    5178             :     0,
    5179             :     false, /* HasDisjunctSubRegs */
    5180             :     false, /* CoveredBySubRegs */
    5181             :     VK16WMSuperclasses,
    5182             :     nullptr
    5183             :   };
    5184             : 
    5185             :   extern const TargetRegisterClass VK1WMRegClass = {
    5186             :     &X86MCRegisterClasses[VK1WMRegClassID],
    5187             :     VK1WMSubClassMask,
    5188             :     SuperRegIdxSeqs + 1,
    5189             :     LaneBitmask(0x00000001),
    5190             :     0,
    5191             :     false, /* HasDisjunctSubRegs */
    5192             :     false, /* CoveredBySubRegs */
    5193             :     VK1WMSuperclasses,
    5194             :     nullptr
    5195             :   };
    5196             : 
    5197             :   extern const TargetRegisterClass VK2WMRegClass = {
    5198             :     &X86MCRegisterClasses[VK2WMRegClassID],
    5199             :     VK2WMSubClassMask,
    5200             :     SuperRegIdxSeqs + 1,
    5201             :     LaneBitmask(0x00000001),
    5202             :     0,
    5203             :     false, /* HasDisjunctSubRegs */
    5204             :     false, /* CoveredBySubRegs */
    5205             :     VK2WMSuperclasses,
    5206             :     nullptr
    5207             :   };
    5208             : 
    5209             :   extern const TargetRegisterClass VK4WMRegClass = {
    5210             :     &X86MCRegisterClasses[VK4WMRegClassID],
    5211             :     VK4WMSubClassMask,
    5212             :     SuperRegIdxSeqs + 1,
    5213             :     LaneBitmask(0x00000001),
    5214             :     0,
    5215             :     false, /* HasDisjunctSubRegs */
    5216             :     false, /* CoveredBySubRegs */
    5217             :     VK4WMSuperclasses,
    5218             :     nullptr
    5219             :   };
    5220             : 
    5221             :   extern const TargetRegisterClass VK8WMRegClass = {
    5222             :     &X86MCRegisterClasses[VK8WMRegClassID],
    5223             :     VK8WMSubClassMask,
    5224             :     SuperRegIdxSeqs + 1,
    5225             :     LaneBitmask(0x00000001),
    5226             :     0,
    5227             :     false, /* HasDisjunctSubRegs */
    5228             :     false, /* CoveredBySubRegs */
    5229             :     VK8WMSuperclasses,
    5230             :     nullptr
    5231             :   };
    5232             : 
    5233             :   extern const TargetRegisterClass SEGMENT_REGRegClass = {
    5234             :     &X86MCRegisterClasses[SEGMENT_REGRegClassID],
    5235             :     SEGMENT_REGSubClassMask,
    5236             :     SuperRegIdxSeqs + 1,
    5237             :     LaneBitmask(0x00000001),
    5238             :     0,
    5239             :     false, /* HasDisjunctSubRegs */
    5240             :     false, /* CoveredBySubRegs */
    5241             :     NullRegClasses,
    5242             :     nullptr
    5243             :   };
    5244             : 
    5245             :   extern const TargetRegisterClass GR16_ABCDRegClass = {
    5246             :     &X86MCRegisterClasses[GR16_ABCDRegClassID],
    5247             :     GR16_ABCDSubClassMask,
    5248             :     SuperRegIdxSeqs + 5,
    5249             :     LaneBitmask(0x00000003),
    5250             :     0,
    5251             :     true, /* HasDisjunctSubRegs */
    5252             :     true, /* CoveredBySubRegs */
    5253             :     GR16_ABCDSuperclasses,
    5254             :     nullptr
    5255             :   };
    5256             : 
    5257             :   extern const TargetRegisterClass FPCCRRegClass = {
    5258             :     &X86MCRegisterClasses[FPCCRRegClassID],
    5259             :     FPCCRSubClassMask,
    5260             :     SuperRegIdxSeqs + 1,
    5261             :     LaneBitmask(0x00000001),
    5262             :     0,
    5263             :     false, /* HasDisjunctSubRegs */
    5264             :     false, /* CoveredBySubRegs */
    5265             :     NullRegClasses,
    5266             :     nullptr
    5267             :   };
    5268             : 
    5269             :   extern const TargetRegisterClass FR32XRegClass = {
    5270             :     &X86MCRegisterClasses[FR32XRegClassID],
    5271             :     FR32XSubClassMask,
    5272             :     SuperRegIdxSeqs + 9,
    5273             :     LaneBitmask(0x00000001),
    5274             :     0,
    5275             :     false, /* HasDisjunctSubRegs */
    5276             :     false, /* CoveredBySubRegs */
    5277             :     NullRegClasses,
    5278             :     nullptr
    5279             :   };
    5280             : 
    5281             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_RBPRegClass = {
    5282             :     &X86MCRegisterClasses[LOW32_ADDR_ACCESS_RBPRegClassID],
    5283             :     LOW32_ADDR_ACCESS_RBPSubClassMask,
    5284             :     SuperRegIdxSeqs + 7,
    5285             :     LaneBitmask(0x00000007),
    5286             :     0,
    5287             :     true, /* HasDisjunctSubRegs */
    5288             :     false, /* CoveredBySubRegs */
    5289             :     NullRegClasses,
    5290             :     nullptr
    5291             :   };
    5292             : 
    5293             :   extern const TargetRegisterClass LOW32_ADDR_ACCESSRegClass = {
    5294             :     &X86MCRegisterClasses[LOW32_ADDR_ACCESSRegClassID],
    5295             :     LOW32_ADDR_ACCESSSubClassMask,
    5296             :     SuperRegIdxSeqs + 7,
    5297             :     LaneBitmask(0x00000007),
    5298             :     0,
    5299             :     true, /* HasDisjunctSubRegs */
    5300             :     false, /* CoveredBySubRegs */
    5301             :     LOW32_ADDR_ACCESSSuperclasses,
    5302             :     nullptr
    5303             :   };
    5304             : 
    5305             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_RBP_with_sub_8bitRegClass = {
    5306             :     &X86MCRegisterClasses[LOW32_ADDR_ACCESS_RBP_with_sub_8bitRegClassID],
    5307             :     LOW32_ADDR_ACCESS_RBP_with_sub_8bitSubClassMask,
    5308             :     SuperRegIdxSeqs + 7,
    5309             :     LaneBitmask(0x00000007),
    5310             :     0,
    5311             :     true, /* HasDisjunctSubRegs */
    5312             :     false, /* CoveredBySubRegs */
    5313             :     LOW32_ADDR_ACCESS_RBP_with_sub_8bitSuperclasses,
    5314             :     nullptr
    5315             :   };
    5316             : 
    5317             :   extern const TargetRegisterClass DEBUG_REGRegClass = {
    5318             :     &X86MCRegisterClasses[DEBUG_REGRegClassID],
    5319             :     DEBUG_REGSubClassMask,
    5320             :     SuperRegIdxSeqs + 1,
    5321             :     LaneBitmask(0x00000001),
    5322             :     0,
    5323             :     false, /* HasDisjunctSubRegs */
    5324             :     false, /* CoveredBySubRegs */
    5325             :     NullRegClasses,
    5326             :     nullptr
    5327             :   };
    5328             : 
    5329             :   extern const TargetRegisterClass FR32RegClass = {
    5330             :     &X86MCRegisterClasses[FR32RegClassID],
    5331             :     FR32SubClassMask,
    5332             :     SuperRegIdxSeqs + 9,
    5333             :     LaneBitmask(0x00000001),
    5334             :     0,
    5335             :     false, /* HasDisjunctSubRegs */
    5336             :     false, /* CoveredBySubRegs */
    5337             :     FR32Superclasses,
    5338             :     nullptr
    5339             :   };
    5340             : 
    5341             :   extern const TargetRegisterClass GR32RegClass = {
    5342             :     &X86MCRegisterClasses[GR32RegClassID],
    5343             :     GR32SubClassMask,
    5344             :     SuperRegIdxSeqs + 7,
    5345             :     LaneBitmask(0x00000003),
    5346             :     0,
    5347             :     true, /* HasDisjunctSubRegs */
    5348             :     false, /* CoveredBySubRegs */
    5349             :     GR32Superclasses,
    5350             :     nullptr
    5351             :   };
    5352             : 
    5353             :   extern const TargetRegisterClass GR32_NOSPRegClass = {
    5354             :     &X86MCRegisterClasses[GR32_NOSPRegClassID],
    5355             :     GR32_NOSPSubClassMask,
    5356             :     SuperRegIdxSeqs + 7,
    5357             :     LaneBitmask(0x00000003),
    5358             :     0,
    5359             :     true, /* HasDisjunctSubRegs */
    5360             :     false, /* CoveredBySubRegs */
    5361             :     GR32_NOSPSuperclasses,
    5362             :     nullptr
    5363             :   };
    5364             : 
    5365             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXRegClass = {
    5366             :     &X86MCRegisterClasses[LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXRegClassID],
    5367             :     LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXSubClassMask,
    5368             :     SuperRegIdxSeqs + 7,
    5369             :     LaneBitmask(0x00000007),
    5370             :     0,
    5371             :     true, /* HasDisjunctSubRegs */
    5372             :     false, /* CoveredBySubRegs */
    5373             :     LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXSuperclasses,
    5374             :     nullptr
    5375             :   };
    5376             : 
    5377             :   extern const TargetRegisterClass GR32_NOREXRegClass = {
    5378             :     &X86MCRegisterClasses[GR32_NOREXRegClassID],
    5379             :     GR32_NOREXSubClassMask,
    5380             :     SuperRegIdxSeqs + 7,
    5381             :     LaneBitmask(0x00000003),
    5382             :     0,
    5383             :     true, /* HasDisjunctSubRegs */
    5384             :     true, /* CoveredBySubRegs */
    5385             :     GR32_NOREXSuperclasses,
    5386             :     nullptr
    5387             :   };
    5388             : 
    5389             :   extern const TargetRegisterClass VK32RegClass = {
    5390             :     &X86MCRegisterClasses[VK32RegClassID],
    5391             :     VK32SubClassMask,
    5392             :     SuperRegIdxSeqs + 1,
    5393             :     LaneBitmask(0x00000001),
    5394             :     0,
    5395             :     false, /* HasDisjunctSubRegs */
    5396             :     false, /* CoveredBySubRegs */
    5397             :     VK32Superclasses,
    5398             :     nullptr
    5399             :   };
    5400             : 
    5401             :   extern const TargetRegisterClass GR32_NOREX_NOSPRegClass = {
    5402             :     &X86MCRegisterClasses[GR32_NOREX_NOSPRegClassID],
    5403             :     GR32_NOREX_NOSPSubClassMask,
    5404             :     SuperRegIdxSeqs + 7,
    5405             :     LaneBitmask(0x00000003),
    5406             :     0,
    5407             :     true, /* HasDisjunctSubRegs */
    5408             :     true, /* CoveredBySubRegs */
    5409             :     GR32_NOREX_NOSPSuperclasses,
    5410             :     nullptr
    5411             :   };
    5412             : 
    5413             :   extern const TargetRegisterClass RFP32RegClass = {
    5414             :     &X86MCRegisterClasses[RFP32RegClassID],
    5415             :     RFP32SubClassMask,
    5416             :     SuperRegIdxSeqs + 1,
    5417             :     LaneBitmask(0x00000001),
    5418             :     0,
    5419             :     false, /* HasDisjunctSubRegs */
    5420             :     false, /* CoveredBySubRegs */
    5421             :     NullRegClasses,
    5422             :     nullptr
    5423             :   };
    5424             : 
    5425             :   extern const TargetRegisterClass VK32WMRegClass = {
    5426             :     &X86MCRegisterClasses[VK32WMRegClassID],
    5427             :     VK32WMSubClassMask,
    5428             :     SuperRegIdxSeqs + 1,
    5429             :     LaneBitmask(0x00000001),
    5430             :     0,
    5431             :     false, /* HasDisjunctSubRegs */
    5432             :     false, /* CoveredBySubRegs */
    5433             :     VK32WMSuperclasses,
    5434             :     nullptr
    5435             :   };
    5436             : 
    5437             :   extern const TargetRegisterClass GR32_ABCDRegClass = {
    5438             :     &X86MCRegisterClasses[GR32_ABCDRegClassID],
    5439             :     GR32_ABCDSubClassMask,
    5440             :     SuperRegIdxSeqs + 7,
    5441             :     LaneBitmask(0x00000003),
    5442             :     0,
    5443             :     true, /* HasDisjunctSubRegs */
    5444             :     true, /* CoveredBySubRegs */
    5445             :     GR32_ABCDSuperclasses,
    5446             :     nullptr
    5447             :   };
    5448             : 
    5449             :   extern const TargetRegisterClass GR32_TCRegClass = {
    5450             :     &X86MCRegisterClasses[GR32_TCRegClassID],
    5451             :     GR32_TCSubClassMask,
    5452             :     SuperRegIdxSeqs + 7,
    5453             :     LaneBitmask(0x00000003),
    5454             :     0,
    5455             :     true, /* HasDisjunctSubRegs */
    5456             :     true, /* CoveredBySubRegs */
    5457             :     GR32_TCSuperclasses,
    5458             :     nullptr
    5459             :   };
    5460             : 
    5461             :   extern const TargetRegisterClass GR32_ADRegClass = {
    5462             :     &X86MCRegisterClasses[GR32_ADRegClassID],
    5463             :     GR32_ADSubClassMask,
    5464             :     SuperRegIdxSeqs + 7,
    5465             :     LaneBitmask(0x00000003),
    5466             :     0,
    5467             :     true, /* HasDisjunctSubRegs */
    5468             :     true, /* CoveredBySubRegs */
    5469             :     GR32_ADSuperclasses,
    5470             :     nullptr
    5471             :   };
    5472             : 
    5473             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_RBP_with_sub_32bitRegClass = {
    5474             :     &X86MCRegisterClasses[LOW32_ADDR_ACCESS_RBP_with_sub_32bitRegClassID],
    5475             :     LOW32_ADDR_ACCESS_RBP_with_sub_32bitSubClassMask,
    5476             :     SuperRegIdxSeqs + 1,
    5477             :     LaneBitmask(0x00000007),
    5478             :     0,
    5479             :     true, /* HasDisjunctSubRegs */
    5480             :     false, /* CoveredBySubRegs */
    5481             :     LOW32_ADDR_ACCESS_RBP_with_sub_32bitSuperclasses,
    5482             :     nullptr
    5483             :   };
    5484             : 
    5485             :   extern const TargetRegisterClass CCRRegClass = {
    5486             :     &X86MCRegisterClasses[CCRRegClassID],
    5487             :     CCRSubClassMask,
    5488             :     SuperRegIdxSeqs + 1,
    5489             :     LaneBitmask(0x00000001),
    5490             :     0,
    5491             :     false, /* HasDisjunctSubRegs */
    5492             :     false, /* CoveredBySubRegs */
    5493             :     NullRegClasses,
    5494             :     nullptr
    5495             :   };
    5496             : 
    5497             :   extern const TargetRegisterClass DFCCRRegClass = {
    5498             :     &X86MCRegisterClasses[DFCCRRegClassID],
    5499             :     DFCCRSubClassMask,
    5500             :     SuperRegIdxSeqs + 1,
    5501             :     LaneBitmask(0x00000001),
    5502             :     0,
    5503             :     false, /* HasDisjunctSubRegs */
    5504             :     false, /* CoveredBySubRegs */
    5505             :     NullRegClasses,
    5506             :     nullptr
    5507             :   };
    5508             : 
    5509             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitRegClass = {
    5510             :     &X86MCRegisterClasses[LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitRegClassID],
    5511             :     LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitSubClassMask,
    5512             :     SuperRegIdxSeqs + 1,
    5513             :     LaneBitmask(0x00000007),
    5514             :     0,
    5515             :     true, /* HasDisjunctSubRegs */
    5516             :     false, /* CoveredBySubRegs */
    5517             :     LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitSuperclasses,
    5518             :     nullptr
    5519             :   };
    5520             : 
    5521             :   extern const TargetRegisterClass LOW32_ADDR_ACCESS_with_sub_32bitRegClass = {
    5522             :     &X86MCRegisterClasses[LOW32_ADDR_ACCESS_with_sub_32bitRegClassID],
    5523             :     LOW32_ADDR_ACCESS_with_sub_32bitSubClassMask,
    5524             :     SuperRegIdxSeqs + 1,
    5525             :     LaneBitmask(0x00000007),
    5526             :     0,
    5527             :     true, /* HasDisjunctSubRegs */
    5528             :     false, /* CoveredBySubRegs */
    5529             :     LOW32_ADDR_ACCESS_with_sub_32bitSuperclasses,
    5530             :     nullptr
    5531             :   };
    5532             : 
    5533             :   extern const TargetRegisterClass RFP64RegClass = {
    5534             :     &X86MCRegisterClasses[RFP64RegClassID],
    5535             :     RFP64SubClassMask,
    5536             :     SuperRegIdxSeqs + 1,
    5537             :     LaneBitmask(0x00000001),
    5538             :     0,
    5539             :     false, /* HasDisjunctSubRegs */
    5540             :     false, /* CoveredBySubRegs */
    5541             :     RFP64Superclasses,
    5542             :     nullptr
    5543             :   };
    5544             : 
    5545             :   extern const TargetRegisterClass FR64XRegClass = {
    5546             :     &X86MCRegisterClasses[FR64XRegClassID],
    5547             :     FR64XSubClassMask,
    5548             :     SuperRegIdxSeqs + 9,
    5549             :     LaneBitmask(0x00000001),
    5550             :     0,
    5551             :     false, /* HasDisjunctSubRegs */
    5552             :     false, /* CoveredBySubRegs */
    5553             :     FR64XSuperclasses,
    5554             :     nullptr
    5555             :   };
    5556             : 
    5557             :   extern const TargetRegisterClass GR64RegClass = {
    5558             :     &X86MCRegisterClasses[GR64RegClassID],
    5559             :     GR64SubClassMask,
    5560             :     SuperRegIdxSeqs + 1,
    5561             :     LaneBitmask(0x00000007),
    5562             :     0,
    5563             :     true, /* HasDisjunctSubRegs */
    5564             :     false, /* CoveredBySubRegs */
    5565             :     NullRegClasses,
    5566             :     nullptr
    5567             :   };
    5568             : 
    5569             :   extern const TargetRegisterClass CONTROL_REGRegClass = {
    5570             :     &X86MCRegisterClasses[CONTROL_REGRegClassID],
    5571             :     CONTROL_REGSubClassMask,
    5572             :     SuperRegIdxSeqs + 1,
    5573             :     LaneBitmask(0x00000001),
    5574             :     0,
    5575             :     false, /* HasDisjunctSubRegs */
    5576             :     false, /* CoveredBySubRegs */
    5577             :     NullRegClasses,
    5578             :     nullptr
    5579             :   };
    5580             : 
    5581             :   extern const TargetRegisterClass FR64RegClass = {
    5582             :     &X86MCRegisterClasses[FR64RegClassID],
    5583             :     FR64SubClassMask,
    5584             :     SuperRegIdxSeqs + 9,
    5585             :     LaneBitmask(0x00000001),
    5586             :     0,
    5587             :     false, /* HasDisjunctSubRegs */
    5588             :     false, /* CoveredBySubRegs */
    5589             :     FR64Superclasses,
    5590             :     nullptr
    5591             :   };
    5592             : 
    5593             :   extern const TargetRegisterClass GR64_with_sub_8bitRegClass = {
    5594             :     &X86MCRegisterClasses[GR64_with_sub_8bitRegClassID],
    5595             :     GR64_with_sub_8bitSubClassMask,
    5596             :     SuperRegIdxSeqs + 1,
    5597             :     LaneBitmask(0x00000007),
    5598             :     0,
    5599             :     true, /* HasDisjunctSubRegs */
    5600             :     false, /* CoveredBySubRegs */
    5601             :     GR64_with_sub_8bitSuperclasses,
    5602             :     nullptr
    5603             :   };
    5604             : 
    5605             :   extern const TargetRegisterClass GR64_NOSPRegClass = {
    5606             :     &X86MCRegisterClasses[GR64_NOSPRegClassID],
    5607             :     GR64_NOSPSubClassMask,
    5608             :     SuperRegIdxSeqs + 1,
    5609             :     LaneBitmask(0x00000007),
    5610             :     0,
    5611             :     true, /* HasDisjunctSubRegs */
    5612             :     false, /* CoveredBySubRegs */
    5613             :     GR64_NOSPSuperclasses,
    5614             :     nullptr
    5615             :   };
    5616             : 
    5617             :   extern const TargetRegisterClass GR64_NOREXRegClass = {
    5618             :     &X86MCRegisterClasses[GR64_NOREXRegClassID],
    5619             :     GR64_NOREXSubClassMask,
    5620             :     SuperRegIdxSeqs + 1,
    5621             :     LaneBitmask(0x00000007),
    5622             :     0,
    5623             :     true, /* HasDisjunctSubRegs */
    5624             :     false, /* CoveredBySubRegs */
    5625             :     GR64_NOREXSuperclasses,
    5626             :     nullptr
    5627             :   };
    5628             : 
    5629             :   extern const TargetRegisterClass GR64_TCRegClass = {
    5630             :     &X86MCRegisterClasses[GR64_TCRegClassID],
    5631             :     GR64_TCSubClassMask,
    5632             :     SuperRegIdxSeqs + 1,
    5633             :     LaneBitmask(0x00000007),
    5634             :     0,
    5635             :     true, /* HasDisjunctSubRegs */
    5636             :     false, /* CoveredBySubRegs */
    5637             :     GR64_TCSuperclasses,
    5638             :     nullptr
    5639             :   };
    5640             : 
    5641             :   extern const TargetRegisterClass GR64_NOSP_and_GR64_TCRegClass = {
    5642             :     &X86MCRegisterClasses[GR64_NOSP_and_GR64_TCRegClassID],
    5643             :     GR64_NOSP_and_GR64_TCSubClassMask,
    5644             :     SuperRegIdxSeqs + 1,
    5645             :     LaneBitmask(0x00000007),
    5646             :     0,
    5647             :     true, /* HasDisjunctSubRegs */
    5648             :     false, /* CoveredBySubRegs */
    5649             :     GR64_NOSP_and_GR64_TCSuperclasses,
    5650             :     nullptr
    5651             :   };
    5652             : 
    5653             :   extern const TargetRegisterClass GR64_TCW64RegClass = {
    5654             :     &X86MCRegisterClasses[GR64_TCW64RegClassID],
    5655             :     GR64_TCW64SubClassMask,
    5656             :     SuperRegIdxSeqs + 1,
    5657             :     LaneBitmask(0x00000007),
    5658             :     0,
    5659             :     true, /* HasDisjunctSubRegs */
    5660             :     false, /* CoveredBySubRegs */
    5661             :     GR64_TCW64Superclasses,
    5662             :     nullptr
    5663             :   };
    5664             : 
    5665             :   extern const TargetRegisterClass GR64_with_sub_16bit_in_GR16_NOREXRegClass = {
    5666             :     &X86MCRegisterClasses[GR64_with_sub_16bit_in_GR16_NOREXRegClassID],
    5667             :     GR64_with_sub_16bit_in_GR16_NOREXSubClassMask,
    5668             :     SuperRegIdxSeqs + 1,
    5669             :     LaneBitmask(0x00000007),
    5670             :     0,
    5671             :     true, /* HasDisjunctSubRegs */
    5672             :     false, /* CoveredBySubRegs */
    5673             :     GR64_with_sub_16bit_in_GR16_NOREXSuperclasses,
    5674             :     nullptr
    5675             :   };
    5676             : 
    5677             :   extern const TargetRegisterClass VK64RegClass = {
    5678             :     &X86MCRegisterClasses[VK64RegClassID],
    5679             :     VK64SubClassMask,
    5680             :     SuperRegIdxSeqs + 1,
    5681             :     LaneBitmask(0x00000001),
    5682             :     0,
    5683             :     false, /* HasDisjunctSubRegs */
    5684             :     false, /* CoveredBySubRegs */
    5685             :     VK64Superclasses,
    5686             :     nullptr
    5687             :   };
    5688             : 
    5689             :   extern const TargetRegisterClass VR64RegClass = {
    5690             :     &X86MCRegisterClasses[VR64RegClassID],
    5691             :     VR64SubClassMask,
    5692             :     SuperRegIdxSeqs + 1,
    5693             :     LaneBitmask(0x00000001),
    5694             :     0,
    5695             :     false, /* HasDisjunctSubRegs */
    5696             :     false, /* CoveredBySubRegs */
    5697             :     NullRegClasses,
    5698             :     nullptr
    5699             :   };
    5700             : 
    5701             :   extern const TargetRegisterClass GR64_NOREX_NOSPRegClass = {
    5702             :     &X86MCRegisterClasses[GR64_NOREX_NOSPRegClassID],
    5703             :     GR64_NOREX_NOSPSubClassMask,
    5704             :     SuperRegIdxSeqs + 1,
    5705             :     LaneBitmask(0x00000007),
    5706             :     0,
    5707             :     true, /* HasDisjunctSubRegs */
    5708             :     false, /* CoveredBySubRegs */
    5709             :     GR64_NOREX_NOSPSuperclasses,
    5710             :     nullptr
    5711             :   };
    5712             : 
    5713             :   extern const TargetRegisterClass GR64_NOSP_and_GR64_TCW64RegClass = {
    5714             :     &X86MCRegisterClasses[GR64_NOSP_and_GR64_TCW64RegClassID],
    5715             :     GR64_NOSP_and_GR64_TCW64SubClassMask,
    5716             :     SuperRegIdxSeqs + 1,
    5717             :     LaneBitmask(0x00000007),
    5718             :     0,
    5719             :     true, /* HasDisjunctSubRegs */
    5720             :     false, /* CoveredBySubRegs */
    5721             :     GR64_NOSP_and_GR64_TCW64Superclasses,
    5722             :     nullptr
    5723             :   };
    5724             : 
    5725             :   extern const TargetRegisterClass GR64_TC_and_GR64_TCW64RegClass = {
    5726             :     &X86MCRegisterClasses[GR64_TC_and_GR64_TCW64RegClassID],
    5727             :     GR64_TC_and_GR64_TCW64SubClassMask,
    5728             :     SuperRegIdxSeqs + 1,
    5729             :     LaneBitmask(0x00000007),
    5730             :     0,
    5731             :     true, /* HasDisjunctSubRegs */
    5732             :     false, /* CoveredBySubRegs */
    5733             :     GR64_TC_and_GR64_TCW64Superclasses,
    5734             :     nullptr
    5735             :   };
    5736             : 
    5737             :   extern const TargetRegisterClass VK64WMRegClass = {
    5738             :     &X86MCRegisterClasses[VK64WMRegClassID],
    5739             :     VK64WMSubClassMask,
    5740             :     SuperRegIdxSeqs + 1,
    5741             :     LaneBitmask(0x00000001),
    5742             :     0,
    5743             :     false, /* HasDisjunctSubRegs */
    5744             :     false, /* CoveredBySubRegs */
    5745             :     VK64WMSuperclasses,
    5746             :     nullptr
    5747             :   };
    5748             : 
    5749             :   extern const TargetRegisterClass GR64_NOREX_and_GR64_TCRegClass = {
    5750             :     &X86MCRegisterClasses[GR64_NOREX_and_GR64_TCRegClassID],
    5751             :     GR64_NOREX_and_GR64_TCSubClassMask,
    5752             :     SuperRegIdxSeqs + 1,
    5753             :     LaneBitmask(0x00000007),
    5754             :     0,
    5755             :     true, /* HasDisjunctSubRegs */
    5756             :     false, /* CoveredBySubRegs */
    5757             :     GR64_NOREX_and_GR64_TCSuperclasses,
    5758             :     nullptr
    5759             :   };
    5760             : 
    5761             :   extern const TargetRegisterClass GR64_TC_and_GR64_NOSP_and_GR64_TCW64RegClass = {
    5762             :     &X86MCRegisterClasses[GR64_TC_and_GR64_NOSP_and_GR64_TCW64RegClassID],
    5763             :     GR64_TC_and_GR64_NOSP_and_GR64_TCW64SubClassMask,
    5764             :     SuperRegIdxSeqs + 1,
    5765             :     LaneBitmask(0x00000007),
    5766             :     0,
    5767             :     true, /* HasDisjunctSubRegs */
    5768             :     false, /* CoveredBySubRegs */
    5769             :     GR64_TC_and_GR64_NOSP_and_GR64_TCW64Superclasses,
    5770             :     nullptr
    5771             :   };
    5772             : 
    5773             :   extern const TargetRegisterClass GR64_NOREX_NOSP_and_GR64_TCRegClass = {
    5774             :     &X86MCRegisterClasses[GR64_NOREX_NOSP_and_GR64_TCRegClassID],
    5775             :     GR64_NOREX_NOSP_and_GR64_TCSubClassMask,
    5776             :     SuperRegIdxSeqs + 1,
    5777             :     LaneBitmask(0x00000007),
    5778             :     0,
    5779             :     true, /* HasDisjunctSubRegs */
    5780             :     false, /* CoveredBySubRegs */
    5781             :     GR64_NOREX_NOSP_and_GR64_TCSuperclasses,
    5782             :     nullptr
    5783             :   };
    5784             : 
    5785             :   extern const TargetRegisterClass GR64_ABCDRegClass = {
    5786             :     &X86MCRegisterClasses[GR64_ABCDRegClassID],
    5787             :     GR64_ABCDSubClassMask,
    5788             :     SuperRegIdxSeqs + 1,
    5789             :     LaneBitmask(0x00000007),
    5790             :     0,
    5791             :     true, /* HasDisjunctSubRegs */
    5792             :     false, /* CoveredBySubRegs */
    5793             :     GR64_ABCDSuperclasses,
    5794             :     nullptr
    5795             :   };
    5796             : 
    5797             :   extern const TargetRegisterClass GR64_NOREX_and_GR64_TCW64RegClass = {
    5798             :     &X86MCRegisterClasses[GR64_NOREX_and_GR64_TCW64RegClassID],
    5799             :     GR64_NOREX_and_GR64_TCW64SubClassMask,
    5800             :     SuperRegIdxSeqs + 1,
    5801             :     LaneBitmask(0x00000007),
    5802             :     0,
    5803             :     true, /* HasDisjunctSubRegs */
    5804             :     false, /* CoveredBySubRegs */
    5805             :     GR64_NOREX_and_GR64_TCW64Superclasses,
    5806             :     nullptr
    5807             :   };
    5808             : 
    5809             :   extern const TargetRegisterClass GR64_with_sub_32bit_in_GR32_TCRegClass = {
    5810             :     &X86MCRegisterClasses[GR64_with_sub_32bit_in_GR32_TCRegClassID],
    5811             :     GR64_with_sub_32bit_in_GR32_TCSubClassMask,
    5812             :     SuperRegIdxSeqs + 1,
    5813             :     LaneBitmask(0x00000007),
    5814             :     0,
    5815             :     true, /* HasDisjunctSubRegs */
    5816             :     false, /* CoveredBySubRegs */
    5817             :     GR64_with_sub_32bit_in_GR32_TCSuperclasses,
    5818             :     nullptr
    5819             :   };
    5820             : 
    5821             :   extern const TargetRegisterClass GR64_ADRegClass = {
    5822             :     &X86MCRegisterClasses[GR64_ADRegClassID],
    5823             :     GR64_ADSubClassMask,
    5824             :     SuperRegIdxSeqs + 1,
    5825             :     LaneBitmask(0x00000007),
    5826             :     0,
    5827             :     true, /* HasDisjunctSubRegs */
    5828             :     false, /* CoveredBySubRegs */
    5829             :     GR64_ADSuperclasses,
    5830             :     nullptr
    5831             :   };
    5832             : 
    5833             :   extern const TargetRegisterClass GR64_and_LOW32_ADDR_ACCESS_RBPRegClass = {
    5834             :     &X86MCRegisterClasses[GR64_and_LOW32_ADDR_ACCESS_RBPRegClassID],
    5835             :     GR64_and_LOW32_ADDR_ACCESS_RBPSubClassMask,
    5836             :     SuperRegIdxSeqs + 1,
    5837             :     LaneBitmask(0x00000007),
    5838             :     0,
    5839             :     true, /* HasDisjunctSubRegs */
    5840             :     false, /* CoveredBySubRegs */
    5841             :     GR64_and_LOW32_ADDR_ACCESS_RBPSuperclasses,
    5842             :     nullptr
    5843             :   };
    5844             : 
    5845             :   extern const TargetRegisterClass GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPRegClass = {
    5846             :     &X86MCRegisterClasses[GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPRegClassID],
    5847             :     GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPSubClassMask,
    5848             :     SuperRegIdxSeqs + 1,
    5849             :     LaneBitmask(0x00000007),
    5850             :     0,
    5851             :     true, /* HasDisjunctSubRegs */
    5852             :     false, /* CoveredBySubRegs */
    5853             :     GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPSuperclasses,
    5854             :     nullptr
    5855             :   };
    5856             : 
    5857             :   extern const TargetRegisterClass GR64_and_LOW32_ADDR_ACCESSRegClass = {
    5858             :     &X86MCRegisterClasses[GR64_and_LOW32_ADDR_ACCESSRegClassID],
    5859             :     GR64_and_LOW32_ADDR_ACCESSSubClassMask,
    5860             :     SuperRegIdxSeqs + 1,
    5861             :     LaneBitmask(0x00000007),
    5862             :     0,
    5863             :     true, /* HasDisjunctSubRegs */
    5864             :     false, /* CoveredBySubRegs */
    5865             :     GR64_and_LOW32_ADDR_ACCESSSuperclasses,
    5866             :     nullptr
    5867             :   };
    5868             : 
    5869             :   extern const TargetRegisterClass RSTRegClass = {
    5870             :     &X86MCRegisterClasses[RSTRegClassID],
    5871             :     RSTSubClassMask,
    5872             :     SuperRegIdxSeqs + 1,
    5873             :     LaneBitmask(0x00000001),
    5874             :     0,
    5875             :     false, /* HasDisjunctSubRegs */
    5876             :     false, /* CoveredBySubRegs */
    5877             :     NullRegClasses,
    5878             :     nullptr
    5879             :   };
    5880             : 
    5881             :   extern const TargetRegisterClass RFP80RegClass = {
    5882             :     &X86MCRegisterClasses[RFP80RegClassID],
    5883             :     RFP80SubClassMask,
    5884             :     SuperRegIdxSeqs + 1,
    5885             :     LaneBitmask(0x00000001),
    5886             :     0,
    5887             :     false, /* HasDisjunctSubRegs */
    5888             :     false, /* CoveredBySubRegs */
    5889             :     RFP80Superclasses,
    5890             :     nullptr
    5891             :   };
    5892             : 
    5893             :   extern const TargetRegisterClass VR128XRegClass = {
    5894             :     &X86MCRegisterClasses[VR128XRegClassID],
    5895             :     VR128XSubClassMask,
    5896             :     SuperRegIdxSeqs + 9,
    5897             :     LaneBitmask(0x00000001),
    5898             :     0,
    5899             :     false, /* HasDisjunctSubRegs */
    5900             :     false, /* CoveredBySubRegs */
    5901             :     VR128XSuperclasses,
    5902             :     nullptr
    5903             :   };
    5904             : 
    5905             :   extern const TargetRegisterClass FR128RegClass = {
    5906             :     &X86MCRegisterClasses[FR128RegClassID],
    5907             :     FR128SubClassMask,
    5908             :     SuperRegIdxSeqs + 9,
    5909             :     LaneBitmask(0x00000001),
    5910             :     0,
    5911             :     false, /* HasDisjunctSubRegs */
    5912             :     false, /* CoveredBySubRegs */
    5913             :     FR128Superclasses,
    5914             :     nullptr
    5915             :   };
    5916             : 
    5917             :   extern const TargetRegisterClass VR128RegClass = {
    5918             :     &X86MCRegisterClasses[VR128RegClassID],
    5919             :     VR128SubClassMask,
    5920             :     SuperRegIdxSeqs + 9,
    5921             :     LaneBitmask(0x00000001),
    5922             :     0,
    5923             :     false, /* HasDisjunctSubRegs */
    5924             :     false, /* CoveredBySubRegs */
    5925             :     VR128Superclasses,
    5926             :     nullptr
    5927             :   };
    5928             : 
    5929             :   extern const TargetRegisterClass VR128HRegClass = {
    5930             :     &X86MCRegisterClasses[VR128HRegClassID],
    5931             :     VR128HSubClassMask,
    5932             :     SuperRegIdxSeqs + 9,
    5933             :     LaneBitmask(0x00000001),
    5934             :     0,
    5935             :     false, /* HasDisjunctSubRegs */
    5936             :     false, /* CoveredBySubRegs */
    5937             :     VR128HSuperclasses,
    5938             :     nullptr
    5939             :   };
    5940             : 
    5941             :   extern const TargetRegisterClass VR128LRegClass = {
    5942             :     &X86MCRegisterClasses[VR128LRegClassID],
    5943             :     VR128LSubClassMask,
    5944             :     SuperRegIdxSeqs + 9,
    5945             :     LaneBitmask(0x00000001),
    5946             :     0,
    5947             :     false, /* HasDisjunctSubRegs */
    5948             :     false, /* CoveredBySubRegs */
    5949             :     VR128LSuperclasses,
    5950             :     nullptr
    5951             :   };
    5952             : 
    5953             :   extern const TargetRegisterClass BNDRRegClass = {
    5954             :     &X86MCRegisterClasses[BNDRRegClassID],
    5955             :     BNDRSubClassMask,
    5956             :     SuperRegIdxSeqs + 1,
    5957             :     LaneBitmask(0x00000001),
    5958             :     0,
    5959             :     false, /* HasDisjunctSubRegs */
    5960             :     false, /* CoveredBySubRegs */
    5961             :     NullRegClasses,
    5962             :     nullptr
    5963             :   };
    5964             : 
    5965             :   extern const TargetRegisterClass VR256XRegClass = {
    5966             :     &X86MCRegisterClasses[VR256XRegClassID],
    5967             :     VR256XSubClassMask,
    5968             :     SuperRegIdxSeqs + 11,
    5969             :     LaneBitmask(0x00000008),
    5970             :     0,
    5971             :     false, /* HasDisjunctSubRegs */
    5972             :     false, /* CoveredBySubRegs */
    5973             :     NullRegClasses,
    5974             :     nullptr
    5975             :   };
    5976             : 
    5977             :   extern const TargetRegisterClass VR256RegClass = {
    5978             :     &X86MCRegisterClasses[VR256RegClassID],
    5979             :     VR256SubClassMask,
    5980             :     SuperRegIdxSeqs + 11,
    5981             :     LaneBitmask(0x00000008),
    5982             :     0,
    5983             :     false, /* HasDisjunctSubRegs */
    5984             :     false, /* CoveredBySubRegs */
    5985             :     VR256Superclasses,
    5986             :     nullptr
    5987             :   };
    5988             : 
    5989             :   extern const TargetRegisterClass VR256HRegClass = {
    5990             :     &X86MCRegisterClasses[VR256HRegClassID],
    5991             :     VR256HSubClassMask,
    5992             :     SuperRegIdxSeqs + 11,
    5993             :     LaneBitmask(0x00000008),
    5994             :     0,
    5995             :     false, /* HasDisjunctSubRegs */
    5996             :     false, /* CoveredBySubRegs */
    5997             :     VR256HSuperclasses,
    5998             :     nullptr
    5999             :   };
    6000             : 
    6001             :   extern const TargetRegisterClass VR256LRegClass = {
    6002             :     &X86MCRegisterClasses[VR256LRegClassID],
    6003             :     VR256LSubClassMask,
    6004             :     SuperRegIdxSeqs + 11,
    6005             :     LaneBitmask(0x00000008),
    6006             :     0,
    6007             :     false, /* HasDisjunctSubRegs */
    6008             :     false, /* CoveredBySubRegs */
    6009             :     VR256LSuperclasses,
    6010             :     nullptr
    6011             :   };
    6012             : 
    6013             :   extern const TargetRegisterClass VR512RegClass = {
    6014             :     &X86MCRegisterClasses[VR512RegClassID],
    6015             :     VR512SubClassMask,
    6016             :     SuperRegIdxSeqs + 1,
    6017             :     LaneBitmask(0x00000008),
    6018             :     0,
    6019             :     false, /* HasDisjunctSubRegs */
    6020             :     false, /* CoveredBySubRegs */
    6021             :     NullRegClasses,
    6022             :     nullptr
    6023             :   };
    6024             : 
    6025             :   extern const TargetRegisterClass VR512_with_sub_xmm_in_FR128RegClass = {
    6026             :     &X86MCRegisterClasses[VR512_with_sub_xmm_in_FR128RegClassID],
    6027             :     VR512_with_sub_xmm_in_FR128SubClassMask,
    6028             :     SuperRegIdxSeqs + 1,
    6029             :     LaneBitmask(0x00000008),
    6030             :     0,
    6031             :     false, /* HasDisjunctSubRegs */
    6032             :     false, /* CoveredBySubRegs */
    6033             :     VR512_with_sub_xmm_in_FR128Superclasses,
    6034             :     nullptr
    6035             :   };
    6036             : 
    6037             :   extern const TargetRegisterClass VR512_with_sub_xmm_in_VR128HRegClass = {
    6038             :     &X86MCRegisterClasses[VR512_with_sub_xmm_in_VR128HRegClassID],
    6039             :     VR512_with_sub_xmm_in_VR128HSubClassMask,
    6040             :     SuperRegIdxSeqs + 1,
    6041             :     LaneBitmask(0x00000008),
    6042             :     0,
    6043             :     false, /* HasDisjunctSubRegs */
    6044             :     false, /* CoveredBySubRegs */
    6045             :     VR512_with_sub_xmm_in_VR128HSuperclasses,
    6046             :     nullptr
    6047             :   };
    6048             : 
    6049             :   extern const TargetRegisterClass VR512_with_sub_xmm_in_VR128LRegClass = {
    6050             :     &X86MCRegisterClasses[VR512_with_sub_xmm_in_VR128LRegClassID],
    6051             :     VR512_with_sub_xmm_in_VR128LSubClassMask,
    6052             :     SuperRegIdxSeqs + 1,
    6053             :     LaneBitmask(0x00000008),
    6054             :     0,
    6055             :     false, /* HasDisjunctSubRegs */
    6056             :     false, /* CoveredBySubRegs */
    6057             :     VR512_with_sub_xmm_in_VR128LSuperclasses,
    6058             :     nullptr
    6059             :   };
    6060             : 
    6061             : } // end namespace X86
    6062             : 
    6063             : namespace {
    6064             :   const TargetRegisterClass* const RegisterClasses[] = {
    6065             :     &X86::GR8RegClass,
    6066             :     &X86::GR8_NOREXRegClass,
    6067             :     &X86::GR8_ABCD_HRegClass,
    6068             :     &X86::GR8_ABCD_LRegClass,
    6069             :     &X86::GR16RegClass,
    6070             :     &X86::GRH16RegClass,
    6071             :     &X86::GR16_NOREXRegClass,
    6072             :     &X86::VK1RegClass,
    6073             :     &X86::VK16RegClass,
    6074             :     &X86::VK2RegClass,
    6075             :     &X86::VK4RegClass,
    6076             :     &X86::VK8RegClass,
    6077             :     &X86::VK16WMRegClass,
    6078             :     &X86::VK1WMRegClass,
    6079             :     &X86::VK2WMRegClass,
    6080             :     &X86::VK4WMRegClass,
    6081             :     &X86::VK8WMRegClass,
    6082             :     &X86::SEGMENT_REGRegClass,
    6083             :     &X86::GR16_ABCDRegClass,
    6084             :     &X86::FPCCRRegClass,
    6085             :     &X86::FR32XRegClass,
    6086             :     &X86::LOW32_ADDR_ACCESS_RBPRegClass,
    6087             :     &X86::LOW32_ADDR_ACCESSRegClass,
    6088             :     &X86::LOW32_ADDR_ACCESS_RBP_with_sub_8bitRegClass,
    6089             :     &X86::DEBUG_REGRegClass,
    6090             :     &X86::FR32RegClass,
    6091             :     &X86::GR32RegClass,
    6092             :     &X86::GR32_NOSPRegClass,
    6093             :     &X86::LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREXRegClass,
    6094             :     &X86::GR32_NOREXRegClass,
    6095             :     &X86::VK32RegClass,
    6096             :     &X86::GR32_NOREX_NOSPRegClass,
    6097             :     &X86::RFP32RegClass,
    6098             :     &X86::VK32WMRegClass,
    6099             :     &X86::GR32_ABCDRegClass,
    6100             :     &X86::GR32_TCRegClass,
    6101             :     &X86::GR32_ADRegClass,
    6102             :     &X86::LOW32_ADDR_ACCESS_RBP_with_sub_32bitRegClass,
    6103             :     &X86::CCRRegClass,
    6104             :     &X86::DFCCRRegClass,
    6105             :     &X86::LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bitRegClass,
    6106             :     &X86::LOW32_ADDR_ACCESS_with_sub_32bitRegClass,
    6107             :     &X86::RFP64RegClass,
    6108             :     &X86::FR64XRegClass,
    6109             :     &X86::GR64RegClass,
    6110             :     &X86::CONTROL_REGRegClass,
    6111             :     &X86::FR64RegClass,
    6112             :     &X86::GR64_with_sub_8bitRegClass,
    6113             :     &X86::GR64_NOSPRegClass,
    6114             :     &X86::GR64_NOREXRegClass,
    6115             :     &X86::GR64_TCRegClass,
    6116             :     &X86::GR64_NOSP_and_GR64_TCRegClass,
    6117             :     &X86::GR64_TCW64RegClass,
    6118             :     &X86::GR64_with_sub_16bit_in_GR16_NOREXRegClass,
    6119             :     &X86::VK64RegClass,
    6120             :     &X86::VR64RegClass,
    6121             :     &X86::GR64_NOREX_NOSPRegClass,
    6122             :     &X86::GR64_NOSP_and_GR64_TCW64RegClass,
    6123             :     &X86::GR64_TC_and_GR64_TCW64RegClass,
    6124             :     &X86::VK64WMRegClass,
    6125             :     &X86::GR64_NOREX_and_GR64_TCRegClass,
    6126             :     &X86::GR64_TC_and_GR64_NOSP_and_GR64_TCW64RegClass,
    6127             :     &X86::GR64_NOREX_NOSP_and_GR64_TCRegClass,
    6128             :     &X86::GR64_ABCDRegClass,
    6129             :     &X86::GR64_NOREX_and_GR64_TCW64RegClass,
    6130             :     &X86::GR64_with_sub_32bit_in_GR32_TCRegClass,
    6131             :     &X86::GR64_ADRegClass,
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    6133             :     &X86::GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBPRegClass,
    6134             :     &X86::GR64_and_LOW32_ADDR_ACCESSRegClass,
    6135             :     &X86::RSTRegClass,
    6136             :     &X86::RFP80RegClass,
    6137             :     &X86::VR128XRegClass,
    6138             :     &X86::FR128RegClass,
    6139             :     &X86::VR128RegClass,
    6140             :     &X86::VR128HRegClass,
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    6142             :     &X86::BNDRRegClass,
    6143             :     &X86::VR256XRegClass,
    6144             :     &X86::VR256RegClass,
    6145             :     &X86::VR256HRegClass,
    6146             :     &X86::VR256LRegClass,
    6147             :     &X86::VR512RegClass,
    6148             :     &X86::VR512_with_sub_xmm_in_FR128RegClass,
    6149             :     &X86::VR512_with_sub_xmm_in_VR128HRegClass,
    6150             :     &X86::VR512_with_sub_xmm_in_VR128LRegClass,
    6151             :   };
    6152             : } // end anonymous namespace
    6153             : 
    6154             : static const TargetRegisterInfoDesc X86RegInfoDesc[] = { // Extra Descriptors
    6155             :   { 0, false },
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    6398             :   { 1, true },
    6399             :   { 1, true },
    6400             :   { 1, true },
    6401             :   { 1, true },
    6402             :   { 1, true },
    6403             :   { 1, true },
    6404             :   { 1, true },
    6405             :   { 1, true },
    6406             :   { 1, true },
    6407             :   { 1, true },
    6408             :   { 1, true },
    6409             :   { 1, true },
    6410             :   { 1, true },
    6411             :   { 1, true },
    6412             : };
    6413       20733 : unsigned X86GenRegisterInfo::composeSubRegIndicesImpl(unsigned IdxA, unsigned IdxB) const {
    6414             :   static const uint8_t Rows[1][7] = {
    6415             :     { 1, 2, 3, 4, 0, 6, 0, },
    6416             :   };
    6417             : 
    6418             :   --IdxA; assert(IdxA < 7);
    6419       20733 :   --IdxB; assert(IdxB < 7);
    6420       20733 :   return Rows[0][IdxB];
    6421             : }
    6422             : 
    6423             :   struct MaskRolOp {
    6424             :     LaneBitmask Mask;
    6425             :     uint8_t  RotateLeft;
    6426             :   };
    6427             :   static const MaskRolOp LaneMaskComposeSequences[] = {
    6428             :     { LaneBitmask(0xFFFFFFFF),  0 }, { LaneBitmask::getNone(), 0 },   // Sequence 0
    6429             :     { LaneBitmask(0xFFFFFFFF),  1 }, { LaneBitmask::getNone(), 0 },   // Sequence 2
    6430             :     { LaneBitmask(0xFFFFFFFF),  2 }, { LaneBitmask::getNone(), 0 },   // Sequence 4
    6431             :     { LaneBitmask(0xFFFFFFFF),  3 }, { LaneBitmask::getNone(), 0 }  // Sequence 6
    6432             :   };
    6433             :   static const MaskRolOp *const CompositeSequences[] = {
    6434             :     &LaneMaskComposeSequences[0], // to sub_8bit
    6435             :     &LaneMaskComposeSequences[2], // to sub_8bit_hi
    6436             :     &LaneMaskComposeSequences[0], // to sub_16bit
    6437             :     &LaneMaskComposeSequences[4], // to sub_16bit_hi
    6438             :     &LaneMaskComposeSequences[0], // to sub_32bit
    6439             :     &LaneMaskComposeSequences[6], // to sub_xmm
    6440             :     &LaneMaskComposeSequences[0] // to sub_ymm
    6441             :   };
    6442             : 
    6443           0 : LaneBitmask X86GenRegisterInfo::composeSubRegIndexLaneMaskImpl(unsigned IdxA, LaneBitmask LaneMask) const {
    6444           0 :   --IdxA; assert(IdxA < 7 && "Subregister index out of bounds");
    6445             :   LaneBitmask Result;
    6446           0 :   for (const MaskRolOp *Ops = CompositeSequences[IdxA]; Ops->Mask.any(); ++Ops) {
    6447           0 :     LaneBitmask::Type M = LaneMask.getAsInteger() & Ops->Mask.getAsInteger();
    6448           0 :     if (unsigned S = Ops->RotateLeft)
    6449           0 :       Result |= LaneBitmask((M << S) | (M >> (LaneBitmask::BitWidth - S)));
    6450             :     else
    6451             :       Result |= LaneBitmask(M);
    6452             :   }
    6453           0 :   return Result;
    6454             : }
    6455             : 
    6456           0 : LaneBitmask X86GenRegisterInfo::reverseComposeSubRegIndexLaneMaskImpl(unsigned IdxA,  LaneBitmask LaneMask) const {
    6457           0 :   LaneMask &= getSubRegIndexLaneMask(IdxA);
    6458           0 :   --IdxA; assert(IdxA < 7 && "Subregister index out of bounds");
    6459             :   LaneBitmask Result;
    6460           0 :   for (const MaskRolOp *Ops = CompositeSequences[IdxA]; Ops->Mask.any(); ++Ops) {
    6461             :     LaneBitmask::Type M = LaneMask.getAsInteger();
    6462           0 :     if (unsigned S = Ops->RotateLeft)
    6463           0 :       Result |= LaneBitmask((M >> S) | (M << (LaneBitmask::BitWidth - S)));
    6464             :     else
    6465             :       Result |= LaneBitmask(M);
    6466             :   }
    6467           0 :   return Result;
    6468             : }
    6469             : 
    6470      173347 : const TargetRegisterClass *X86GenRegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx) const {
    6471             :   static const uint8_t Table[86][7] = {
    6472             :     {   // GR8
    6473             :       0,        // sub_8bit
    6474             :       0,        // sub_8bit_hi
    6475             :       0,        // sub_16bit
    6476             :       0,        // sub_16bit_hi
    6477             :       0,        // sub_32bit
    6478             :       0,        // sub_xmm
    6479             :       0,        // sub_ymm
    6480             :     },
    6481             :     {   // GR8_NOREX
    6482             :       0,        // sub_8bit
    6483             :       0,        // sub_8bit_hi
    6484             :       0,        // sub_16bit
    6485             :       0,        // sub_16bit_hi
    6486             :       0,        // sub_32bit
    6487             :       0,        // sub_xmm
    6488             :       0,        // sub_ymm
    6489             :     },
    6490             :     {   // GR8_ABCD_H
    6491             :       0,        // sub_8bit
    6492             :       0,        // sub_8bit_hi
    6493             :       0,        // sub_16bit
    6494             :       0,        // sub_16bit_hi
    6495             :       0,        // sub_32bit
    6496             :       0,        // sub_xmm
    6497             :       0,        // sub_ymm
    6498             :     },
    6499             :     {   // GR8_ABCD_L
    6500             :       0,        // sub_8bit
    6501             :       0,        // sub_8bit_hi
    6502             :       0,        // sub_16bit
    6503             :       0,        // sub_16bit_hi
    6504             :       0,        // sub_32bit
    6505             :       0,        // sub_xmm
    6506             :       0,        // sub_ymm
    6507             :     },
    6508             :     {   // GR16
    6509             :       5,        // sub_8bit -> GR16
    6510             :       19,       // sub_8bit_hi -> GR16_ABCD
    6511             :       0,        // sub_16bit
    6512             :       0,        // sub_16bit_hi
    6513             :       0,        // sub_32bit
    6514             :       0,        // sub_xmm
    6515             :       0,        // sub_ymm
    6516             :     },
    6517             :     {   // GRH16
    6518             :       0,        // sub_8bit
    6519             :       0,        // sub_8bit_hi
    6520             :       0,        // sub_16bit
    6521             :       0,        // sub_16bit_hi
    6522             :       0,        // sub_32bit
    6523             :       0,        // sub_xmm
    6524             :       0,        // sub_ymm
    6525             :     },
    6526             :     {   // GR16_NOREX
    6527             :       7,        // sub_8bit -> GR16_NOREX
    6528             :       19,       // sub_8bit_hi -> GR16_ABCD
    6529             :       0,        // sub_16bit
    6530             :       0,        // sub_16bit_hi
    6531             :       0,        // sub_32bit
    6532             :       0,        // sub_xmm
    6533             :       0,        // sub_ymm
    6534             :     },
    6535             :     {   // VK1
    6536             :       0,        // sub_8bit
    6537             :       0,        // sub_8bit_hi
    6538             :       0,        // sub_16bit
    6539             :       0,        // sub_16bit_hi
    6540             :       0,        // sub_32bit
    6541             :       0,        // sub_xmm
    6542             :       0,        // sub_ymm
    6543             :     },
    6544             :     {   // VK16
    6545             :       0,        // sub_8bit
    6546             :       0,        // sub_8bit_hi
    6547             :       0,        // sub_16bit
    6548             :       0,        // sub_16bit_hi
    6549             :       0,        // sub_32bit
    6550             :       0,        // sub_xmm
    6551             :       0,        // sub_ymm
    6552             :     },
    6553             :     {   // VK2
    6554             :       0,        // sub_8bit
    6555             :       0,        // sub_8bit_hi
    6556             :       0,        // sub_16bit
    6557             :       0,        // sub_16bit_hi
    6558             :       0,        // sub_32bit
    6559             :       0,        // sub_xmm
    6560             :       0,        // sub_ymm
    6561             :     },
    6562             :     {   // VK4
    6563             :       0,        // sub_8bit
    6564             :       0,        // sub_8bit_hi
    6565             :       0,        // sub_16bit
    6566             :       0,        // sub_16bit_hi
    6567             :       0,        // sub_32bit
    6568             :       0,        // sub_xmm
    6569             :       0,        // sub_ymm
    6570             :     },
    6571             :     {   // VK8
    6572             :       0,        // sub_8bit
    6573             :       0,        // sub_8bit_hi
    6574             :       0,        // sub_16bit
    6575             :       0,        // sub_16bit_hi
    6576             :       0,        // sub_32bit
    6577             :       0,        // sub_xmm
    6578             :       0,        // sub_ymm
    6579             :     },
    6580             :     {   // VK16WM
    6581             :       0,        // sub_8bit
    6582             :       0,        // sub_8bit_hi
    6583             :       0,        // sub_16bit
    6584             :       0,        // sub_16bit_hi
    6585             :       0,        // sub_32bit
    6586             :       0,        // sub_xmm
    6587             :       0,        // sub_ymm
    6588             :     },
    6589             :     {   // VK1WM
    6590             :       0,        // sub_8bit
    6591             :       0,        // sub_8bit_hi
    6592             :       0,        // sub_16bit
    6593             :       0,        // sub_16bit_hi
    6594             :       0,        // sub_32bit
    6595             :       0,        // sub_xmm
    6596             :       0,        // sub_ymm
    6597             :     },
    6598             :     {   // VK2WM
    6599             :       0,        // sub_8bit
    6600             :       0,        // sub_8bit_hi
    6601             :       0,        // sub_16bit
    6602             :       0,        // sub_16bit_hi
    6603             :       0,        // sub_32bit
    6604             :       0,        // sub_xmm
    6605             :       0,        // sub_ymm
    6606             :     },
    6607             :     {   // VK4WM
    6608             :       0,        // sub_8bit
    6609             :       0,        // sub_8bit_hi
    6610             :       0,        // sub_16bit
    6611             :       0,        // sub_16bit_hi
    6612             :       0,        // sub_32bit
    6613             :       0,        // sub_xmm
    6614             :       0,        // sub_ymm
    6615             :     },
    6616             :     {   // VK8WM
    6617             :       0,        // sub_8bit
    6618             :       0,        // sub_8bit_hi
    6619             :       0,        // sub_16bit
    6620             :       0,        // sub_16bit_hi
    6621             :       0,        // sub_32bit
    6622             :       0,        // sub_xmm
    6623             :       0,        // sub_ymm
    6624             :     },
    6625             :     {   // SEGMENT_REG
    6626             :       0,        // sub_8bit
    6627             :       0,        // sub_8bit_hi
    6628             :       0,        // sub_16bit
    6629             :       0,        // sub_16bit_hi
    6630             :       0,        // sub_32bit
    6631             :       0,        // sub_xmm
    6632             :       0,        // sub_ymm
    6633             :     },
    6634             :     {   // GR16_ABCD
    6635             :       19,       // sub_8bit -> GR16_ABCD
    6636             :       19,       // sub_8bit_hi -> GR16_ABCD
    6637             :       0,        // sub_16bit
    6638             :       0,        // sub_16bit_hi
    6639             :       0,        // sub_32bit
    6640             :       0,        // sub_xmm
    6641             :       0,        // sub_ymm
    6642             :     },
    6643             :     {   // FPCCR
    6644             :       0,        // sub_8bit
    6645             :       0,        // sub_8bit_hi
    6646             :       0,        // sub_16bit
    6647             :       0,        // sub_16bit_hi
    6648             :       0,        // sub_32bit
    6649             :       0,        // sub_xmm
    6650             :       0,        // sub_ymm
    6651             :     },
    6652             :     {   // FR32X
    6653             :       0,        // sub_8bit
    6654             :       0,        // sub_8bit_hi
    6655             :       0,        // sub_16bit
    6656             :       0,        // sub_16bit_hi
    6657             :       0,        // sub_32bit
    6658             :       0,        // sub_xmm
    6659             :       0,        // sub_ymm
    6660             :     },
    6661             :     {   // LOW32_ADDR_ACCESS_RBP
    6662             :       24,       // sub_8bit -> LOW32_ADDR_ACCESS_RBP_with_sub_8bit
    6663             :       35,       // sub_8bit_hi -> GR32_ABCD
    6664             :       22,       // sub_16bit -> LOW32_ADDR_ACCESS_RBP
    6665             :       0,        // sub_16bit_hi
    6666             :       38,       // sub_32bit -> LOW32_ADDR_ACCESS_RBP_with_sub_32bit
    6667             :       0,        // sub_xmm
    6668             :       0,        // sub_ymm
    6669             :     },
    6670             :     {   // LOW32_ADDR_ACCESS
    6671             :       27,       // sub_8bit -> GR32
    6672             :       35,       // sub_8bit_hi -> GR32_ABCD
    6673             :       23,       // sub_16bit -> LOW32_ADDR_ACCESS
    6674             :       0,        // sub_16bit_hi
    6675             :       42,       // sub_32bit -> LOW32_ADDR_ACCESS_with_sub_32bit
    6676             :       0,        // sub_xmm
    6677             :       0,        // sub_ymm
    6678             :     },
    6679             :     {   // LOW32_ADDR_ACCESS_RBP_with_sub_8bit
    6680             :       24,       // sub_8bit -> LOW32_ADDR_ACCESS_RBP_with_sub_8bit
    6681             :       35,       // sub_8bit_hi -> GR32_ABCD
    6682             :       24,       // sub_16bit -> LOW32_ADDR_ACCESS_RBP_with_sub_8bit
    6683             :       0,        // sub_16bit_hi
    6684             :       41,       // sub_32bit -> LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit
    6685             :       0,        // sub_xmm
    6686             :       0,        // sub_ymm
    6687             :     },
    6688             :     {   // DEBUG_REG
    6689             :       0,        // sub_8bit
    6690             :       0,        // sub_8bit_hi
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    6692             :       0,        // sub_16bit_hi
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    6694             :       0,        // sub_xmm
    6695             :       0,        // sub_ymm
    6696             :     },
    6697             :     {   // FR32
    6698             :       0,        // sub_8bit
    6699             :       0,        // sub_8bit_hi
    6700             :       0,        // sub_16bit
    6701             :       0,        // sub_16bit_hi
    6702             :       0,        // sub_32bit
    6703             :       0,        // sub_xmm
    6704             :       0,        // sub_ymm
    6705             :     },
    6706             :     {   // GR32
    6707             :       27,       // sub_8bit -> GR32
    6708             :       35,       // sub_8bit_hi -> GR32_ABCD
    6709             :       27,       // sub_16bit -> GR32
    6710             :       0,        // sub_16bit_hi
    6711             :       0,        // sub_32bit
    6712             :       0,        // sub_xmm
    6713             :       0,        // sub_ymm
    6714             :     },
    6715             :     {   // GR32_NOSP
    6716             :       28,       // sub_8bit -> GR32_NOSP
    6717             :       35,       // sub_8bit_hi -> GR32_ABCD
    6718             :       28,       // sub_16bit -> GR32_NOSP
    6719             :       0,        // sub_16bit_hi
    6720             :       0,        // sub_32bit
    6721             :       0,        // sub_xmm
    6722             :       0,        // sub_ymm
    6723             :     },
    6724             :     {   // LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREX
    6725             :       29,       // sub_8bit -> LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREX
    6726             :       35,       // sub_8bit_hi -> GR32_ABCD
    6727             :       29,       // sub_16bit -> LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREX
    6728             :       0,        // sub_16bit_hi
    6729             :       41,       // sub_32bit -> LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit
    6730             :       0,        // sub_xmm
    6731             :       0,        // sub_ymm
    6732             :     },
    6733             :     {   // GR32_NOREX
    6734             :       30,       // sub_8bit -> GR32_NOREX
    6735             :       35,       // sub_8bit_hi -> GR32_ABCD
    6736             :       30,       // sub_16bit -> GR32_NOREX
    6737             :       0,        // sub_16bit_hi
    6738             :       0,        // sub_32bit
    6739             :       0,        // sub_xmm
    6740             :       0,        // sub_ymm
    6741             :     },
    6742             :     {   // VK32
    6743             :       0,        // sub_8bit
    6744             :       0,        // sub_8bit_hi
    6745             :       0,        // sub_16bit
    6746             :       0,        // sub_16bit_hi
    6747             :       0,        // sub_32bit
    6748             :       0,        // sub_xmm
    6749             :       0,        // sub_ymm
    6750             :     },
    6751             :     {   // GR32_NOREX_NOSP
    6752             :       32,       // sub_8bit -> GR32_NOREX_NOSP
    6753             :       35,       // sub_8bit_hi -> GR32_ABCD
    6754             :       32,       // sub_16bit -> GR32_NOREX_NOSP
    6755             :       0,        // sub_16bit_hi
    6756             :       0,        // sub_32bit
    6757             :       0,        // sub_xmm
    6758             :       0,        // sub_ymm
    6759             :     },
    6760             :     {   // RFP32
    6761             :       0,        // sub_8bit
    6762             :       0,        // sub_8bit_hi
    6763             :       0,        // sub_16bit
    6764             :       0,        // sub_16bit_hi
    6765             :       0,        // sub_32bit
    6766             :       0,        // sub_xmm
    6767             :       0,        // sub_ymm
    6768             :     },
    6769             :     {   // VK32WM
    6770             :       0,        // sub_8bit
    6771             :       0,        // sub_8bit_hi
    6772             :       0,        // sub_16bit
    6773             :       0,        // sub_16bit_hi
    6774             :       0,        // sub_32bit
    6775             :       0,        // sub_xmm
    6776             :       0,        // sub_ymm
    6777             :     },
    6778             :     {   // GR32_ABCD
    6779             :       35,       // sub_8bit -> GR32_ABCD
    6780             :       35,       // sub_8bit_hi -> GR32_ABCD
    6781             :       35,       // sub_16bit -> GR32_ABCD
    6782             :       0,        // sub_16bit_hi
    6783             :       0,        // sub_32bit
    6784             :       0,        // sub_xmm
    6785             :       0,        // sub_ymm
    6786             :     },
    6787             :     {   // GR32_TC
    6788             :       36,       // sub_8bit -> GR32_TC
    6789             :       36,       // sub_8bit_hi -> GR32_TC
    6790             :       36,       // sub_16bit -> GR32_TC
    6791             :       0,        // sub_16bit_hi
    6792             :       0,        // sub_32bit
    6793             :       0,        // sub_xmm
    6794             :       0,        // sub_ymm
    6795             :     },
    6796             :     {   // GR32_AD
    6797             :       37,       // sub_8bit -> GR32_AD
    6798             :       37,       // sub_8bit_hi -> GR32_AD
    6799             :       37,       // sub_16bit -> GR32_AD
    6800             :       0,        // sub_16bit_hi
    6801             :       0,        // sub_32bit
    6802             :       0,        // sub_xmm
    6803             :       0,        // sub_ymm
    6804             :     },
    6805             :     {   // LOW32_ADDR_ACCESS_RBP_with_sub_32bit
    6806             :       41,       // sub_8bit -> LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit
    6807             :       0,        // sub_8bit_hi
    6808             :       38,       // sub_16bit -> LOW32_ADDR_ACCESS_RBP_with_sub_32bit
    6809             :       0,        // sub_16bit_hi
    6810             :       38,       // sub_32bit -> LOW32_ADDR_ACCESS_RBP_with_sub_32bit
    6811             :       0,        // sub_xmm
    6812             :       0,        // sub_ymm
    6813             :     },
    6814             :     {   // CCR
    6815             :       0,        // sub_8bit
    6816             :       0,        // sub_8bit_hi
    6817             :       0,        // sub_16bit
    6818             :       0,        // sub_16bit_hi
    6819             :       0,        // sub_32bit
    6820             :       0,        // sub_xmm
    6821             :       0,        // sub_ymm
    6822             :     },
    6823             :     {   // DFCCR
    6824             :       0,        // sub_8bit
    6825             :       0,        // sub_8bit_hi
    6826             :       0,        // sub_16bit
    6827             :       0,        // sub_16bit_hi
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    6829             :       0,        // sub_xmm
    6830             :       0,        // sub_ymm
    6831             :     },
    6832             :     {   // LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit
    6833             :       41,       // sub_8bit -> LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit
    6834             :       0,        // sub_8bit_hi
    6835             :       41,       // sub_16bit -> LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit
    6836             :       0,        // sub_16bit_hi
    6837             :       41,       // sub_32bit -> LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit
    6838             :       0,        // sub_xmm
    6839             :       0,        // sub_ymm
    6840             :     },
    6841             :     {   // LOW32_ADDR_ACCESS_with_sub_32bit
    6842             :       0,        // sub_8bit
    6843             :       0,        // sub_8bit_hi
    6844             :       42,       // sub_16bit -> LOW32_ADDR_ACCESS_with_sub_32bit
    6845             :       0,        // sub_16bit_hi
    6846             :       42,       // sub_32bit -> LOW32_ADDR_ACCESS_with_sub_32bit
    6847             :       0,        // sub_xmm
    6848             :       0,        // sub_ymm
    6849             :     },
    6850             :     {   // RFP64
    6851             :       0,        // sub_8bit
    6852             :       0,        // sub_8bit_hi
    6853             :       0,        // sub_16bit
    6854             :       0,        // sub_16bit_hi
    6855             :       0,        // sub_32bit
    6856             :       0,        // sub_xmm
    6857             :       0,        // sub_ymm
    6858             :     },
    6859             :     {   // FR64X
    6860             :       0,        // sub_8bit
    6861             :       0,        // sub_8bit_hi
    6862             :       0,        // sub_16bit
    6863             :       0,        // sub_16bit_hi
    6864             :       0,        // sub_32bit
    6865             :       0,        // sub_xmm
    6866             :       0,        // sub_ymm
    6867             :     },
    6868             :     {   // GR64
    6869             :       48,       // sub_8bit -> GR64_with_sub_8bit
    6870             :       64,       // sub_8bit_hi -> GR64_ABCD
    6871             :       45,       // sub_16bit -> GR64
    6872             :       0,        // sub_16bit_hi
    6873             :       45,       // sub_32bit -> GR64
    6874             :       0,        // sub_xmm
    6875             :       0,        // sub_ymm
    6876             :     },
    6877             :     {   // CONTROL_REG
    6878             :       0,        // sub_8bit
    6879             :       0,        // sub_8bit_hi
    6880             :       0,        // sub_16bit
    6881             :       0,        // sub_16bit_hi
    6882             :       0,        // sub_32bit
    6883             :       0,        // sub_xmm
    6884             :       0,        // sub_ymm
    6885             :     },
    6886             :     {   // FR64
    6887             :       0,        // sub_8bit
    6888             :       0,        // sub_8bit_hi
    6889             :       0,        // sub_16bit
    6890             :       0,        // sub_16bit_hi
    6891             :       0,        // sub_32bit
    6892             :       0,        // sub_xmm
    6893             :       0,        // sub_ymm
    6894             :     },
    6895             :     {   // GR64_with_sub_8bit
    6896             :       48,       // sub_8bit -> GR64_with_sub_8bit
    6897             :       64,       // sub_8bit_hi -> GR64_ABCD
    6898             :       48,       // sub_16bit -> GR64_with_sub_8bit
    6899             :       0,        // sub_16bit_hi
    6900             :       48,       // sub_32bit -> GR64_with_sub_8bit
    6901             :       0,        // sub_xmm
    6902             :       0,        // sub_ymm
    6903             :     },
    6904             :     {   // GR64_NOSP
    6905             :       49,       // sub_8bit -> GR64_NOSP
    6906             :       64,       // sub_8bit_hi -> GR64_ABCD
    6907             :       49,       // sub_16bit -> GR64_NOSP
    6908             :       0,        // sub_16bit_hi
    6909             :       49,       // sub_32bit -> GR64_NOSP
    6910             :       0,        // sub_xmm
    6911             :       0,        // sub_ymm
    6912             :     },
    6913             :     {   // GR64_NOREX
    6914             :       54,       // sub_8bit -> GR64_with_sub_16bit_in_GR16_NOREX
    6915             :       64,       // sub_8bit_hi -> GR64_ABCD
    6916             :       50,       // sub_16bit -> GR64_NOREX
    6917             :       0,        // sub_16bit_hi
    6918             :       50,       // sub_32bit -> GR64_NOREX
    6919             :       0,        // sub_xmm
    6920             :       0,        // sub_ymm
    6921             :     },
    6922             :     {   // GR64_TC
    6923             :       52,       // sub_8bit -> GR64_NOSP_and_GR64_TC
    6924             :       66,       // sub_8bit_hi -> GR64_with_sub_32bit_in_GR32_TC
    6925             :       51,       // sub_16bit -> GR64_TC
    6926             :       0,        // sub_16bit_hi
    6927             :       51,       // sub_32bit -> GR64_TC
    6928             :       0,        // sub_xmm
    6929             :       0,        // sub_ymm
    6930             :     },
    6931             :     {   // GR64_NOSP_and_GR64_TC
    6932             :       52,       // sub_8bit -> GR64_NOSP_and_GR64_TC
    6933             :       66,       // sub_8bit_hi -> GR64_with_sub_32bit_in_GR32_TC
    6934             :       52,       // sub_16bit -> GR64_NOSP_and_GR64_TC
    6935             :       0,        // sub_16bit_hi
    6936             :       52,       // sub_32bit -> GR64_NOSP_and_GR64_TC
    6937             :       0,        // sub_xmm
    6938             :       0,        // sub_ymm
    6939             :     },
    6940             :     {   // GR64_TCW64
    6941             :       58,       // sub_8bit -> GR64_NOSP_and_GR64_TCW64
    6942             :       66,       // sub_8bit_hi -> GR64_with_sub_32bit_in_GR32_TC
    6943             :       53,       // sub_16bit -> GR64_TCW64
    6944             :       0,        // sub_16bit_hi
    6945             :       53,       // sub_32bit -> GR64_TCW64
    6946             :       0,        // sub_xmm
    6947             :       0,        // sub_ymm
    6948             :     },
    6949             :     {   // GR64_with_sub_16bit_in_GR16_NOREX
    6950             :       54,       // sub_8bit -> GR64_with_sub_16bit_in_GR16_NOREX
    6951             :       64,       // sub_8bit_hi -> GR64_ABCD
    6952             :       54,       // sub_16bit -> GR64_with_sub_16bit_in_GR16_NOREX
    6953             :       0,        // sub_16bit_hi
    6954             :       54,       // sub_32bit -> GR64_with_sub_16bit_in_GR16_NOREX
    6955             :       0,        // sub_xmm
    6956             :       0,        // sub_ymm
    6957             :     },
    6958             :     {   // VK64
    6959             :       0,        // sub_8bit
    6960             :       0,        // sub_8bit_hi
    6961             :       0,        // sub_16bit
    6962             :       0,        // sub_16bit_hi
    6963             :       0,        // sub_32bit
    6964             :       0,        // sub_xmm
    6965             :       0,        // sub_ymm
    6966             :     },
    6967             :     {   // VR64
    6968             :       0,        // sub_8bit
    6969             :       0,        // sub_8bit_hi
    6970             :       0,        // sub_16bit
    6971             :       0,        // sub_16bit_hi
    6972             :       0,        // sub_32bit
    6973             :       0,        // sub_xmm
    6974             :       0,        // sub_ymm
    6975             :     },
    6976             :     {   // GR64_NOREX_NOSP
    6977             :       57,       // sub_8bit -> GR64_NOREX_NOSP
    6978             :       64,       // sub_8bit_hi -> GR64_ABCD
    6979             :       57,       // sub_16bit -> GR64_NOREX_NOSP
    6980             :       0,        // sub_16bit_hi
    6981             :       57,       // sub_32bit -> GR64_NOREX_NOSP
    6982             :       0,        // sub_xmm
    6983             :       0,        // sub_ymm
    6984             :     },
    6985             :     {   // GR64_NOSP_and_GR64_TCW64
    6986             :       58,       // sub_8bit -> GR64_NOSP_and_GR64_TCW64
    6987             :       66,       // sub_8bit_hi -> GR64_with_sub_32bit_in_GR32_TC
    6988             :       58,       // sub_16bit -> GR64_NOSP_and_GR64_TCW64
    6989             :       0,        // sub_16bit_hi
    6990             :       58,       // sub_32bit -> GR64_NOSP_and_GR64_TCW64
    6991             :       0,        // sub_xmm
    6992             :       0,        // sub_ymm
    6993             :     },
    6994             :     {   // GR64_TC_and_GR64_TCW64
    6995             :       62,       // sub_8bit -> GR64_TC_and_GR64_NOSP_and_GR64_TCW64
    6996             :       66,       // sub_8bit_hi -> GR64_with_sub_32bit_in_GR32_TC
    6997             :       59,       // sub_16bit -> GR64_TC_and_GR64_TCW64
    6998             :       0,        // sub_16bit_hi
    6999             :       59,       // sub_32bit -> GR64_TC_and_GR64_TCW64
    7000             :       0,        // sub_xmm
    7001             :       0,        // sub_ymm
    7002             :     },
    7003             :     {   // VK64WM
    7004             :       0,        // sub_8bit
    7005             :       0,        // sub_8bit_hi
    7006             :       0,        // sub_16bit
    7007             :       0,        // sub_16bit_hi
    7008             :       0,        // sub_32bit
    7009             :       0,        // sub_xmm
    7010             :       0,        // sub_ymm
    7011             :     },
    7012             :     {   // GR64_NOREX_and_GR64_TC
    7013             :       63,       // sub_8bit -> GR64_NOREX_NOSP_and_GR64_TC
    7014             :       66,       // sub_8bit_hi -> GR64_with_sub_32bit_in_GR32_TC
    7015             :       61,       // sub_16bit -> GR64_NOREX_and_GR64_TC
    7016             :       0,        // sub_16bit_hi
    7017             :       61,       // sub_32bit -> GR64_NOREX_and_GR64_TC
    7018             :       0,        // sub_xmm
    7019             :       0,        // sub_ymm
    7020             :     },
    7021             :     {   // GR64_TC_and_GR64_NOSP_and_GR64_TCW64
    7022             :       62,       // sub_8bit -> GR64_TC_and_GR64_NOSP_and_GR64_TCW64
    7023             :       66,       // sub_8bit_hi -> GR64_with_sub_32bit_in_GR32_TC
    7024             :       62,       // sub_16bit -> GR64_TC_and_GR64_NOSP_and_GR64_TCW64
    7025             :       0,        // sub_16bit_hi
    7026             :       62,       // sub_32bit -> GR64_TC_and_GR64_NOSP_and_GR64_TCW64
    7027             :       0,        // sub_xmm
    7028             :       0,        // sub_ymm
    7029             :     },
    7030             :     {   // GR64_NOREX_NOSP_and_GR64_TC
    7031             :       63,       // sub_8bit -> GR64_NOREX_NOSP_and_GR64_TC
    7032             :       66,       // sub_8bit_hi -> GR64_with_sub_32bit_in_GR32_TC
    7033             :       63,       // sub_16bit -> GR64_NOREX_NOSP_and_GR64_TC
    7034             :       0,        // sub_16bit_hi
    7035             :       63,       // sub_32bit -> GR64_NOREX_NOSP_and_GR64_TC
    7036             :       0,        // sub_xmm
    7037             :       0,        // sub_ymm
    7038             :     },
    7039             :     {   // GR64_ABCD
    7040             :       64,       // sub_8bit -> GR64_ABCD
    7041             :       64,       // sub_8bit_hi -> GR64_ABCD
    7042             :       64,       // sub_16bit -> GR64_ABCD
    7043             :       0,        // sub_16bit_hi
    7044             :       64,       // sub_32bit -> GR64_ABCD
    7045             :       0,        // sub_xmm
    7046             :       0,        // sub_ymm
    7047             :     },
    7048             :     {   // GR64_NOREX_and_GR64_TCW64
    7049             :       66,       // sub_8bit -> GR64_with_sub_32bit_in_GR32_TC
    7050             :       66,       // sub_8bit_hi -> GR64_with_sub_32bit_in_GR32_TC
    7051             :       65,       // sub_16bit -> GR64_NOREX_and_GR64_TCW64
    7052             :       0,        // sub_16bit_hi
    7053             :       65,       // sub_32bit -> GR64_NOREX_and_GR64_TCW64
    7054             :       0,        // sub_xmm
    7055             :       0,        // sub_ymm
    7056             :     },
    7057             :     {   // GR64_with_sub_32bit_in_GR32_TC
    7058             :       66,       // sub_8bit -> GR64_with_sub_32bit_in_GR32_TC
    7059             :       66,       // sub_8bit_hi -> GR64_with_sub_32bit_in_GR32_TC
    7060             :       66,       // sub_16bit -> GR64_with_sub_32bit_in_GR32_TC
    7061             :       0,        // sub_16bit_hi
    7062             :       66,       // sub_32bit -> GR64_with_sub_32bit_in_GR32_TC
    7063             :       0,        // sub_xmm
    7064             :       0,        // sub_ymm
    7065             :     },
    7066             :     {   // GR64_AD
    7067             :       67,       // sub_8bit -> GR64_AD
    7068             :       67,       // sub_8bit_hi -> GR64_AD
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    7070             :       0,        // sub_16bit_hi
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    7072             :       0,        // sub_xmm
    7073             :       0,        // sub_ymm
    7074             :     },
    7075             :     {   // GR64_and_LOW32_ADDR_ACCESS_RBP
    7076             :       69,       // sub_8bit -> GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBP
    7077             :       0,        // sub_8bit_hi
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    7081             :       0,        // sub_xmm
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    7083             :     },
    7084             :     {   // GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBP
    7085             :       69,       // sub_8bit -> GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBP
    7086             :       0,        // sub_8bit_hi
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    7092             :     },
    7093             :     {   // GR64_and_LOW32_ADDR_ACCESS
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    7102             :     {   // RST
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    7165             :     {   // BNDR
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    7174             :     {   // VR256X
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    7180             :       79,       // sub_xmm -> VR256X
    7181             :       0,        // sub_ymm
    7182             :     },
    7183             :     {   // VR256
    7184             :       0,        // sub_8bit
    7185             :       0,        // sub_8bit_hi
    7186             :       0,        // sub_16bit
    7187             :       0,        // sub_16bit_hi
    7188             :       0,        // sub_32bit
    7189             :       80,       // sub_xmm -> VR256
    7190             :       0,        // sub_ymm
    7191             :     },
    7192             :     {   // VR256H
    7193             :       0,        // sub_8bit
    7194             :       0,        // sub_8bit_hi
    7195             :       0,        // sub_16bit
    7196             :       0,        // sub_16bit_hi
    7197             :       0,        // sub_32bit
    7198             :       81,       // sub_xmm -> VR256H
    7199             :       0,        // sub_ymm
    7200             :     },
    7201             :     {   // VR256L
    7202             :       0,        // sub_8bit
    7203             :       0,        // sub_8bit_hi
    7204             :       0,        // sub_16bit
    7205             :       0,        // sub_16bit_hi
    7206             :       0,        // sub_32bit
    7207             :       82,       // sub_xmm -> VR256L
    7208             :       0,        // sub_ymm
    7209             :     },
    7210             :     {   // VR512
    7211             :       0,        // sub_8bit
    7212             :       0,        // sub_8bit_hi
    7213             :       0,        // sub_16bit
    7214             :       0,        // sub_16bit_hi
    7215             :       0,        // sub_32bit
    7216             :       83,       // sub_xmm -> VR512
    7217             :       83,       // sub_ymm -> VR512
    7218             :     },
    7219             :     {   // VR512_with_sub_xmm_in_FR128
    7220             :       0,        // sub_8bit
    7221             :       0,        // sub_8bit_hi
    7222             :       0,        // sub_16bit
    7223             :       0,        // sub_16bit_hi
    7224             :       0,        // sub_32bit
    7225             :       84,       // sub_xmm -> VR512_with_sub_xmm_in_FR128
    7226             :       84,       // sub_ymm -> VR512_with_sub_xmm_in_FR128
    7227             :     },
    7228             :     {   // VR512_with_sub_xmm_in_VR128H
    7229             :       0,        // sub_8bit
    7230             :       0,        // sub_8bit_hi
    7231             :       0,        // sub_16bit
    7232             :       0,        // sub_16bit_hi
    7233             :       0,        // sub_32bit
    7234             :       85,       // sub_xmm -> VR512_with_sub_xmm_in_VR128H
    7235             :       85,       // sub_ymm -> VR512_with_sub_xmm_in_VR128H
    7236             :     },
    7237             :     {   // VR512_with_sub_xmm_in_VR128L
    7238             :       0,        // sub_8bit
    7239             :       0,        // sub_8bit_hi
    7240             :       0,        // sub_16bit
    7241             :       0,        // sub_16bit_hi
    7242             :       0,        // sub_32bit
    7243             :       86,       // sub_xmm -> VR512_with_sub_xmm_in_VR128L
    7244             :       86,       // sub_ymm -> VR512_with_sub_xmm_in_VR128L
    7245             :     },
    7246             :   };
    7247             :   assert(RC && "Missing regclass");
    7248      173347 :   if (!Idx) return RC;
    7249      173343 :   --Idx;
    7250             :   assert(Idx < 7 && "Bad subreg");
    7251      346686 :   unsigned TV = Table[RC->getID()][Idx];
    7252      173343 :   return TV ? getRegClass(TV - 1) : nullptr;
    7253             : }
    7254             : 
    7255             : /// Get the weight in units of pressure for this register class.
    7256     7528743 : const RegClassWeight &X86GenRegisterInfo::
    7257             : getRegClassWeight(const TargetRegisterClass *RC) const {
    7258             :   static const RegClassWeight RCWeightTable[] = {
    7259             :     {1, 20},    // GR8
    7260             :     {1, 8},     // GR8_NOREX
    7261             :     {1, 4},     // GR8_ABCD_H
    7262             :     {1, 4},     // GR8_ABCD_L
    7263             :     {2, 32},    // GR16
    7264             :     {0, 0},     // GRH16
    7265             :     {2, 16},    // GR16_NOREX
    7266             :     {1, 8},     // VK1
    7267             :     {1, 8},     // VK16
    7268             :     {1, 8},     // VK2
    7269             :     {1, 8},     // VK4
    7270             :     {1, 8},     // VK8
    7271             :     {1, 7},     // VK16WM
    7272             :     {1, 7},     // VK1WM
    7273             :     {1, 7},     // VK2WM
    7274             :     {1, 7},     // VK4WM
    7275             :     {1, 7},     // VK8WM
    7276             :     {1, 6},     // SEGMENT_REG
    7277             :     {2, 8},     // GR16_ABCD
    7278             :     {0, 0},     // FPCCR
    7279             :     {1, 32},    // FR32X
    7280             :     {2, 34},    // LOW32_ADDR_ACCESS_RBP
    7281             :     {2, 34},    // LOW32_ADDR_ACCESS
    7282             :     {2, 32},    // LOW32_ADDR_ACCESS_RBP_with_sub_8bit
    7283             :     {1, 16},    // DEBUG_REG
    7284             :     {1, 16},    // FR32
    7285             :     {2, 32},    // GR32
    7286             :     {2, 30},    // GR32_NOSP
    7287             :     {2, 16},    // LOW32_ADDR_ACCESS_RBP_with_sub_16bit_in_GR16_NOREX
    7288             :     {2, 16},    // GR32_NOREX
    7289             :     {1, 8},     // VK32
    7290             :     {2, 14},    // GR32_NOREX_NOSP
    7291             :     {1, 7},     // RFP32
    7292             :     {1, 7},     // VK32WM
    7293             :     {2, 8},     // GR32_ABCD
    7294             :     {2, 6},     // GR32_TC
    7295             :     {2, 4},     // GR32_AD
    7296             :     {2, 4},     // LOW32_ADDR_ACCESS_RBP_with_sub_32bit
    7297             :     {0, 0},     // CCR
    7298             :     {0, 0},     // DFCCR
    7299             :     {2, 2},     // LOW32_ADDR_ACCESS_RBP_with_sub_8bit_with_sub_32bit
    7300             :     {2, 2},     // LOW32_ADDR_ACCESS_with_sub_32bit
    7301             :     {1, 7},     // RFP64
    7302             :     {1, 32},    // FR64X
    7303             :     {2, 34},    // GR64
    7304             :     {1, 16},    // CONTROL_REG
    7305             :     {1, 16},    // FR64
    7306             :     {2, 32},    // GR64_with_sub_8bit
    7307             :     {2, 30},    // GR64_NOSP
    7308             :     {2, 18},    // GR64_NOREX
    7309             :     {2, 18},    // GR64_TC
    7310             :     {2, 16},    // GR64_NOSP_and_GR64_TC
    7311             :     {2, 16},    // GR64_TCW64
    7312             :     {2, 16},    // GR64_with_sub_16bit_in_GR16_NOREX
    7313             :     {1, 8},     // VK64
    7314             :     {1, 8},     // VR64
    7315             :     {2, 14},    // GR64_NOREX_NOSP
    7316             :     {2, 14},    // GR64_NOSP_and_GR64_TCW64
    7317             :     {2, 14},    // GR64_TC_and_GR64_TCW64
    7318             :     {1, 7},     // VK64WM
    7319             :     {2, 12},    // GR64_NOREX_and_GR64_TC
    7320             :     {2, 12},    // GR64_TC_and_GR64_NOSP_and_GR64_TCW64
    7321             :     {2, 10},    // GR64_NOREX_NOSP_and_GR64_TC
    7322             :     {2, 8},     // GR64_ABCD
    7323             :     {2, 8},     // GR64_NOREX_and_GR64_TCW64
    7324             :     {2, 6},     // GR64_with_sub_32bit_in_GR32_TC
    7325             :     {2, 4},     // GR64_AD
    7326             :     {2, 4},     // GR64_and_LOW32_ADDR_ACCESS_RBP
    7327             :     {2, 2},     // GR64_NOREX_NOSP_and_LOW32_ADDR_ACCESS_RBP
    7328             :     {2, 2},     // GR64_and_LOW32_ADDR_ACCESS
    7329             :     {0, 0},     // RST
    7330             :     {1, 7},     // RFP80
    7331             :     {1, 32},    // VR128X
    7332             :     {1, 16},    // FR128
    7333             :     {1, 16},    // VR128
    7334             :     {1, 8},     // VR128H
    7335             :     {1, 8},     // VR128L
    7336             :     {1, 4},     // BNDR
    7337             :     {1, 32},    // VR256X
    7338             :     {1, 16},    // VR256
    7339             :     {1, 8},     // VR256H
    7340             :     {1, 8},     // VR256L
    7341             :     {1, 32},    // VR512
    7342             :     {1, 16},    // VR512_with_sub_xmm_in_FR128
    7343             :     {1, 8},     // VR512_with_sub_xmm_in_VR128H
    7344             :     {1, 8},     // VR512_with_sub_xmm_in_VR128L
    7345             :   };
    7346    15057486 :   return RCWeightTable[RC->getID()];
    7347             : }
    7348             : 
    7349             : /// Get the weight in units of pressure for this register unit.
    7350     1044345 : unsigned X86GenRegisterInfo::
    7351             : getRegUnitWeight(unsigned RegUnit) const {
    7352             :   assert(RegUnit < 142 && "invalid register unit");
    7353             :   // All register units have unit weight.
    7354     1044345 :   return 1;
    7355             : }
    7356             : 
    7357             : 
    7358             : // Get the number of dimensions of register pressure.
    7359      462650 : unsigned X86GenRegisterInfo::getNumRegPressureSets() const {
    7360      462650 :   return 30;
    7361             : }
    7362             : 
    7363             : // Get the name of this register unit pressure set.
    7364           0 : const char *X86GenRegisterInfo::
    7365             : getRegPressureSetName(unsigned Idx) const {
    7366             :   static const char *const PressureNameTable[] = {
    7367             :     "GR8_ABCD_H",
    7368             :     "GR8_ABCD_L",
    7369             :     "LOW32_ADDR_ACCESS_with_sub_32bit",
    7370             :     "BNDR",
    7371             :     "SEGMENT_REG",
    7372             :     "RFP32",
    7373             :     "VK1",
    7374             :     "VR64",
    7375             :     "VR128H",
    7376             :     "VR128L",
    7377             :     "GR32_TC",
    7378             :     "LOW32_ADDR_ACCESS_with_sub_32bit+GR64_NOREX_and_GR64_TCW64",
    7379             :     "GR64_NOREX_and_GR64_TC",
    7380             :     "LOW32_ADDR_ACCESS_with_sub_32bit+GR64_NOREX_and_GR64_TC",
    7381             :     "DEBUG_REG",
    7382             :     "FR32",
    7383             :     "CONTROL_REG",
    7384             :     "GR64_NOREX",
    7385             :     "GR64_TCW64",
    7386             :     "LOW32_ADDR_ACCESS_with_sub_32bit+GR64_TCW64",
    7387             :     "GR64_TC",
    7388             :     "LOW32_ADDR_ACCESS_with_sub_32bit+GR64_TC",
    7389             :     "GR64_TC+GR64_TCW64",
    7390             :     "GR8",
    7391             :     "GR8+GR64_NOREX",
    7392             :     "GR8+GR64_TCW64",
    7393             :     "GR64_NOREX+GR64_TC",
    7394             :     "GR8+GR64_TC",
    7395             :     "FR32X",
    7396             :     "GR16",
    7397             :   };
    7398           0 :   return PressureNameTable[Idx];
    7399             : }
    7400             : 
    7401             : // Get the register unit pressure limit for this dimension.
    7402             : // This limit must be adjusted dynamically for reserved registers.
    7403     3256897 : unsigned X86GenRegisterInfo::
    7404             : getRegPressureSetLimit(const MachineFunction &MF, unsigned Idx) const {
    7405             :   static const uint8_t PressureLimitTable[] = {
    7406             :     4,          // 0: GR8_ABCD_H
    7407             :     4,          // 1: GR8_ABCD_L
    7408             :     4,          // 2: LOW32_ADDR_ACCESS_with_sub_32bit
    7409             :     4,          // 3: BNDR
    7410             :     6,          // 4: SEGMENT_REG
    7411             :     7,          // 5: RFP32
    7412             :     8,          // 6: VK1
    7413             :     8,          // 7: VR64
    7414             :     8,          // 8: VR128H
    7415             :     8,          // 9: VR128L
    7416             :     10,         // 10: GR32_TC
    7417             :     10,         // 11: LOW32_ADDR_ACCESS_with_sub_32bit+GR64_NOREX_and_GR64_TCW64
    7418             :     14,         // 12: GR64_NOREX_and_GR64_TC
    7419             :     14,         // 13: LOW32_ADDR_ACCESS_with_sub_32bit+GR64_NOREX_and_GR64_TC
    7420             :     16,         // 14: DEBUG_REG
    7421             :     16,         // 15: FR32
    7422             :     16,         // 16: CONTROL_REG
    7423             :     18,         // 17: GR64_NOREX
    7424             :     18,         // 18: GR64_TCW64
    7425             :     18,         // 19: LOW32_ADDR_ACCESS_with_sub_32bit+GR64_TCW64
    7426             :     20,         // 20: GR64_TC
    7427             :     20,         // 21: LOW32_ADDR_ACCESS_with_sub_32bit+GR64_TC
    7428             :     20,         // 22: GR64_TC+GR64_TCW64
    7429             :     23,         // 23: GR8
    7430             :     26,         // 24: GR8+GR64_NOREX
    7431             :     26,         // 25: GR8+GR64_TCW64
    7432             :     26,         // 26: GR64_NOREX+GR64_TC
    7433             :     27,         // 27: GR8+GR64_TC
    7434             :     32,         // 28: FR32X
    7435             :     34,         // 29: GR16
    7436             :   };
    7437     3256897 :   return PressureLimitTable[Idx];
    7438             : }
    7439             : 
    7440             : /// Table of pressure sets per register class or unit.
    7441             : static const int RCSetsTable[] = {
    7442             :   /* 0 */ 3, -1,
    7443             :   /* 2 */ 4, -1,
    7444             :   /* 4 */ 5, -1,
    7445             :   /* 6 */ 6, -1,
    7446             :   /* 8 */ 7, -1,
    7447             :   /* 10 */ 14, -1,
    7448             :   /* 12 */ 16, -1,
    7449             :   /* 14 */ 8, 15, 28, -1,
    7450             :   /* 18 */ 9, 15, 28, -1,
    7451             :   /* 22 */ 17, 24, 26, 29, -1,
    7452             :   /* 27 */ 2, 11, 13, 17, 19, 21, 23, 24, 26, 29, -1,
    7453             :   /* 38 */ 18, 19, 22, 25, 26, 29, -1,
    7454             :   /* 45 */ 23, 24, 25, 27, 29, -1,
    7455             :   /* 51 */ 20, 21, 22, 26, 27, 29, -1,
    7456             :   /* 58 */ 12, 13, 17, 20, 21, 22, 24, 26, 27, 29, -1,
    7457             :   /* 69 */ 18, 19, 20, 21, 22, 25, 26, 27, 29, -1,
    7458             :   /* 79 */ 17, 23, 24, 25, 26, 27, 29, -1,
    7459             :   /* 87 */ 0, 10, 12, 17, 18, 20, 23, 24, 25, 26, 27, 29, -1,
    7460             :   /* 100 */ 1, 10, 12, 17, 18, 20, 23, 24, 25, 26, 27, 29, -1,
    7461             :   /* 113 */ 2, 11, 13, 17, 19, 21, 23, 24, 25, 26, 27, 29, -1,
    7462             :   /* 126 */ 18, 19, 22, 23, 24, 25, 26, 27, 29, -1,
    7463             :   /* 136 */ 12, 13, 17, 20, 21, 22, 23, 24, 25, 26, 27, 29, -1,
    7464             :   /* 149 */ 0, 10, 11, 12, 13, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 29, -1,
    7465             :   /* 167 */ 1, 10, 11, 12, 13, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 29, -1,
    7466             :   /* 185 */ 2, 10, 11, 12, 13, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 29, -1,
    7467             : };
    7468             : 
    7469             : /// Get the dimensions of register pressure impacted by this register class.
    7470             : /// Returns a -1 terminated array of pressure set IDs
    7471    24525196 : const int* X86GenRegisterInfo::
    7472             : getRegClassPressureSets(const TargetRegisterClass *RC) const {
    7473             :   static const uint8_t RCSetStartTable[] = {
    7474             :     45,88,87,100,25,1,22,6,6,6,6,6,6,6,6,6,6,2,88,1,16,25,25,25,10,15,25,25,22,22,6,22,4,6,88,150,150,27,1,1,27,185,4,16,25,12,15,25,25,22,51,51,38,22,6,8,22,38,69,6,58,69,58,88,150,150,150,27,27,185,1,4,16,15,15,14,18,0,16,15,14,18,16,15,14,18,};
    7475    49050392 :   return &RCSetsTable[RCSetStartTable[RC->getID()]];
    7476             : }
    7477             : 
    7478             : /// Get the dimensions of register pressure impacted by this register unit.
    7479             : /// Returns a -1 terminated array of pressure set IDs
    7480     1044345 : const int* X86GenRegisterInfo::
    7481             : getRegUnitPressureSets(unsigned RegUnit) const {
    7482             :   assert(RegUnit < 142 && "invalid register unit");
    7483             :   static const uint8_t RUSetStartTable[] = {
    7484             :     149,167,87,100,113,149,167,2,1,149,136,167,2,1,1,1,1,1,1,1,185,1,1,2,136,1,79,1,1,2,2,1,2,1,0,0,0,0,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,12,10,10,10,10,10,10,10,10,10,10,10,10,10,10,10,10,4,4,4,4,4,4,4,1,6,6,6,6,6,6,6,6,8,8,8,8,8,8,8,8,155,155,126,155,45,45,45,45,1,1,1,1,1,1,1,1,18,18,18,18,18,18,18,18,14,14,14,14,14,14,14,14,16,16,16,16,16,16,16,16,16,16,16,16,16,16,16,16,};
    7485     1044345 :   return &RCSetsTable[RUSetStartTable[RegUnit]];
    7486             : }
    7487             : 
    7488             : extern const MCRegisterDesc X86RegDesc[];
    7489             : extern const MCPhysReg X86RegDiffLists[];
    7490             : extern const LaneBitmask X86LaneMaskLists[];
    7491             : extern const char X86RegStrings[];
    7492             : extern const char X86RegClassStrings[];
    7493             : extern const MCPhysReg X86RegUnitRoots[][2];
    7494             : extern const uint16_t X86SubRegIdxLists[];
    7495             : extern const MCRegisterInfo::SubRegCoveredBits X86SubRegIdxRanges[];
    7496             : extern const uint16_t X86RegEncodingTable[];
    7497             : // X86 Dwarf<->LLVM register mappings.
    7498             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour0Dwarf2L[];
    7499             : extern const unsigned X86DwarfFlavour0Dwarf2LSize;
    7500             : 
    7501             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour1Dwarf2L[];
    7502             : extern const unsigned X86DwarfFlavour1Dwarf2LSize;
    7503             : 
    7504             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour2Dwarf2L[];
    7505             : extern const unsigned X86DwarfFlavour2Dwarf2LSize;
    7506             : 
    7507             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour0Dwarf2L[];
    7508             : extern const unsigned X86EHFlavour0Dwarf2LSize;
    7509             : 
    7510             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour1Dwarf2L[];
    7511             : extern const unsigned X86EHFlavour1Dwarf2LSize;
    7512             : 
    7513             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour2Dwarf2L[];
    7514             : extern const unsigned X86EHFlavour2Dwarf2LSize;
    7515             : 
    7516             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour0L2Dwarf[];
    7517             : extern const unsigned X86DwarfFlavour0L2DwarfSize;
    7518             : 
    7519             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour1L2Dwarf[];
    7520             : extern const unsigned X86DwarfFlavour1L2DwarfSize;
    7521             : 
    7522             : extern const MCRegisterInfo::DwarfLLVMRegPair X86DwarfFlavour2L2Dwarf[];
    7523             : extern const unsigned X86DwarfFlavour2L2DwarfSize;
    7524             : 
    7525             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour0L2Dwarf[];
    7526             : extern const unsigned X86EHFlavour0L2DwarfSize;
    7527             : 
    7528             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour1L2Dwarf[];
    7529             : extern const unsigned X86EHFlavour1L2DwarfSize;
    7530             : 
    7531             : extern const MCRegisterInfo::DwarfLLVMRegPair X86EHFlavour2L2Dwarf[];
    7532             : extern const unsigned X86EHFlavour2L2DwarfSize;
    7533             : 
    7534       11931 : X86GenRegisterInfo::
    7535             : X86GenRegisterInfo(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour,
    7536       11931 :       unsigned PC, unsigned HwMode)
    7537             :   : TargetRegisterInfo(X86RegInfoDesc, RegisterClasses, RegisterClasses+86,
    7538             :              SubRegIndexNameTable, SubRegIndexLaneMaskTable,
    7539       23862 :              LaneBitmask(0xFFFFFFF0), RegClassInfos, HwMode) {
    7540             :   InitMCRegisterInfo(X86RegDesc, 257, RA, PC,
    7541             :                      X86MCRegisterClasses, 86,
    7542             :                      X86RegUnitRoots,
    7543             :                      142,
    7544             :                      X86RegDiffLists,
    7545             :                      X86LaneMaskLists,
    7546             :                      X86RegStrings,
    7547             :                      X86RegClassStrings,
    7548             :                      X86SubRegIdxLists,
    7549             :                      8,
    7550             :                      X86SubRegIdxRanges,
    7551             :                      X86RegEncodingTable);
    7552             : 
    7553       11931 :   switch (DwarfFlavour) {
    7554           0 :   default:
    7555           0 :     llvm_unreachable("Unknown DWARF flavour");
    7556        9603 :   case 0:
    7557        9603 :     mapDwarfRegsToLLVMRegs(X86DwarfFlavour0Dwarf2L, X86DwarfFlavour0Dwarf2LSize, false);
    7558             :     break;
    7559           0 :   case 1:
    7560           0 :     mapDwarfRegsToLLVMRegs(X86DwarfFlavour1Dwarf2L, X86DwarfFlavour1Dwarf2LSize, false);
    7561             :     break;
    7562        2328 :   case 2:
    7563        2328 :     mapDwarfRegsToLLVMRegs(X86DwarfFlavour2Dwarf2L, X86DwarfFlavour2Dwarf2LSize, false);
    7564             :     break;
    7565             :   }
    7566       11931 :   switch (EHFlavour) {
    7567           0 :   default:
    7568           0 :     llvm_unreachable("Unknown DWARF flavour");
    7569        9603 :   case 0:
    7570        9603 :     mapDwarfRegsToLLVMRegs(X86EHFlavour0Dwarf2L, X86EHFlavour0Dwarf2LSize, true);
    7571             :     break;
    7572         469 :   case 1:
    7573         469 :     mapDwarfRegsToLLVMRegs(X86EHFlavour1Dwarf2L, X86EHFlavour1Dwarf2LSize, true);
    7574             :     break;
    7575        1859 :   case 2:
    7576        1859 :     mapDwarfRegsToLLVMRegs(X86EHFlavour2Dwarf2L, X86EHFlavour2Dwarf2LSize, true);
    7577             :     break;
    7578             :   }
    7579       11931 :   switch (DwarfFlavour) {
    7580           0 :   default:
    7581           0 :     llvm_unreachable("Unknown DWARF flavour");
    7582        9603 :   case 0:
    7583        9603 :     mapLLVMRegsToDwarfRegs(X86DwarfFlavour0L2Dwarf, X86DwarfFlavour0L2DwarfSize, false);
    7584             :     break;
    7585           0 :   case 1:
    7586           0 :     mapLLVMRegsToDwarfRegs(X86DwarfFlavour1L2Dwarf, X86DwarfFlavour1L2DwarfSize, false);
    7587             :     break;
    7588        2328 :   case 2:
    7589        2328 :     mapLLVMRegsToDwarfRegs(X86DwarfFlavour2L2Dwarf, X86DwarfFlavour2L2DwarfSize, false);
    7590             :     break;
    7591             :   }
    7592       11931 :   switch (EHFlavour) {
    7593           0 :   default:
    7594           0 :     llvm_unreachable("Unknown DWARF flavour");
    7595        9603 :   case 0:
    7596        9603 :     mapLLVMRegsToDwarfRegs(X86EHFlavour0L2Dwarf, X86EHFlavour0L2DwarfSize, true);
    7597             :     break;
    7598         469 :   case 1:
    7599         469 :     mapLLVMRegsToDwarfRegs(X86EHFlavour1L2Dwarf, X86EHFlavour1L2DwarfSize, true);
    7600             :     break;
    7601        1859 :   case 2:
    7602        1859 :     mapLLVMRegsToDwarfRegs(X86EHFlavour2L2Dwarf, X86EHFlavour2L2DwarfSize, true);
    7603             :     break;
    7604             :   }
    7605       11931 : }
    7606             : 
    7607             : static const MCPhysReg CSR_32_SaveList[] = { X86::ESI, X86::EDI, X86::EBX, X86::EBP, 0 };
    7608             : static const uint32_t CSR_32_RegMask[] = { 0x416181f0, 0x018004b0, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    7609             : static const MCPhysReg CSR_32EHRet_SaveList[] = { X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP, 0 };
    7610             : static const uint32_t CSR_32EHRet_RegMask[] = { 0x437bc1fe, 0x018005b8, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    7611             : static const MCPhysReg CSR_32_AllRegs_SaveList[] = { X86::EAX, X86::EBX, X86::ECX, X86::EDX, X86::EBP, X86::ESI, X86::EDI, 0 };
    7612             : static const uint32_t CSR_32_AllRegs_RegMask[] = { 0x43fbd7fe, 0x018005f8, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    7613             : static const MCPhysReg CSR_32_AllRegs_AVX_SaveList[] = { X86::EAX, X86::EBX, X86::ECX, X86::EDX, X86::EBP, X86::ESI, X86::EDI, X86::YMM0, X86::YMM1, X86::YMM2, X86::YMM3, X86::YMM4, X86::YMM5, X86::YMM6, X86::YMM7, 0 };
    7614             : static const uint32_t CSR_32_AllRegs_AVX_RegMask[] = { 0x43fbd7fe, 0x018005f8, 0x00000000, 0x00000000, 0x0001fe00, 0x0001fe00, 0x00000000, 0x00000000, 0x00000000, };
    7615             : static const MCPhysReg CSR_32_AllRegs_AVX512_SaveList[] = { X86::EAX, X86::EBX, X86::ECX, X86::EDX, X86::EBP, X86::ESI, X86::EDI, X86::ZMM0, X86::ZMM1, X86::ZMM2, X86::ZMM3, X86::ZMM4, X86::ZMM5, X86::ZMM6, X86::ZMM7, X86::K0, X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 0 };
    7616             : static const uint32_t CSR_32_AllRegs_AVX512_RegMask[] = { 0x43fbd7fe, 0x018005f8, 0x00000000, 0x0001fe00, 0x0001fe00, 0x0001fe00, 0x0001fe00, 0x00000000, 0x00000000, };
    7617             : static const MCPhysReg CSR_32_AllRegs_SSE_SaveList[] = { X86::EAX, X86::EBX, X86::ECX, X86::EDX, X86::EBP, X86::ESI, X86::EDI, X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3, X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7, 0 };
    7618             : static const uint32_t CSR_32_AllRegs_SSE_RegMask[] = { 0x43fbd7fe, 0x018005f8, 0x00000000, 0x00000000, 0x0001fe00, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    7619             : static const MCPhysReg CSR_32_RegCall_SaveList[] = { X86::ESI, X86::EDI, X86::EBX, X86::EBP, X86::ESP, X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7, 0 };
    7620             : static const uint32_t CSR_32_RegCall_RegMask[] = { 0xc16181f0, 0x07800cb0, 0x00000000, 0x00000000, 0x0001e000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    7621             : static const MCPhysReg CSR_32_RegCall_NoSSE_SaveList[] = { X86::ESI, X86::EDI, X86::EBX, X86::EBP, X86::ESP, 0 };
    7622             : static const uint32_t CSR_32_RegCall_NoSSE_RegMask[] = { 0xc16181f0, 0x07800cb0, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    7623             : static const MCPhysReg CSR_64_SaveList[] = { X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0 };
    7624             : static const uint32_t CSR_64_RegMask[] = { 0x006001f0, 0x0000c030, 0x00000000, 0xe0000000, 0x00000001, 0x00000000, 0x00000000, 0xe1e1e000, 0x00000001, };
    7625             : static const MCPhysReg CSR_64EHRet_SaveList[] = { X86::RAX, X86::RDX, X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0 };
    7626             : static const uint32_t CSR_64EHRet_RegMask[] = { 0x027a41fe, 0x0004e138, 0x00000000, 0xe0000000, 0x00000001, 0x00000000, 0x00000000, 0xe1e1e000, 0x00000001, };
    7627             : static const MCPhysReg CSR_64_AllRegs_SaveList[] = { X86::RBX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R10, X86::R11, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3, X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, X86::RAX, 0 };
    7628             : static const uint32_t CSR_64_AllRegs_RegMask[] = { 0x43fbd7fe, 0x01a7e5f8, 0x00000000, 0xfe000000, 0x01fffe01, 0x00000000, 0x00000000, 0xfffffe00, 0x00000001, };
    7629             : static const MCPhysReg CSR_64_AllRegs_AVX_SaveList[] = { X86::RBX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R10, X86::R11, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, X86::RAX, X86::YMM0, X86::YMM1, X86::YMM2, X86::YMM3, X86::YMM4, X86::YMM5, X86::YMM6, X86::YMM7, X86::YMM8, X86::YMM9, X86::YMM10, X86::YMM11, X86::YMM12, X86::YMM13, X86::YMM14, X86::YMM15, 0 };
    7630             : static const uint32_t CSR_64_AllRegs_AVX_RegMask[] = { 0x43fbd7fe, 0x01a7e5f8, 0x00000000, 0xfe000000, 0x01fffe01, 0x01fffe00, 0x00000000, 0xfffffe00, 0x00000001, };
    7631             : static const MCPhysReg CSR_64_AllRegs_AVX512_SaveList[] = { X86::RBX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R10, X86::R11, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, X86::RAX, X86::ZMM0, X86::ZMM1, X86::ZMM2, X86::ZMM3, X86::ZMM4, X86::ZMM5, X86::ZMM6, X86::ZMM7, X86::ZMM8, X86::ZMM9, X86::ZMM10, X86::ZMM11, X86::ZMM12, X86::ZMM13, X86::ZMM14, X86::ZMM15, X86::ZMM16, X86::ZMM17, X86::ZMM18, X86::ZMM19, X86::ZMM20, X86::ZMM21, X86::ZMM22, X86::ZMM23, X86::ZMM24, X86::ZMM25, X86::ZMM26, X86::ZMM27, X86::ZMM28, X86::ZMM29, X86::ZMM30, X86::ZMM31, X86::K0, X86::K1, X86::K2, X86::K3, X86::K4, X86::K5, X86::K6, X86::K7, 0 };
    7632             : static const uint32_t CSR_64_AllRegs_AVX512_RegMask[] = { 0x43fbd7fe, 0x01a7e5f8, 0x00000000, 0xfe01fe00, 0xfffffe01, 0xffffffff, 0xffffffff, 0xffffffff, 0x00000001, };
    7633             : static const MCPhysReg CSR_64_AllRegs_NoSSE_SaveList[] = { X86::RAX, X86::RBX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R10, X86::R11, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0 };
    7634             : static const uint32_t CSR_64_AllRegs_NoSSE_RegMask[] = { 0x43fbd7fe, 0x01a7e5f8, 0x00000000, 0xfe000000, 0x00000001, 0x00000000, 0x00000000, 0xfffffe00, 0x00000001, };
    7635             : static const MCPhysReg CSR_64_CXX_TLS_Darwin_PE_SaveList[] = { X86::RBP, 0 };
    7636             : static const uint32_t CSR_64_CXX_TLS_Darwin_PE_RegMask[] = { 0x002000c0, 0x00004010, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    7637             : static const MCPhysReg CSR_64_CXX_TLS_Darwin_ViaCopy_SaveList[] = { X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RCX, X86::RDX, X86::RSI, X86::R8, X86::R9, X86::R10, X86::R11, 0 };
    7638             : static const uint32_t CSR_64_CXX_TLS_Darwin_ViaCopy_RegMask[] = { 0x42ca5730, 0x01a58560, 0x00000000, 0xfe000000, 0x00000001, 0x00000000, 0x00000000, 0xfffffe00, 0x00000001, };
    7639             : static const MCPhysReg CSR_64_HHVM_SaveList[] = { X86::R12, 0 };
    7640             : static const uint32_t CSR_64_HHVM_RegMask[] = { 0x00000000, 0x00000000, 0x00000000, 0x20000000, 0x00000000, 0x00000000, 0x00000000, 0x20202000, 0x00000000, };
    7641             : static const MCPhysReg CSR_64_Intel_OCL_BI_SaveList[] = { X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, 0 };
    7642             : static const uint32_t CSR_64_Intel_OCL_BI_RegMask[] = { 0x006001f0, 0x0000c030, 0x00000000, 0xe0000000, 0x01fe0001, 0x00000000, 0x00000000, 0xe1e1e000, 0x00000001, };
    7643             : static const MCPhysReg CSR_64_Intel_OCL_BI_AVX_SaveList[] = { X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, X86::YMM8, X86::YMM9, X86::YMM10, X86::YMM11, X86::YMM12, X86::YMM13, X86::YMM14, X86::YMM15, 0 };
    7644             : static const uint32_t CSR_64_Intel_OCL_BI_AVX_RegMask[] = { 0x006001f0, 0x0000c030, 0x00000000, 0xe0000000, 0x01fe0001, 0x01fe0000, 0x00000000, 0xe1e1e000, 0x00000001, };
    7645             : static const MCPhysReg CSR_64_Intel_OCL_BI_AVX512_SaveList[] = { X86::RBX, X86::RDI, X86::RSI, X86::R14, X86::R15, X86::ZMM16, X86::ZMM17, X86::ZMM18, X86::ZMM19, X86::ZMM20, X86::ZMM21, X86::ZMM22, X86::ZMM23, X86::ZMM24, X86::ZMM25, X86::ZMM26, X86::ZMM27, X86::ZMM28, X86::ZMM29, X86::ZMM30, X86::ZMM31, X86::K4, X86::K5, X86::K6, X86::K7, 0 };
    7646             : static const uint32_t CSR_64_Intel_OCL_BI_AVX512_RegMask[] = { 0x41418130, 0x01a284a0, 0x00000000, 0x8001e000, 0xfe000001, 0xfe0001ff, 0xfe0001ff, 0x818181ff, 0x00000001, };
    7647             : static const MCPhysReg CSR_64_MostRegs_SaveList[] = { X86::RBX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R10, X86::R11, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3, X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, 0 };
    7648             : static const uint32_t CSR_64_MostRegs_RegMask[] = { 0x43ebd7f0, 0x01a7c5f0, 0x00000000, 0xfe000000, 0x01fffe01, 0x00000000, 0x00000000, 0xfffffe00, 0x00000001, };
    7649             : static const MCPhysReg CSR_64_RT_AllRegs_SaveList[] = { X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R10, X86::RSP, X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3, X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, 0 };
    7650             : static const uint32_t CSR_64_RT_AllRegs_RegMask[] = { 0xc3fbd7fe, 0x07e7edf8, 0x00000000, 0xee000000, 0x01fffe01, 0x00000000, 0x00000000, 0xefefee00, 0x00000001, };
    7651             : static const MCPhysReg CSR_64_RT_AllRegs_AVX_SaveList[] = { X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R10, X86::RSP, X86::YMM0, X86::YMM1, X86::YMM2, X86::YMM3, X86::YMM4, X86::YMM5, X86::YMM6, X86::YMM7, X86::YMM8, X86::YMM9, X86::YMM10, X86::YMM11, X86::YMM12, X86::YMM13, X86::YMM14, X86::YMM15, 0 };
    7652             : static const uint32_t CSR_64_RT_AllRegs_AVX_RegMask[] = { 0xc3fbd7fe, 0x07e7edf8, 0x00000000, 0xee000000, 0x01fffe01, 0x01fffe00, 0x00000000, 0xefefee00, 0x00000001, };
    7653             : static const MCPhysReg CSR_64_RT_MostRegs_SaveList[] = { X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::R8, X86::R9, X86::R10, X86::RSP, 0 };
    7654             : static const uint32_t CSR_64_RT_MostRegs_RegMask[] = { 0xc3fbd7fe, 0x07e7edf8, 0x00000000, 0xee000000, 0x00000001, 0x00000000, 0x00000000, 0xefefee00, 0x00000001, };
    7655             : static const MCPhysReg CSR_64_SwiftError_SaveList[] = { X86::RBX, X86::R13, X86::R14, X86::R15, X86::RBP, 0 };
    7656             : static const uint32_t CSR_64_SwiftError_RegMask[] = { 0x006001f0, 0x0000c030, 0x00000000, 0xc0000000, 0x00000001, 0x00000000, 0x00000000, 0xc1c1c000, 0x00000001, };
    7657             : static const MCPhysReg CSR_64_TLS_Darwin_SaveList[] = { X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, X86::RCX, X86::RDX, X86::RSI, X86::R8, X86::R9, X86::R10, X86::R11, 0 };
    7658             : static const uint32_t CSR_64_TLS_Darwin_RegMask[] = { 0x42ea57f0, 0x01a5c570, 0x00000000, 0xfe000000, 0x00000001, 0x00000000, 0x00000000, 0xfffffe00, 0x00000001, };
    7659             : static const MCPhysReg CSR_NoRegs_SaveList[] = { 0 };
    7660             : static const uint32_t CSR_NoRegs_RegMask[] = { 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, };
    7661             : static const MCPhysReg CSR_SysV64_RegCall_SaveList[] = { X86::RBX, X86::RBP, X86::RSP, X86::R12, X86::R13, X86::R14, X86::R15, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, 0 };
    7662             : static const uint32_t CSR_SysV64_RegCall_RegMask[] = { 0x806001f0, 0x0640c830, 0x00000000, 0xe0000000, 0x01fe0001, 0x00000000, 0x00000000, 0xe1e1e000, 0x00000001, };
    7663             : static const MCPhysReg CSR_SysV64_RegCall_NoSSE_SaveList[] = { X86::RBX, X86::RBP, X86::RSP, X86::R12, X86::R13, X86::R14, X86::R15, 0 };
    7664             : static const uint32_t CSR_SysV64_RegCall_NoSSE_RegMask[] = { 0x806001f0, 0x0640c830, 0x00000000, 0xe0000000, 0x00000001, 0x00000000, 0x00000000, 0xe1e1e000, 0x00000001, };
    7665             : static const MCPhysReg CSR_Win64_SaveList[] = { X86::RBX, X86::RBP, X86::RDI, X86::RSI, X86::R12, X86::R13, X86::R14, X86::R15, X86::XMM6, X86::XMM7, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, 0 };
    7666             : static const uint32_t CSR_Win64_RegMask[] = { 0x416181f0, 0x01a2c4b0, 0x00000000, 0xe0000000, 0x01ff8001, 0x00000000, 0x00000000, 0xe1e1e000, 0x00000001, };
    7667             : static const MCPhysReg CSR_Win64_Intel_OCL_BI_AVX_SaveList[] = { X86::RBX, X86::RBP, X86::RDI, X86::RSI, X86::R12, X86::R13, X86::R14, X86::R15, X86::YMM6, X86::YMM7, X86::YMM8, X86::YMM9, X86::YMM10, X86::YMM11, X86::YMM12, X86::YMM13, X86::YMM14, X86::YMM15, 0 };
    7668             : static const uint32_t CSR_Win64_Intel_OCL_BI_AVX_RegMask[] = { 0x416181f0, 0x01a2c4b0, 0x00000000, 0xe0000000, 0x01ff8001, 0x01ff8000, 0x00000000, 0xe1e1e000, 0x00000001, };
    7669             : static const MCPhysReg CSR_Win64_Intel_OCL_BI_AVX512_SaveList[] = { X86::RBX, X86::RBP, X86::RDI, X86::RSI, X86::R12, X86::R13, X86::R14, X86::R15, X86::ZMM6, X86::ZMM7, X86::ZMM8, X86::ZMM9, X86::ZMM10, X86::ZMM11, X86::ZMM12, X86::ZMM13, X86::ZMM14, X86::ZMM15, X86::ZMM16, X86::ZMM17, X86::ZMM18, X86::ZMM19, X86::ZMM20, X86::ZMM21, X86::K4, X86::K5, X86::K6, X86::K7, 0 };
    7670             : static const uint32_t CSR_Win64_Intel_OCL_BI_AVX512_RegMask[] = { 0x416181f0, 0x01a2c4b0, 0x00000000, 0xe001e000, 0x7fff8001, 0x7fff8000, 0x7fff8000, 0xe1e1e000, 0x00000001, };
    7671             : static const MCPhysReg CSR_Win64_NoSSE_SaveList[] = { X86::RBX, X86::RBP, X86::RDI, X86::RSI, X86::R12, X86::R13, X86::R14, X86::R15, 0 };
    7672             : static const uint32_t CSR_Win64_NoSSE_RegMask[] = { 0x416181f0, 0x01a2c4b0, 0x00000000, 0xe0000000, 0x00000001, 0x00000000, 0x00000000, 0xe1e1e000, 0x00000001, };
    7673             : static const MCPhysReg CSR_Win64_RegCall_SaveList[] = { X86::RBX, X86::RBP, X86::RSP, X86::R10, X86::R11, X86::R12, X86::R13, X86::R14, X86::R15, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, 0 };
    7674             : static const uint32_t CSR_Win64_RegCall_RegMask[] = { 0x806001f0, 0x0640c830, 0x00000000, 0xf8000000, 0x01fe0001, 0x00000000, 0x00000000, 0xf9f9f800, 0x00000001, };
    7675             : static const MCPhysReg CSR_Win64_RegCall_NoSSE_SaveList[] = { X86::RBX, X86::RBP, X86::RSP, X86::R10, X86::R11, X86::R12, X86::R13, X86::R14, X86::R15, 0 };
    7676             : static const uint32_t CSR_Win64_RegCall_NoSSE_RegMask[] = { 0x806001f0, 0x0640c830, 0x00000000, 0xf8000000, 0x00000001, 0x00000000, 0x00000000, 0xf9f9f800, 0x00000001, };
    7677             : static const MCPhysReg CSR_Win64_SwiftError_SaveList[] = { X86::RBX, X86::RBP, X86::RDI, X86::RSI, X86::R13, X86::R14, X86::R15, X86::XMM6, X86::XMM7, X86::XMM8, X86::XMM9, X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15, 0 };
    7678             : static const uint32_t CSR_Win64_SwiftError_RegMask[] = { 0x416181f0, 0x01a2c4b0, 0x00000000, 0xc0000000, 0x01ff8001, 0x00000000, 0x00000000, 0xc1c1c000, 0x00000001, };
    7679             : 
    7680             : 
    7681        1370 : ArrayRef<const uint32_t *> X86GenRegisterInfo::getRegMasks() const {
    7682             :   static const uint32_t *const Masks[] = {
    7683             :     CSR_32_RegMask,
    7684             :     CSR_32EHRet_RegMask,
    7685             :     CSR_32_AllRegs_RegMask,
    7686             :     CSR_32_AllRegs_AVX_RegMask,
    7687             :     CSR_32_AllRegs_AVX512_RegMask,
    7688             :     CSR_32_AllRegs_SSE_RegMask,
    7689             :     CSR_32_RegCall_RegMask,
    7690             :     CSR_32_RegCall_NoSSE_RegMask,
    7691             :     CSR_64_RegMask,
    7692             :     CSR_64EHRet_RegMask,
    7693             :     CSR_64_AllRegs_RegMask,
    7694             :     CSR_64_AllRegs_AVX_RegMask,
    7695             :     CSR_64_AllRegs_AVX512_RegMask,
    7696             :     CSR_64_AllRegs_NoSSE_RegMask,
    7697             :     CSR_64_CXX_TLS_Darwin_PE_RegMask,
    7698             :     CSR_64_CXX_TLS_Darwin_ViaCopy_RegMask,
    7699             :     CSR_64_HHVM_RegMask,
    7700             :     CSR_64_Intel_OCL_BI_RegMask,
    7701             :     CSR_64_Intel_OCL_BI_AVX_RegMask,
    7702             :     CSR_64_Intel_OCL_BI_AVX512_RegMask,
    7703             :     CSR_64_MostRegs_RegMask,
    7704             :     CSR_64_RT_AllRegs_RegMask,
    7705             :     CSR_64_RT_AllRegs_AVX_RegMask,
    7706             :     CSR_64_RT_MostRegs_RegMask,
    7707             :     CSR_64_SwiftError_RegMask,
    7708             :     CSR_64_TLS_Darwin_RegMask,
    7709             :     CSR_NoRegs_RegMask,
    7710             :     CSR_SysV64_RegCall_RegMask,
    7711             :     CSR_SysV64_RegCall_NoSSE_RegMask,
    7712             :     CSR_Win64_RegMask,
    7713             :     CSR_Win64_Intel_OCL_BI_AVX_RegMask,
    7714             :     CSR_Win64_Intel_OCL_BI_AVX512_RegMask,
    7715             :     CSR_Win64_NoSSE_RegMask,
    7716             :     CSR_Win64_RegCall_RegMask,
    7717             :     CSR_Win64_RegCall_NoSSE_RegMask,
    7718             :     CSR_Win64_SwiftError_RegMask,
    7719             :   };
    7720        1370 :   return makeArrayRef(Masks);
    7721             : }
    7722             : 
    7723         301 : ArrayRef<const char *> X86GenRegisterInfo::getRegMaskNames() const {
    7724             :   static const char *const Names[] = {
    7725             :     "CSR_32",
    7726             :     "CSR_32EHRet",
    7727             :     "CSR_32_AllRegs",
    7728             :     "CSR_32_AllRegs_AVX",
    7729             :     "CSR_32_AllRegs_AVX512",
    7730             :     "CSR_32_AllRegs_SSE",
    7731             :     "CSR_32_RegCall",
    7732             :     "CSR_32_RegCall_NoSSE",
    7733             :     "CSR_64",
    7734             :     "CSR_64EHRet",
    7735             :     "CSR_64_AllRegs",
    7736             :     "CSR_64_AllRegs_AVX",
    7737             :     "CSR_64_AllRegs_AVX512",
    7738             :     "CSR_64_AllRegs_NoSSE",
    7739             :     "CSR_64_CXX_TLS_Darwin_PE",
    7740             :     "CSR_64_CXX_TLS_Darwin_ViaCopy",
    7741             :     "CSR_64_HHVM",
    7742             :     "CSR_64_Intel_OCL_BI",
    7743             :     "CSR_64_Intel_OCL_BI_AVX",
    7744             :     "CSR_64_Intel_OCL_BI_AVX512",
    7745             :     "CSR_64_MostRegs",
    7746             :     "CSR_64_RT_AllRegs",
    7747             :     "CSR_64_RT_AllRegs_AVX",
    7748             :     "CSR_64_RT_MostRegs",
    7749             :     "CSR_64_SwiftError",
    7750             :     "CSR_64_TLS_Darwin",
    7751             :     "CSR_NoRegs",
    7752             :     "CSR_SysV64_RegCall",
    7753             :     "CSR_SysV64_RegCall_NoSSE",
    7754             :     "CSR_Win64",
    7755             :     "CSR_Win64_Intel_OCL_BI_AVX",
    7756             :     "CSR_Win64_Intel_OCL_BI_AVX512",
    7757             :     "CSR_Win64_NoSSE",
    7758             :     "CSR_Win64_RegCall",
    7759             :     "CSR_Win64_RegCall_NoSSE",
    7760             :     "CSR_Win64_SwiftError",
    7761             :   };
    7762         301 :   return makeArrayRef(Names);
    7763             : }
    7764             : 
    7765             : const X86FrameLowering *
    7766     1806048 : X86GenRegisterInfo::getFrameLowering(const MachineFunction &MF) {
    7767             :   return static_cast<const X86FrameLowering *>(
    7768     1806048 :       MF.getSubtarget().getFrameLowering());
    7769             : }
    7770             : 
    7771             : } // end namespace llvm
    7772             : 
    7773             : #endif // GET_REGINFO_TARGET_DESC
    7774             : 

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