LCOV - code coverage report
Current view: top level - lib/Target/AMDGPU - R600InstrInfo.cpp (source / functions) Hit Total Coverage
Test: llvm-toolchain.info Lines: 604 657 91.9 %
Date: 2018-02-20 03:34:22 Functions: 76 77 98.7 %
Legend: Lines: hit not hit

          Line data    Source code
       1             : //===-- R600InstrInfo.cpp - R600 Instruction Information ------------------===//
       2             : //
       3             : //                     The LLVM Compiler Infrastructure
       4             : //
       5             : // This file is distributed under the University of Illinois Open Source
       6             : // License. See LICENSE.TXT for details.
       7             : //
       8             : //===----------------------------------------------------------------------===//
       9             : //
      10             : /// \file
      11             : /// \brief R600 Implementation of TargetInstrInfo.
      12             : //
      13             : //===----------------------------------------------------------------------===//
      14             : 
      15             : #include "R600InstrInfo.h"
      16             : #include "AMDGPU.h"
      17             : #include "AMDGPUInstrInfo.h"
      18             : #include "AMDGPUSubtarget.h"
      19             : #include "R600Defines.h"
      20             : #include "R600FrameLowering.h"
      21             : #include "R600RegisterInfo.h"
      22             : #include "Utils/AMDGPUBaseInfo.h"
      23             : #include "llvm/ADT/BitVector.h"
      24             : #include "llvm/ADT/SmallSet.h"
      25             : #include "llvm/ADT/SmallVector.h"
      26             : #include "llvm/CodeGen/MachineBasicBlock.h"
      27             : #include "llvm/CodeGen/MachineFrameInfo.h"
      28             : #include "llvm/CodeGen/MachineFunction.h"
      29             : #include "llvm/CodeGen/MachineInstr.h"
      30             : #include "llvm/CodeGen/MachineInstrBuilder.h"
      31             : #include "llvm/CodeGen/MachineOperand.h"
      32             : #include "llvm/CodeGen/MachineRegisterInfo.h"
      33             : #include "llvm/CodeGen/TargetRegisterInfo.h"
      34             : #include "llvm/CodeGen/TargetSubtargetInfo.h"
      35             : #include "llvm/Support/ErrorHandling.h"
      36             : #include <algorithm>
      37             : #include <cassert>
      38             : #include <cstdint>
      39             : #include <cstring>
      40             : #include <iterator>
      41             : #include <utility>
      42             : #include <vector>
      43             : 
      44             : using namespace llvm;
      45             : 
      46             : #define GET_INSTRINFO_CTOR_DTOR
      47             : #include "AMDGPUGenDFAPacketizer.inc"
      48             : 
      49         283 : R600InstrInfo::R600InstrInfo(const R600Subtarget &ST)
      50         283 :   : AMDGPUInstrInfo(ST), RI(), ST(ST) {}
      51             : 
      52      275869 : bool R600InstrInfo::isVector(const MachineInstr &MI) const {
      53      827607 :   return get(MI.getOpcode()).TSFlags & R600_InstFlag::VECTOR;
      54             : }
      55             : 
      56        1989 : void R600InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
      57             :                                 MachineBasicBlock::iterator MI,
      58             :                                 const DebugLoc &DL, unsigned DestReg,
      59             :                                 unsigned SrcReg, bool KillSrc) const {
      60             :   unsigned VectorComponents = 0;
      61        3978 :   if ((AMDGPU::R600_Reg128RegClass.contains(DestReg) ||
      62        1187 :       AMDGPU::R600_Reg128VerticalRegClass.contains(DestReg)) &&
      63           0 :       (AMDGPU::R600_Reg128RegClass.contains(SrcReg) ||
      64           0 :        AMDGPU::R600_Reg128VerticalRegClass.contains(SrcReg))) {
      65             :     VectorComponents = 4;
      66        3978 :   } else if((AMDGPU::R600_Reg64RegClass.contains(DestReg) ||
      67         830 :             AMDGPU::R600_Reg64VerticalRegClass.contains(DestReg)) &&
      68           0 :             (AMDGPU::R600_Reg64RegClass.contains(SrcReg) ||
      69           0 :              AMDGPU::R600_Reg64VerticalRegClass.contains(SrcReg))) {
      70             :     VectorComponents = 2;
      71             :   }
      72             : 
      73             :   if (VectorComponents > 0) {
      74          40 :     for (unsigned I = 0; I < VectorComponents; I++) {
      75          16 :       unsigned SubRegIndex = RI.getSubRegFromChannel(I);
      76          32 :       buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
      77             :                               RI.getSubReg(DestReg, SubRegIndex),
      78          16 :                               RI.getSubReg(SrcReg, SubRegIndex))
      79          16 :                               .addReg(DestReg,
      80             :                                       RegState::Define | RegState::Implicit);
      81             :     }
      82             :   } else {
      83        3962 :     MachineInstr *NewMI = buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
      84        1981 :                                                   DestReg, SrcReg);
      85        1981 :     NewMI->getOperand(getOperandIdx(*NewMI, AMDGPU::OpName::src0))
      86             :                                     .setIsKill(KillSrc);
      87             :   }
      88        1989 : }
      89             : 
      90             : /// \returns true if \p MBBI can be moved into a new basic.
      91           0 : bool R600InstrInfo::isLegalToSplitMBBAt(MachineBasicBlock &MBB,
      92             :                                        MachineBasicBlock::iterator MBBI) const {
      93           0 :   for (MachineInstr::const_mop_iterator I = MBBI->operands_begin(),
      94           0 :                                         E = MBBI->operands_end(); I != E; ++I) {
      95           0 :     if (I->isReg() && !TargetRegisterInfo::isVirtualRegister(I->getReg()) &&
      96           0 :         I->isUse() && RI.isPhysRegLiveAcrossClauses(I->getReg()))
      97             :       return false;
      98             :   }
      99             :   return true;
     100             : }
     101             : 
     102        2333 : bool R600InstrInfo::isMov(unsigned Opcode) const {
     103             :   switch(Opcode) {
     104             :   default:
     105             :     return false;
     106          68 :   case AMDGPU::MOV:
     107             :   case AMDGPU::MOV_IMM_F32:
     108             :   case AMDGPU::MOV_IMM_I32:
     109          68 :     return true;
     110             :   }
     111             : }
     112             : 
     113      193764 : bool R600InstrInfo::isReductionOp(unsigned Opcode) const {
     114      193764 :   return false;
     115             : }
     116             : 
     117      215226 : bool R600InstrInfo::isCubeOp(unsigned Opcode) const {
     118      215226 :   switch(Opcode) {
     119             :     default: return false;
     120           9 :     case AMDGPU::CUBE_r600_pseudo:
     121             :     case AMDGPU::CUBE_r600_real:
     122             :     case AMDGPU::CUBE_eg_pseudo:
     123             :     case AMDGPU::CUBE_eg_real:
     124           9 :       return true;
     125             :   }
     126             : }
     127             : 
     128      527707 : bool R600InstrInfo::isALUInstr(unsigned Opcode) const {
     129     1055414 :   unsigned TargetFlags = get(Opcode).TSFlags;
     130             : 
     131      527707 :   return (TargetFlags & R600_InstFlag::ALU_INST);
     132             : }
     133             : 
     134      154216 : bool R600InstrInfo::hasInstrModifiers(unsigned Opcode) const {
     135      308432 :   unsigned TargetFlags = get(Opcode).TSFlags;
     136             : 
     137             :   return ((TargetFlags & R600_InstFlag::OP1) |
     138      154216 :           (TargetFlags & R600_InstFlag::OP2) |
     139      154216 :           (TargetFlags & R600_InstFlag::OP3));
     140             : }
     141             : 
     142      244244 : bool R600InstrInfo::isLDSInstr(unsigned Opcode) const {
     143      488488 :   unsigned TargetFlags = get(Opcode).TSFlags;
     144             : 
     145             :   return ((TargetFlags & R600_InstFlag::LDS_1A) |
     146      244244 :           (TargetFlags & R600_InstFlag::LDS_1A1D) |
     147      244244 :           (TargetFlags & R600_InstFlag::LDS_1A2D));
     148             : }
     149             : 
     150      107949 : bool R600InstrInfo::isLDSRetInstr(unsigned Opcode) const {
     151      107949 :   return isLDSInstr(Opcode) && getOperandIdx(Opcode, AMDGPU::OpName::dst) != -1;
     152             : }
     153             : 
     154       58729 : bool R600InstrInfo::canBeConsideredALU(const MachineInstr &MI) const {
     155      117458 :   if (isALUInstr(MI.getOpcode()))
     156             :     return true;
     157       22158 :   if (isVector(MI) || isCubeOp(MI.getOpcode()))
     158             :     return true;
     159       22154 :   switch (MI.getOpcode()) {
     160             :   case AMDGPU::PRED_X:
     161             :   case AMDGPU::INTERP_PAIR_XY:
     162             :   case AMDGPU::INTERP_PAIR_ZW:
     163             :   case AMDGPU::INTERP_VEC_LOAD:
     164             :   case AMDGPU::COPY:
     165             :   case AMDGPU::DOT_4:
     166             :     return true;
     167       10961 :   default:
     168       10961 :     return false;
     169             :   }
     170             : }
     171             : 
     172      214132 : bool R600InstrInfo::isTransOnly(unsigned Opcode) const {
     173      214132 :   if (ST.hasCaymanISA())
     174             :     return false;
     175      384148 :   return (get(Opcode).getSchedClass() == AMDGPU::Sched::TransALU);
     176             : }
     177             : 
     178      214132 : bool R600InstrInfo::isTransOnly(const MachineInstr &MI) const {
     179      428264 :   return isTransOnly(MI.getOpcode());
     180             : }
     181             : 
     182       22128 : bool R600InstrInfo::isVectorOnly(unsigned Opcode) const {
     183       44256 :   return (get(Opcode).getSchedClass() == AMDGPU::Sched::VecALU);
     184             : }
     185             : 
     186       22128 : bool R600InstrInfo::isVectorOnly(const MachineInstr &MI) const {
     187       44256 :   return isVectorOnly(MI.getOpcode());
     188             : }
     189             : 
     190        3203 : bool R600InstrInfo::isExport(unsigned Opcode) const {
     191        6406 :   return (get(Opcode).TSFlags & R600_InstFlag::IS_EXPORT);
     192             : }
     193             : 
     194       64411 : bool R600InstrInfo::usesVertexCache(unsigned Opcode) const {
     195      121087 :   return ST.hasVertexCache() && IS_VTX(get(Opcode));
     196             : }
     197             : 
     198        8895 : bool R600InstrInfo::usesVertexCache(const MachineInstr &MI) const {
     199        8895 :   const MachineFunction *MF = MI.getParent()->getParent();
     200       18062 :   return !AMDGPU::isCompute(MF->getFunction().getCallingConv()) &&
     201        9439 :          usesVertexCache(MI.getOpcode());
     202             : }
     203             : 
     204       62294 : bool R600InstrInfo::usesTextureCache(unsigned Opcode) const {
     205      131785 :   return (!ST.hasVertexCache() && IS_VTX(get(Opcode))) || IS_TEX(get(Opcode));
     206             : }
     207             : 
     208       14209 : bool R600InstrInfo::usesTextureCache(const MachineInstr &MI) const {
     209       14209 :   const MachineFunction *MF = MI.getParent()->getParent();
     210       41959 :   return (AMDGPU::isCompute(MF->getFunction().getCallingConv()) &&
     211       38903 :           usesVertexCache(MI.getOpcode())) ||
     212       36515 :           usesTextureCache(MI.getOpcode());
     213             : }
     214             : 
     215       99147 : bool R600InstrInfo::mustBeLastInClause(unsigned Opcode) const {
     216       99147 :   switch (Opcode) {
     217             :   case AMDGPU::KILLGT:
     218             :   case AMDGPU::GROUP_BARRIER:
     219             :     return true;
     220       99139 :   default:
     221       99139 :     return false;
     222             :   }
     223             : }
     224             : 
     225       94996 : bool R600InstrInfo::usesAddressRegister(MachineInstr &MI) const {
     226       94996 :   return MI.findRegisterUseOperandIdx(AMDGPU::AR_X) != -1;
     227             : }
     228             : 
     229       94783 : bool R600InstrInfo::definesAddressRegister(MachineInstr &MI) const {
     230       94783 :   return MI.findRegisterDefOperandIdx(AMDGPU::AR_X) != -1;
     231             : }
     232             : 
     233       36992 : bool R600InstrInfo::readsLDSSrcReg(const MachineInstr &MI) const {
     234       73984 :   if (!isALUInstr(MI.getOpcode())) {
     235             :     return false;
     236             :   }
     237      778390 :   for (MachineInstr::const_mop_iterator I = MI.operands_begin(),
     238       36681 :                                         E = MI.operands_end();
     239      778390 :        I != E; ++I) {
     240     1004212 :     if (!I->isReg() || !I->isUse() ||
     241      112910 :         TargetRegisterInfo::isVirtualRegister(I->getReg()))
     242      663263 :       continue;
     243             : 
     244      142730 :     if (AMDGPU::R600_LDS_SRC_REGRegClass.contains(I->getReg()))
     245             :       return true;
     246             :   }
     247             :   return false;
     248             : }
     249             : 
     250      318745 : int R600InstrInfo::getSelIdx(unsigned Opcode, unsigned SrcIdx) const {
     251             :   static const unsigned SrcSelTable[][2] = {
     252             :     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
     253             :     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
     254             :     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
     255             :     {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
     256             :     {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
     257             :     {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
     258             :     {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
     259             :     {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
     260             :     {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
     261             :     {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
     262             :     {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W}
     263             :   };
     264             : 
     265      940237 :   for (const auto &Row : SrcSelTable) {
     266      629491 :     if (getOperandIdx(Opcode, Row[0]) == (int)SrcIdx) {
     267      318745 :       return getOperandIdx(Opcode, Row[1]);
     268             :     }
     269             :   }
     270             :   return -1;
     271             : }
     272             : 
     273             : SmallVector<std::pair<MachineOperand *, int64_t>, 3>
     274      331184 : R600InstrInfo::getSrcs(MachineInstr &MI) const {
     275             :   SmallVector<std::pair<MachineOperand *, int64_t>, 3> Result;
     276             : 
     277      662368 :   if (MI.getOpcode() == AMDGPU::DOT_4) {
     278             :     static const unsigned OpTable[8][2] = {
     279             :       {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
     280             :       {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
     281             :       {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
     282             :       {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
     283             :       {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
     284             :       {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
     285             :       {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
     286             :       {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W},
     287             :     };
     288             : 
     289         544 :     for (unsigned j = 0; j < 8; j++) {
     290             :       MachineOperand &MO =
     291         512 :           MI.getOperand(getOperandIdx(MI.getOpcode(), OpTable[j][0]));
     292         256 :       unsigned Reg = MO.getReg();
     293         256 :       if (Reg == AMDGPU::ALU_CONST) {
     294             :         MachineOperand &Sel =
     295          42 :             MI.getOperand(getOperandIdx(MI.getOpcode(), OpTable[j][1]));
     296          21 :         Result.push_back(std::make_pair(&MO, Sel.getImm()));
     297          21 :         continue;
     298             :       }
     299             : 
     300             :     }
     301             :     return Result;
     302             :   }
     303             : 
     304             :   static const unsigned OpTable[3][2] = {
     305             :     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
     306             :     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
     307             :     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
     308             :   };
     309             : 
     310     1670156 :   for (unsigned j = 0; j < 3; j++) {
     311     1881424 :     int SrcIdx = getOperandIdx(MI.getOpcode(), OpTable[j][0]);
     312      940712 :     if (SrcIdx < 0)
     313             :       break;
     314      669502 :     MachineOperand &MO = MI.getOperand(SrcIdx);
     315      669502 :     unsigned Reg = MO.getReg();
     316      669502 :     if (Reg == AMDGPU::ALU_CONST) {
     317             :       MachineOperand &Sel =
     318       55412 :           MI.getOperand(getOperandIdx(MI.getOpcode(), OpTable[j][1]));
     319       27706 :       Result.push_back(std::make_pair(&MO, Sel.getImm()));
     320       27706 :       continue;
     321             :     }
     322      641796 :     if (Reg == AMDGPU::ALU_LITERAL_X) {
     323             :       MachineOperand &Operand =
     324      284722 :           MI.getOperand(getOperandIdx(MI.getOpcode(), AMDGPU::OpName::literal));
     325      284647 :       if (Operand.isImm()) {
     326      142286 :         Result.push_back(std::make_pair(&MO, Operand.getImm()));
     327      142286 :         continue;
     328             :       }
     329             :       assert(Operand.isGlobal());
     330             :     }
     331      999020 :     Result.push_back(std::make_pair(&MO, 0));
     332             :   }
     333             :   return Result;
     334             : }
     335             : 
     336             : std::vector<std::pair<int, unsigned>>
     337       82953 : R600InstrInfo::ExtractSrcs(MachineInstr &MI,
     338             :                            const DenseMap<unsigned, unsigned> &PV,
     339             :                            unsigned &ConstCount) const {
     340       82953 :   ConstCount = 0;
     341       82953 :   const std::pair<int, unsigned> DummyPair(-1, 0);
     342             :   std::vector<std::pair<int, unsigned>> Result;
     343             :   unsigned i = 0;
     344      504358 :   for (const auto &Src : getSrcs(MI)) {
     345      169226 :     ++i;
     346      169226 :     unsigned Reg = Src.first->getReg();
     347      338452 :     int Index = RI.getEncodingValue(Reg) & 0xff;
     348      169226 :     if (Reg == AMDGPU::OQAP) {
     349        3082 :       Result.push_back(std::make_pair(Index, 0U));
     350             :     }
     351      191901 :     if (PV.find(Reg) != PV.end()) {
     352             :       // 255 is used to tells its a PS/PV reg
     353       45350 :       Result.push_back(std::make_pair(255, 0U));
     354      139750 :       continue;
     355             :     }
     356      240951 :     if (Index > 127) {
     357       94400 :       ConstCount++;
     358       94400 :       Result.push_back(DummyPair);
     359       94400 :       continue;
     360             :     }
     361       52151 :     unsigned Chan = RI.getHWRegChan(Reg);
     362      104302 :     Result.push_back(std::make_pair(Index, Chan));
     363             :   }
     364      242219 :   for (; i < 3; ++i)
     365       79633 :     Result.push_back(DummyPair);
     366       82953 :   return Result;
     367             : }
     368             : 
     369             : static std::vector<std::pair<int, unsigned>>
     370     1930663 : Swizzle(std::vector<std::pair<int, unsigned>> Src,
     371             :         R600InstrInfo::BankSwizzle Swz) {
     372     1930663 :   if (Src[0] == Src[1])
     373      320003 :     Src[1].first = -1;
     374     1930663 :   switch (Swz) {
     375             :   case R600InstrInfo::ALU_VEC_012_SCL_210:
     376             :     break;
     377      311276 :   case R600InstrInfo::ALU_VEC_021_SCL_122:
     378             :     std::swap(Src[1], Src[2]);
     379             :     break;
     380      305697 :   case R600InstrInfo::ALU_VEC_102_SCL_221:
     381             :     std::swap(Src[0], Src[1]);
     382             :     break;
     383      309410 :   case R600InstrInfo::ALU_VEC_120_SCL_212:
     384             :     std::swap(Src[0], Src[1]);
     385             :     std::swap(Src[0], Src[2]);
     386             :     break;
     387      305327 :   case R600InstrInfo::ALU_VEC_201:
     388             :     std::swap(Src[0], Src[2]);
     389             :     std::swap(Src[0], Src[1]);
     390             :     break;
     391      301277 :   case R600InstrInfo::ALU_VEC_210:
     392             :     std::swap(Src[0], Src[2]);
     393             :     break;
     394             :   }
     395     1930663 :   return Src;
     396             : }
     397             : 
     398      265897 : static unsigned getTransSwizzle(R600InstrInfo::BankSwizzle Swz, unsigned Op) {
     399      265897 :   switch (Swz) {
     400      126815 :   case R600InstrInfo::ALU_VEC_012_SCL_210: {
     401      126815 :     unsigned Cycles[3] = { 2, 1, 0};
     402      126815 :     return Cycles[Op];
     403             :   }
     404       46142 :   case R600InstrInfo::ALU_VEC_021_SCL_122: {
     405       46142 :     unsigned Cycles[3] = { 1, 2, 2};
     406       46142 :     return Cycles[Op];
     407             :   }
     408       46314 :   case R600InstrInfo::ALU_VEC_120_SCL_212: {
     409       46314 :     unsigned Cycles[3] = { 2, 1, 2};
     410       46314 :     return Cycles[Op];
     411             :   }
     412       46626 :   case R600InstrInfo::ALU_VEC_102_SCL_221: {
     413       46626 :     unsigned Cycles[3] = { 2, 2, 1};
     414       46626 :     return Cycles[Op];
     415             :   }
     416           0 :   default:
     417           0 :     llvm_unreachable("Wrong Swizzle for Trans Slot");
     418             :   }
     419             : }
     420             : 
     421             : /// returns how many MIs (whose inputs are represented by IGSrcs) can be packed
     422             : /// in the same Instruction Group while meeting read port limitations given a
     423             : /// Swz swizzle sequence.
     424      529372 : unsigned  R600InstrInfo::isLegalUpTo(
     425             :     const std::vector<std::vector<std::pair<int, unsigned>>> &IGSrcs,
     426             :     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
     427             :     const std::vector<std::pair<int, unsigned>> &TransSrcs,
     428             :     R600InstrInfo::BankSwizzle TransSwz) const {
     429             :   int Vector[4][3];
     430      529372 :   memset(Vector, -1, sizeof(Vector));
     431     2641556 :   for (unsigned i = 0, e = IGSrcs.size(); i < e; i++) {
     432             :     const std::vector<std::pair<int, unsigned>> &Srcs =
     433     7722652 :         Swizzle(IGSrcs[i], Swz[i]);
     434    12023631 :     for (unsigned j = 0; j < 3; j++) {
     435     5394335 :       const std::pair<int, unsigned> &Src = Srcs[j];
     436     5394335 :       if (Src.first < 0 || Src.first == 255)
     437     2865910 :         continue;
     438     5058399 :       if (Src.first == GET_REG_INDEX(RI.getEncodingValue(AMDGPU::OQAP))) {
     439        3098 :         if (Swz[i] != R600InstrInfo::ALU_VEC_012_SCL_210 &&
     440             :             Swz[i] != R600InstrInfo::ALU_VEC_021_SCL_122) {
     441             :             // The value from output queue A (denoted by register OQAP) can
     442             :             // only be fetched during the first cycle.
     443             :             return false;
     444             :         }
     445             :         // OQAP does not count towards the normal read port restrictions
     446        1549 :         continue;
     447             :       }
     448     2526876 :       if (Vector[Src.second][j] < 0)
     449     2113839 :         Vector[Src.second][j] = Src.first;
     450     2526876 :       if (Vector[Src.second][j] != Src.first)
     451             :         return i;
     452             :     }
     453             :   }
     454             :   // Now check Trans Alu
     455      459030 :   for (unsigned i = 0, e = TransSrcs.size(); i < e; ++i) {
     456      235809 :     const std::pair<int, unsigned> &Src = TransSrcs[i];
     457      235809 :     unsigned Cycle = getTransSwizzle(TransSwz, i);
     458      235809 :     if (Src.first < 0)
     459       18089 :       continue;
     460      217720 :     if (Src.first == 255)
     461       26229 :       continue;
     462      191491 :     if (Vector[Src.second][Cycle] < 0)
     463       48493 :       Vector[Src.second][Cycle] = Src.first;
     464      191491 :     if (Vector[Src.second][Cycle] != Src.first)
     465      279642 :       return IGSrcs.size() - 1;
     466             :   }
     467       83400 :   return IGSrcs.size();
     468             : }
     469             : 
     470             : /// Given a swizzle sequence SwzCandidate and an index Idx, returns the next
     471             : /// (in lexicographic term) swizzle sequence assuming that all swizzles after
     472             : /// Idx can be skipped
     473             : static bool
     474      487672 : NextPossibleSolution(
     475             :     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
     476             :     unsigned Idx) {
     477             :   assert(Idx < SwzCandidate.size());
     478      487672 :   int ResetIdx = Idx;
     479     1264259 :   while (ResetIdx > -1 && SwzCandidate[ResetIdx] == R600InstrInfo::ALU_VEC_210)
     480       96705 :     ResetIdx --;
     481     1118887 :   for (unsigned i = ResetIdx + 1, e = SwzCandidate.size(); i < e; i++) {
     482      287086 :     SwzCandidate[i] = R600InstrInfo::ALU_VEC_012_SCL_210;
     483             :   }
     484      487672 :   if (ResetIdx == -1)
     485             :     return false;
     486      972944 :   int NextSwizzle = SwzCandidate[ResetIdx] + 1;
     487      486472 :   SwzCandidate[ResetIdx] = (R600InstrInfo::BankSwizzle)NextSwizzle;
     488      486472 :   return true;
     489             : }
     490             : 
     491             : /// Enumerate all possible Swizzle sequence to find one that can meet all
     492             : /// read port requirements.
     493       42900 : bool R600InstrInfo::FindSwizzleForVectorSlot(
     494             :     const std::vector<std::vector<std::pair<int, unsigned>>> &IGSrcs,
     495             :     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
     496             :     const std::vector<std::pair<int, unsigned>> &TransSrcs,
     497             :     R600InstrInfo::BankSwizzle TransSwz) const {
     498             :   unsigned ValidUpTo = 0;
     499             :   do {
     500      529372 :     ValidUpTo = isLegalUpTo(IGSrcs, SwzCandidate, TransSrcs, TransSwz);
     501     1058744 :     if (ValidUpTo == IGSrcs.size())
     502             :       return true;
     503      487672 :   } while (NextPossibleSolution(SwzCandidate, ValidUpTo));
     504             :   return false;
     505             : }
     506             : 
     507             : /// Instructions in Trans slot can't read gpr at cycle 0 if they also read
     508             : /// a const, and can't read a gpr at cycle 1 if they read 2 const.
     509             : static bool
     510       10046 : isConstCompatible(R600InstrInfo::BankSwizzle TransSwz,
     511             :                   const std::vector<std::pair<int, unsigned>> &TransOps,
     512             :                   unsigned ConstCount) {
     513             :   // TransALU can't read 3 constants
     514       10046 :   if (ConstCount > 2)
     515             :     return false;
     516       50128 :   for (unsigned i = 0, e = TransOps.size(); i < e; ++i) {
     517       30088 :     const std::pair<int, unsigned> &Src = TransOps[i];
     518       30088 :     unsigned Cycle = getTransSwizzle(TransSwz, i);
     519       30088 :     if (Src.first < 0)
     520       18754 :       continue;
     521       11334 :     if (ConstCount > 0 && Cycle == 0)
     522             :       return false;
     523       11315 :     if (ConstCount > 1 && Cycle == 1)
     524             :       return false;
     525             :   }
     526             :   return true;
     527             : }
     528             : 
     529             : bool
     530       42221 : R600InstrInfo::fitsReadPortLimitations(const std::vector<MachineInstr *> &IG,
     531             :                                        const DenseMap<unsigned, unsigned> &PV,
     532             :                                        std::vector<BankSwizzle> &ValidSwizzle,
     533             :                                        bool isLastAluTrans)
     534             :     const {
     535             :   //Todo : support shared src0 - src1 operand
     536             : 
     537       42221 :   std::vector<std::vector<std::pair<int, unsigned>>> IGSrcs;
     538             :   ValidSwizzle.clear();
     539             :   unsigned ConstCount;
     540       42221 :   BankSwizzle TransBS = ALU_VEC_012_SCL_210;
     541      167395 :   for (unsigned i = 0, e = IG.size(); i < e; ++i) {
     542      248859 :     IGSrcs.push_back(ExtractSrcs(*IG[i], PV, ConstCount));
     543      248859 :     unsigned Op = getOperandIdx(IG[i]->getOpcode(),
     544       82953 :         AMDGPU::OpName::bank_swizzle);
     545      165906 :     ValidSwizzle.push_back( (R600InstrInfo::BankSwizzle)
     546      248859 :         IG[i]->getOperand(Op).getImm());
     547             :   }
     548             :   std::vector<std::pair<int, unsigned>> TransOps;
     549       42221 :   if (!isLastAluTrans)
     550       32890 :     return FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps, TransBS);
     551             : 
     552             :   TransOps = std::move(IGSrcs.back());
     553             :   IGSrcs.pop_back();
     554             :   ValidSwizzle.pop_back();
     555             : 
     556             :   static const R600InstrInfo::BankSwizzle TransSwz[] = {
     557             :     ALU_VEC_012_SCL_210,
     558             :     ALU_VEC_021_SCL_122,
     559             :     ALU_VEC_120_SCL_212,
     560             :     ALU_VEC_102_SCL_221
     561             :   };
     562       11225 :   for (unsigned i = 0; i < 4; i++) {
     563       10046 :     TransBS = TransSwz[i];
     564       10046 :     if (!isConstCompatible(TransBS, TransOps, ConstCount))
     565          36 :       continue;
     566             :     bool Result = FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps,
     567       10010 :         TransBS);
     568       10010 :     if (Result) {
     569        9099 :       ValidSwizzle.push_back(TransBS);
     570        9099 :       return true;
     571             :     }
     572             :   }
     573             : 
     574             :   return false;
     575             : }
     576             : 
     577             : bool
     578       97211 : R600InstrInfo::fitsConstReadLimitations(const std::vector<unsigned> &Consts)
     579             :     const {
     580             :   assert (Consts.size() <= 12 && "Too many operands in instructions group");
     581             :   unsigned Pair1 = 0, Pair2 = 0;
     582      233902 :   for (unsigned i = 0, n = Consts.size(); i < n; ++i) {
     583       80696 :     unsigned ReadConstHalf = Consts[i] & 2;
     584       40348 :     unsigned ReadConstIndex = Consts[i] & (~3);
     585       40348 :     unsigned ReadHalfConst = ReadConstIndex | ReadConstHalf;
     586       40348 :     if (!Pair1) {
     587             :       Pair1 = ReadHalfConst;
     588       33363 :       continue;
     589             :     }
     590        6985 :     if (Pair1 == ReadHalfConst)
     591        1177 :       continue;
     592        5808 :     if (!Pair2) {
     593             :       Pair2 = ReadHalfConst;
     594        4127 :       continue;
     595             :     }
     596        1681 :     if (Pair2 != ReadHalfConst)
     597             :       return false;
     598             :   }
     599             :   return true;
     600             : }
     601             : 
     602             : bool
     603       88085 : R600InstrInfo::fitsConstReadLimitations(const std::vector<MachineInstr *> &MIs)
     604             :     const {
     605             :   std::vector<unsigned> Consts;
     606       88085 :   SmallSet<int64_t, 4> Literals;
     607      328369 :   for (unsigned i = 0, n = MIs.size(); i < n; i++) {
     608      304452 :     MachineInstr &MI = *MIs[i];
     609      304452 :     if (!isALUInstr(MI.getOpcode()))
     610        1224 :       continue;
     611             : 
     612      924734 :     for (const auto &Src : getSrcs(MI)) {
     613      311392 :       if (Src.first->getReg() == AMDGPU::ALU_LITERAL_X)
     614       66081 :         Literals.insert(Src.second);
     615      311392 :       if (Literals.size() > 4)
     616             :         return false;
     617      311365 :       if (Src.first->getReg() == AMDGPU::ALU_CONST)
     618       31782 :         Consts.push_back(Src.second);
     619      754981 :       if (AMDGPU::R600_KC0RegClass.contains(Src.first->getReg()) ||
     620      296549 :           AMDGPU::R600_KC1RegClass.contains(Src.first->getReg())) {
     621       29632 :         unsigned Index = RI.getEncodingValue(Src.first->getReg()) & 0xff;
     622       14816 :         unsigned Chan = RI.getHWRegChan(Src.first->getReg());
     623       29632 :         Consts.push_back((Index << 2) | Chan);
     624             :       }
     625             :     }
     626             :   }
     627       88058 :   return fitsConstReadLimitations(Consts);
     628             : }
     629             : 
     630             : DFAPacketizer *
     631        2189 : R600InstrInfo::CreateTargetScheduleState(const TargetSubtargetInfo &STI) const {
     632        2189 :   const InstrItineraryData *II = STI.getInstrItineraryData();
     633        2189 :   return static_cast<const R600Subtarget &>(STI).createDFAPacketizer(II);
     634             : }
     635             : 
     636             : static bool
     637             : isPredicateSetter(unsigned Opcode) {
     638        6098 :   switch (Opcode) {
     639             :   case AMDGPU::PRED_X:
     640             :     return true;
     641        3137 :   default:
     642             :     return false;
     643             :   }
     644             : }
     645             : 
     646             : static MachineInstr *
     647         424 : findFirstPredicateSetterFrom(MachineBasicBlock &MBB,
     648             :                              MachineBasicBlock::iterator I) {
     649         485 :   while (I != MBB.begin()) {
     650             :     --I;
     651             :     MachineInstr &MI = *I;
     652         485 :     if (isPredicateSetter(MI.getOpcode()))
     653             :       return &MI;
     654             :   }
     655             : 
     656             :   return nullptr;
     657             : }
     658             : 
     659             : static
     660             : bool isJump(unsigned Opcode) {
     661       38471 :   return Opcode == AMDGPU::JUMP || Opcode == AMDGPU::JUMP_COND;
     662             : }
     663             : 
     664             : static bool isBranch(unsigned Opcode) {
     665       35945 :   return Opcode == AMDGPU::BRANCH || Opcode == AMDGPU::BRANCH_COND_i32 ||
     666             :       Opcode == AMDGPU::BRANCH_COND_f32;
     667             : }
     668             : 
     669       36024 : bool R600InstrInfo::analyzeBranch(MachineBasicBlock &MBB,
     670             :                                   MachineBasicBlock *&TBB,
     671             :                                   MachineBasicBlock *&FBB,
     672             :                                   SmallVectorImpl<MachineOperand> &Cond,
     673             :                                   bool AllowModify) const {
     674             :   // Most of the following comes from the ARM implementation of AnalyzeBranch
     675             : 
     676             :   // If the block has no terminators, it just falls into the block after it.
     677       36024 :   MachineBasicBlock::iterator I = MBB.getLastNonDebugInstr();
     678       36024 :   if (I == MBB.end())
     679             :     return false;
     680             : 
     681             :   // AMDGPU::BRANCH* instructions are only available after isel and are not
     682             :   // handled
     683       35945 :   if (isBranch(I->getOpcode()))
     684             :     return true;
     685       35938 :   if (!isJump(I->getOpcode())) {
     686             :     return false;
     687             :   }
     688             : 
     689             :   // Remove successive JUMP
     690        7605 :   while (I != MBB.begin() && std::prev(I)->getOpcode() == AMDGPU::JUMP) {
     691             :       MachineBasicBlock::iterator PriorI = std::prev(I);
     692           0 :       if (AllowModify)
     693           0 :         I->removeFromParent();
     694           0 :       I = PriorI;
     695             :   }
     696             :   MachineInstr &LastInst = *I;
     697             : 
     698             :   // If there is only one terminator instruction, process it.
     699        2539 :   unsigned LastOpc = LastInst.getOpcode();
     700        7605 :   if (I == MBB.begin() || !isJump((--I)->getOpcode())) {
     701        2148 :     if (LastOpc == AMDGPU::JUMP) {
     702         510 :       TBB = LastInst.getOperand(0).getMBB();
     703         510 :       return false;
     704        1638 :     } else if (LastOpc == AMDGPU::JUMP_COND) {
     705        1638 :       auto predSet = I;
     706        2418 :       while (!isPredicateSetter(predSet->getOpcode())) {
     707         390 :         predSet = --I;
     708             :       }
     709        1638 :       TBB = LastInst.getOperand(0).getMBB();
     710        3276 :       Cond.push_back(predSet->getOperand(1));
     711        3276 :       Cond.push_back(predSet->getOperand(2));
     712        1638 :       Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
     713             :       return false;
     714             :     }
     715             :     return true;  // Can't handle indirect branch.
     716             :   }
     717             : 
     718             :   // Get the instruction before it if it is a terminator.
     719             :   MachineInstr &SecondLastInst = *I;
     720             :   unsigned SecondLastOpc = SecondLastInst.getOpcode();
     721             : 
     722             :   // If the block ends with a B and a Bcc, handle it.
     723         391 :   if (SecondLastOpc == AMDGPU::JUMP_COND && LastOpc == AMDGPU::JUMP) {
     724         391 :     auto predSet = --I;
     725         505 :     while (!isPredicateSetter(predSet->getOpcode())) {
     726          57 :       predSet = --I;
     727             :     }
     728         391 :     TBB = SecondLastInst.getOperand(0).getMBB();
     729         391 :     FBB = LastInst.getOperand(0).getMBB();
     730         782 :     Cond.push_back(predSet->getOperand(1));
     731         782 :     Cond.push_back(predSet->getOperand(2));
     732         391 :     Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
     733             :     return false;
     734             :   }
     735             : 
     736             :   // Otherwise, can't handle this.
     737             :   return true;
     738             : }
     739             : 
     740             : static
     741         424 : MachineBasicBlock::iterator FindLastAluClause(MachineBasicBlock &MBB) {
     742         424 :   for (MachineBasicBlock::reverse_iterator It = MBB.rbegin(), E = MBB.rend();
     743        2141 :       It != E; ++It) {
     744        3946 :     if (It->getOpcode() == AMDGPU::CF_ALU ||
     745             :         It->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE)
     746         256 :       return It.getReverse();
     747             :   }
     748             :   return MBB.end();
     749             : }
     750             : 
     751         225 : unsigned R600InstrInfo::insertBranch(MachineBasicBlock &MBB,
     752             :                                      MachineBasicBlock *TBB,
     753             :                                      MachineBasicBlock *FBB,
     754             :                                      ArrayRef<MachineOperand> Cond,
     755             :                                      const DebugLoc &DL,
     756             :                                      int *BytesAdded) const {
     757             :   assert(TBB && "insertBranch must not be told to insert a fallthrough");
     758             :   assert(!BytesAdded && "code size not handled");
     759             : 
     760         225 :   if (!FBB) {
     761         225 :     if (Cond.empty()) {
     762          25 :       BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(TBB);
     763          25 :       return 1;
     764             :     } else {
     765         200 :       MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
     766             :       assert(PredSet && "No previous predicate !");
     767         200 :       addFlag(*PredSet, 0, MO_FLAG_PUSH);
     768         200 :       PredSet->getOperand(2).setImm(Cond[1].getImm());
     769             : 
     770         600 :       BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
     771             :              .addMBB(TBB)
     772         200 :              .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
     773         200 :       MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
     774         200 :       if (CfAlu == MBB.end())
     775             :         return 1;
     776             :       assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
     777         116 :       CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
     778         116 :       return 1;
     779             :     }
     780             :   } else {
     781           0 :     MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
     782             :     assert(PredSet && "No previous predicate !");
     783           0 :     addFlag(*PredSet, 0, MO_FLAG_PUSH);
     784           0 :     PredSet->getOperand(2).setImm(Cond[1].getImm());
     785           0 :     BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
     786             :             .addMBB(TBB)
     787           0 :             .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
     788           0 :     BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(FBB);
     789           0 :     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
     790           0 :     if (CfAlu == MBB.end())
     791             :       return 2;
     792             :     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
     793           0 :     CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
     794           0 :     return 2;
     795             :   }
     796             : }
     797             : 
     798         314 : unsigned R600InstrInfo::removeBranch(MachineBasicBlock &MBB,
     799             :                                      int *BytesRemoved) const {
     800             :   assert(!BytesRemoved && "code size not handled");
     801             : 
     802             :   // Note : we leave PRED* instructions there.
     803             :   // They may be needed when predicating instructions.
     804             : 
     805         314 :   MachineBasicBlock::iterator I = MBB.end();
     806             : 
     807         314 :   if (I == MBB.begin()) {
     808             :     return 0;
     809             :   }
     810             :   --I;
     811         628 :   switch (I->getOpcode()) {
     812             :   default:
     813             :     return 0;
     814         139 :   case AMDGPU::JUMP_COND: {
     815         139 :     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
     816         139 :     clearFlag(*predSet, 0, MO_FLAG_PUSH);
     817         139 :     I->eraseFromParent();
     818         139 :     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
     819         139 :     if (CfAlu == MBB.end())
     820             :       break;
     821             :     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
     822         139 :     CfAlu->setDesc(get(AMDGPU::CF_ALU));
     823             :     break;
     824             :   }
     825             :   case AMDGPU::JUMP:
     826         153 :     I->eraseFromParent();
     827         153 :     break;
     828             :   }
     829         292 :   I = MBB.end();
     830             : 
     831         292 :   if (I == MBB.begin()) {
     832             :     return 1;
     833             :   }
     834             :   --I;
     835         578 :   switch (I->getOpcode()) {
     836             :     // FIXME: only one case??
     837             :   default:
     838             :     return 1;
     839          85 :   case AMDGPU::JUMP_COND: {
     840          85 :     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
     841          85 :     clearFlag(*predSet, 0, MO_FLAG_PUSH);
     842          85 :     I->eraseFromParent();
     843          85 :     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
     844          85 :     if (CfAlu == MBB.end())
     845             :       break;
     846             :     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
     847           1 :     CfAlu->setDesc(get(AMDGPU::CF_ALU));
     848             :     break;
     849             :   }
     850             :   case AMDGPU::JUMP:
     851           0 :     I->eraseFromParent();
     852           0 :     break;
     853             :   }
     854             :   return 2;
     855             : }
     856             : 
     857      124646 : bool R600InstrInfo::isPredicated(const MachineInstr &MI) const {
     858      124646 :   int idx = MI.findFirstPredOperandIdx();
     859      124646 :   if (idx < 0)
     860             :     return false;
     861             : 
     862      198088 :   unsigned Reg = MI.getOperand(idx).getReg();
     863             :   switch (Reg) {
     864             :   default: return false;
     865         442 :   case AMDGPU::PRED_SEL_ONE:
     866             :   case AMDGPU::PRED_SEL_ZERO:
     867             :   case AMDGPU::PREDICATE_BIT:
     868         442 :     return true;
     869             :   }
     870             : }
     871             : 
     872        3137 : bool R600InstrInfo::isPredicable(const MachineInstr &MI) const {
     873             :   // XXX: KILL* instructions can be predicated, but they must be the last
     874             :   // instruction in a clause, so this means any instructions after them cannot
     875             :   // be predicated.  Until we have proper support for instruction clauses in the
     876             :   // backend, we will mark KILL* instructions as unpredicable.
     877             : 
     878        6274 :   if (MI.getOpcode() == AMDGPU::KILLGT) {
     879             :     return false;
     880        3137 :   } else if (MI.getOpcode() == AMDGPU::CF_ALU) {
     881             :     // If the clause start in the middle of MBB then the MBB has more
     882             :     // than a single clause, unable to predicate several clauses.
     883        4496 :     if (MI.getParent()->begin() != MachineBasicBlock::const_iterator(MI))
     884             :       return false;
     885             :     // TODO: We don't support KC merging atm
     886        2248 :     return MI.getOperand(3).getImm() == 0 && MI.getOperand(4).getImm() == 0;
     887         889 :   } else if (isVector(MI)) {
     888             :     return false;
     889             :   } else {
     890         888 :     return AMDGPUInstrInfo::isPredicable(MI);
     891             :   }
     892             : }
     893             : 
     894             : bool
     895          97 : R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
     896             :                                    unsigned NumCycles,
     897             :                                    unsigned ExtraPredCycles,
     898             :                                    BranchProbability Probability) const{
     899          97 :   return true;
     900             : }
     901             : 
     902             : bool
     903           2 : R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
     904             :                                    unsigned NumTCycles,
     905             :                                    unsigned ExtraTCycles,
     906             :                                    MachineBasicBlock &FMBB,
     907             :                                    unsigned NumFCycles,
     908             :                                    unsigned ExtraFCycles,
     909             :                                    BranchProbability Probability) const {
     910           2 :   return true;
     911             : }
     912             : 
     913             : bool
     914         134 : R600InstrInfo::isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
     915             :                                          unsigned NumCycles,
     916             :                                          BranchProbability Probability)
     917             :                                          const {
     918         134 :   return true;
     919             : }
     920             : 
     921             : bool
     922           2 : R600InstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
     923             :                                          MachineBasicBlock &FMBB) const {
     924           2 :   return false;
     925             : }
     926             : 
     927             : bool
     928         314 : R600InstrInfo::reverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
     929             :   MachineOperand &MO = Cond[1];
     930         314 :   switch (MO.getImm()) {
     931          61 :   case AMDGPU::PRED_SETE_INT:
     932             :     MO.setImm(AMDGPU::PRED_SETNE_INT);
     933             :     break;
     934         253 :   case AMDGPU::PRED_SETNE_INT:
     935             :     MO.setImm(AMDGPU::PRED_SETE_INT);
     936             :     break;
     937           0 :   case AMDGPU::PRED_SETE:
     938             :     MO.setImm(AMDGPU::PRED_SETNE);
     939             :     break;
     940           0 :   case AMDGPU::PRED_SETNE:
     941             :     MO.setImm(AMDGPU::PRED_SETE);
     942             :     break;
     943             :   default:
     944             :     return true;
     945             :   }
     946             : 
     947             :   MachineOperand &MO2 = Cond[2];
     948         314 :   switch (MO2.getReg()) {
     949           0 :   case AMDGPU::PRED_SEL_ZERO:
     950           0 :     MO2.setReg(AMDGPU::PRED_SEL_ONE);
     951           0 :     break;
     952         314 :   case AMDGPU::PRED_SEL_ONE:
     953         314 :     MO2.setReg(AMDGPU::PRED_SEL_ZERO);
     954         314 :     break;
     955             :   default:
     956             :     return true;
     957             :   }
     958             :   return false;
     959             : }
     960             : 
     961        3137 : bool R600InstrInfo::DefinesPredicate(MachineInstr &MI,
     962             :                                      std::vector<MachineOperand> &Pred) const {
     963        6274 :   return isPredicateSetter(MI.getOpcode());
     964             : }
     965             : 
     966         235 : bool R600InstrInfo::PredicateInstruction(MachineInstr &MI,
     967             :                                          ArrayRef<MachineOperand> Pred) const {
     968         235 :   int PIdx = MI.findFirstPredOperandIdx();
     969             : 
     970         470 :   if (MI.getOpcode() == AMDGPU::CF_ALU) {
     971          26 :     MI.getOperand(8).setImm(0);
     972          26 :     return true;
     973             :   }
     974             : 
     975         209 :   if (MI.getOpcode() == AMDGPU::DOT_4) {
     976          15 :     MI.getOperand(getOperandIdx(MI, AMDGPU::OpName::pred_sel_X))
     977          15 :         .setReg(Pred[2].getReg());
     978          15 :     MI.getOperand(getOperandIdx(MI, AMDGPU::OpName::pred_sel_Y))
     979          15 :         .setReg(Pred[2].getReg());
     980          15 :     MI.getOperand(getOperandIdx(MI, AMDGPU::OpName::pred_sel_Z))
     981          15 :         .setReg(Pred[2].getReg());
     982          15 :     MI.getOperand(getOperandIdx(MI, AMDGPU::OpName::pred_sel_W))
     983          15 :         .setReg(Pred[2].getReg());
     984          15 :     MachineInstrBuilder MIB(*MI.getParent()->getParent(), MI);
     985          15 :     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
     986             :     return true;
     987             :   }
     988             : 
     989         194 :   if (PIdx != -1) {
     990         194 :     MachineOperand &PMO = MI.getOperand(PIdx);
     991         194 :     PMO.setReg(Pred[2].getReg());
     992         194 :     MachineInstrBuilder MIB(*MI.getParent()->getParent(), MI);
     993         194 :     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
     994             :     return true;
     995             :   }
     996             : 
     997             :   return false;
     998             : }
     999             : 
    1000        3137 : unsigned int R600InstrInfo::getPredicationCost(const MachineInstr &) const {
    1001        3137 :   return 2;
    1002             : }
    1003             : 
    1004      252288 : unsigned int R600InstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
    1005             :                                             const MachineInstr &,
    1006             :                                             unsigned *PredCost) const {
    1007      252288 :   if (PredCost)
    1008           0 :     *PredCost = 2;
    1009      252288 :   return 2;
    1010             : }
    1011             : 
    1012        2122 : unsigned R600InstrInfo::calculateIndirectAddress(unsigned RegIndex,
    1013             :                                                    unsigned Channel) const {
    1014             :   assert(Channel == 0);
    1015        2122 :   return RegIndex;
    1016             : }
    1017             : 
    1018        6431 : bool R600InstrInfo::expandPostRAPseudo(MachineInstr &MI) const {
    1019       12862 :   switch (MI.getOpcode()) {
    1020        6416 :   default: {
    1021        6416 :     MachineBasicBlock *MBB = MI.getParent();
    1022             :     int OffsetOpIdx =
    1023        6416 :         AMDGPU::getNamedOperandIdx(MI.getOpcode(), AMDGPU::OpName::addr);
    1024             :     // addr is a custom operand with multiple MI operands, and only the
    1025             :     // first MI operand is given a name.
    1026        6416 :     int RegOpIdx = OffsetOpIdx + 1;
    1027             :     int ChanOpIdx =
    1028        6416 :         AMDGPU::getNamedOperandIdx(MI.getOpcode(), AMDGPU::OpName::chan);
    1029        6416 :     if (isRegisterLoad(MI)) {
    1030             :       int DstOpIdx =
    1031        1089 :           AMDGPU::getNamedOperandIdx(MI.getOpcode(), AMDGPU::OpName::dst);
    1032        2178 :       unsigned RegIndex = MI.getOperand(RegOpIdx).getImm();
    1033        2178 :       unsigned Channel = MI.getOperand(ChanOpIdx).getImm();
    1034        1089 :       unsigned Address = calculateIndirectAddress(RegIndex, Channel);
    1035        2178 :       unsigned OffsetReg = MI.getOperand(OffsetOpIdx).getReg();
    1036        1089 :       if (OffsetReg == AMDGPU::INDIRECT_BASE_ADDR) {
    1037        3768 :         buildMovInstr(MBB, MI, MI.getOperand(DstOpIdx).getReg(),
    1038             :                       getIndirectAddrRegClass()->getRegister(Address));
    1039             :       } else {
    1040         294 :         buildIndirectRead(MBB, MI, MI.getOperand(DstOpIdx).getReg(), Address,
    1041         294 :                           OffsetReg);
    1042             :       }
    1043        5327 :     } else if (isRegisterStore(MI)) {
    1044             :       int ValOpIdx =
    1045         909 :           AMDGPU::getNamedOperandIdx(MI.getOpcode(), AMDGPU::OpName::val);
    1046        1818 :       unsigned RegIndex = MI.getOperand(RegOpIdx).getImm();
    1047        1818 :       unsigned Channel = MI.getOperand(ChanOpIdx).getImm();
    1048         909 :       unsigned Address = calculateIndirectAddress(RegIndex, Channel);
    1049        1818 :       unsigned OffsetReg = MI.getOperand(OffsetOpIdx).getReg();
    1050         909 :       if (OffsetReg == AMDGPU::INDIRECT_BASE_ADDR) {
    1051        1570 :         buildMovInstr(MBB, MI, getIndirectAddrRegClass()->getRegister(Address),
    1052         785 :                       MI.getOperand(ValOpIdx).getReg());
    1053             :       } else {
    1054         248 :         buildIndirectWrite(MBB, MI, MI.getOperand(ValOpIdx).getReg(),
    1055             :                            calculateIndirectAddress(RegIndex, Channel),
    1056         372 :                            OffsetReg);
    1057             :       }
    1058             :     } else {
    1059             :       return false;
    1060             :     }
    1061             : 
    1062        1998 :     MBB->erase(MI);
    1063        1998 :     return true;
    1064             :   }
    1065          14 :   case AMDGPU::R600_EXTRACT_ELT_V2:
    1066             :   case AMDGPU::R600_EXTRACT_ELT_V4:
    1067          28 :     buildIndirectRead(MI.getParent(), MI, MI.getOperand(0).getReg(),
    1068             :                       RI.getHWRegIndex(MI.getOperand(1).getReg()), //  Address
    1069          14 :                       MI.getOperand(2).getReg(),
    1070          70 :                       RI.getHWRegChan(MI.getOperand(1).getReg()));
    1071          14 :     break;
    1072           1 :   case AMDGPU::R600_INSERT_ELT_V2:
    1073             :   case AMDGPU::R600_INSERT_ELT_V4:
    1074           2 :     buildIndirectWrite(MI.getParent(), MI, MI.getOperand(2).getReg(), // Value
    1075             :                        RI.getHWRegIndex(MI.getOperand(1).getReg()),   // Address
    1076           1 :                        MI.getOperand(3).getReg(),                     // Offset
    1077           5 :                        RI.getHWRegChan(MI.getOperand(1).getReg()));   // Channel
    1078           1 :     break;
    1079             :   }
    1080          15 :   MI.eraseFromParent();
    1081          15 :   return true;
    1082             : }
    1083             : 
    1084        4378 : void R600InstrInfo::reserveIndirectRegisters(BitVector &Reserved,
    1085             :                                              const MachineFunction &MF,
    1086             :                                              const R600RegisterInfo &TRI) const {
    1087        4378 :   const R600Subtarget &ST = MF.getSubtarget<R600Subtarget>();
    1088             :   const R600FrameLowering *TFL = ST.getFrameLowering();
    1089             : 
    1090        4378 :   unsigned StackWidth = TFL->getStackWidth(MF);
    1091        4378 :   int End = getIndirectIndexEnd(MF);
    1092             : 
    1093        4378 :   if (End == -1)
    1094             :     return;
    1095             : 
    1096        8570 :   for (int Index = getIndirectIndexBegin(MF); Index <= End; ++Index) {
    1097       23304 :     for (unsigned Chan = 0; Chan < StackWidth; ++Chan) {
    1098        7768 :       unsigned Reg = AMDGPU::R600_TReg32RegClass.getRegister((4 * Index) + Chan);
    1099        7768 :       TRI.reserveRegisterTuples(Reserved, Reg);
    1100             :     }
    1101             :   }
    1102             : }
    1103             : 
    1104        1759 : const TargetRegisterClass *R600InstrInfo::getIndirectAddrRegClass() const {
    1105        1759 :   return &AMDGPU::R600_TReg32_XRegClass;
    1106             : }
    1107             : 
    1108         124 : MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
    1109             :                                        MachineBasicBlock::iterator I,
    1110             :                                        unsigned ValueReg, unsigned Address,
    1111             :                                        unsigned OffsetReg) const {
    1112         124 :   return buildIndirectWrite(MBB, I, ValueReg, Address, OffsetReg, 0);
    1113             : }
    1114             : 
    1115         125 : MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
    1116             :                                        MachineBasicBlock::iterator I,
    1117             :                                        unsigned ValueReg, unsigned Address,
    1118             :                                        unsigned OffsetReg,
    1119             :                                        unsigned AddrChan) const {
    1120             :   unsigned AddrReg;
    1121         125 :   switch (AddrChan) {
    1122           0 :     default: llvm_unreachable("Invalid Channel");
    1123         248 :     case 0: AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address); break;
    1124           0 :     case 1: AddrReg = AMDGPU::R600_Addr_YRegClass.getRegister(Address); break;
    1125           0 :     case 2: AddrReg = AMDGPU::R600_Addr_ZRegClass.getRegister(Address); break;
    1126           2 :     case 3: AddrReg = AMDGPU::R600_Addr_WRegClass.getRegister(Address); break;
    1127             :   }
    1128         250 :   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
    1129         125 :                                                AMDGPU::AR_X, OffsetReg);
    1130         125 :   setImmOperand(*MOVA, AMDGPU::OpName::write, 0);
    1131             : 
    1132         250 :   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
    1133             :                                       AddrReg, ValueReg)
    1134             :                                       .addReg(AMDGPU::AR_X,
    1135         125 :                                            RegState::Implicit | RegState::Kill);
    1136         125 :   setImmOperand(*Mov, AMDGPU::OpName::dst_rel, 1);
    1137         125 :   return Mov;
    1138             : }
    1139             : 
    1140         147 : MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
    1141             :                                        MachineBasicBlock::iterator I,
    1142             :                                        unsigned ValueReg, unsigned Address,
    1143             :                                        unsigned OffsetReg) const {
    1144         147 :   return buildIndirectRead(MBB, I, ValueReg, Address, OffsetReg, 0);
    1145             : }
    1146             : 
    1147         161 : MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
    1148             :                                        MachineBasicBlock::iterator I,
    1149             :                                        unsigned ValueReg, unsigned Address,
    1150             :                                        unsigned OffsetReg,
    1151             :                                        unsigned AddrChan) const {
    1152             :   unsigned AddrReg;
    1153         161 :   switch (AddrChan) {
    1154           0 :     default: llvm_unreachable("Invalid Channel");
    1155         298 :     case 0: AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address); break;
    1156          12 :     case 1: AddrReg = AMDGPU::R600_Addr_YRegClass.getRegister(Address); break;
    1157           0 :     case 2: AddrReg = AMDGPU::R600_Addr_ZRegClass.getRegister(Address); break;
    1158          12 :     case 3: AddrReg = AMDGPU::R600_Addr_WRegClass.getRegister(Address); break;
    1159             :   }
    1160         322 :   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
    1161             :                                                        AMDGPU::AR_X,
    1162         161 :                                                        OffsetReg);
    1163         161 :   setImmOperand(*MOVA, AMDGPU::OpName::write, 0);
    1164         322 :   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
    1165             :                                       ValueReg,
    1166             :                                       AddrReg)
    1167             :                                       .addReg(AMDGPU::AR_X,
    1168         161 :                                            RegState::Implicit | RegState::Kill);
    1169         161 :   setImmOperand(*Mov, AMDGPU::OpName::src0_rel, 1);
    1170             : 
    1171         161 :   return Mov;
    1172             : }
    1173             : 
    1174        1604 : int R600InstrInfo::getIndirectIndexBegin(const MachineFunction &MF) const {
    1175        1604 :   const MachineRegisterInfo &MRI = MF.getRegInfo();
    1176        1604 :   const MachineFrameInfo &MFI = MF.getFrameInfo();
    1177        1604 :   int Offset = -1;
    1178             : 
    1179        1604 :   if (MFI.getNumObjects() == 0) {
    1180             :     return -1;
    1181             :   }
    1182             : 
    1183        1604 :   if (MRI.livein_empty()) {
    1184             :     return 0;
    1185             :   }
    1186             : 
    1187          32 :   const TargetRegisterClass *IndirectRC = getIndirectAddrRegClass();
    1188          96 :   for (std::pair<unsigned, unsigned> LI : MRI.liveins()) {
    1189             :     unsigned Reg = LI.first;
    1190          64 :     if (TargetRegisterInfo::isVirtualRegister(Reg) ||
    1191          32 :         !IndirectRC->contains(Reg))
    1192           0 :       continue;
    1193             : 
    1194             :     unsigned RegIndex;
    1195             :     unsigned RegEnd;
    1196          32 :     for (RegIndex = 0, RegEnd = IndirectRC->getNumRegs(); RegIndex != RegEnd;
    1197             :                                                           ++RegIndex) {
    1198          32 :       if (IndirectRC->getRegister(RegIndex) == Reg)
    1199             :         break;
    1200             :     }
    1201          64 :     Offset = std::max(Offset, (int)RegIndex);
    1202             :   }
    1203             : 
    1204          32 :   return Offset + 1;
    1205             : }
    1206             : 
    1207        4378 : int R600InstrInfo::getIndirectIndexEnd(const MachineFunction &MF) const {
    1208             :   int Offset = 0;
    1209        4378 :   const MachineFrameInfo &MFI = MF.getFrameInfo();
    1210             : 
    1211             :   // Variable sized objects are not supported
    1212        4378 :   if (MFI.hasVarSizedObjects()) {
    1213             :     return -1;
    1214             :   }
    1215             : 
    1216        4376 :   if (MFI.getNumObjects() == 0) {
    1217             :     return -1;
    1218             :   }
    1219             : 
    1220         802 :   const R600Subtarget &ST = MF.getSubtarget<R600Subtarget>();
    1221             :   const R600FrameLowering *TFL = ST.getFrameLowering();
    1222             : 
    1223             :   unsigned IgnoredFrameReg;
    1224         802 :   Offset = TFL->getFrameIndexReference(MF, -1, IgnoredFrameReg);
    1225             : 
    1226         802 :   return getIndirectIndexBegin(MF) + Offset;
    1227             : }
    1228             : 
    1229       51491 : unsigned R600InstrInfo::getMaxAlusPerClause() const {
    1230       51491 :   return 115;
    1231             : }
    1232             : 
    1233        8818 : MachineInstrBuilder R600InstrInfo::buildDefaultInstruction(MachineBasicBlock &MBB,
    1234             :                                                   MachineBasicBlock::iterator I,
    1235             :                                                   unsigned Opcode,
    1236             :                                                   unsigned DstReg,
    1237             :                                                   unsigned Src0Reg,
    1238             :                                                   unsigned Src1Reg) const {
    1239        8818 :   MachineInstrBuilder MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opcode),
    1240       17636 :     DstReg);           // $dst
    1241             : 
    1242        8818 :   if (Src1Reg) {
    1243             :     MIB.addImm(0)     // $update_exec_mask
    1244             :        .addImm(0);    // $update_predicate
    1245             :   }
    1246             :   MIB.addImm(1)        // $write
    1247             :      .addImm(0)        // $omod
    1248             :      .addImm(0)        // $dst_rel
    1249             :      .addImm(0)        // $dst_clamp
    1250        8818 :      .addReg(Src0Reg)  // $src0
    1251             :      .addImm(0)        // $src0_neg
    1252             :      .addImm(0)        // $src0_rel
    1253             :      .addImm(0)        // $src0_abs
    1254             :      .addImm(-1);       // $src0_sel
    1255             : 
    1256        8818 :   if (Src1Reg) {
    1257         256 :     MIB.addReg(Src1Reg) // $src1
    1258             :        .addImm(0)       // $src1_neg
    1259             :        .addImm(0)       // $src1_rel
    1260             :        .addImm(0)       // $src1_abs
    1261             :        .addImm(-1);      // $src1_sel
    1262             :   }
    1263             : 
    1264             :   //XXX: The r600g finalizer expects this to be 1, once we've moved the
    1265             :   //scheduling to the backend, we can change the default to 0.
    1266             :   MIB.addImm(1)        // $last
    1267        8818 :       .addReg(AMDGPU::PRED_SEL_OFF) // $pred_sel
    1268             :       .addImm(0)         // $literal
    1269             :       .addImm(0);        // $bank_swizzle
    1270             : 
    1271        8818 :   return MIB;
    1272             : }
    1273             : 
    1274             : #define OPERAND_CASE(Label) \
    1275             :   case Label: { \
    1276             :     static const unsigned Ops[] = \
    1277             :     { \
    1278             :       Label##_X, \
    1279             :       Label##_Y, \
    1280             :       Label##_Z, \
    1281             :       Label##_W \
    1282             :     }; \
    1283             :     return Ops[Slot]; \
    1284             :   }
    1285             : 
    1286        1792 : static unsigned getSlotedOps(unsigned  Op, unsigned Slot) {
    1287        1792 :   switch (Op) {
    1288         128 :   OPERAND_CASE(AMDGPU::OpName::update_exec_mask)
    1289         128 :   OPERAND_CASE(AMDGPU::OpName::update_pred)
    1290         128 :   OPERAND_CASE(AMDGPU::OpName::write)
    1291         128 :   OPERAND_CASE(AMDGPU::OpName::omod)
    1292         128 :   OPERAND_CASE(AMDGPU::OpName::dst_rel)
    1293         128 :   OPERAND_CASE(AMDGPU::OpName::clamp)
    1294         128 :   OPERAND_CASE(AMDGPU::OpName::src0)
    1295         128 :   OPERAND_CASE(AMDGPU::OpName::src0_neg)
    1296         128 :   OPERAND_CASE(AMDGPU::OpName::src0_rel)
    1297         128 :   OPERAND_CASE(AMDGPU::OpName::src0_abs)
    1298         128 :   OPERAND_CASE(AMDGPU::OpName::src0_sel)
    1299         128 :   OPERAND_CASE(AMDGPU::OpName::src1)
    1300         128 :   OPERAND_CASE(AMDGPU::OpName::src1_neg)
    1301         128 :   OPERAND_CASE(AMDGPU::OpName::src1_rel)
    1302         128 :   OPERAND_CASE(AMDGPU::OpName::src1_abs)
    1303         128 :   OPERAND_CASE(AMDGPU::OpName::src1_sel)
    1304         128 :   OPERAND_CASE(AMDGPU::OpName::pred_sel)
    1305           0 :   default:
    1306           0 :     llvm_unreachable("Wrong Operand");
    1307             :   }
    1308             : }
    1309             : 
    1310             : #undef OPERAND_CASE
    1311             : 
    1312         128 : MachineInstr *R600InstrInfo::buildSlotOfVectorInstruction(
    1313             :     MachineBasicBlock &MBB, MachineInstr *MI, unsigned Slot, unsigned DstReg)
    1314             :     const {
    1315             :   assert (MI->getOpcode() == AMDGPU::DOT_4 && "Not Implemented");
    1316             :   unsigned Opcode;
    1317         128 :   if (ST.getGeneration() <= R600Subtarget::R700)
    1318             :     Opcode = AMDGPU::DOT4_r600;
    1319             :   else
    1320             :     Opcode = AMDGPU::DOT4_eg;
    1321             :   MachineBasicBlock::iterator I = MI;
    1322             :   MachineOperand &Src0 = MI->getOperand(
    1323         256 :       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src0, Slot)));
    1324             :   MachineOperand &Src1 = MI->getOperand(
    1325         256 :       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src1, Slot)));
    1326         256 :   MachineInstr *MIB = buildDefaultInstruction(
    1327         256 :       MBB, I, Opcode, DstReg, Src0.getReg(), Src1.getReg());
    1328             :   static const unsigned  Operands[14] = {
    1329             :     AMDGPU::OpName::update_exec_mask,
    1330             :     AMDGPU::OpName::update_pred,
    1331             :     AMDGPU::OpName::write,
    1332             :     AMDGPU::OpName::omod,
    1333             :     AMDGPU::OpName::dst_rel,
    1334             :     AMDGPU::OpName::clamp,
    1335             :     AMDGPU::OpName::src0_neg,
    1336             :     AMDGPU::OpName::src0_rel,
    1337             :     AMDGPU::OpName::src0_abs,
    1338             :     AMDGPU::OpName::src0_sel,
    1339             :     AMDGPU::OpName::src1_neg,
    1340             :     AMDGPU::OpName::src1_rel,
    1341             :     AMDGPU::OpName::src1_abs,
    1342             :     AMDGPU::OpName::src1_sel,
    1343             :   };
    1344             : 
    1345         256 :   MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
    1346         128 :       getSlotedOps(AMDGPU::OpName::pred_sel, Slot)));
    1347         128 :   MIB->getOperand(getOperandIdx(Opcode, AMDGPU::OpName::pred_sel))
    1348         128 :       .setReg(MO.getReg());
    1349             : 
    1350        3712 :   for (unsigned i = 0; i < 14; i++) {
    1351             :     MachineOperand &MO = MI->getOperand(
    1352        3584 :         getOperandIdx(MI->getOpcode(), getSlotedOps(Operands[i], Slot)));
    1353             :     assert (MO.isImm());
    1354        1792 :     setImmOperand(*MIB, Operands[i], MO.getImm());
    1355             :   }
    1356         128 :   MIB->getOperand(20).setImm(0);
    1357         128 :   return MIB;
    1358             : }
    1359             : 
    1360         526 : MachineInstr *R600InstrInfo::buildMovImm(MachineBasicBlock &BB,
    1361             :                                          MachineBasicBlock::iterator I,
    1362             :                                          unsigned DstReg,
    1363             :                                          uint64_t Imm) const {
    1364        1052 :   MachineInstr *MovImm = buildDefaultInstruction(BB, I, AMDGPU::MOV, DstReg,
    1365         526 :                                                   AMDGPU::ALU_LITERAL_X);
    1366         526 :   setImmOperand(*MovImm, AMDGPU::OpName::literal, Imm);
    1367         526 :   return MovImm;
    1368             : }
    1369             : 
    1370        2555 : MachineInstr *R600InstrInfo::buildMovInstr(MachineBasicBlock *MBB,
    1371             :                                        MachineBasicBlock::iterator I,
    1372             :                                        unsigned DstReg, unsigned SrcReg) const {
    1373        2555 :   return buildDefaultInstruction(*MBB, I, AMDGPU::MOV, DstReg, SrcReg);
    1374             : }
    1375             : 
    1376       11723 : int R600InstrInfo::getOperandIdx(const MachineInstr &MI, unsigned Op) const {
    1377       23446 :   return getOperandIdx(MI.getOpcode(), Op);
    1378             : }
    1379             : 
    1380     4141538 : int R600InstrInfo::getOperandIdx(unsigned Opcode, unsigned Op) const {
    1381     4141538 :   return AMDGPU::getNamedOperandIdx(Opcode, Op);
    1382             : }
    1383             : 
    1384        6565 : void R600InstrInfo::setImmOperand(MachineInstr &MI, unsigned Op,
    1385             :                                   int64_t Imm) const {
    1386        6565 :   int Idx = getOperandIdx(MI, Op);
    1387             :   assert(Idx != -1 && "Operand not supported for this instruction.");
    1388             :   assert(MI.getOperand(Idx).isImm());
    1389        6565 :   MI.getOperand(Idx).setImm(Imm);
    1390        6565 : }
    1391             : 
    1392             : //===----------------------------------------------------------------------===//
    1393             : // Instruction flag getters/setters
    1394             : //===----------------------------------------------------------------------===//
    1395             : 
    1396        1808 : MachineOperand &R600InstrInfo::getFlagOp(MachineInstr &MI, unsigned SrcIdx,
    1397             :                                          unsigned Flag) const {
    1398        5424 :   unsigned TargetFlags = get(MI.getOpcode()).TSFlags;
    1399             :   int FlagIndex = 0;
    1400        1808 :   if (Flag != 0) {
    1401             :     // If we pass something other than the default value of Flag to this
    1402             :     // function, it means we are want to set a flag on an instruction
    1403             :     // that uses native encoding.
    1404             :     assert(HAS_NATIVE_OPERANDS(TargetFlags));
    1405             :     bool IsOP3 = (TargetFlags & R600_InstFlag::OP3) == R600_InstFlag::OP3;
    1406        1216 :     switch (Flag) {
    1407           0 :     case MO_FLAG_CLAMP:
    1408           0 :       FlagIndex = getOperandIdx(MI, AMDGPU::OpName::clamp);
    1409           0 :       break;
    1410         666 :     case MO_FLAG_MASK:
    1411         666 :       FlagIndex = getOperandIdx(MI, AMDGPU::OpName::write);
    1412         666 :       break;
    1413         510 :     case MO_FLAG_NOT_LAST:
    1414             :     case MO_FLAG_LAST:
    1415         510 :       FlagIndex = getOperandIdx(MI, AMDGPU::OpName::last);
    1416         510 :       break;
    1417          20 :     case MO_FLAG_NEG:
    1418          20 :       switch (SrcIdx) {
    1419          20 :       case 0:
    1420          20 :         FlagIndex = getOperandIdx(MI, AMDGPU::OpName::src0_neg);
    1421          20 :         break;
    1422           0 :       case 1:
    1423           0 :         FlagIndex = getOperandIdx(MI, AMDGPU::OpName::src1_neg);
    1424           0 :         break;
    1425           0 :       case 2:
    1426           0 :         FlagIndex = getOperandIdx(MI, AMDGPU::OpName::src2_neg);
    1427           0 :         break;
    1428             :       }
    1429             :       break;
    1430             : 
    1431          20 :     case MO_FLAG_ABS:
    1432             :       assert(!IsOP3 && "Cannot set absolute value modifier for OP3 "
    1433             :                        "instructions.");
    1434             :       (void)IsOP3;
    1435          20 :       switch (SrcIdx) {
    1436          20 :       case 0:
    1437          20 :         FlagIndex = getOperandIdx(MI, AMDGPU::OpName::src0_abs);
    1438          20 :         break;
    1439           0 :       case 1:
    1440           0 :         FlagIndex = getOperandIdx(MI, AMDGPU::OpName::src1_abs);
    1441           0 :         break;
    1442             :       }
    1443             :       break;
    1444             : 
    1445             :     default:
    1446             :       FlagIndex = -1;
    1447             :       break;
    1448             :     }
    1449             :     assert(FlagIndex != -1 && "Flag not supported for this instruction");
    1450             :   } else {
    1451         592 :       FlagIndex = GET_FLAG_OPERAND_IDX(TargetFlags);
    1452             :       assert(FlagIndex != 0 &&
    1453             :          "Instruction flags not supported for this instruction");
    1454             :   }
    1455             : 
    1456        1808 :   MachineOperand &FlagOp = MI.getOperand(FlagIndex);
    1457             :   assert(FlagOp.isImm());
    1458        1808 :   return FlagOp;
    1459             : }
    1460             : 
    1461         912 : void R600InstrInfo::addFlag(MachineInstr &MI, unsigned Operand,
    1462             :                             unsigned Flag) const {
    1463        2736 :   unsigned TargetFlags = get(MI.getOpcode()).TSFlags;
    1464         912 :   if (Flag == 0) {
    1465             :     return;
    1466             :   }
    1467         912 :   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
    1468         628 :     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
    1469         628 :     if (Flag == MO_FLAG_NOT_LAST) {
    1470         255 :       clearFlag(MI, Operand, MO_FLAG_LAST);
    1471         373 :     } else if (Flag == MO_FLAG_MASK) {
    1472         333 :       clearFlag(MI, Operand, Flag);
    1473             :     } else {
    1474             :       FlagOp.setImm(1);
    1475             :     }
    1476             :   } else {
    1477         284 :       MachineOperand &FlagOp = getFlagOp(MI, Operand);
    1478         284 :       FlagOp.setImm(FlagOp.getImm() | (Flag << (NUM_MO_FLAGS * Operand)));
    1479             :   }
    1480             : }
    1481             : 
    1482         812 : void R600InstrInfo::clearFlag(MachineInstr &MI, unsigned Operand,
    1483             :                               unsigned Flag) const {
    1484        2436 :   unsigned TargetFlags = get(MI.getOpcode()).TSFlags;
    1485         812 :   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
    1486         588 :     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
    1487             :     FlagOp.setImm(0);
    1488             :   } else {
    1489         224 :     MachineOperand &FlagOp = getFlagOp(MI);
    1490         224 :     unsigned InstFlags = FlagOp.getImm();
    1491         224 :     InstFlags &= ~(Flag << (NUM_MO_FLAGS * Operand));
    1492         224 :     FlagOp.setImm(InstFlags);
    1493             :   }
    1494         812 : }
    1495             : 
    1496       10317 : unsigned R600InstrInfo::getAddressSpaceForPseudoSourceKind(
    1497             :     PseudoSourceValue::PSVKind Kind) const {
    1498             :   switch (Kind) {
    1499        3747 :   case PseudoSourceValue::Stack:
    1500             :   case PseudoSourceValue::FixedStack:
    1501        3747 :     return AMDGPUASI.PRIVATE_ADDRESS;
    1502             :   case PseudoSourceValue::ConstantPool:
    1503             :   case PseudoSourceValue::GOT:
    1504             :   case PseudoSourceValue::JumpTable:
    1505             :   case PseudoSourceValue::GlobalValueCallEntry:
    1506             :   case PseudoSourceValue::ExternalSymbolCallEntry:
    1507             :   case PseudoSourceValue::TargetCustom:
    1508             :     return AMDGPUASI.CONSTANT_ADDRESS;
    1509             :   }
    1510           0 :   llvm_unreachable("Invalid pseudo source kind");
    1511             :   return AMDGPUASI.PRIVATE_ADDRESS;
    1512             : }

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