LCOV - code coverage report
Current view: top level - lib/Target/AMDGPU - SIISelLowering.h (source / functions) Hit Total Coverage
Test: llvm-toolchain.info Lines: 1 1 100.0 %
Date: 2017-09-14 15:23:50 Functions: 0 2 0.0 %
Legend: Lines: hit not hit

          Line data    Source code
       1             : //===-- SIISelLowering.h - SI DAG Lowering Interface ------------*- C++ -*-===//
       2             : //
       3             : //                     The LLVM Compiler Infrastructure
       4             : //
       5             : // This file is distributed under the University of Illinois Open Source
       6             : // License. See LICENSE.TXT for details.
       7             : //
       8             : //===----------------------------------------------------------------------===//
       9             : //
      10             : /// \file
      11             : /// \brief SI DAG Lowering interface definition
      12             : //
      13             : //===----------------------------------------------------------------------===//
      14             : 
      15             : #ifndef LLVM_LIB_TARGET_AMDGPU_SIISELLOWERING_H
      16             : #define LLVM_LIB_TARGET_AMDGPU_SIISELLOWERING_H
      17             : 
      18             : #include "AMDGPUISelLowering.h"
      19             : #include "AMDGPUArgumentUsageInfo.h"
      20             : #include "SIInstrInfo.h"
      21             : 
      22             : namespace llvm {
      23             : 
      24        3576 : class SITargetLowering final : public AMDGPUTargetLowering {
      25             :   SDValue lowerKernArgParameterPtr(SelectionDAG &DAG, const SDLoc &SL,
      26             :                                    SDValue Chain, uint64_t Offset) const;
      27             :   SDValue getImplicitArgPtr(SelectionDAG &DAG, const SDLoc &SL) const;
      28             :   SDValue lowerKernargMemParameter(SelectionDAG &DAG, EVT VT, EVT MemVT,
      29             :                                    const SDLoc &SL, SDValue Chain,
      30             :                                    uint64_t Offset, bool Signed,
      31             :                                    const ISD::InputArg *Arg = nullptr) const;
      32             : 
      33             :   SDValue lowerStackParameter(SelectionDAG &DAG, CCValAssign &VA,
      34             :                               const SDLoc &SL, SDValue Chain,
      35             :                               const ISD::InputArg &Arg) const;
      36             :   SDValue getPreloadedValue(SelectionDAG &DAG,
      37             :                             const SIMachineFunctionInfo &MFI,
      38             :                             EVT VT,
      39             :                             AMDGPUFunctionArgInfo::PreloadedValue) const;
      40             : 
      41             :   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
      42             :                              SelectionDAG &DAG) const override;
      43             :   SDValue lowerImplicitZextParam(SelectionDAG &DAG, SDValue Op,
      44             :                                  MVT VT, unsigned Offset) const;
      45             : 
      46             :   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
      47             :   SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, SelectionDAG &DAG) const;
      48             :   SDValue LowerINTRINSIC_VOID(SDValue Op, SelectionDAG &DAG) const;
      49             :   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
      50             :   SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
      51             :   SDValue lowerFastUnsafeFDIV(SDValue Op, SelectionDAG &DAG) const;
      52             :   SDValue lowerFDIV_FAST(SDValue Op, SelectionDAG &DAG) const;
      53             :   SDValue LowerFDIV16(SDValue Op, SelectionDAG &DAG) const;
      54             :   SDValue LowerFDIV32(SDValue Op, SelectionDAG &DAG) const;
      55             :   SDValue LowerFDIV64(SDValue Op, SelectionDAG &DAG) const;
      56             :   SDValue LowerFDIV(SDValue Op, SelectionDAG &DAG) const;
      57             :   SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG, bool Signed) const;
      58             :   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
      59             :   SDValue LowerTrig(SDValue Op, SelectionDAG &DAG) const;
      60             :   SDValue LowerATOMIC_CMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
      61             :   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
      62             : 
      63             :   /// \brief Converts \p Op, which must be of floating point type, to the
      64             :   /// floating point type \p VT, by either extending or truncating it.
      65             :   SDValue getFPExtOrFPTrunc(SelectionDAG &DAG,
      66             :                             SDValue Op,
      67             :                             const SDLoc &DL,
      68             :                             EVT VT) const;
      69             : 
      70             :   SDValue convertArgType(
      71             :     SelectionDAG &DAG, EVT VT, EVT MemVT, const SDLoc &SL, SDValue Val,
      72             :     bool Signed, const ISD::InputArg *Arg = nullptr) const;
      73             : 
      74             :   /// \brief Custom lowering for ISD::FP_ROUND for MVT::f16.
      75             :   SDValue lowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
      76             : 
      77             :   SDValue getSegmentAperture(unsigned AS, const SDLoc &DL,
      78             :                              SelectionDAG &DAG) const;
      79             : 
      80             :   SDValue lowerADDRSPACECAST(SDValue Op, SelectionDAG &DAG) const;
      81             :   SDValue lowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
      82             :   SDValue lowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
      83             :   SDValue lowerTRAP(SDValue Op, SelectionDAG &DAG) const;
      84             : 
      85             :   void adjustWritemask(MachineSDNode *&N, SelectionDAG &DAG) const;
      86             : 
      87             :   SDValue performUCharToFloatCombine(SDNode *N,
      88             :                                      DAGCombinerInfo &DCI) const;
      89             :   SDValue performSHLPtrCombine(SDNode *N,
      90             :                                unsigned AS,
      91             :                                DAGCombinerInfo &DCI) const;
      92             : 
      93             :   SDValue performMemSDNodeCombine(MemSDNode *N, DAGCombinerInfo &DCI) const;
      94             : 
      95             :   SDValue splitBinaryBitConstantOp(DAGCombinerInfo &DCI, const SDLoc &SL,
      96             :                                    unsigned Opc, SDValue LHS,
      97             :                                    const ConstantSDNode *CRHS) const;
      98             : 
      99             :   SDValue performAndCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     100             :   SDValue performOrCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     101             :   SDValue performXorCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     102             :   SDValue performZeroExtendCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     103             :   SDValue performClassCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     104             :   SDValue performFCanonicalizeCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     105             : 
     106             :   SDValue performFPMed3ImmCombine(SelectionDAG &DAG, const SDLoc &SL,
     107             :                                   SDValue Op0, SDValue Op1) const;
     108             :   SDValue performIntMed3ImmCombine(SelectionDAG &DAG, const SDLoc &SL,
     109             :                                    SDValue Op0, SDValue Op1, bool Signed) const;
     110             :   SDValue performMinMaxCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     111             :   SDValue performFMed3Combine(SDNode *N, DAGCombinerInfo &DCI) const;
     112             :   SDValue performCvtPkRTZCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     113             :   SDValue performExtractVectorEltCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     114             : 
     115             :   unsigned getFusedOpcode(const SelectionDAG &DAG,
     116             :                           const SDNode *N0, const SDNode *N1) const;
     117             :   SDValue performAddCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     118             :   SDValue performAddCarrySubCarryCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     119             :   SDValue performSubCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     120             :   SDValue performFAddCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     121             :   SDValue performFSubCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     122             :   SDValue performSetCCCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     123             :   SDValue performCvtF32UByteNCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     124             : 
     125             :   bool isLegalFlatAddressingMode(const AddrMode &AM) const;
     126             :   bool isLegalGlobalAddressingMode(const AddrMode &AM) const;
     127             :   bool isLegalMUBUFAddressingMode(const AddrMode &AM) const;
     128             : 
     129             :   unsigned isCFIntrinsic(const SDNode *Intr) const;
     130             : 
     131             :   void createDebuggerPrologueStackObjects(MachineFunction &MF) const;
     132             : 
     133             :   /// \returns True if fixup needs to be emitted for given global value \p GV,
     134             :   /// false otherwise.
     135             :   bool shouldEmitFixup(const GlobalValue *GV) const;
     136             : 
     137             :   /// \returns True if GOT relocation needs to be emitted for given global value
     138             :   /// \p GV, false otherwise.
     139             :   bool shouldEmitGOTReloc(const GlobalValue *GV) const;
     140             : 
     141             :   /// \returns True if PC-relative relocation needs to be emitted for given
     142             :   /// global value \p GV, false otherwise.
     143             :   bool shouldEmitPCReloc(const GlobalValue *GV) const;
     144             : 
     145             : public:
     146             :   SITargetLowering(const TargetMachine &tm, const SISubtarget &STI);
     147             : 
     148             :   const SISubtarget *getSubtarget() const;
     149             : 
     150             :   bool isShuffleMaskLegal(ArrayRef<int> /*Mask*/, EVT /*VT*/) const override;
     151             : 
     152             :   bool getTgtMemIntrinsic(IntrinsicInfo &, const CallInst &,
     153             :                           unsigned IntrinsicID) const override;
     154             : 
     155             :   bool getAddrModeArguments(IntrinsicInst * /*I*/,
     156             :                             SmallVectorImpl<Value*> &/*Ops*/,
     157             :                             Type *&/*AccessTy*/) const override;
     158             : 
     159             :   bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM, Type *Ty,
     160             :                              unsigned AS,
     161             :                              Instruction *I = nullptr) const override;
     162             : 
     163             :   bool canMergeStoresTo(unsigned AS, EVT MemVT,
     164             :                         const SelectionDAG &DAG) const override;
     165             : 
     166             :   bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS,
     167             :                                       unsigned Align,
     168             :                                       bool *IsFast) const override;
     169             : 
     170             :   EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
     171             :                           unsigned SrcAlign, bool IsMemset,
     172             :                           bool ZeroMemset,
     173             :                           bool MemcpyStrSrc,
     174             :                           MachineFunction &MF) const override;
     175             : 
     176             :   bool isMemOpUniform(const SDNode *N) const;
     177             :   bool isMemOpHasNoClobberedMemOperand(const SDNode *N) const;
     178             :   bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
     179             :   bool isCheapAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
     180             : 
     181             :   TargetLoweringBase::LegalizeTypeAction
     182             :   getPreferredVectorAction(EVT VT) const override;
     183             : 
     184             :   bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
     185             :                                         Type *Ty) const override;
     186             : 
     187             :   bool isTypeDesirableForOp(unsigned Op, EVT VT) const override;
     188             : 
     189             :   bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
     190             : 
     191             :   bool supportSplitCSR(MachineFunction *MF) const override;
     192             :   void initializeSplitCSR(MachineBasicBlock *Entry) const override;
     193             :   void insertCopiesSplitCSR(
     194             :     MachineBasicBlock *Entry,
     195             :     const SmallVectorImpl<MachineBasicBlock *> &Exits) const override;
     196             : 
     197             :   SDValue LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv,
     198             :                                bool isVarArg,
     199             :                                const SmallVectorImpl<ISD::InputArg> &Ins,
     200             :                                const SDLoc &DL, SelectionDAG &DAG,
     201             :                                SmallVectorImpl<SDValue> &InVals) const override;
     202             : 
     203             :   bool CanLowerReturn(CallingConv::ID CallConv,
     204             :                       MachineFunction &MF, bool isVarArg,
     205             :                       const SmallVectorImpl<ISD::OutputArg> &Outs,
     206             :                       LLVMContext &Context) const override;
     207             : 
     208             :   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv, bool IsVarArg,
     209             :                       const SmallVectorImpl<ISD::OutputArg> &Outs,
     210             :                       const SmallVectorImpl<SDValue> &OutVals, const SDLoc &DL,
     211             :                       SelectionDAG &DAG) const override;
     212             : 
     213             :   void passSpecialInputs(
     214             :     CallLoweringInfo &CLI,
     215             :     const SIMachineFunctionInfo &Info,
     216             :     SmallVectorImpl<std::pair<unsigned, SDValue>> &RegsToPass,
     217             :     SmallVectorImpl<SDValue> &MemOpChains,
     218             :     SDValue Chain,
     219             :     SDValue StackPtr) const;
     220             : 
     221             :   SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
     222             :                           CallingConv::ID CallConv, bool isVarArg,
     223             :                           const SmallVectorImpl<ISD::InputArg> &Ins,
     224             :                           const SDLoc &DL, SelectionDAG &DAG,
     225             :                           SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
     226             :                           SDValue ThisVal) const;
     227             : 
     228             :   bool mayBeEmittedAsTailCall(const CallInst *) const override;
     229             : 
     230             :   bool isEligibleForTailCallOptimization(
     231             :     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
     232             :     const SmallVectorImpl<ISD::OutputArg> &Outs,
     233             :     const SmallVectorImpl<SDValue> &OutVals,
     234             :     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const;
     235             : 
     236             :   SDValue LowerCall(CallLoweringInfo &CLI,
     237             :                     SmallVectorImpl<SDValue> &InVals) const override;
     238             : 
     239             :   unsigned getRegisterByName(const char* RegName, EVT VT,
     240             :                              SelectionDAG &DAG) const override;
     241             : 
     242             :   MachineBasicBlock *splitKillBlock(MachineInstr &MI,
     243             :                                     MachineBasicBlock *BB) const;
     244             : 
     245             :   MachineBasicBlock *
     246             :   EmitInstrWithCustomInserter(MachineInstr &MI,
     247             :                               MachineBasicBlock *BB) const override;
     248             :   bool enableAggressiveFMAFusion(EVT VT) const override;
     249             :   EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
     250             :                          EVT VT) const override;
     251             :   MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override;
     252             :   bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
     253             :   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
     254             :   void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
     255             :                           SelectionDAG &DAG) const override;
     256             : 
     257             :   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
     258             :   SDNode *PostISelFolding(MachineSDNode *N, SelectionDAG &DAG) const override;
     259             :   void AdjustInstrPostInstrSelection(MachineInstr &MI,
     260             :                                      SDNode *Node) const override;
     261             : 
     262             :   SDNode *legalizeTargetIndependentNode(SDNode *Node, SelectionDAG &DAG) const;
     263             : 
     264             :   MachineSDNode *wrapAddr64Rsrc(SelectionDAG &DAG, const SDLoc &DL,
     265             :                                 SDValue Ptr) const;
     266             :   MachineSDNode *buildRSRC(SelectionDAG &DAG, const SDLoc &DL, SDValue Ptr,
     267             :                            uint32_t RsrcDword1, uint64_t RsrcDword2And3) const;
     268             :   std::pair<unsigned, const TargetRegisterClass *>
     269             :   getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
     270             :                                StringRef Constraint, MVT VT) const override;
     271             :   ConstraintType getConstraintType(StringRef Constraint) const override;
     272             :   SDValue copyToM0(SelectionDAG &DAG, SDValue Chain, const SDLoc &DL,
     273             :                    SDValue V) const;
     274             : 
     275             :   void finalizeLowering(MachineFunction &MF) const override;
     276             : };
     277             : 
     278             : } // End namespace llvm
     279             : 
     280             : #endif

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