LCOV - code coverage report
Current view: top level - lib/Target/AMDGPU - SIISelLowering.h (source / functions) Hit Total Coverage
Test: llvm-toolchain.info Lines: 1 1 100.0 %
Date: 2018-07-13 00:08:38 Functions: 0 2 0.0 %
Legend: Lines: hit not hit

          Line data    Source code
       1             : //===-- SIISelLowering.h - SI DAG Lowering Interface ------------*- C++ -*-===//
       2             : //
       3             : //                     The LLVM Compiler Infrastructure
       4             : //
       5             : // This file is distributed under the University of Illinois Open Source
       6             : // License. See LICENSE.TXT for details.
       7             : //
       8             : //===----------------------------------------------------------------------===//
       9             : //
      10             : /// \file
      11             : /// SI DAG Lowering interface definition
      12             : //
      13             : //===----------------------------------------------------------------------===//
      14             : 
      15             : #ifndef LLVM_LIB_TARGET_AMDGPU_SIISELLOWERING_H
      16             : #define LLVM_LIB_TARGET_AMDGPU_SIISELLOWERING_H
      17             : 
      18             : #include "AMDGPUISelLowering.h"
      19             : #include "AMDGPUArgumentUsageInfo.h"
      20             : #include "SIInstrInfo.h"
      21             : 
      22             : namespace llvm {
      23             : 
      24        2262 : class SITargetLowering final : public AMDGPUTargetLowering {
      25             : private:
      26             :   const SISubtarget *Subtarget;
      27             : 
      28             :   SDValue lowerKernArgParameterPtr(SelectionDAG &DAG, const SDLoc &SL,
      29             :                                    SDValue Chain, uint64_t Offset) const;
      30             :   SDValue getImplicitArgPtr(SelectionDAG &DAG, const SDLoc &SL) const;
      31             :   SDValue lowerKernargMemParameter(SelectionDAG &DAG, EVT VT, EVT MemVT,
      32             :                                    const SDLoc &SL, SDValue Chain,
      33             :                                    uint64_t Offset, unsigned Align, bool Signed,
      34             :                                    const ISD::InputArg *Arg = nullptr) const;
      35             : 
      36             :   SDValue lowerStackParameter(SelectionDAG &DAG, CCValAssign &VA,
      37             :                               const SDLoc &SL, SDValue Chain,
      38             :                               const ISD::InputArg &Arg) const;
      39             :   SDValue getPreloadedValue(SelectionDAG &DAG,
      40             :                             const SIMachineFunctionInfo &MFI,
      41             :                             EVT VT,
      42             :                             AMDGPUFunctionArgInfo::PreloadedValue) const;
      43             : 
      44             :   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
      45             :                              SelectionDAG &DAG) const override;
      46             :   SDValue lowerImplicitZextParam(SelectionDAG &DAG, SDValue Op,
      47             :                                  MVT VT, unsigned Offset) const;
      48             :   SDValue lowerImage(SDValue Op, const AMDGPU::ImageDimIntrinsicInfo *Intr,
      49             :                      SelectionDAG &DAG) const;
      50             : 
      51             :   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
      52             :   SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, SelectionDAG &DAG) const;
      53             :   SDValue LowerINTRINSIC_VOID(SDValue Op, SelectionDAG &DAG) const;
      54             : 
      55             :   SDValue widenLoad(LoadSDNode *Ld, DAGCombinerInfo &DCI) const;
      56             :   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
      57             :   SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
      58             :   SDValue lowerFastUnsafeFDIV(SDValue Op, SelectionDAG &DAG) const;
      59             :   SDValue lowerFDIV_FAST(SDValue Op, SelectionDAG &DAG) const;
      60             :   SDValue LowerFDIV16(SDValue Op, SelectionDAG &DAG) const;
      61             :   SDValue LowerFDIV32(SDValue Op, SelectionDAG &DAG) const;
      62             :   SDValue LowerFDIV64(SDValue Op, SelectionDAG &DAG) const;
      63             :   SDValue LowerFDIV(SDValue Op, SelectionDAG &DAG) const;
      64             :   SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG, bool Signed) const;
      65             :   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
      66             :   SDValue LowerTrig(SDValue Op, SelectionDAG &DAG) const;
      67             :   SDValue LowerATOMIC_CMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
      68             :   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
      69             : 
      70             :   SDValue adjustLoadValueType(unsigned Opcode, MemSDNode *M,
      71             :                               SelectionDAG &DAG,
      72             :                               bool IsIntrinsic = false) const;
      73             : 
      74             :   SDValue handleD16VData(SDValue VData, SelectionDAG &DAG) const;
      75             : 
      76             :   /// Converts \p Op, which must be of floating point type, to the
      77             :   /// floating point type \p VT, by either extending or truncating it.
      78             :   SDValue getFPExtOrFPTrunc(SelectionDAG &DAG,
      79             :                             SDValue Op,
      80             :                             const SDLoc &DL,
      81             :                             EVT VT) const;
      82             : 
      83             :   SDValue convertArgType(
      84             :     SelectionDAG &DAG, EVT VT, EVT MemVT, const SDLoc &SL, SDValue Val,
      85             :     bool Signed, const ISD::InputArg *Arg = nullptr) const;
      86             : 
      87             :   /// Custom lowering for ISD::FP_ROUND for MVT::f16.
      88             :   SDValue lowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
      89             : 
      90             :   SDValue getSegmentAperture(unsigned AS, const SDLoc &DL,
      91             :                              SelectionDAG &DAG) const;
      92             : 
      93             :   SDValue lowerADDRSPACECAST(SDValue Op, SelectionDAG &DAG) const;
      94             :   SDValue lowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
      95             :   SDValue lowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
      96             :   SDValue lowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
      97             :   SDValue lowerTRAP(SDValue Op, SelectionDAG &DAG) const;
      98             :   SDValue lowerDEBUGTRAP(SDValue Op, SelectionDAG &DAG) const;
      99             : 
     100             :   SDNode *adjustWritemask(MachineSDNode *&N, SelectionDAG &DAG) const;
     101             : 
     102             :   SDValue performUCharToFloatCombine(SDNode *N,
     103             :                                      DAGCombinerInfo &DCI) const;
     104             :   SDValue performSHLPtrCombine(SDNode *N,
     105             :                                unsigned AS,
     106             :                                EVT MemVT,
     107             :                                DAGCombinerInfo &DCI) const;
     108             : 
     109             :   SDValue performMemSDNodeCombine(MemSDNode *N, DAGCombinerInfo &DCI) const;
     110             : 
     111             :   SDValue splitBinaryBitConstantOp(DAGCombinerInfo &DCI, const SDLoc &SL,
     112             :                                    unsigned Opc, SDValue LHS,
     113             :                                    const ConstantSDNode *CRHS) const;
     114             : 
     115             :   SDValue performAndCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     116             :   SDValue performOrCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     117             :   SDValue performXorCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     118             :   SDValue performZeroExtendCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     119             :   SDValue performClassCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     120             :   SDValue performFCanonicalizeCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     121             : 
     122             :   SDValue performFPMed3ImmCombine(SelectionDAG &DAG, const SDLoc &SL,
     123             :                                   SDValue Op0, SDValue Op1) const;
     124             :   SDValue performIntMed3ImmCombine(SelectionDAG &DAG, const SDLoc &SL,
     125             :                                    SDValue Op0, SDValue Op1, bool Signed) const;
     126             :   SDValue performMinMaxCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     127             :   SDValue performFMed3Combine(SDNode *N, DAGCombinerInfo &DCI) const;
     128             :   SDValue performCvtPkRTZCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     129             :   SDValue performExtractVectorEltCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     130             :   SDValue performBuildVectorCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     131             : 
     132             :   unsigned getFusedOpcode(const SelectionDAG &DAG,
     133             :                           const SDNode *N0, const SDNode *N1) const;
     134             :   SDValue performAddCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     135             :   SDValue performAddCarrySubCarryCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     136             :   SDValue performSubCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     137             :   SDValue performFAddCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     138             :   SDValue performFSubCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     139             :   SDValue performSetCCCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     140             :   SDValue performCvtF32UByteNCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     141             :   SDValue performClampCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     142             :   SDValue performRcpCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     143             : 
     144             :   bool isLegalFlatAddressingMode(const AddrMode &AM) const;
     145             :   bool isLegalGlobalAddressingMode(const AddrMode &AM) const;
     146             :   bool isLegalMUBUFAddressingMode(const AddrMode &AM) const;
     147             : 
     148             :   unsigned isCFIntrinsic(const SDNode *Intr) const;
     149             : 
     150             :   void createDebuggerPrologueStackObjects(MachineFunction &MF) const;
     151             : 
     152             :   /// \returns True if fixup needs to be emitted for given global value \p GV,
     153             :   /// false otherwise.
     154             :   bool shouldEmitFixup(const GlobalValue *GV) const;
     155             : 
     156             :   /// \returns True if GOT relocation needs to be emitted for given global value
     157             :   /// \p GV, false otherwise.
     158             :   bool shouldEmitGOTReloc(const GlobalValue *GV) const;
     159             : 
     160             :   /// \returns True if PC-relative relocation needs to be emitted for given
     161             :   /// global value \p GV, false otherwise.
     162             :   bool shouldEmitPCReloc(const GlobalValue *GV) const;
     163             : 
     164             : public:
     165             :   SITargetLowering(const TargetMachine &tm, const SISubtarget &STI);
     166             : 
     167             :   const SISubtarget *getSubtarget() const;
     168             : 
     169             :   bool isFPExtFoldable(unsigned Opcode, EVT DestVT, EVT SrcVT) const override;
     170             : 
     171             :   bool isShuffleMaskLegal(ArrayRef<int> /*Mask*/, EVT /*VT*/) const override;
     172             : 
     173             :   bool getTgtMemIntrinsic(IntrinsicInfo &, const CallInst &,
     174             :                           MachineFunction &MF,
     175             :                           unsigned IntrinsicID) const override;
     176             : 
     177             :   bool getAddrModeArguments(IntrinsicInst * /*I*/,
     178             :                             SmallVectorImpl<Value*> &/*Ops*/,
     179             :                             Type *&/*AccessTy*/) const override;
     180             : 
     181             :   bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM, Type *Ty,
     182             :                              unsigned AS,
     183             :                              Instruction *I = nullptr) const override;
     184             : 
     185             :   bool canMergeStoresTo(unsigned AS, EVT MemVT,
     186             :                         const SelectionDAG &DAG) const override;
     187             : 
     188             :   bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS,
     189             :                                       unsigned Align,
     190             :                                       bool *IsFast) const override;
     191             : 
     192             :   EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
     193             :                           unsigned SrcAlign, bool IsMemset,
     194             :                           bool ZeroMemset,
     195             :                           bool MemcpyStrSrc,
     196             :                           MachineFunction &MF) const override;
     197             : 
     198             :   bool isMemOpUniform(const SDNode *N) const;
     199             :   bool isMemOpHasNoClobberedMemOperand(const SDNode *N) const;
     200             :   bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
     201             :   bool isCheapAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
     202             : 
     203             :   TargetLoweringBase::LegalizeTypeAction
     204             :   getPreferredVectorAction(EVT VT) const override;
     205             : 
     206             :   bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
     207             :                                         Type *Ty) const override;
     208             : 
     209             :   bool isTypeDesirableForOp(unsigned Op, EVT VT) const override;
     210             : 
     211             :   bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
     212             : 
     213             :   bool supportSplitCSR(MachineFunction *MF) const override;
     214             :   void initializeSplitCSR(MachineBasicBlock *Entry) const override;
     215             :   void insertCopiesSplitCSR(
     216             :     MachineBasicBlock *Entry,
     217             :     const SmallVectorImpl<MachineBasicBlock *> &Exits) const override;
     218             : 
     219             :   SDValue LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv,
     220             :                                bool isVarArg,
     221             :                                const SmallVectorImpl<ISD::InputArg> &Ins,
     222             :                                const SDLoc &DL, SelectionDAG &DAG,
     223             :                                SmallVectorImpl<SDValue> &InVals) const override;
     224             : 
     225             :   bool CanLowerReturn(CallingConv::ID CallConv,
     226             :                       MachineFunction &MF, bool isVarArg,
     227             :                       const SmallVectorImpl<ISD::OutputArg> &Outs,
     228             :                       LLVMContext &Context) const override;
     229             : 
     230             :   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv, bool IsVarArg,
     231             :                       const SmallVectorImpl<ISD::OutputArg> &Outs,
     232             :                       const SmallVectorImpl<SDValue> &OutVals, const SDLoc &DL,
     233             :                       SelectionDAG &DAG) const override;
     234             : 
     235             :   void passSpecialInputs(
     236             :     CallLoweringInfo &CLI,
     237             :     const SIMachineFunctionInfo &Info,
     238             :     SmallVectorImpl<std::pair<unsigned, SDValue>> &RegsToPass,
     239             :     SmallVectorImpl<SDValue> &MemOpChains,
     240             :     SDValue Chain,
     241             :     SDValue StackPtr) const;
     242             : 
     243             :   SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
     244             :                           CallingConv::ID CallConv, bool isVarArg,
     245             :                           const SmallVectorImpl<ISD::InputArg> &Ins,
     246             :                           const SDLoc &DL, SelectionDAG &DAG,
     247             :                           SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
     248             :                           SDValue ThisVal) const;
     249             : 
     250             :   bool mayBeEmittedAsTailCall(const CallInst *) const override;
     251             : 
     252             :   bool isEligibleForTailCallOptimization(
     253             :     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
     254             :     const SmallVectorImpl<ISD::OutputArg> &Outs,
     255             :     const SmallVectorImpl<SDValue> &OutVals,
     256             :     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const;
     257             : 
     258             :   SDValue LowerCall(CallLoweringInfo &CLI,
     259             :                     SmallVectorImpl<SDValue> &InVals) const override;
     260             : 
     261             :   unsigned getRegisterByName(const char* RegName, EVT VT,
     262             :                              SelectionDAG &DAG) const override;
     263             : 
     264             :   MachineBasicBlock *splitKillBlock(MachineInstr &MI,
     265             :                                     MachineBasicBlock *BB) const;
     266             : 
     267             :   MachineBasicBlock *
     268             :   EmitInstrWithCustomInserter(MachineInstr &MI,
     269             :                               MachineBasicBlock *BB) const override;
     270             : 
     271             :   bool hasBitPreservingFPLogic(EVT VT) const override;
     272             :   bool enableAggressiveFMAFusion(EVT VT) const override;
     273             :   EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
     274             :                          EVT VT) const override;
     275             :   MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override;
     276             :   bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
     277             :   SDValue splitUnaryVectorOp(SDValue Op, SelectionDAG &DAG) const;
     278             :   SDValue splitBinaryVectorOp(SDValue Op, SelectionDAG &DAG) const;
     279             :   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
     280             : 
     281             :   void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
     282             :                           SelectionDAG &DAG) const override;
     283             : 
     284             :   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
     285             :   SDNode *PostISelFolding(MachineSDNode *N, SelectionDAG &DAG) const override;
     286             :   void AdjustInstrPostInstrSelection(MachineInstr &MI,
     287             :                                      SDNode *Node) const override;
     288             : 
     289             :   SDNode *legalizeTargetIndependentNode(SDNode *Node, SelectionDAG &DAG) const;
     290             : 
     291             :   MachineSDNode *wrapAddr64Rsrc(SelectionDAG &DAG, const SDLoc &DL,
     292             :                                 SDValue Ptr) const;
     293             :   MachineSDNode *buildRSRC(SelectionDAG &DAG, const SDLoc &DL, SDValue Ptr,
     294             :                            uint32_t RsrcDword1, uint64_t RsrcDword2And3) const;
     295             :   std::pair<unsigned, const TargetRegisterClass *>
     296             :   getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
     297             :                                StringRef Constraint, MVT VT) const override;
     298             :   ConstraintType getConstraintType(StringRef Constraint) const override;
     299             :   SDValue copyToM0(SelectionDAG &DAG, SDValue Chain, const SDLoc &DL,
     300             :                    SDValue V) const;
     301             : 
     302             :   void finalizeLowering(MachineFunction &MF) const override;
     303             : 
     304             :   void computeKnownBitsForFrameIndex(const SDValue Op,
     305             :                                      KnownBits &Known,
     306             :                                      const APInt &DemandedElts,
     307             :                                      const SelectionDAG &DAG,
     308             :                                      unsigned Depth = 0) const override;
     309             : 
     310             :   bool isSDNodeSourceOfDivergence(const SDNode *N,
     311             :     FunctionLoweringInfo *FLI, DivergenceAnalysis *DA) const override;
     312             : };
     313             : 
     314             : } // End namespace llvm
     315             : 
     316             : #endif

Generated by: LCOV version 1.13