LCOV - code coverage report
Current view: top level - lib/Target/AMDGPU - SIISelLowering.h (source / functions) Hit Total Coverage
Test: llvm-toolchain.info Lines: 1 1 100.0 %
Date: 2018-06-17 00:07:59 Functions: 0 2 0.0 %
Legend: Lines: hit not hit

          Line data    Source code
       1             : //===-- SIISelLowering.h - SI DAG Lowering Interface ------------*- C++ -*-===//
       2             : //
       3             : //                     The LLVM Compiler Infrastructure
       4             : //
       5             : // This file is distributed under the University of Illinois Open Source
       6             : // License. See LICENSE.TXT for details.
       7             : //
       8             : //===----------------------------------------------------------------------===//
       9             : //
      10             : /// \file
      11             : /// SI DAG Lowering interface definition
      12             : //
      13             : //===----------------------------------------------------------------------===//
      14             : 
      15             : #ifndef LLVM_LIB_TARGET_AMDGPU_SIISELLOWERING_H
      16             : #define LLVM_LIB_TARGET_AMDGPU_SIISELLOWERING_H
      17             : 
      18             : #include "AMDGPUISelLowering.h"
      19             : #include "AMDGPUArgumentUsageInfo.h"
      20             : #include "SIInstrInfo.h"
      21             : 
      22             : namespace llvm {
      23             : 
      24        2233 : class SITargetLowering final : public AMDGPUTargetLowering {
      25             :   SDValue lowerKernArgParameterPtr(SelectionDAG &DAG, const SDLoc &SL,
      26             :                                    SDValue Chain, uint64_t Offset) const;
      27             :   SDValue getImplicitArgPtr(SelectionDAG &DAG, const SDLoc &SL) const;
      28             :   SDValue lowerKernargMemParameter(SelectionDAG &DAG, EVT VT, EVT MemVT,
      29             :                                    const SDLoc &SL, SDValue Chain,
      30             :                                    uint64_t Offset, unsigned Align, bool Signed,
      31             :                                    const ISD::InputArg *Arg = nullptr) const;
      32             : 
      33             :   SDValue lowerStackParameter(SelectionDAG &DAG, CCValAssign &VA,
      34             :                               const SDLoc &SL, SDValue Chain,
      35             :                               const ISD::InputArg &Arg) const;
      36             :   SDValue getPreloadedValue(SelectionDAG &DAG,
      37             :                             const SIMachineFunctionInfo &MFI,
      38             :                             EVT VT,
      39             :                             AMDGPUFunctionArgInfo::PreloadedValue) const;
      40             : 
      41             :   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
      42             :                              SelectionDAG &DAG) const override;
      43             :   SDValue lowerImplicitZextParam(SelectionDAG &DAG, SDValue Op,
      44             :                                  MVT VT, unsigned Offset) const;
      45             : 
      46             :   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
      47             :   SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, SelectionDAG &DAG) const;
      48             :   SDValue LowerINTRINSIC_VOID(SDValue Op, SelectionDAG &DAG) const;
      49             : 
      50             :   SDValue widenLoad(LoadSDNode *Ld, DAGCombinerInfo &DCI) const;
      51             :   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
      52             :   SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
      53             :   SDValue lowerFastUnsafeFDIV(SDValue Op, SelectionDAG &DAG) const;
      54             :   SDValue lowerFDIV_FAST(SDValue Op, SelectionDAG &DAG) const;
      55             :   SDValue LowerFDIV16(SDValue Op, SelectionDAG &DAG) const;
      56             :   SDValue LowerFDIV32(SDValue Op, SelectionDAG &DAG) const;
      57             :   SDValue LowerFDIV64(SDValue Op, SelectionDAG &DAG) const;
      58             :   SDValue LowerFDIV(SDValue Op, SelectionDAG &DAG) const;
      59             :   SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG, bool Signed) const;
      60             :   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
      61             :   SDValue LowerTrig(SDValue Op, SelectionDAG &DAG) const;
      62             :   SDValue LowerATOMIC_CMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
      63             :   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
      64             : 
      65             :   SDValue adjustLoadValueType(unsigned Opcode, MemSDNode *M,
      66             :                               SelectionDAG &DAG,
      67             :                               bool IsIntrinsic = false) const;
      68             : 
      69             :   SDValue handleD16VData(SDValue VData, SelectionDAG &DAG) const;
      70             : 
      71             :   /// Converts \p Op, which must be of floating point type, to the
      72             :   /// floating point type \p VT, by either extending or truncating it.
      73             :   SDValue getFPExtOrFPTrunc(SelectionDAG &DAG,
      74             :                             SDValue Op,
      75             :                             const SDLoc &DL,
      76             :                             EVT VT) const;
      77             : 
      78             :   SDValue convertArgType(
      79             :     SelectionDAG &DAG, EVT VT, EVT MemVT, const SDLoc &SL, SDValue Val,
      80             :     bool Signed, const ISD::InputArg *Arg = nullptr) const;
      81             : 
      82             :   /// Custom lowering for ISD::FP_ROUND for MVT::f16.
      83             :   SDValue lowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
      84             : 
      85             :   SDValue getSegmentAperture(unsigned AS, const SDLoc &DL,
      86             :                              SelectionDAG &DAG) const;
      87             : 
      88             :   SDValue lowerADDRSPACECAST(SDValue Op, SelectionDAG &DAG) const;
      89             :   SDValue lowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
      90             :   SDValue lowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
      91             :   SDValue lowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
      92             :   SDValue lowerTRAP(SDValue Op, SelectionDAG &DAG) const;
      93             :   SDValue lowerDEBUGTRAP(SDValue Op, SelectionDAG &DAG) const;
      94             : 
      95             :   SDNode *adjustWritemask(MachineSDNode *&N, SelectionDAG &DAG) const;
      96             : 
      97             :   SDValue performUCharToFloatCombine(SDNode *N,
      98             :                                      DAGCombinerInfo &DCI) const;
      99             :   SDValue performSHLPtrCombine(SDNode *N,
     100             :                                unsigned AS,
     101             :                                EVT MemVT,
     102             :                                DAGCombinerInfo &DCI) const;
     103             : 
     104             :   SDValue performMemSDNodeCombine(MemSDNode *N, DAGCombinerInfo &DCI) const;
     105             : 
     106             :   SDValue splitBinaryBitConstantOp(DAGCombinerInfo &DCI, const SDLoc &SL,
     107             :                                    unsigned Opc, SDValue LHS,
     108             :                                    const ConstantSDNode *CRHS) const;
     109             : 
     110             :   SDValue performAndCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     111             :   SDValue performOrCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     112             :   SDValue performXorCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     113             :   SDValue performZeroExtendCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     114             :   SDValue performClassCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     115             :   SDValue performFCanonicalizeCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     116             : 
     117             :   SDValue performFPMed3ImmCombine(SelectionDAG &DAG, const SDLoc &SL,
     118             :                                   SDValue Op0, SDValue Op1) const;
     119             :   SDValue performIntMed3ImmCombine(SelectionDAG &DAG, const SDLoc &SL,
     120             :                                    SDValue Op0, SDValue Op1, bool Signed) const;
     121             :   SDValue performMinMaxCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     122             :   SDValue performFMed3Combine(SDNode *N, DAGCombinerInfo &DCI) const;
     123             :   SDValue performCvtPkRTZCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     124             :   SDValue performExtractVectorEltCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     125             :   SDValue performBuildVectorCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     126             : 
     127             :   unsigned getFusedOpcode(const SelectionDAG &DAG,
     128             :                           const SDNode *N0, const SDNode *N1) const;
     129             :   SDValue performAddCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     130             :   SDValue performAddCarrySubCarryCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     131             :   SDValue performSubCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     132             :   SDValue performFAddCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     133             :   SDValue performFSubCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     134             :   SDValue performSetCCCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     135             :   SDValue performCvtF32UByteNCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     136             :   SDValue performClampCombine(SDNode *N, DAGCombinerInfo &DCI) const;
     137             : 
     138             :   bool isLegalFlatAddressingMode(const AddrMode &AM) const;
     139             :   bool isLegalGlobalAddressingMode(const AddrMode &AM) const;
     140             :   bool isLegalMUBUFAddressingMode(const AddrMode &AM) const;
     141             : 
     142             :   unsigned isCFIntrinsic(const SDNode *Intr) const;
     143             : 
     144             :   void createDebuggerPrologueStackObjects(MachineFunction &MF) const;
     145             : 
     146             :   /// \returns True if fixup needs to be emitted for given global value \p GV,
     147             :   /// false otherwise.
     148             :   bool shouldEmitFixup(const GlobalValue *GV) const;
     149             : 
     150             :   /// \returns True if GOT relocation needs to be emitted for given global value
     151             :   /// \p GV, false otherwise.
     152             :   bool shouldEmitGOTReloc(const GlobalValue *GV) const;
     153             : 
     154             :   /// \returns True if PC-relative relocation needs to be emitted for given
     155             :   /// global value \p GV, false otherwise.
     156             :   bool shouldEmitPCReloc(const GlobalValue *GV) const;
     157             : 
     158             : public:
     159             :   SITargetLowering(const TargetMachine &tm, const SISubtarget &STI);
     160             : 
     161             :   const SISubtarget *getSubtarget() const;
     162             : 
     163             :   bool isFPExtFoldable(unsigned Opcode, EVT DestVT, EVT SrcVT) const override;
     164             : 
     165             :   bool isShuffleMaskLegal(ArrayRef<int> /*Mask*/, EVT /*VT*/) const override;
     166             : 
     167             :   bool getTgtMemIntrinsic(IntrinsicInfo &, const CallInst &,
     168             :                           MachineFunction &MF,
     169             :                           unsigned IntrinsicID) const override;
     170             : 
     171             :   bool getAddrModeArguments(IntrinsicInst * /*I*/,
     172             :                             SmallVectorImpl<Value*> &/*Ops*/,
     173             :                             Type *&/*AccessTy*/) const override;
     174             : 
     175             :   bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM, Type *Ty,
     176             :                              unsigned AS,
     177             :                              Instruction *I = nullptr) const override;
     178             : 
     179             :   bool canMergeStoresTo(unsigned AS, EVT MemVT,
     180             :                         const SelectionDAG &DAG) const override;
     181             : 
     182             :   bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS,
     183             :                                       unsigned Align,
     184             :                                       bool *IsFast) const override;
     185             : 
     186             :   EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
     187             :                           unsigned SrcAlign, bool IsMemset,
     188             :                           bool ZeroMemset,
     189             :                           bool MemcpyStrSrc,
     190             :                           MachineFunction &MF) const override;
     191             : 
     192             :   bool isMemOpUniform(const SDNode *N) const;
     193             :   bool isMemOpHasNoClobberedMemOperand(const SDNode *N) const;
     194             :   bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
     195             :   bool isCheapAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
     196             : 
     197             :   TargetLoweringBase::LegalizeTypeAction
     198             :   getPreferredVectorAction(EVT VT) const override;
     199             : 
     200             :   bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
     201             :                                         Type *Ty) const override;
     202             : 
     203             :   bool isTypeDesirableForOp(unsigned Op, EVT VT) const override;
     204             : 
     205             :   bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
     206             : 
     207             :   bool supportSplitCSR(MachineFunction *MF) const override;
     208             :   void initializeSplitCSR(MachineBasicBlock *Entry) const override;
     209             :   void insertCopiesSplitCSR(
     210             :     MachineBasicBlock *Entry,
     211             :     const SmallVectorImpl<MachineBasicBlock *> &Exits) const override;
     212             : 
     213             :   SDValue LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv,
     214             :                                bool isVarArg,
     215             :                                const SmallVectorImpl<ISD::InputArg> &Ins,
     216             :                                const SDLoc &DL, SelectionDAG &DAG,
     217             :                                SmallVectorImpl<SDValue> &InVals) const override;
     218             : 
     219             :   bool CanLowerReturn(CallingConv::ID CallConv,
     220             :                       MachineFunction &MF, bool isVarArg,
     221             :                       const SmallVectorImpl<ISD::OutputArg> &Outs,
     222             :                       LLVMContext &Context) const override;
     223             : 
     224             :   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv, bool IsVarArg,
     225             :                       const SmallVectorImpl<ISD::OutputArg> &Outs,
     226             :                       const SmallVectorImpl<SDValue> &OutVals, const SDLoc &DL,
     227             :                       SelectionDAG &DAG) const override;
     228             : 
     229             :   void passSpecialInputs(
     230             :     CallLoweringInfo &CLI,
     231             :     const SIMachineFunctionInfo &Info,
     232             :     SmallVectorImpl<std::pair<unsigned, SDValue>> &RegsToPass,
     233             :     SmallVectorImpl<SDValue> &MemOpChains,
     234             :     SDValue Chain,
     235             :     SDValue StackPtr) const;
     236             : 
     237             :   SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
     238             :                           CallingConv::ID CallConv, bool isVarArg,
     239             :                           const SmallVectorImpl<ISD::InputArg> &Ins,
     240             :                           const SDLoc &DL, SelectionDAG &DAG,
     241             :                           SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
     242             :                           SDValue ThisVal) const;
     243             : 
     244             :   bool mayBeEmittedAsTailCall(const CallInst *) const override;
     245             : 
     246             :   bool isEligibleForTailCallOptimization(
     247             :     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
     248             :     const SmallVectorImpl<ISD::OutputArg> &Outs,
     249             :     const SmallVectorImpl<SDValue> &OutVals,
     250             :     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const;
     251             : 
     252             :   SDValue LowerCall(CallLoweringInfo &CLI,
     253             :                     SmallVectorImpl<SDValue> &InVals) const override;
     254             : 
     255             :   unsigned getRegisterByName(const char* RegName, EVT VT,
     256             :                              SelectionDAG &DAG) const override;
     257             : 
     258             :   MachineBasicBlock *splitKillBlock(MachineInstr &MI,
     259             :                                     MachineBasicBlock *BB) const;
     260             : 
     261             :   MachineBasicBlock *
     262             :   EmitInstrWithCustomInserter(MachineInstr &MI,
     263             :                               MachineBasicBlock *BB) const override;
     264             : 
     265             :   bool hasBitPreservingFPLogic(EVT VT) const override;
     266             :   bool enableAggressiveFMAFusion(EVT VT) const override;
     267             :   EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
     268             :                          EVT VT) const override;
     269             :   MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override;
     270             :   bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
     271             :   SDValue splitUnaryVectorOp(SDValue Op, SelectionDAG &DAG) const;
     272             :   SDValue splitBinaryVectorOp(SDValue Op, SelectionDAG &DAG) const;
     273             :   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
     274             : 
     275             :   void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
     276             :                           SelectionDAG &DAG) const override;
     277             : 
     278             :   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
     279             :   SDNode *PostISelFolding(MachineSDNode *N, SelectionDAG &DAG) const override;
     280             :   void AdjustInstrPostInstrSelection(MachineInstr &MI,
     281             :                                      SDNode *Node) const override;
     282             : 
     283             :   SDNode *legalizeTargetIndependentNode(SDNode *Node, SelectionDAG &DAG) const;
     284             : 
     285             :   MachineSDNode *wrapAddr64Rsrc(SelectionDAG &DAG, const SDLoc &DL,
     286             :                                 SDValue Ptr) const;
     287             :   MachineSDNode *buildRSRC(SelectionDAG &DAG, const SDLoc &DL, SDValue Ptr,
     288             :                            uint32_t RsrcDword1, uint64_t RsrcDword2And3) const;
     289             :   std::pair<unsigned, const TargetRegisterClass *>
     290             :   getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
     291             :                                StringRef Constraint, MVT VT) const override;
     292             :   ConstraintType getConstraintType(StringRef Constraint) const override;
     293             :   SDValue copyToM0(SelectionDAG &DAG, SDValue Chain, const SDLoc &DL,
     294             :                    SDValue V) const;
     295             : 
     296             :   void finalizeLowering(MachineFunction &MF) const override;
     297             : 
     298             :   void computeKnownBitsForFrameIndex(const SDValue Op,
     299             :                                      KnownBits &Known,
     300             :                                      const APInt &DemandedElts,
     301             :                                      const SelectionDAG &DAG,
     302             :                                      unsigned Depth = 0) const override;
     303             : 
     304             :   bool isSDNodeSourceOfDivergence(const SDNode *N,
     305             :     FunctionLoweringInfo *FLI, DivergenceAnalysis *DA) const override;
     306             : };
     307             : 
     308             : } // End namespace llvm
     309             : 
     310             : #endif

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