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1 : /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
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3 : |* Assembly Writer Source Fragment *|
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5 : |* Automatically generated file, do not edit! *|
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8 :
9 : /// printInstruction - This method is automatically generated by tablegen
10 : /// from the instruction set description.
11 148562 : void ARMInstPrinter::printInstruction(const MCInst *MI, const MCSubtargetInfo &STI, raw_ostream &O) {
12 : static const char AsmStrs[] = {
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154 : /* 1540 */ '#', 32, 'X', 'R', 'a', 'y', 32, 'T', 'y', 'p', 'e', 'd', 32, 'E', 'v', 'e', 'n', 't', 32, 'L', 'o', 'g', '.', 0,
155 : /* 1564 */ '#', 32, 'X', 'R', 'a', 'y', 32, 'C', 'u', 's', 't', 'o', 'm', 32, 'E', 'v', 'e', 'n', 't', 32, 'L', 'o', 'g', '.', 0,
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158 : /* 1635 */ '#', 32, 'X', 'R', 'a', 'y', 32, 'F', 'u', 'n', 'c', 't', 'i', 'o', 'n', 32, 'E', 'x', 'i', 't', '.', 0,
159 : /* 1657 */ '_', '_', 'b', 'r', 'k', 'd', 'i', 'v', '0', 0,
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456 : /* 3453 */ 'v', 'c', 'l', 't', 0,
457 : /* 3458 */ 'v', 'c', 'n', 't', 0,
458 : /* 3463 */ 'h', 'i', 'n', 't', 0,
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519 : };
520 :
521 : static const uint32_t OpInfo0[] = {
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3760 : };
3761 :
3762 : static const uint32_t OpInfo1[] = {
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6788 : 0U, // t2SMULTB
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6867 : 0U, // t2TBH
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6873 : 1024U, // t2TSTrr
6874 : 56U, // t2TSTrs
6875 : 1024U, // t2TT
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6898 : 0U, // t2UQSUB16
6899 : 0U, // t2UQSUB8
6900 : 0U, // t2USAD8
6901 : 35651584U, // t2USADA8
6902 : 14680064U, // t2USAT
6903 : 0U, // t2USAT16
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6906 : 0U, // t2USUB8
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6908 : 12582912U, // t2UXTAB16
6909 : 12582912U, // t2UXTAH
6910 : 7168U, // t2UXTB
6911 : 7168U, // t2UXTB16
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6913 : 0U, // tADC
6914 : 1112U, // tADDhirr
6915 : 1048U, // tADDi3
6916 : 0U, // tADDi8
6917 : 0U, // tADDrSP
6918 : 1212416U, // tADDrSPi
6919 : 1048U, // tADDrr
6920 : 456U, // tADDspi
6921 : 1112U, // tADDspr
6922 : 464U, // tADR
6923 : 0U, // tAND
6924 : 472U, // tASRri
6925 : 0U, // tASRrr
6926 : 0U, // tB
6927 : 0U, // tBIC
6928 : 0U, // tBKPT
6929 : 0U, // tBL
6930 : 0U, // tBLXNSr
6931 : 0U, // tBLXi
6932 : 0U, // tBLXr
6933 : 0U, // tBX
6934 : 0U, // tBXNS
6935 : 0U, // tBcc
6936 : 0U, // tCBNZ
6937 : 0U, // tCBZ
6938 : 1024U, // tCMNz
6939 : 1024U, // tCMPhir
6940 : 1024U, // tCMPi8
6941 : 1024U, // tCMPr
6942 : 0U, // tCPS
6943 : 0U, // tEOR
6944 : 0U, // tHINT
6945 : 0U, // tHLT
6946 : 0U, // tInt_WIN_eh_sjlj_longjmp
6947 : 0U, // tInt_eh_sjlj_longjmp
6948 : 0U, // tInt_eh_sjlj_setjmp
6949 : 1136U, // tLDMIA
6950 : 480U, // tLDRBi
6951 : 488U, // tLDRBr
6952 : 496U, // tLDRHi
6953 : 488U, // tLDRHr
6954 : 488U, // tLDRSB
6955 : 488U, // tLDRSH
6956 : 504U, // tLDRi
6957 : 424U, // tLDRpci
6958 : 488U, // tLDRr
6959 : 512U, // tLDRspi
6960 : 1048U, // tLSLri
6961 : 0U, // tLSLrr
6962 : 472U, // tLSRri
6963 : 0U, // tLSRrr
6964 : 0U, // tMOVSr
6965 : 0U, // tMOVi8
6966 : 1024U, // tMOVr
6967 : 1048U, // tMUL
6968 : 0U, // tMVN
6969 : 0U, // tORR
6970 : 0U, // tPICADD
6971 : 0U, // tPOP
6972 : 0U, // tPUSH
6973 : 1024U, // tREV
6974 : 1024U, // tREV16
6975 : 1024U, // tREVSH
6976 : 0U, // tROR
6977 : 0U, // tRSB
6978 : 0U, // tSBC
6979 : 0U, // tSETEND
6980 : 33U, // tSTMIA_UPD
6981 : 480U, // tSTRBi
6982 : 488U, // tSTRBr
6983 : 496U, // tSTRHi
6984 : 488U, // tSTRHr
6985 : 504U, // tSTRi
6986 : 488U, // tSTRr
6987 : 512U, // tSTRspi
6988 : 1048U, // tSUBi3
6989 : 0U, // tSUBi8
6990 : 1048U, // tSUBrr
6991 : 456U, // tSUBspi
6992 : 0U, // tSVC
6993 : 1024U, // tSXTB
6994 : 1024U, // tSXTH
6995 : 0U, // tTRAP
6996 : 1024U, // tTST
6997 : 0U, // tUDF
6998 : 1024U, // tUXTB
6999 : 1024U, // tUXTH
7000 : 0U, // t__brkdiv0
7001 : };
7002 :
7003 148562 : O << "\t";
7004 :
7005 : // Emit the opcode for the instruction.
7006 : uint64_t Bits = 0;
7007 148562 : Bits |= (uint64_t)OpInfo0[MI->getOpcode()] << 0;
7008 148562 : Bits |= (uint64_t)OpInfo1[MI->getOpcode()] << 32;
7009 : assert(Bits != 0 && "Cannot print this instruction.");
7010 148562 : O << AsmStrs+(Bits & 4095)-1;
7011 :
7012 :
7013 : // Fragment 0 encoded into 5 bits for 32 unique commands.
7014 148562 : switch ((Bits >> 12) & 31) {
7015 0 : default: llvm_unreachable("Invalid command number.");
7016 : case 0:
7017 : // DBG_VALUE, DBG_LABEL, BUNDLE, LIFETIME_START, LIFETIME_END, FENTRY_CAL...
7018 : return;
7019 : break;
7020 11610 : case 1:
7021 : // ASRi, ASRr, LSLi, LSLr, LSRi, LSRr, RORi, RORr, ADCri, ADCrr, ADDri, A...
7022 11610 : printSBitModifierOperand(MI, 5, STI, O);
7023 11610 : printPredicateOperand(MI, 3, STI, O);
7024 11610 : break;
7025 3951 : case 2:
7026 : // ITasm, t2IT
7027 3951 : printThumbITMask(MI, 1, STI, O);
7028 3951 : break;
7029 23701 : case 3:
7030 : // LDRBT_POST, LDRConstPool, LDRT_POST, STRBT_POST, STRT_POST, t2LDRBpcre...
7031 23701 : printPredicateOperand(MI, 2, STI, O);
7032 23701 : break;
7033 9223 : case 4:
7034 : // RRXi, MOVi, MOVr, MOVr_TC, MVNi, MVNr, t2MOVi, t2MOVr, t2MVNi, t2MVNr,...
7035 9223 : printSBitModifierOperand(MI, 4, STI, O);
7036 9223 : printPredicateOperand(MI, 2, STI, O);
7037 9223 : break;
7038 8278 : case 5:
7039 : // VLD1LNdAsm_16, VLD1LNdAsm_32, VLD1LNdAsm_8, VLD1LNdWB_fixed_Asm_16, VL...
7040 8278 : printPredicateOperand(MI, 4, STI, O);
7041 8278 : break;
7042 3496 : case 6:
7043 : // VLD1LNdWB_register_Asm_16, VLD1LNdWB_register_Asm_32, VLD1LNdWB_regist...
7044 3496 : printPredicateOperand(MI, 5, STI, O);
7045 3496 : break;
7046 44789 : case 7:
7047 : // VLD3DUPdAsm_16, VLD3DUPdAsm_32, VLD3DUPdAsm_8, VLD3DUPdWB_fixed_Asm_16...
7048 44789 : printPredicateOperand(MI, 3, STI, O);
7049 44789 : break;
7050 1424 : case 8:
7051 : // ADCrsi, ADDrsi, ANDrsi, BICrsi, EORrsi, MLA, MOVsr, MVNsr, ORRrsi, RSB...
7052 1424 : printSBitModifierOperand(MI, 6, STI, O);
7053 1424 : printPredicateOperand(MI, 4, STI, O);
7054 1424 : break;
7055 278 : case 9:
7056 : // ADCrsr, ADDrsr, ANDrsr, BICrsr, EORrsr, ORRrsr, RSBrsr, RSCrsr, SBCrsr...
7057 278 : printSBitModifierOperand(MI, 7, STI, O);
7058 278 : printPredicateOperand(MI, 5, STI, O);
7059 278 : O << "\t";
7060 278 : printOperand(MI, 0, STI, O);
7061 278 : O << ", ";
7062 278 : printOperand(MI, 1, STI, O);
7063 278 : O << ", ";
7064 278 : printSORegRegOperand(MI, 2, STI, O);
7065 278 : return;
7066 : break;
7067 6354 : case 10:
7068 : // AESD, AESE, AESIMC, AESMC, BKPT, BL, BLX, BLXi, BX, CPS1p, CRC32B, CRC...
7069 6354 : printOperand(MI, 0, STI, O);
7070 6354 : break;
7071 10030 : case 11:
7072 : // BLX_pred, BL_pred, BXJ, BX_pred, Bcc, DBG, FLDMXIA, FSTMXIA, HINT, LDM...
7073 10030 : printPredicateOperand(MI, 1, STI, O);
7074 10030 : break;
7075 13833 : case 12:
7076 : // BX_RET, ERET, FMSTAT, MOVPCLR, t2CLREX, t2DCPS1, t2DCPS2, t2DCPS3, t2S...
7077 13833 : printPredicateOperand(MI, 0, STI, O);
7078 13833 : break;
7079 715 : case 13:
7080 : // CDP, LDRD_POST, LDRD_PRE, MCR, MRC, SMLALBB, SMLALBT, SMLALD, SMLALDX,...
7081 715 : printPredicateOperand(MI, 6, STI, O);
7082 715 : break;
7083 107 : case 14:
7084 : // CDP2, LDC2L_OFFSET, LDC2L_OPTION, LDC2L_POST, LDC2L_PRE, LDC2_OFFSET, ...
7085 107 : printPImmediate(MI, 0, STI, O);
7086 107 : O << ", ";
7087 107 : break;
7088 51 : case 15:
7089 : // CPS2p, CPS3p, t2CPS2p, t2CPS3p, tCPS
7090 51 : printCPSIMod(MI, 0, STI, O);
7091 51 : break;
7092 306 : case 16:
7093 : // DMB, DSB
7094 306 : printMemBOption(MI, 0, STI, O);
7095 306 : return;
7096 : break;
7097 13 : case 17:
7098 : // ISB
7099 13 : printInstSyncBOption(MI, 0, STI, O);
7100 13 : return;
7101 : break;
7102 12 : case 18:
7103 : // MRC2
7104 12 : printPImmediate(MI, 1, STI, O);
7105 12 : O << ", ";
7106 12 : printOperand(MI, 2, STI, O);
7107 12 : O << ", ";
7108 12 : printOperand(MI, 0, STI, O);
7109 12 : O << ", ";
7110 12 : printCImmediate(MI, 3, STI, O);
7111 12 : O << ", ";
7112 12 : printCImmediate(MI, 4, STI, O);
7113 12 : O << ", ";
7114 12 : printOperand(MI, 5, STI, O);
7115 12 : return;
7116 : break;
7117 8 : case 19:
7118 : // MRRC2
7119 8 : printPImmediate(MI, 2, STI, O);
7120 8 : O << ", ";
7121 8 : printOperand(MI, 3, STI, O);
7122 8 : O << ", ";
7123 8 : printOperand(MI, 0, STI, O);
7124 8 : O << ", ";
7125 8 : printOperand(MI, 1, STI, O);
7126 8 : O << ", ";
7127 8 : printCImmediate(MI, 4, STI, O);
7128 8 : return;
7129 : break;
7130 15 : case 20:
7131 : // PLDWi12, PLDi12, PLIi12
7132 15 : printAddrModeImm12Operand<false>(MI, 0, STI, O);
7133 15 : return;
7134 : break;
7135 14 : case 21:
7136 : // PLDWrs, PLDrs, PLIrs
7137 14 : printAddrMode2Operand(MI, 0, STI, O);
7138 14 : return;
7139 : break;
7140 28 : case 22:
7141 : // SETEND, tSETEND
7142 28 : printSetendOperand(MI, 0, STI, O);
7143 28 : return;
7144 : break;
7145 65 : case 23:
7146 : // SMLAL, UMLAL
7147 65 : printSBitModifierOperand(MI, 8, STI, O);
7148 65 : printPredicateOperand(MI, 6, STI, O);
7149 65 : O << "\t";
7150 65 : printOperand(MI, 0, STI, O);
7151 65 : O << ", ";
7152 65 : printOperand(MI, 1, STI, O);
7153 65 : O << ", ";
7154 65 : printOperand(MI, 2, STI, O);
7155 65 : O << ", ";
7156 65 : printOperand(MI, 3, STI, O);
7157 65 : return;
7158 : break;
7159 0 : case 24:
7160 : // TSB
7161 0 : printTraceSyncBOption(MI, 0, STI, O);
7162 0 : return;
7163 : break;
7164 351 : case 25:
7165 : // VLD1LNd16_UPD, VLD1LNd32_UPD, VLD1LNd8_UPD, VLD2LNd16, VLD2LNd32, VLD2...
7166 351 : printPredicateOperand(MI, 7, STI, O);
7167 351 : break;
7168 121 : case 26:
7169 : // VLD2LNd16_UPD, VLD2LNd32_UPD, VLD2LNd8_UPD, VLD2LNq16_UPD, VLD2LNq32_U...
7170 121 : printPredicateOperand(MI, 9, STI, O);
7171 121 : break;
7172 69 : case 27:
7173 : // VLD3LNd16_UPD, VLD3LNd32_UPD, VLD3LNd8_UPD, VLD3LNq16_UPD, VLD3LNq32_U...
7174 69 : printPredicateOperand(MI, 11, STI, O);
7175 69 : break;
7176 279 : case 28:
7177 : // VLD4DUPd16_UPD, VLD4DUPd32_UPD, VLD4DUPd8_UPD, VLD4DUPq16_UPD, VLD4DUP...
7178 279 : printPredicateOperand(MI, 8, STI, O);
7179 279 : break;
7180 39 : case 29:
7181 : // VLD4LNd16_UPD, VLD4LNd32_UPD, VLD4LNd8_UPD, VLD4LNq16_UPD, VLD4LNq32_U...
7182 39 : printPredicateOperand(MI, 13, STI, O);
7183 39 : break;
7184 72 : case 30:
7185 : // VSDOTD, VSDOTDI, VSDOTQ, VSDOTQI, VUDOTD, VUDOTDI, VUDOTQ, VUDOTQI
7186 72 : printOperand(MI, 1, STI, O);
7187 72 : O << ", ";
7188 72 : printOperand(MI, 2, STI, O);
7189 72 : O << ", ";
7190 72 : printOperand(MI, 3, STI, O);
7191 72 : break;
7192 9046 : case 31:
7193 : // tADC, tADDi3, tADDi8, tADDrr, tAND, tASRri, tASRrr, tBIC, tEOR, tLSLri...
7194 9046 : printSBitModifierOperand(MI, 1, STI, O);
7195 9046 : break;
7196 : }
7197 :
7198 :
7199 : // Fragment 1 encoded into 7 bits for 75 unique commands.
7200 147539 : switch ((Bits >> 17) & 127) {
7201 0 : default: llvm_unreachable("Invalid command number.");
7202 : case 0:
7203 : // ASRi, ASRr, ITasm, LDRBT_POST, LDRConstPool, LDRT_POST, LSLi, LSLr, LS...
7204 : O << ' ';
7205 : break;
7206 1389 : case 1:
7207 : // VLD1LNdAsm_16, VLD1LNdWB_fixed_Asm_16, VLD1LNdWB_register_Asm_16, VLD2...
7208 1389 : O << ".16\t";
7209 1389 : break;
7210 2158 : case 2:
7211 : // VLD1LNdAsm_32, VLD1LNdWB_fixed_Asm_32, VLD1LNdWB_register_Asm_32, VLD2...
7212 2158 : O << ".32\t";
7213 2158 : break;
7214 1172 : case 3:
7215 : // VLD1LNdAsm_8, VLD1LNdWB_fixed_Asm_8, VLD1LNdWB_register_Asm_8, VLD2LNd...
7216 1172 : O << ".8\t";
7217 1172 : break;
7218 94649 : case 4:
7219 : // ADCri, ADCrr, ADCrsi, ADDri, ADDrr, ADDrsi, ADR, ANDri, ANDrr, ANDrsi,...
7220 94649 : O << "\t";
7221 94649 : break;
7222 2260 : case 5:
7223 : // AESD, AESE, AESIMC, AESMC, CRC32B, CRC32CB, CRC32CH, CRC32CW, CRC32H, ...
7224 2260 : O << ", ";
7225 2260 : break;
7226 : case 6:
7227 : // BKPT, BL, BLX, BLXi, BX, CPS1p, ERET, HLT, HVC, RFEDA, RFEDB, RFEIA, R...
7228 : return;
7229 : break;
7230 3636 : case 7:
7231 : // BX_RET
7232 3636 : O << "\tlr";
7233 3636 : return;
7234 : break;
7235 33 : case 8:
7236 : // CDP2, MCR2, MCRR2
7237 33 : printOperand(MI, 1, STI, O);
7238 33 : O << ", ";
7239 33 : break;
7240 1808 : case 9:
7241 : // FCONSTD, VABSD, VADDD, VCMPD, VCMPED, VCMPEZD, VCMPZD, VDIVD, VFMAD, V...
7242 1808 : O << ".f64\t";
7243 1808 : printOperand(MI, 0, STI, O);
7244 1808 : break;
7245 1339 : case 10:
7246 : // FCONSTH, VABDhd, VABDhq, VABSH, VABShd, VABShq, VACGEhd, VACGEhq, VACG...
7247 1339 : O << ".f16\t";
7248 1339 : printOperand(MI, 0, STI, O);
7249 1339 : break;
7250 3775 : case 11:
7251 : // FCONSTS, VABDfd, VABDfq, VABSS, VABSfd, VABSfq, VACGEfd, VACGEfq, VACG...
7252 3775 : O << ".f32\t";
7253 3775 : printOperand(MI, 0, STI, O);
7254 3775 : break;
7255 635 : case 12:
7256 : // FMSTAT
7257 635 : O << "\tAPSR_nzcv, fpscr";
7258 635 : return;
7259 : break;
7260 74 : case 13:
7261 : // LDC2L_OFFSET, LDC2L_OPTION, LDC2L_POST, LDC2L_PRE, LDC2_OFFSET, LDC2_O...
7262 74 : printCImmediate(MI, 1, STI, O);
7263 74 : O << ", ";
7264 74 : break;
7265 3252 : case 14:
7266 : // MOVPCLR
7267 3252 : O << "\tpc, lr";
7268 3252 : return;
7269 : break;
7270 : case 15:
7271 : // RFEDA_UPD, RFEDB_UPD, RFEIA_UPD, RFEIB_UPD
7272 : O << '!';
7273 : return;
7274 : break;
7275 537 : case 16:
7276 : // VABALsv2i64, VABAsv2i32, VABAsv4i32, VABDLsv2i64, VABDsv2i32, VABDsv4i...
7277 537 : O << ".s32\t";
7278 537 : printOperand(MI, 0, STI, O);
7279 537 : O << ", ";
7280 537 : break;
7281 601 : case 17:
7282 : // VABALsv4i32, VABAsv4i16, VABAsv8i16, VABDLsv4i32, VABDsv4i16, VABDsv8i...
7283 601 : O << ".s16\t";
7284 601 : printOperand(MI, 0, STI, O);
7285 601 : O << ", ";
7286 601 : break;
7287 449 : case 18:
7288 : // VABALsv8i16, VABAsv16i8, VABAsv8i8, VABDLsv8i16, VABDsv16i8, VABDsv8i8...
7289 449 : O << ".s8\t";
7290 449 : printOperand(MI, 0, STI, O);
7291 449 : O << ", ";
7292 449 : break;
7293 395 : case 19:
7294 : // VABALuv2i64, VABAuv2i32, VABAuv4i32, VABDLuv2i64, VABDuv2i32, VABDuv4i...
7295 395 : O << ".u32\t";
7296 395 : printOperand(MI, 0, STI, O);
7297 395 : O << ", ";
7298 395 : break;
7299 466 : case 20:
7300 : // VABALuv4i32, VABAuv4i16, VABAuv8i16, VABDLuv4i32, VABDuv4i16, VABDuv8i...
7301 466 : O << ".u16\t";
7302 466 : printOperand(MI, 0, STI, O);
7303 466 : O << ", ";
7304 466 : break;
7305 407 : case 21:
7306 : // VABALuv8i16, VABAuv16i8, VABAuv8i8, VABDLuv8i16, VABDuv16i8, VABDuv8i8...
7307 407 : O << ".u8\t";
7308 407 : printOperand(MI, 0, STI, O);
7309 407 : O << ", ";
7310 407 : break;
7311 243 : case 22:
7312 : // VADDHNv2i32, VADDv1i64, VADDv2i64, VMOVNv2i32, VMOVv1i64, VMOVv2i64, V...
7313 243 : O << ".i64\t";
7314 243 : printOperand(MI, 0, STI, O);
7315 243 : O << ", ";
7316 243 : break;
7317 731 : case 23:
7318 : // VADDHNv4i16, VADDv2i32, VADDv4i32, VBICiv2i32, VBICiv4i32, VCEQv2i32, ...
7319 731 : O << ".i32\t";
7320 731 : printOperand(MI, 0, STI, O);
7321 731 : O << ", ";
7322 731 : break;
7323 438 : case 24:
7324 : // VADDHNv8i8, VADDv4i16, VADDv8i16, VBICiv4i16, VBICiv8i16, VCEQv4i16, V...
7325 438 : O << ".i16\t";
7326 438 : printOperand(MI, 0, STI, O);
7327 438 : O << ", ";
7328 438 : break;
7329 336 : case 25:
7330 : // VADDv16i8, VADDv8i8, VCEQv16i8, VCEQv8i8, VCEQzv16i8, VCEQzv8i8, VCLZv...
7331 336 : O << ".i8\t";
7332 336 : printOperand(MI, 0, STI, O);
7333 336 : O << ", ";
7334 336 : break;
7335 34 : case 26:
7336 : // VCVTBDH, VCVTTDH
7337 34 : O << ".f16.f64\t";
7338 34 : printOperand(MI, 0, STI, O);
7339 34 : O << ", ";
7340 34 : printOperand(MI, 1, STI, O);
7341 34 : return;
7342 : break;
7343 35 : case 27:
7344 : // VCVTBHD, VCVTTHD
7345 35 : O << ".f64.f16\t";
7346 35 : printOperand(MI, 0, STI, O);
7347 35 : O << ", ";
7348 35 : printOperand(MI, 1, STI, O);
7349 35 : return;
7350 : break;
7351 302 : case 28:
7352 : // VCVTBHS, VCVTTHS, VCVTh2f
7353 302 : O << ".f32.f16\t";
7354 302 : printOperand(MI, 0, STI, O);
7355 302 : O << ", ";
7356 302 : printOperand(MI, 1, STI, O);
7357 302 : return;
7358 : break;
7359 151 : case 29:
7360 : // VCVTBSH, VCVTTSH, VCVTf2h
7361 151 : O << ".f16.f32\t";
7362 151 : printOperand(MI, 0, STI, O);
7363 151 : O << ", ";
7364 151 : printOperand(MI, 1, STI, O);
7365 151 : return;
7366 : break;
7367 79 : case 30:
7368 : // VCVTDS
7369 79 : O << ".f64.f32\t";
7370 79 : printOperand(MI, 0, STI, O);
7371 79 : O << ", ";
7372 79 : printOperand(MI, 1, STI, O);
7373 79 : return;
7374 : break;
7375 31 : case 31:
7376 : // VCVTSD
7377 31 : O << ".f32.f64\t";
7378 31 : printOperand(MI, 0, STI, O);
7379 31 : O << ", ";
7380 31 : printOperand(MI, 1, STI, O);
7381 31 : return;
7382 : break;
7383 99 : case 32:
7384 : // VCVTf2sd, VCVTf2sq, VCVTf2xsd, VCVTf2xsq, VTOSIRS, VTOSIZS, VTOSLS
7385 99 : O << ".s32.f32\t";
7386 99 : printOperand(MI, 0, STI, O);
7387 99 : O << ", ";
7388 99 : printOperand(MI, 1, STI, O);
7389 99 : break;
7390 83 : case 33:
7391 : // VCVTf2ud, VCVTf2uq, VCVTf2xud, VCVTf2xuq, VTOUIRS, VTOUIZS, VTOULS
7392 83 : O << ".u32.f32\t";
7393 83 : printOperand(MI, 0, STI, O);
7394 83 : O << ", ";
7395 83 : printOperand(MI, 1, STI, O);
7396 83 : break;
7397 24 : case 34:
7398 : // VCVTh2sd, VCVTh2sq, VCVTh2xsd, VCVTh2xsq, VTOSHH
7399 24 : O << ".s16.f16\t";
7400 24 : printOperand(MI, 0, STI, O);
7401 24 : O << ", ";
7402 24 : printOperand(MI, 1, STI, O);
7403 24 : break;
7404 24 : case 35:
7405 : // VCVTh2ud, VCVTh2uq, VCVTh2xud, VCVTh2xuq, VTOUHH
7406 24 : O << ".u16.f16\t";
7407 24 : printOperand(MI, 0, STI, O);
7408 24 : O << ", ";
7409 24 : printOperand(MI, 1, STI, O);
7410 24 : break;
7411 124 : case 36:
7412 : // VCVTs2fd, VCVTs2fq, VCVTxs2fd, VCVTxs2fq, VSITOS, VSLTOS
7413 124 : O << ".f32.s32\t";
7414 124 : printOperand(MI, 0, STI, O);
7415 124 : O << ", ";
7416 124 : printOperand(MI, 1, STI, O);
7417 124 : break;
7418 24 : case 37:
7419 : // VCVTs2hd, VCVTs2hq, VCVTxs2hd, VCVTxs2hq, VSHTOH
7420 24 : O << ".f16.s16\t";
7421 24 : printOperand(MI, 0, STI, O);
7422 24 : O << ", ";
7423 24 : printOperand(MI, 1, STI, O);
7424 24 : break;
7425 87 : case 38:
7426 : // VCVTu2fd, VCVTu2fq, VCVTxu2fd, VCVTxu2fq, VUITOS, VULTOS
7427 87 : O << ".f32.u32\t";
7428 87 : printOperand(MI, 0, STI, O);
7429 87 : O << ", ";
7430 87 : printOperand(MI, 1, STI, O);
7431 87 : break;
7432 24 : case 39:
7433 : // VCVTu2hd, VCVTu2hq, VCVTxu2hd, VCVTxu2hq, VUHTOH
7434 24 : O << ".f16.u16\t";
7435 24 : printOperand(MI, 0, STI, O);
7436 24 : O << ", ";
7437 24 : printOperand(MI, 1, STI, O);
7438 24 : break;
7439 3766 : case 40:
7440 : // VEXTq64, VLD1d64, VLD1d64Q, VLD1d64Qwb_fixed, VLD1d64Qwb_register, VLD...
7441 3766 : O << ".64\t";
7442 3766 : break;
7443 47 : case 41:
7444 : // VJCVT, VTOSIRD, VTOSIZD, VTOSLD
7445 47 : O << ".s32.f64\t";
7446 47 : printOperand(MI, 0, STI, O);
7447 47 : O << ", ";
7448 47 : printOperand(MI, 1, STI, O);
7449 47 : break;
7450 454 : case 42:
7451 : // VLD1LNd16, VLD1LNd16_UPD, VLD2LNd16, VLD2LNd16_UPD, VLD2LNq16, VLD2LNq...
7452 454 : O << ".16\t{";
7453 454 : break;
7454 693 : case 43:
7455 : // VLD1LNd32, VLD1LNd32_UPD, VLD2LNd32, VLD2LNd32_UPD, VLD2LNq32, VLD2LNq...
7456 693 : O << ".32\t{";
7457 693 : break;
7458 384 : case 44:
7459 : // VLD1LNd8, VLD1LNd8_UPD, VLD2LNd8, VLD2LNd8_UPD, VLD3DUPd8, VLD3DUPd8_U...
7460 384 : O << ".8\t{";
7461 384 : break;
7462 58 : case 45:
7463 : // VMSR
7464 58 : O << "\tfpscr, ";
7465 58 : printOperand(MI, 0, STI, O);
7466 58 : return;
7467 : break;
7468 16 : case 46:
7469 : // VMSR_FPEXC
7470 16 : O << "\tfpexc, ";
7471 16 : printOperand(MI, 0, STI, O);
7472 16 : return;
7473 : break;
7474 2 : case 47:
7475 : // VMSR_FPINST
7476 2 : O << "\tfpinst, ";
7477 2 : printOperand(MI, 0, STI, O);
7478 2 : return;
7479 : break;
7480 2 : case 48:
7481 : // VMSR_FPINST2
7482 2 : O << "\tfpinst2, ";
7483 2 : printOperand(MI, 0, STI, O);
7484 2 : return;
7485 : break;
7486 20 : case 49:
7487 : // VMSR_FPSID
7488 20 : O << "\tfpsid, ";
7489 20 : printOperand(MI, 0, STI, O);
7490 20 : return;
7491 : break;
7492 19 : case 50:
7493 : // VMULLp8, VMULpd, VMULpq
7494 19 : O << ".p8\t";
7495 19 : printOperand(MI, 0, STI, O);
7496 19 : O << ", ";
7497 19 : printOperand(MI, 1, STI, O);
7498 19 : O << ", ";
7499 19 : printOperand(MI, 2, STI, O);
7500 19 : return;
7501 : break;
7502 172 : case 51:
7503 : // VQADDsv1i64, VQADDsv2i64, VQMOVNsuv2i32, VQMOVNsv2i32, VQRSHLsv1i64, V...
7504 172 : O << ".s64\t";
7505 172 : printOperand(MI, 0, STI, O);
7506 172 : O << ", ";
7507 172 : break;
7508 186 : case 52:
7509 : // VQADDuv1i64, VQADDuv2i64, VQMOVNuv2i32, VQRSHLuv1i64, VQRSHLuv2i64, VQ...
7510 186 : O << ".u64\t";
7511 186 : printOperand(MI, 0, STI, O);
7512 186 : O << ", ";
7513 186 : break;
7514 36 : case 53:
7515 : // VSDOTDI, VSDOTQI, VUDOTDI, VUDOTQI
7516 36 : printVectorIndex(MI, 4, STI, O);
7517 36 : return;
7518 : break;
7519 1 : case 54:
7520 : // VSHTOD
7521 1 : O << ".f64.s16\t";
7522 1 : printOperand(MI, 0, STI, O);
7523 1 : O << ", ";
7524 1 : printOperand(MI, 1, STI, O);
7525 1 : O << ", ";
7526 1 : printFBits16(MI, 2, STI, O);
7527 1 : return;
7528 : break;
7529 1 : case 55:
7530 : // VSHTOS
7531 1 : O << ".f32.s16\t";
7532 1 : printOperand(MI, 0, STI, O);
7533 1 : O << ", ";
7534 1 : printOperand(MI, 1, STI, O);
7535 1 : O << ", ";
7536 1 : printFBits16(MI, 2, STI, O);
7537 1 : return;
7538 : break;
7539 47 : case 56:
7540 : // VSITOD, VSLTOD
7541 47 : O << ".f64.s32\t";
7542 47 : printOperand(MI, 0, STI, O);
7543 47 : O << ", ";
7544 47 : printOperand(MI, 1, STI, O);
7545 47 : break;
7546 16 : case 57:
7547 : // VSITOH, VSLTOH
7548 16 : O << ".f16.s32\t";
7549 16 : printOperand(MI, 0, STI, O);
7550 16 : O << ", ";
7551 16 : printOperand(MI, 1, STI, O);
7552 16 : break;
7553 1 : case 58:
7554 : // VTOSHD
7555 1 : O << ".s16.f64\t";
7556 1 : printOperand(MI, 0, STI, O);
7557 1 : O << ", ";
7558 1 : printOperand(MI, 1, STI, O);
7559 1 : O << ", ";
7560 1 : printFBits16(MI, 2, STI, O);
7561 1 : return;
7562 : break;
7563 1 : case 59:
7564 : // VTOSHS
7565 1 : O << ".s16.f32\t";
7566 1 : printOperand(MI, 0, STI, O);
7567 1 : O << ", ";
7568 1 : printOperand(MI, 1, STI, O);
7569 1 : O << ", ";
7570 1 : printFBits16(MI, 2, STI, O);
7571 1 : return;
7572 : break;
7573 20 : case 60:
7574 : // VTOSIRH, VTOSIZH, VTOSLH
7575 20 : O << ".s32.f16\t";
7576 20 : printOperand(MI, 0, STI, O);
7577 20 : O << ", ";
7578 20 : printOperand(MI, 1, STI, O);
7579 20 : break;
7580 1 : case 61:
7581 : // VTOUHD
7582 1 : O << ".u16.f64\t";
7583 1 : printOperand(MI, 0, STI, O);
7584 1 : O << ", ";
7585 1 : printOperand(MI, 1, STI, O);
7586 1 : O << ", ";
7587 1 : printFBits16(MI, 2, STI, O);
7588 1 : return;
7589 : break;
7590 1 : case 62:
7591 : // VTOUHS
7592 1 : O << ".u16.f32\t";
7593 1 : printOperand(MI, 0, STI, O);
7594 1 : O << ", ";
7595 1 : printOperand(MI, 1, STI, O);
7596 1 : O << ", ";
7597 1 : printFBits16(MI, 2, STI, O);
7598 1 : return;
7599 : break;
7600 34 : case 63:
7601 : // VTOUIRD, VTOUIZD, VTOULD
7602 34 : O << ".u32.f64\t";
7603 34 : printOperand(MI, 0, STI, O);
7604 34 : O << ", ";
7605 34 : printOperand(MI, 1, STI, O);
7606 34 : break;
7607 20 : case 64:
7608 : // VTOUIRH, VTOUIZH, VTOULH
7609 20 : O << ".u32.f16\t";
7610 20 : printOperand(MI, 0, STI, O);
7611 20 : O << ", ";
7612 20 : printOperand(MI, 1, STI, O);
7613 20 : break;
7614 1 : case 65:
7615 : // VUHTOD
7616 1 : O << ".f64.u16\t";
7617 1 : printOperand(MI, 0, STI, O);
7618 1 : O << ", ";
7619 1 : printOperand(MI, 1, STI, O);
7620 1 : O << ", ";
7621 1 : printFBits16(MI, 2, STI, O);
7622 1 : return;
7623 : break;
7624 1 : case 66:
7625 : // VUHTOS
7626 1 : O << ".f32.u16\t";
7627 1 : printOperand(MI, 0, STI, O);
7628 1 : O << ", ";
7629 1 : printOperand(MI, 1, STI, O);
7630 1 : O << ", ";
7631 1 : printFBits16(MI, 2, STI, O);
7632 1 : return;
7633 : break;
7634 31 : case 67:
7635 : // VUITOD, VULTOD
7636 31 : O << ".f64.u32\t";
7637 31 : printOperand(MI, 0, STI, O);
7638 31 : O << ", ";
7639 31 : printOperand(MI, 1, STI, O);
7640 31 : break;
7641 16 : case 68:
7642 : // VUITOH, VULTOH
7643 16 : O << ".f16.u32\t";
7644 16 : printOperand(MI, 0, STI, O);
7645 16 : O << ", ";
7646 16 : printOperand(MI, 1, STI, O);
7647 16 : break;
7648 6261 : case 69:
7649 : // t2ADCrr, t2ADCrs, t2ADDri, t2ADDrr, t2ADDrs, t2ADR, t2ANDrr, t2ANDrs, ...
7650 6261 : O << ".w\t";
7651 6261 : break;
7652 20 : case 70:
7653 : // t2SRSDB, t2SRSIA
7654 20 : O << "\tsp, ";
7655 20 : printOperand(MI, 0, STI, O);
7656 20 : return;
7657 : break;
7658 20 : case 71:
7659 : // t2SRSDB_UPD, t2SRSIA_UPD
7660 20 : O << "\tsp!, ";
7661 20 : printOperand(MI, 0, STI, O);
7662 20 : return;
7663 : break;
7664 22 : case 72:
7665 : // t2SUBS_PC_LR
7666 22 : O << "\tpc, lr, ";
7667 22 : printOperand(MI, 0, STI, O);
7668 22 : return;
7669 : break;
7670 6180 : case 73:
7671 : // tADC, tADDi3, tADDi8, tADDrr, tAND, tASRri, tASRrr, tBIC, tEOR, tLSLri...
7672 6180 : printPredicateOperand(MI, 4, STI, O);
7673 6180 : O << "\t";
7674 6180 : printOperand(MI, 0, STI, O);
7675 6180 : O << ", ";
7676 6180 : break;
7677 2866 : case 74:
7678 : // tMOVi8, tMVN, tRSB
7679 2866 : printPredicateOperand(MI, 3, STI, O);
7680 2866 : O << "\t";
7681 2866 : printOperand(MI, 0, STI, O);
7682 2866 : O << ", ";
7683 2866 : printOperand(MI, 2, STI, O);
7684 2866 : break;
7685 : }
7686 :
7687 :
7688 : // Fragment 2 encoded into 6 bits for 60 unique commands.
7689 134960 : switch ((Bits >> 24) & 63) {
7690 0 : default: llvm_unreachable("Invalid command number.");
7691 89990 : case 0:
7692 : // ASRi, ASRr, LDRBT_POST, LDRConstPool, LDRT_POST, LSLi, LSLr, LSRi, LSR...
7693 89990 : printOperand(MI, 0, STI, O);
7694 89990 : break;
7695 3951 : case 1:
7696 : // ITasm, t2IT
7697 3951 : printMandatoryPredicateOperand(MI, 0, STI, O);
7698 3951 : return;
7699 : break;
7700 0 : case 2:
7701 : // VLD3DUPdAsm_16, VLD3DUPdAsm_32, VLD3DUPdAsm_8, VLD3DUPdWB_fixed_Asm_16...
7702 0 : printVectorListThreeAllLanes(MI, 0, STI, O);
7703 0 : O << ", ";
7704 0 : printAddrMode6Operand(MI, 1, STI, O);
7705 0 : break;
7706 0 : case 3:
7707 : // VLD3DUPqAsm_16, VLD3DUPqAsm_32, VLD3DUPqAsm_8, VLD3DUPqWB_fixed_Asm_16...
7708 0 : printVectorListThreeSpacedAllLanes(MI, 0, STI, O);
7709 0 : O << ", ";
7710 0 : printAddrMode6Operand(MI, 1, STI, O);
7711 0 : break;
7712 76 : case 4:
7713 : // VLD3dAsm_16, VLD3dAsm_32, VLD3dAsm_8, VLD3dWB_fixed_Asm_16, VLD3dWB_fi...
7714 76 : printVectorListThree(MI, 0, STI, O);
7715 76 : O << ", ";
7716 76 : break;
7717 0 : case 5:
7718 : // VLD3qAsm_16, VLD3qAsm_32, VLD3qAsm_8, VLD3qWB_fixed_Asm_16, VLD3qWB_fi...
7719 0 : printVectorListThreeSpaced(MI, 0, STI, O);
7720 0 : O << ", ";
7721 0 : printAddrMode6Operand(MI, 1, STI, O);
7722 0 : break;
7723 0 : case 6:
7724 : // VLD4DUPdAsm_16, VLD4DUPdAsm_32, VLD4DUPdAsm_8, VLD4DUPdWB_fixed_Asm_16...
7725 0 : printVectorListFourAllLanes(MI, 0, STI, O);
7726 0 : O << ", ";
7727 0 : printAddrMode6Operand(MI, 1, STI, O);
7728 0 : break;
7729 0 : case 7:
7730 : // VLD4DUPqAsm_16, VLD4DUPqAsm_32, VLD4DUPqAsm_8, VLD4DUPqWB_fixed_Asm_16...
7731 0 : printVectorListFourSpacedAllLanes(MI, 0, STI, O);
7732 0 : O << ", ";
7733 0 : printAddrMode6Operand(MI, 1, STI, O);
7734 0 : break;
7735 221 : case 8:
7736 : // VLD4dAsm_16, VLD4dAsm_32, VLD4dAsm_8, VLD4dWB_fixed_Asm_16, VLD4dWB_fi...
7737 221 : printVectorListFour(MI, 0, STI, O);
7738 221 : O << ", ";
7739 221 : break;
7740 0 : case 9:
7741 : // VLD4qAsm_16, VLD4qAsm_32, VLD4qAsm_8, VLD4qWB_fixed_Asm_16, VLD4qWB_fi...
7742 0 : printVectorListFourSpaced(MI, 0, STI, O);
7743 0 : O << ", ";
7744 0 : printAddrMode6Operand(MI, 1, STI, O);
7745 0 : break;
7746 6658 : case 10:
7747 : // AESD, AESE, MCR2, MCRR2, SHA1C, SHA1M, SHA1P, SHA1SU0, SHA1SU1, SHA256...
7748 6658 : printOperand(MI, 2, STI, O);
7749 6658 : break;
7750 8202 : case 11:
7751 : // AESIMC, AESMC, CRC32B, CRC32CB, CRC32CH, CRC32CW, CRC32H, CRC32W, FLDM...
7752 8202 : printOperand(MI, 1, STI, O);
7753 8202 : break;
7754 848 : case 12:
7755 : // CDP, LDCL_OFFSET, LDCL_OPTION, LDCL_POST, LDCL_PRE, LDC_OFFSET, LDC_OP...
7756 848 : printPImmediate(MI, 0, STI, O);
7757 848 : O << ", ";
7758 848 : break;
7759 14 : case 13:
7760 : // CDP2
7761 14 : printCImmediate(MI, 2, STI, O);
7762 14 : O << ", ";
7763 14 : printCImmediate(MI, 3, STI, O);
7764 14 : O << ", ";
7765 14 : printCImmediate(MI, 4, STI, O);
7766 14 : O << ", ";
7767 14 : printOperand(MI, 5, STI, O);
7768 14 : return;
7769 : break;
7770 51 : case 14:
7771 : // CPS2p, CPS3p, t2CPS2p, t2CPS3p, tCPS
7772 51 : printCPSIFlag(MI, 1, STI, O);
7773 51 : break;
7774 6968 : case 15:
7775 : // FCONSTD, FCONSTH, FCONSTS, VABDfd, VABDfq, VABDhd, VABDhq, VABSD, VABS...
7776 6968 : O << ", ";
7777 6968 : break;
7778 97 : case 16:
7779 : // LDAEXD, LDREXD
7780 97 : printGPRPairOperand(MI, 0, STI, O);
7781 97 : O << ", ";
7782 97 : printAddrMode7Operand(MI, 1, STI, O);
7783 97 : return;
7784 : break;
7785 28 : case 17:
7786 : // LDC2L_OFFSET, LDC2_OFFSET, STC2L_OFFSET, STC2_OFFSET
7787 28 : printAddrMode5Operand<false>(MI, 2, STI, O);
7788 28 : return;
7789 : break;
7790 38 : case 18:
7791 : // LDC2L_OPTION, LDC2L_POST, LDC2_OPTION, LDC2_POST, STC2L_OPTION, STC2L_...
7792 38 : printAddrMode7Operand(MI, 2, STI, O);
7793 38 : O << ", ";
7794 38 : break;
7795 8 : case 19:
7796 : // LDC2L_PRE, LDC2_PRE, STC2L_PRE, STC2_PRE
7797 8 : printAddrMode5Operand<true>(MI, 2, STI, O);
7798 : O << '!';
7799 : return;
7800 : break;
7801 69 : case 20:
7802 : // MRC, t2MRC, t2MRC2
7803 69 : printPImmediate(MI, 1, STI, O);
7804 69 : O << ", ";
7805 69 : printOperand(MI, 2, STI, O);
7806 69 : O << ", ";
7807 69 : printOperand(MI, 0, STI, O);
7808 69 : O << ", ";
7809 69 : printCImmediate(MI, 3, STI, O);
7810 69 : O << ", ";
7811 69 : printCImmediate(MI, 4, STI, O);
7812 69 : O << ", ";
7813 69 : printOperand(MI, 5, STI, O);
7814 69 : return;
7815 : break;
7816 46 : case 21:
7817 : // MRRC, t2MRRC, t2MRRC2
7818 46 : printPImmediate(MI, 2, STI, O);
7819 46 : O << ", ";
7820 46 : printOperand(MI, 3, STI, O);
7821 46 : O << ", ";
7822 46 : printOperand(MI, 0, STI, O);
7823 46 : O << ", ";
7824 46 : printOperand(MI, 1, STI, O);
7825 46 : O << ", ";
7826 46 : printCImmediate(MI, 4, STI, O);
7827 46 : return;
7828 : break;
7829 372 : case 22:
7830 : // MSR, MSRi, t2MSR_AR, t2MSR_M
7831 372 : printMSRMaskOperand(MI, 0, STI, O);
7832 372 : O << ", ";
7833 372 : break;
7834 132 : case 23:
7835 : // MSRbanked, t2MSRbanked
7836 132 : printBankedRegOperand(MI, 0, STI, O);
7837 132 : O << ", ";
7838 132 : printOperand(MI, 1, STI, O);
7839 132 : return;
7840 : break;
7841 458 : case 24:
7842 : // VBICiv2i32, VBICiv4i16, VBICiv4i32, VBICiv8i16, VMOVv16i8, VMOVv1i64, ...
7843 458 : printNEONModImmOperand(MI, 1, STI, O);
7844 458 : return;
7845 : break;
7846 151 : case 25:
7847 : // VCMPEZD, VCMPEZH, VCMPEZS, VCMPZD, VCMPZH, VCMPZS, tRSB
7848 151 : O << ", #0";
7849 151 : return;
7850 : break;
7851 : case 26:
7852 : // VCVTf2sd, VCVTf2sq, VCVTf2ud, VCVTf2uq, VCVTh2sd, VCVTh2sq, VCVTh2ud, ...
7853 : return;
7854 : break;
7855 41 : case 27:
7856 : // VLD1DUPd16, VLD1DUPd16wb_fixed, VLD1DUPd16wb_register, VLD1DUPd32, VLD...
7857 41 : printVectorListOneAllLanes(MI, 0, STI, O);
7858 41 : O << ", ";
7859 41 : break;
7860 82 : case 28:
7861 : // VLD1DUPq16, VLD1DUPq16wb_fixed, VLD1DUPq16wb_register, VLD1DUPq32, VLD...
7862 82 : printVectorListTwoAllLanes(MI, 0, STI, O);
7863 82 : O << ", ";
7864 82 : break;
7865 212 : case 29:
7866 : // VLD1d16, VLD1d16wb_fixed, VLD1d16wb_register, VLD1d32, VLD1d32wb_fixed...
7867 212 : printVectorListOne(MI, 0, STI, O);
7868 212 : O << ", ";
7869 212 : break;
7870 2678 : case 30:
7871 : // VLD1q16, VLD1q16wb_fixed, VLD1q16wb_register, VLD1q32, VLD1q32wb_fixed...
7872 2678 : printVectorListTwo(MI, 0, STI, O);
7873 2678 : O << ", ";
7874 2678 : break;
7875 51 : case 31:
7876 : // VLD2DUPd16x2, VLD2DUPd16x2wb_fixed, VLD2DUPd16x2wb_register, VLD2DUPd3...
7877 51 : printVectorListTwoSpacedAllLanes(MI, 0, STI, O);
7878 51 : O << ", ";
7879 51 : break;
7880 45 : case 32:
7881 : // VLD2b16, VLD2b16wb_fixed, VLD2b16wb_register, VLD2b32, VLD2b32wb_fixed...
7882 45 : printVectorListTwoSpaced(MI, 0, STI, O);
7883 45 : O << ", ";
7884 45 : break;
7885 311 : case 33:
7886 : // VST1LNd16_UPD, VST1LNd32_UPD, VST1LNd8_UPD, VST2LNd16_UPD, VST2LNd32_U...
7887 311 : printOperand(MI, 4, STI, O);
7888 311 : break;
7889 58 : case 34:
7890 : // VST1d16, VST1d32, VST1d64, VST1d8
7891 58 : printVectorListOne(MI, 2, STI, O);
7892 58 : O << ", ";
7893 58 : printAddrMode6Operand(MI, 0, STI, O);
7894 58 : return;
7895 : break;
7896 92 : case 35:
7897 : // VST1d16Q, VST1d32Q, VST1d64Q, VST1d8Q, VST2q16, VST2q32, VST2q8
7898 92 : printVectorListFour(MI, 2, STI, O);
7899 92 : O << ", ";
7900 92 : printAddrMode6Operand(MI, 0, STI, O);
7901 92 : return;
7902 : break;
7903 71 : case 36:
7904 : // VST1d16Qwb_fixed, VST1d32Qwb_fixed, VST1d64Qwb_fixed, VST1d8Qwb_fixed,...
7905 71 : printVectorListFour(MI, 3, STI, O);
7906 71 : O << ", ";
7907 71 : printAddrMode6Operand(MI, 1, STI, O);
7908 : O << '!';
7909 : return;
7910 : break;
7911 34 : case 37:
7912 : // VST1d16Qwb_register, VST1d32Qwb_register, VST1d64Qwb_register, VST1d8Q...
7913 34 : printVectorListFour(MI, 4, STI, O);
7914 34 : O << ", ";
7915 34 : printAddrMode6Operand(MI, 1, STI, O);
7916 34 : O << ", ";
7917 34 : printOperand(MI, 3, STI, O);
7918 34 : return;
7919 : break;
7920 18 : case 38:
7921 : // VST1d16T, VST1d32T, VST1d64T, VST1d8T
7922 18 : printVectorListThree(MI, 2, STI, O);
7923 18 : O << ", ";
7924 18 : printAddrMode6Operand(MI, 0, STI, O);
7925 18 : return;
7926 : break;
7927 22 : case 39:
7928 : // VST1d16Twb_fixed, VST1d32Twb_fixed, VST1d64Twb_fixed, VST1d8Twb_fixed
7929 22 : printVectorListThree(MI, 3, STI, O);
7930 22 : O << ", ";
7931 22 : printAddrMode6Operand(MI, 1, STI, O);
7932 : O << '!';
7933 : return;
7934 : break;
7935 18 : case 40:
7936 : // VST1d16Twb_register, VST1d32Twb_register, VST1d64Twb_register, VST1d8T...
7937 18 : printVectorListThree(MI, 4, STI, O);
7938 18 : O << ", ";
7939 18 : printAddrMode6Operand(MI, 1, STI, O);
7940 18 : O << ", ";
7941 18 : printOperand(MI, 3, STI, O);
7942 18 : return;
7943 : break;
7944 78 : case 41:
7945 : // VST1d16wb_fixed, VST1d32wb_fixed, VST1d64wb_fixed, VST1d8wb_fixed
7946 78 : printVectorListOne(MI, 3, STI, O);
7947 78 : O << ", ";
7948 78 : printAddrMode6Operand(MI, 1, STI, O);
7949 : O << '!';
7950 : return;
7951 : break;
7952 44 : case 42:
7953 : // VST1d16wb_register, VST1d32wb_register, VST1d64wb_register, VST1d8wb_r...
7954 44 : printVectorListOne(MI, 4, STI, O);
7955 44 : O << ", ";
7956 44 : printAddrMode6Operand(MI, 1, STI, O);
7957 44 : O << ", ";
7958 44 : printOperand(MI, 3, STI, O);
7959 44 : return;
7960 : break;
7961 1541 : case 43:
7962 : // VST1q16, VST1q32, VST1q64, VST1q8, VST2d16, VST2d32, VST2d8
7963 1541 : printVectorListTwo(MI, 2, STI, O);
7964 1541 : O << ", ";
7965 1541 : printAddrMode6Operand(MI, 0, STI, O);
7966 1541 : return;
7967 : break;
7968 134 : case 44:
7969 : // VST1q16wb_fixed, VST1q32wb_fixed, VST1q64wb_fixed, VST1q8wb_fixed, VST...
7970 134 : printVectorListTwo(MI, 3, STI, O);
7971 134 : O << ", ";
7972 134 : printAddrMode6Operand(MI, 1, STI, O);
7973 : O << '!';
7974 : return;
7975 : break;
7976 80 : case 45:
7977 : // VST1q16wb_register, VST1q32wb_register, VST1q64wb_register, VST1q8wb_r...
7978 80 : printVectorListTwo(MI, 4, STI, O);
7979 80 : O << ", ";
7980 80 : printAddrMode6Operand(MI, 1, STI, O);
7981 80 : O << ", ";
7982 80 : printOperand(MI, 3, STI, O);
7983 80 : return;
7984 : break;
7985 14 : case 46:
7986 : // VST2b16, VST2b32, VST2b8
7987 14 : printVectorListTwoSpaced(MI, 2, STI, O);
7988 14 : O << ", ";
7989 14 : printAddrMode6Operand(MI, 0, STI, O);
7990 14 : return;
7991 : break;
7992 12 : case 47:
7993 : // VST2b16wb_fixed, VST2b32wb_fixed, VST2b8wb_fixed
7994 12 : printVectorListTwoSpaced(MI, 3, STI, O);
7995 12 : O << ", ";
7996 12 : printAddrMode6Operand(MI, 1, STI, O);
7997 : O << '!';
7998 : return;
7999 : break;
8000 13 : case 48:
8001 : // VST2b16wb_register, VST2b32wb_register, VST2b8wb_register
8002 13 : printVectorListTwoSpaced(MI, 4, STI, O);
8003 13 : O << ", ";
8004 13 : printAddrMode6Operand(MI, 1, STI, O);
8005 13 : O << ", ";
8006 13 : printOperand(MI, 3, STI, O);
8007 13 : return;
8008 : break;
8009 328 : case 49:
8010 : // t2DMB, t2DSB
8011 328 : printMemBOption(MI, 0, STI, O);
8012 328 : return;
8013 : break;
8014 22 : case 50:
8015 : // t2ISB
8016 22 : printInstSyncBOption(MI, 0, STI, O);
8017 22 : return;
8018 : break;
8019 53 : case 51:
8020 : // t2PLDWi12, t2PLDi12, t2PLIi12
8021 53 : printAddrModeImm12Operand<false>(MI, 0, STI, O);
8022 53 : return;
8023 : break;
8024 24 : case 52:
8025 : // t2PLDWi8, t2PLDi8, t2PLIi8
8026 24 : printT2AddrModeImm8Operand<false>(MI, 0, STI, O);
8027 24 : return;
8028 : break;
8029 60 : case 53:
8030 : // t2PLDWs, t2PLDs, t2PLIs
8031 60 : printT2AddrModeSoRegOperand(MI, 0, STI, O);
8032 60 : return;
8033 : break;
8034 39 : case 54:
8035 : // t2PLDpci, t2PLIpci
8036 39 : printThumbLdrLabelOperand(MI, 0, STI, O);
8037 39 : return;
8038 : break;
8039 27 : case 55:
8040 : // t2TBB
8041 27 : printAddrModeTBB(MI, 0, STI, O);
8042 27 : return;
8043 : break;
8044 9 : case 56:
8045 : // t2TBH
8046 9 : printAddrModeTBH(MI, 0, STI, O);
8047 9 : return;
8048 : break;
8049 0 : case 57:
8050 : // t2TSB
8051 0 : printTraceSyncBOption(MI, 0, STI, O);
8052 0 : return;
8053 : break;
8054 3443 : case 58:
8055 : // tADC, tADDi8, tAND, tASRrr, tBIC, tEOR, tLSLrr, tLSRrr, tORR, tROR, tS...
8056 3443 : printOperand(MI, 3, STI, O);
8057 3443 : return;
8058 : break;
8059 3539 : case 59:
8060 : // tPOP, tPUSH
8061 3539 : printRegisterList(MI, 2, STI, O);
8062 3539 : return;
8063 : break;
8064 : }
8065 :
8066 :
8067 : // Fragment 3 encoded into 5 bits for 30 unique commands.
8068 116844 : switch ((Bits >> 30) & 31) {
8069 0 : default: llvm_unreachable("Invalid command number.");
8070 89997 : case 0:
8071 : // ASRi, ASRr, LDRBT_POST, LDRConstPool, LDRT_POST, LSLi, LSLr, LSRi, LSR...
8072 89997 : O << ", ";
8073 89997 : break;
8074 : case 1:
8075 : // VLD3DUPdAsm_16, VLD3DUPdAsm_32, VLD3DUPdAsm_8, VLD3DUPqAsm_16, VLD3DUP...
8076 : return;
8077 : break;
8078 : case 2:
8079 : // VLD3DUPdWB_fixed_Asm_16, VLD3DUPdWB_fixed_Asm_32, VLD3DUPdWB_fixed_Asm...
8080 : O << '!';
8081 : return;
8082 : break;
8083 2768 : case 3:
8084 : // VLD3dAsm_16, VLD3dAsm_32, VLD3dAsm_8, VLD3dWB_fixed_Asm_16, VLD3dWB_fi...
8085 2768 : printAddrMode6Operand(MI, 1, STI, O);
8086 2768 : break;
8087 6316 : case 4:
8088 : // CDP, MCR, MCRR, MSR, VABDfd, VABDfq, VABDhd, VABDhq, VABSD, VABSH, VAB...
8089 6316 : printOperand(MI, 1, STI, O);
8090 6316 : break;
8091 441 : case 5:
8092 : // FCONSTD, FCONSTH, FCONSTS, VMOVv2f32, VMOVv4f32
8093 441 : printFPImmOperand(MI, 1, STI, O);
8094 441 : return;
8095 : break;
8096 361 : case 6:
8097 : // FLDMXDB_UPD, FLDMXIA_UPD, FSTMXDB_UPD, FSTMXIA_UPD, LDMDA_UPD, LDMDB_U...
8098 361 : O << "!, ";
8099 361 : printRegisterList(MI, 4, STI, O);
8100 361 : break;
8101 13 : case 7:
8102 : // LDC2L_OPTION, LDC2_OPTION, STC2L_OPTION, STC2_OPTION
8103 13 : printCoprocOptionImm(MI, 3, STI, O);
8104 13 : return;
8105 : break;
8106 25 : case 8:
8107 : // LDC2L_POST, LDC2_POST, STC2L_POST, STC2_POST
8108 25 : printPostIdxImm8s4Operand(MI, 3, STI, O);
8109 25 : return;
8110 : break;
8111 711 : case 9:
8112 : // LDCL_OFFSET, LDCL_OPTION, LDCL_POST, LDCL_PRE, LDC_OFFSET, LDC_OPTION,...
8113 711 : printCImmediate(MI, 1, STI, O);
8114 711 : O << ", ";
8115 711 : break;
8116 20 : case 10:
8117 : // MRS, t2MRS_AR
8118 20 : O << ", apsr";
8119 20 : return;
8120 : break;
8121 9 : case 11:
8122 : // MRSsys, t2MRSsys_AR
8123 9 : O << ", spsr";
8124 9 : return;
8125 : break;
8126 63 : case 12:
8127 : // MSRi
8128 63 : printModImmOperand(MI, 1, STI, O);
8129 63 : return;
8130 : break;
8131 27 : case 13:
8132 : // VCEQzv16i8, VCEQzv2i32, VCEQzv4i16, VCEQzv4i32, VCEQzv8i16, VCEQzv8i8,...
8133 27 : O << ", #0";
8134 27 : return;
8135 : break;
8136 617 : case 14:
8137 : // VCVTf2xsd, VCVTf2xsq, VCVTf2xud, VCVTf2xuq, VCVTh2xsd, VCVTh2xsq, VCVT...
8138 617 : printOperand(MI, 2, STI, O);
8139 617 : break;
8140 64 : case 15:
8141 : // VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8
8142 64 : printVectorIndex(MI, 2, STI, O);
8143 64 : return;
8144 : break;
8145 638 : case 16:
8146 : // VLD1DUPd16wb_fixed, VLD1DUPd16wb_register, VLD1DUPd32wb_fixed, VLD1DUP...
8147 638 : printAddrMode6Operand(MI, 2, STI, O);
8148 638 : break;
8149 : case 17:
8150 : // VLD1LNd16, VLD1LNd16_UPD, VLD1LNd32, VLD1LNd32_UPD, VLD1LNd8, VLD1LNd8...
8151 : O << '[';
8152 : break;
8153 163 : case 18:
8154 : // VLD3DUPd16, VLD3DUPd16_UPD, VLD3DUPd32, VLD3DUPd32_UPD, VLD3DUPd8, VLD...
8155 163 : O << "[], ";
8156 163 : printOperand(MI, 1, STI, O);
8157 163 : O << "[], ";
8158 163 : printOperand(MI, 2, STI, O);
8159 163 : break;
8160 36 : case 19:
8161 : // VMRS
8162 36 : O << ", fpscr";
8163 36 : return;
8164 : break;
8165 2 : case 20:
8166 : // VMRS_FPEXC
8167 2 : O << ", fpexc";
8168 2 : return;
8169 : break;
8170 2 : case 21:
8171 : // VMRS_FPINST
8172 2 : O << ", fpinst";
8173 2 : return;
8174 : break;
8175 2 : case 22:
8176 : // VMRS_FPINST2
8177 2 : O << ", fpinst2";
8178 2 : return;
8179 : break;
8180 32 : case 23:
8181 : // VMRS_FPSID
8182 32 : O << ", fpsid";
8183 32 : return;
8184 : break;
8185 19 : case 24:
8186 : // VMRS_MVFR0
8187 19 : O << ", mvfr0";
8188 19 : return;
8189 : break;
8190 19 : case 25:
8191 : // VMRS_MVFR1
8192 19 : O << ", mvfr1";
8193 19 : return;
8194 : break;
8195 11 : case 26:
8196 : // VMRS_MVFR2
8197 11 : O << ", mvfr2";
8198 11 : return;
8199 : break;
8200 229 : case 27:
8201 : // VSETLNi16, VSETLNi32, VSETLNi8
8202 229 : printVectorIndex(MI, 3, STI, O);
8203 229 : O << ", ";
8204 229 : printOperand(MI, 2, STI, O);
8205 229 : return;
8206 : break;
8207 16 : case 28:
8208 : // VSHTOH, VTOSHH, VTOUHH, VUHTOH
8209 16 : printFBits16(MI, 2, STI, O);
8210 16 : return;
8211 : break;
8212 24 : case 29:
8213 : // VSLTOD, VSLTOH, VSLTOS, VTOSLD, VTOSLH, VTOSLS, VTOULD, VTOULH, VTOULS...
8214 24 : printFBits32(MI, 2, STI, O);
8215 24 : return;
8216 : break;
8217 : }
8218 :
8219 :
8220 : // Fragment 4 encoded into 7 bits for 65 unique commands.
8221 102324 : switch ((Bits >> 35) & 127) {
8222 0 : default: llvm_unreachable("Invalid command number.");
8223 43599 : case 0:
8224 : // ASRi, ASRr, LDRConstPool, LSLi, LSLr, LSRi, LSRr, RORi, RORr, RRXi, t2...
8225 43599 : printOperand(MI, 1, STI, O);
8226 43599 : break;
8227 298 : case 1:
8228 : // LDRBT_POST, LDRT_POST, STRBT_POST, STRT_POST, LDA, LDAB, LDAEX, LDAEXB...
8229 298 : printAddrMode7Operand(MI, 1, STI, O);
8230 298 : return;
8231 : break;
8232 0 : case 2:
8233 : // VLD1LNdAsm_16, VLD1LNdAsm_32, VLD1LNdAsm_8, VLD1LNdWB_fixed_Asm_16, VL...
8234 0 : printAddrMode6Operand(MI, 2, STI, O);
8235 0 : break;
8236 3081 : case 3:
8237 : // VLD3DUPdWB_register_Asm_16, VLD3DUPdWB_register_Asm_32, VLD3DUPdWB_reg...
8238 3081 : printOperand(MI, 3, STI, O);
8239 3081 : break;
8240 : case 4:
8241 : // VLD3dAsm_16, VLD3dAsm_32, VLD3dAsm_8, VLD4dAsm_16, VLD4dAsm_32, VLD4dA...
8242 : return;
8243 : break;
8244 : case 5:
8245 : // VLD3dWB_fixed_Asm_16, VLD3dWB_fixed_Asm_32, VLD3dWB_fixed_Asm_8, VLD4d...
8246 : O << '!';
8247 : return;
8248 : break;
8249 3177 : case 6:
8250 : // VLD3dWB_register_Asm_16, VLD3dWB_register_Asm_32, VLD3dWB_register_Asm...
8251 3177 : O << ", ";
8252 3177 : break;
8253 120 : case 7:
8254 : // t2MOVSsi, t2MOVsi, t2CMNzrs, t2CMPrs, t2MVNs, t2TEQrs, t2TSTrs
8255 120 : printT2SOOperand(MI, 1, STI, O);
8256 120 : return;
8257 : break;
8258 71 : case 8:
8259 : // t2MOVSsr, t2MOVsr, CMNzrsr, CMPrsr, MOVsr, MVNsr, TEQrsr, TSTrsr
8260 71 : printSORegRegOperand(MI, 1, STI, O);
8261 71 : return;
8262 : break;
8263 251 : case 9:
8264 : // ADR, t2ADR
8265 251 : printAdrLabelOperand<0>(MI, 1, STI, O);
8266 251 : return;
8267 : break;
8268 223 : case 10:
8269 : // BFC, t2BFC
8270 223 : printBitfieldInvMaskImmOperand(MI, 2, STI, O);
8271 223 : return;
8272 : break;
8273 7534 : case 11:
8274 : // BFI, CPS3p, CRC32B, CRC32CB, CRC32CH, CRC32CW, CRC32H, CRC32W, MOVTi16...
8275 7534 : printOperand(MI, 2, STI, O);
8276 7534 : break;
8277 4346 : case 12:
8278 : // CMNri, CMPri, MOVi, MVNi, TEQri, TSTri
8279 4346 : printModImmOperand(MI, 1, STI, O);
8280 4346 : return;
8281 : break;
8282 113 : case 13:
8283 : // CMNzrsi, CMPrsi, MOVsi, MVNsi, TEQrsi, TSTrsi
8284 113 : printSORegImmOperand(MI, 1, STI, O);
8285 113 : return;
8286 : break;
8287 619 : case 14:
8288 : // FLDMXIA, FSTMXIA, LDMDA, LDMDB, LDMIA, LDMIB, STMDA, STMDB, STMIA, STM...
8289 619 : printRegisterList(MI, 3, STI, O);
8290 619 : break;
8291 248 : case 15:
8292 : // LDCL_OFFSET, LDC_OFFSET, STCL_OFFSET, STC_OFFSET, t2LDC2L_OFFSET, t2LD...
8293 248 : printAddrMode5Operand<false>(MI, 2, STI, O);
8294 248 : return;
8295 : break;
8296 3767 : case 16:
8297 : // LDCL_OPTION, LDCL_POST, LDC_OPTION, LDC_POST, LDRBT_POST_IMM, LDRBT_PO...
8298 3767 : printAddrMode7Operand(MI, 2, STI, O);
8299 3767 : break;
8300 166 : case 17:
8301 : // LDCL_PRE, LDC_PRE, STCL_PRE, STC_PRE, t2LDC2L_PRE, t2LDC2_PRE, t2LDCL_...
8302 166 : printAddrMode5Operand<true>(MI, 2, STI, O);
8303 : O << '!';
8304 : return;
8305 : break;
8306 92 : case 18:
8307 : // LDRB_PRE_IMM, LDR_PRE_IMM, STRB_PRE_IMM, STR_PRE_IMM
8308 92 : printAddrModeImm12Operand<true>(MI, 2, STI, O);
8309 : O << '!';
8310 : return;
8311 : break;
8312 35 : case 19:
8313 : // LDRB_PRE_REG, LDR_PRE_REG, STRB_PRE_REG, STR_PRE_REG
8314 35 : printAddrMode2Operand(MI, 2, STI, O);
8315 : O << '!';
8316 : return;
8317 : break;
8318 7800 : case 20:
8319 : // LDRBi12, LDRcp, LDRi12, STRBi12, STRi12, t2LDRBi12, t2LDRHi12, t2LDRSB...
8320 7800 : printAddrModeImm12Operand<false>(MI, 1, STI, O);
8321 7800 : return;
8322 : break;
8323 436 : case 21:
8324 : // LDRBrs, LDRrs, STRBrs, STRrs
8325 436 : printAddrMode2Operand(MI, 1, STI, O);
8326 436 : return;
8327 : break;
8328 766 : case 22:
8329 : // LDRH, LDRSB, LDRSH, STRH
8330 766 : printAddrMode3Operand<false>(MI, 1, STI, O);
8331 766 : return;
8332 : break;
8333 33 : case 23:
8334 : // LDRH_PRE, LDRSB_PRE, LDRSH_PRE, STRH_PRE
8335 33 : printAddrMode3Operand<true>(MI, 2, STI, O);
8336 : O << '!';
8337 : return;
8338 : break;
8339 12 : case 24:
8340 : // MCR2
8341 12 : printCImmediate(MI, 3, STI, O);
8342 12 : O << ", ";
8343 12 : printCImmediate(MI, 4, STI, O);
8344 12 : O << ", ";
8345 12 : printOperand(MI, 5, STI, O);
8346 12 : return;
8347 : break;
8348 132 : case 25:
8349 : // MRSbanked, t2MRSbanked
8350 132 : printBankedRegOperand(MI, 1, STI, O);
8351 132 : return;
8352 : break;
8353 101 : case 26:
8354 : // SSAT, SSAT16, t2SSAT, t2SSAT16
8355 101 : printImmPlusOneOperand(MI, 1, STI, O);
8356 101 : O << ", ";
8357 101 : printOperand(MI, 2, STI, O);
8358 101 : break;
8359 73 : case 27:
8360 : // STLEXD, STREXD
8361 73 : printGPRPairOperand(MI, 1, STI, O);
8362 73 : O << ", ";
8363 73 : printAddrMode7Operand(MI, 2, STI, O);
8364 73 : return;
8365 : break;
8366 51 : case 28:
8367 : // VCEQzv2f32, VCEQzv4f16, VCEQzv4f32, VCEQzv8f16, VCGEzv2f32, VCGEzv4f16...
8368 51 : O << ", #0";
8369 51 : return;
8370 : break;
8371 178 : case 29:
8372 : // VLD1LNd16, VLD1LNd32, VLD1LNd8, VST2LNd16, VST2LNd32, VST2LNd8, VST2LN...
8373 178 : printNoHashImmediate(MI, 4, STI, O);
8374 178 : break;
8375 156 : case 30:
8376 : // VLD1LNd16_UPD, VLD1LNd32_UPD, VLD1LNd8_UPD, VLD2LNd16, VLD2LNd32, VLD2...
8377 156 : printNoHashImmediate(MI, 6, STI, O);
8378 156 : break;
8379 121 : case 31:
8380 : // VLD2LNd16_UPD, VLD2LNd32_UPD, VLD2LNd8_UPD, VLD2LNq16_UPD, VLD2LNq32_U...
8381 121 : printNoHashImmediate(MI, 8, STI, O);
8382 121 : O << "], ";
8383 121 : break;
8384 66 : case 32:
8385 : // VLD3DUPd16, VLD3DUPd16_UPD, VLD3DUPd32, VLD3DUPd32_UPD, VLD3DUPd8, VLD...
8386 66 : O << "[]}, ";
8387 66 : break;
8388 69 : case 33:
8389 : // VLD3LNd16_UPD, VLD3LNd32_UPD, VLD3LNd8_UPD, VLD3LNq16_UPD, VLD3LNq32_U...
8390 69 : printNoHashImmediate(MI, 10, STI, O);
8391 69 : O << "], ";
8392 69 : printOperand(MI, 1, STI, O);
8393 : O << '[';
8394 69 : printNoHashImmediate(MI, 10, STI, O);
8395 69 : O << "], ";
8396 69 : printOperand(MI, 2, STI, O);
8397 : O << '[';
8398 69 : printNoHashImmediate(MI, 10, STI, O);
8399 69 : break;
8400 97 : case 34:
8401 : // VLD4DUPd16, VLD4DUPd16_UPD, VLD4DUPd32, VLD4DUPd32_UPD, VLD4DUPd8, VLD...
8402 97 : O << "[], ";
8403 97 : printOperand(MI, 3, STI, O);
8404 97 : O << "[]}, ";
8405 97 : break;
8406 39 : case 35:
8407 : // VLD4LNd16_UPD, VLD4LNd32_UPD, VLD4LNd8_UPD, VLD4LNq16_UPD, VLD4LNq32_U...
8408 39 : printNoHashImmediate(MI, 12, STI, O);
8409 39 : O << "], ";
8410 39 : printOperand(MI, 1, STI, O);
8411 : O << '[';
8412 39 : printNoHashImmediate(MI, 12, STI, O);
8413 39 : O << "], ";
8414 39 : printOperand(MI, 2, STI, O);
8415 : O << '[';
8416 39 : printNoHashImmediate(MI, 12, STI, O);
8417 39 : O << "], ";
8418 39 : printOperand(MI, 3, STI, O);
8419 : O << '[';
8420 39 : printNoHashImmediate(MI, 12, STI, O);
8421 39 : O << "]}, ";
8422 39 : printAddrMode6Operand(MI, 5, STI, O);
8423 39 : printAddrMode6OffsetOperand(MI, 7, STI, O);
8424 39 : return;
8425 : break;
8426 4479 : case 36:
8427 : // VLDRD, VLDRS, VSTRD, VSTRS
8428 4479 : printAddrMode5Operand<false>(MI, 1, STI, O);
8429 4479 : return;
8430 : break;
8431 522 : case 37:
8432 : // VLDRH, VSTRH
8433 522 : printAddrMode5FP16Operand<false>(MI, 1, STI, O);
8434 522 : return;
8435 : break;
8436 94 : case 38:
8437 : // VST1LNd16, VST1LNd32, VST1LNd8
8438 94 : printNoHashImmediate(MI, 3, STI, O);
8439 94 : O << "]}, ";
8440 94 : printAddrMode6Operand(MI, 0, STI, O);
8441 94 : return;
8442 : break;
8443 75 : case 39:
8444 : // VST1LNd16_UPD, VST1LNd32_UPD, VST1LNd8_UPD, VST3LNd16, VST3LNd32, VST3...
8445 75 : printNoHashImmediate(MI, 5, STI, O);
8446 75 : break;
8447 21 : case 40:
8448 : // VST3LNd16_UPD, VST3LNd32_UPD, VST3LNd8_UPD, VST3LNq16_UPD, VST3LNq32_U...
8449 21 : printNoHashImmediate(MI, 7, STI, O);
8450 21 : O << "], ";
8451 21 : printOperand(MI, 5, STI, O);
8452 : O << '[';
8453 21 : printNoHashImmediate(MI, 7, STI, O);
8454 21 : O << "], ";
8455 21 : printOperand(MI, 6, STI, O);
8456 : O << '[';
8457 21 : printNoHashImmediate(MI, 7, STI, O);
8458 21 : O << "]}, ";
8459 21 : printAddrMode6Operand(MI, 1, STI, O);
8460 21 : printAddrMode6OffsetOperand(MI, 3, STI, O);
8461 21 : return;
8462 : break;
8463 178 : case 41:
8464 : // VST3d16_UPD, VST3d32_UPD, VST3d8_UPD, VST3q16_UPD, VST3q32_UPD, VST3q8...
8465 178 : printOperand(MI, 5, STI, O);
8466 178 : O << ", ";
8467 178 : printOperand(MI, 6, STI, O);
8468 178 : break;
8469 10 : case 42:
8470 : // VTBL1
8471 10 : printVectorListOne(MI, 1, STI, O);
8472 10 : O << ", ";
8473 10 : printOperand(MI, 2, STI, O);
8474 10 : return;
8475 : break;
8476 10 : case 43:
8477 : // VTBL2
8478 10 : printVectorListTwo(MI, 1, STI, O);
8479 10 : O << ", ";
8480 10 : printOperand(MI, 2, STI, O);
8481 10 : return;
8482 : break;
8483 5 : case 44:
8484 : // VTBL3
8485 5 : printVectorListThree(MI, 1, STI, O);
8486 5 : O << ", ";
8487 5 : printOperand(MI, 2, STI, O);
8488 5 : return;
8489 : break;
8490 5 : case 45:
8491 : // VTBL4
8492 5 : printVectorListFour(MI, 1, STI, O);
8493 5 : O << ", ";
8494 5 : printOperand(MI, 2, STI, O);
8495 5 : return;
8496 : break;
8497 5 : case 46:
8498 : // VTBX1
8499 5 : printVectorListOne(MI, 2, STI, O);
8500 5 : O << ", ";
8501 5 : printOperand(MI, 3, STI, O);
8502 5 : return;
8503 : break;
8504 5 : case 47:
8505 : // VTBX2
8506 5 : printVectorListTwo(MI, 2, STI, O);
8507 5 : O << ", ";
8508 5 : printOperand(MI, 3, STI, O);
8509 5 : return;
8510 : break;
8511 6 : case 48:
8512 : // VTBX3
8513 6 : printVectorListThree(MI, 2, STI, O);
8514 6 : O << ", ";
8515 6 : printOperand(MI, 3, STI, O);
8516 6 : return;
8517 : break;
8518 6 : case 49:
8519 : // VTBX4
8520 6 : printVectorListFour(MI, 2, STI, O);
8521 6 : O << ", ";
8522 6 : printOperand(MI, 3, STI, O);
8523 6 : return;
8524 : break;
8525 6 : case 50:
8526 : // sysLDMDA_UPD, sysLDMDB_UPD, sysLDMIA_UPD, sysLDMIB_UPD, sysSTMDA_UPD, ...
8527 6 : O << " ^";
8528 6 : return;
8529 : break;
8530 167 : case 51:
8531 : // t2LDRBT, t2LDRBi8, t2LDRHT, t2LDRHi8, t2LDRSBT, t2LDRSBi8, t2LDRSHT, t...
8532 167 : printT2AddrModeImm8Operand<false>(MI, 1, STI, O);
8533 167 : return;
8534 : break;
8535 171 : case 52:
8536 : // t2LDRB_PRE, t2LDRH_PRE, t2LDRSB_PRE, t2LDRSH_PRE, t2LDR_PRE, t2STRB_PR...
8537 171 : printT2AddrModeImm8Operand<true>(MI, 2, STI, O);
8538 : O << '!';
8539 : return;
8540 : break;
8541 1250 : case 53:
8542 : // t2LDRBpci, t2LDRHpci, t2LDRSBpci, t2LDRSHpci, t2LDRpci, tLDRpci
8543 1250 : printThumbLdrLabelOperand(MI, 1, STI, O);
8544 1250 : return;
8545 : break;
8546 346 : case 54:
8547 : // t2LDRBs, t2LDRHs, t2LDRSBs, t2LDRSHs, t2LDRs, t2STRBs, t2STRHs, t2STRs
8548 346 : printT2AddrModeSoRegOperand(MI, 1, STI, O);
8549 346 : return;
8550 : break;
8551 68 : case 55:
8552 : // t2LDREX
8553 68 : printT2AddrModeImm0_1020s4Operand(MI, 1, STI, O);
8554 68 : return;
8555 : break;
8556 144 : case 56:
8557 : // t2MRS_M
8558 144 : printMSRMaskOperand(MI, 1, STI, O);
8559 144 : return;
8560 : break;
8561 1696 : case 57:
8562 : // tADDspi, tSUBspi
8563 1696 : printThumbS4ImmOperand(MI, 2, STI, O);
8564 1696 : return;
8565 : break;
8566 105 : case 58:
8567 : // tADR
8568 105 : printAdrLabelOperand<2>(MI, 1, STI, O);
8569 105 : return;
8570 : break;
8571 543 : case 59:
8572 : // tASRri, tLSRri
8573 543 : printThumbSRImm(MI, 3, STI, O);
8574 543 : return;
8575 : break;
8576 1425 : case 60:
8577 : // tLDRBi, tSTRBi
8578 1425 : printThumbAddrModeImm5S1Operand(MI, 1, STI, O);
8579 1425 : return;
8580 : break;
8581 388 : case 61:
8582 : // tLDRBr, tLDRHr, tLDRSB, tLDRSH, tLDRr, tSTRBr, tSTRHr, tSTRr
8583 388 : printThumbAddrModeRROperand(MI, 1, STI, O);
8584 388 : return;
8585 : break;
8586 690 : case 62:
8587 : // tLDRHi, tSTRHi
8588 690 : printThumbAddrModeImm5S2Operand(MI, 1, STI, O);
8589 690 : return;
8590 : break;
8591 2693 : case 63:
8592 : // tLDRi, tSTRi
8593 2693 : printThumbAddrModeImm5S4Operand(MI, 1, STI, O);
8594 2693 : return;
8595 : break;
8596 1875 : case 64:
8597 : // tLDRspi, tSTRspi
8598 1875 : printThumbAddrModeSPOperand(MI, 1, STI, O);
8599 1875 : return;
8600 : break;
8601 : }
8602 :
8603 :
8604 : // Fragment 5 encoded into 5 bits for 23 unique commands.
8605 62818 : switch ((Bits >> 42) & 31) {
8606 0 : default: llvm_unreachable("Invalid command number.");
8607 26677 : case 0:
8608 : // ASRi, ASRr, LSLi, LSLr, LSRi, LSRr, RORi, RORr, VLD1LNdWB_register_Asm...
8609 26677 : O << ", ";
8610 26677 : break;
8611 : case 1:
8612 : // LDRConstPool, RRXi, VLD1LNdAsm_16, VLD1LNdAsm_32, VLD1LNdAsm_8, VLD2LN...
8613 : return;
8614 : break;
8615 : case 2:
8616 : // VLD1LNdWB_fixed_Asm_16, VLD1LNdWB_fixed_Asm_32, VLD1LNdWB_fixed_Asm_8,...
8617 : O << '!';
8618 : return;
8619 : break;
8620 502 : case 3:
8621 : // VLD3dWB_register_Asm_16, VLD3dWB_register_Asm_32, VLD3dWB_register_Asm...
8622 502 : printOperand(MI, 3, STI, O);
8623 502 : break;
8624 33 : case 4:
8625 : // CDP, t2CDP, t2CDP2
8626 33 : printCImmediate(MI, 2, STI, O);
8627 33 : O << ", ";
8628 33 : printCImmediate(MI, 3, STI, O);
8629 33 : O << ", ";
8630 33 : printCImmediate(MI, 4, STI, O);
8631 33 : O << ", ";
8632 33 : printOperand(MI, 5, STI, O);
8633 33 : return;
8634 : break;
8635 2380 : case 5:
8636 : // MCR, MCRR, VABDfd, VABDfq, VABDhd, VABDhq, VACGEfd, VACGEfq, VACGEhd, ...
8637 2380 : printOperand(MI, 2, STI, O);
8638 2380 : break;
8639 76 : case 6:
8640 : // SSAT, t2SSAT
8641 76 : printShiftImmOperand(MI, 3, STI, O);
8642 76 : return;
8643 : break;
8644 604 : case 7:
8645 : // SXTB, SXTB16, SXTH, UXTB, UXTB16, UXTH, t2SXTB, t2SXTB16, t2SXTH, t2UX...
8646 604 : printRotImmOperand(MI, 2, STI, O);
8647 604 : return;
8648 : break;
8649 114 : case 8:
8650 : // VCMLAv2f32_indexed, VCMLAv4f16_indexed, VCMLAv4f32_indexed, VCMLAv8f16...
8651 114 : printVectorIndex(MI, 4, STI, O);
8652 114 : break;
8653 403 : case 9:
8654 : // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q, VGETLN...
8655 403 : printVectorIndex(MI, 2, STI, O);
8656 403 : return;
8657 : break;
8658 84 : case 10:
8659 : // VFMALDI, VFMALQI, VFMSLDI, VFMSLQI, VMULLslsv2i32, VMULLslsv4i16, VMUL...
8660 84 : printVectorIndex(MI, 3, STI, O);
8661 84 : return;
8662 : break;
8663 262 : case 11:
8664 : // VLD1DUPd16wb_register, VLD1DUPd32wb_register, VLD1DUPd8wb_register, VL...
8665 262 : printOperand(MI, 4, STI, O);
8666 262 : return;
8667 : break;
8668 249 : case 12:
8669 : // VLD1LNd16, VLD1LNd16_UPD, VLD1LNd32, VLD1LNd32_UPD, VLD1LNd8, VLD1LNd8...
8670 249 : O << "]}, ";
8671 249 : break;
8672 229 : case 13:
8673 : // VLD2LNd16, VLD2LNd32, VLD2LNd8, VLD2LNq16, VLD2LNq32, VLD4LNd16, VLD4L...
8674 229 : O << "], ";
8675 229 : break;
8676 70 : case 14:
8677 : // VLD2LNd16_UPD, VLD2LNd32_UPD, VLD2LNd8_UPD, VLD2LNq16_UPD, VLD2LNq32_U...
8678 70 : printOperand(MI, 1, STI, O);
8679 : O << '[';
8680 70 : printNoHashImmediate(MI, 8, STI, O);
8681 70 : break;
8682 29 : case 15:
8683 : // VLD3DUPd16, VLD3DUPd32, VLD3DUPd8, VLD3DUPq16, VLD3DUPq32, VLD3DUPq8
8684 29 : printAddrMode6Operand(MI, 3, STI, O);
8685 29 : return;
8686 : break;
8687 80 : case 16:
8688 : // VLD3DUPd16_UPD, VLD3DUPd32_UPD, VLD3DUPd8_UPD, VLD3DUPq16_UPD, VLD3DUP...
8689 80 : printAddrMode6Operand(MI, 4, STI, O);
8690 80 : break;
8691 54 : case 17:
8692 : // VLD4DUPd16_UPD, VLD4DUPd32_UPD, VLD4DUPd8_UPD, VLD4DUPq16_UPD, VLD4DUP...
8693 54 : printAddrMode6Operand(MI, 5, STI, O);
8694 54 : printAddrMode6OffsetOperand(MI, 7, STI, O);
8695 54 : return;
8696 : break;
8697 73 : case 18:
8698 : // VST3d16_UPD, VST3d32_UPD, VST3d8_UPD, VST3q16_UPD, VST3q32_UPD, VST3q8...
8699 73 : O << "}, ";
8700 73 : printAddrMode6Operand(MI, 1, STI, O);
8701 73 : printAddrMode6OffsetOperand(MI, 3, STI, O);
8702 73 : return;
8703 : break;
8704 51 : case 19:
8705 : // VST4LNd16_UPD, VST4LNd32_UPD, VST4LNd8_UPD, VST4LNq16_UPD, VST4LNq32_U...
8706 51 : printOperand(MI, 5, STI, O);
8707 : O << '[';
8708 51 : printNoHashImmediate(MI, 8, STI, O);
8709 51 : O << "], ";
8710 51 : printOperand(MI, 6, STI, O);
8711 : O << '[';
8712 51 : printNoHashImmediate(MI, 8, STI, O);
8713 51 : O << "], ";
8714 51 : printOperand(MI, 7, STI, O);
8715 : O << '[';
8716 51 : printNoHashImmediate(MI, 8, STI, O);
8717 51 : O << "]}, ";
8718 51 : printAddrMode6Operand(MI, 1, STI, O);
8719 51 : printAddrMode6OffsetOperand(MI, 3, STI, O);
8720 51 : return;
8721 : break;
8722 2 : case 20:
8723 : // sysLDMDA, sysLDMDB, sysLDMIA, sysLDMIB, sysSTMDA, sysSTMDB, sysSTMIA, ...
8724 2 : O << " ^";
8725 2 : return;
8726 : break;
8727 1215 : case 21:
8728 : // t2LDRB_POST, t2LDRH_POST, t2LDRSB_POST, t2LDRSH_POST, t2LDR_POST, t2ST...
8729 1215 : printT2AddrModeImm8OffsetOperand(MI, 3, STI, O);
8730 1215 : return;
8731 : break;
8732 5 : case 22:
8733 : // t2MOVsra_flag, t2MOVsrl_flag
8734 5 : O << ", #1";
8735 5 : return;
8736 : break;
8737 : }
8738 :
8739 :
8740 : // Fragment 6 encoded into 6 bits for 38 unique commands.
8741 30301 : switch ((Bits >> 47) & 63) {
8742 0 : default: llvm_unreachable("Invalid command number.");
8743 14626 : case 0:
8744 : // ASRi, ASRr, LSLi, LSLr, LSRi, LSRr, RORi, RORr, ADCrr, ADDrr, ANDrr, B...
8745 14626 : printOperand(MI, 2, STI, O);
8746 14626 : break;
8747 122 : case 1:
8748 : // VLD1LNdWB_register_Asm_16, VLD1LNdWB_register_Asm_32, VLD1LNdWB_regist...
8749 122 : printOperand(MI, 4, STI, O);
8750 122 : break;
8751 : case 2:
8752 : // VLD3dWB_register_Asm_16, VLD3dWB_register_Asm_32, VLD3dWB_register_Asm...
8753 : return;
8754 : break;
8755 5588 : case 3:
8756 : // ADCri, ADDri, ANDri, BICri, EORri, ORRri, RSBri, RSCri, SBCri, SUBri
8757 5588 : printModImmOperand(MI, 2, STI, O);
8758 5588 : return;
8759 : break;
8760 780 : case 4:
8761 : // ADCrsi, ADDrsi, ANDrsi, BICrsi, EORrsi, ORRrsi, RSBrsi, RSCrsi, SBCrsi...
8762 780 : printSORegImmOperand(MI, 2, STI, O);
8763 780 : return;
8764 : break;
8765 71 : case 5:
8766 : // BFI, t2BFI
8767 71 : printBitfieldInvMaskImmOperand(MI, 3, STI, O);
8768 71 : return;
8769 : break;
8770 96 : case 6:
8771 : // LDCL_OPTION, LDC_OPTION, STCL_OPTION, STC_OPTION, t2LDC2L_OPTION, t2LD...
8772 96 : printCoprocOptionImm(MI, 3, STI, O);
8773 96 : return;
8774 : break;
8775 201 : case 7:
8776 : // LDCL_POST, LDC_POST, STCL_POST, STC_POST, t2LDC2L_POST, t2LDC2_POST, t...
8777 201 : printPostIdxImm8s4Operand(MI, 3, STI, O);
8778 201 : return;
8779 : break;
8780 1837 : case 8:
8781 : // LDRBT_POST_IMM, LDRBT_POST_REG, LDRB_POST_IMM, LDRB_POST_REG, LDRT_POS...
8782 1837 : printAddrMode2OffsetOperand(MI, 3, STI, O);
8783 1837 : return;
8784 : break;
8785 108 : case 9:
8786 : // LDRD, STRD
8787 108 : printAddrMode3Operand<false>(MI, 2, STI, O);
8788 108 : return;
8789 : break;
8790 107 : case 10:
8791 : // LDRD_POST, STRD_POST, t2LDRD_POST, t2STRD_POST
8792 107 : printAddrMode7Operand(MI, 3, STI, O);
8793 107 : break;
8794 12 : case 11:
8795 : // LDRD_PRE, STRD_PRE
8796 12 : printAddrMode3Operand<true>(MI, 3, STI, O);
8797 : O << '!';
8798 : return;
8799 : break;
8800 25 : case 12:
8801 : // LDRHTi, LDRSBTi, LDRSHTi, STRHTi
8802 25 : printPostIdxImm8Operand(MI, 3, STI, O);
8803 25 : return;
8804 : break;
8805 27 : case 13:
8806 : // LDRHTr, LDRSBTr, LDRSHTr, STRHTr
8807 27 : printPostIdxRegOperand(MI, 3, STI, O);
8808 27 : return;
8809 : break;
8810 366 : case 14:
8811 : // LDRH_POST, LDRSB_POST, LDRSH_POST, STRH_POST
8812 366 : printAddrMode3OffsetOperand(MI, 3, STI, O);
8813 366 : return;
8814 : break;
8815 156 : case 15:
8816 : // MCR, MCRR, VCMLAv2f32_indexed, VCMLAv4f16_indexed, VCMLAv4f32_indexed,...
8817 156 : O << ", ";
8818 156 : break;
8819 7 : case 16:
8820 : // MCRR2
8821 7 : printCImmediate(MI, 4, STI, O);
8822 7 : return;
8823 : break;
8824 335 : case 17:
8825 : // STLEX, STLEXB, STLEXH, STREX, STREXB, STREXH, SWP, SWPB, t2LDAEXD, t2L...
8826 335 : printAddrMode7Operand(MI, 2, STI, O);
8827 335 : return;
8828 : break;
8829 397 : case 18:
8830 : // VBIFd, VBIFq, VBITd, VBITq, VBSLd, VBSLq, VLD4LNd16, VLD4LNd32, VLD4LN...
8831 397 : printOperand(MI, 3, STI, O);
8832 397 : break;
8833 32 : case 19:
8834 : // VCADDv2f32, VCADDv4f16, VCADDv4f32, VCADDv8f16
8835 32 : printComplexRotationOp<180, 90>(MI, 3, STI, O);
8836 32 : return;
8837 : break;
8838 48 : case 20:
8839 : // VCMLAv2f32, VCMLAv4f16, VCMLAv4f32, VCMLAv8f16
8840 48 : printComplexRotationOp<90, 0>(MI, 4, STI, O);
8841 48 : return;
8842 : break;
8843 183 : case 21:
8844 : // VLD1LNd16, VLD1LNd32, VLD1LNd8, VST1LNd16_UPD, VST1LNd32_UPD, VST1LNd8...
8845 183 : printAddrMode6Operand(MI, 1, STI, O);
8846 183 : break;
8847 44 : case 22:
8848 : // VLD1LNd16_UPD, VLD1LNd32_UPD, VLD1LNd8_UPD
8849 44 : printAddrMode6Operand(MI, 2, STI, O);
8850 44 : printAddrMode6OffsetOperand(MI, 4, STI, O);
8851 44 : return;
8852 : break;
8853 50 : case 23:
8854 : // VLD2LNd16, VLD2LNd32, VLD2LNd8, VLD2LNq16, VLD2LNq32
8855 50 : printOperand(MI, 1, STI, O);
8856 : O << '[';
8857 50 : printNoHashImmediate(MI, 6, STI, O);
8858 50 : O << "]}, ";
8859 50 : printAddrMode6Operand(MI, 2, STI, O);
8860 50 : return;
8861 : break;
8862 27 : case 24:
8863 : // VLD2LNd16_UPD, VLD2LNd32_UPD, VLD2LNd8_UPD, VLD2LNq16_UPD, VLD2LNq32_U...
8864 27 : O << "]}, ";
8865 27 : printAddrMode6Operand(MI, 3, STI, O);
8866 27 : printAddrMode6OffsetOperand(MI, 5, STI, O);
8867 27 : return;
8868 : break;
8869 37 : case 25:
8870 : // VLD3DUPd16_UPD, VLD3DUPd32_UPD, VLD3DUPd8_UPD, VLD3DUPq16_UPD, VLD3DUP...
8871 37 : printAddrMode6OffsetOperand(MI, 6, STI, O);
8872 37 : return;
8873 : break;
8874 43 : case 26:
8875 : // VLD3LNd16, VLD3LNd32, VLD3LNd8, VLD3LNq16, VLD3LNq32
8876 43 : O << "], ";
8877 43 : printOperand(MI, 2, STI, O);
8878 : O << '[';
8879 43 : printNoHashImmediate(MI, 8, STI, O);
8880 43 : O << "]}, ";
8881 43 : printAddrMode6Operand(MI, 3, STI, O);
8882 43 : return;
8883 : break;
8884 22 : case 27:
8885 : // VLD3LNd16_UPD, VLD3LNd32_UPD, VLD3LNd8_UPD, VLD3LNq16_UPD, VLD3LNq32_U...
8886 22 : printAddrMode6Operand(MI, 4, STI, O);
8887 22 : printAddrMode6OffsetOperand(MI, 6, STI, O);
8888 22 : return;
8889 : break;
8890 16 : case 28:
8891 : // VMLAslfd, VMLAslfq, VMLAslhd, VMLAslhq, VMLSslfd, VMLSslfq, VMLSslhd, ...
8892 16 : printVectorIndex(MI, 4, STI, O);
8893 16 : return;
8894 : break;
8895 25 : case 29:
8896 : // VMULslfd, VMULslfq, VMULslhd, VMULslhq
8897 25 : printVectorIndex(MI, 3, STI, O);
8898 25 : return;
8899 : break;
8900 19 : case 30:
8901 : // VST2LNd16_UPD, VST2LNd32_UPD, VST2LNd8_UPD, VST2LNq16_UPD, VST2LNq32_U...
8902 19 : printOperand(MI, 5, STI, O);
8903 : O << '[';
8904 19 : printNoHashImmediate(MI, 6, STI, O);
8905 19 : O << "]}, ";
8906 19 : printAddrMode6Operand(MI, 1, STI, O);
8907 19 : printAddrMode6OffsetOperand(MI, 3, STI, O);
8908 19 : return;
8909 : break;
8910 105 : case 31:
8911 : // VST4d16_UPD, VST4d32_UPD, VST4d8_UPD, VST4q16_UPD, VST4q32_UPD, VST4q8...
8912 105 : printOperand(MI, 7, STI, O);
8913 105 : O << "}, ";
8914 105 : printAddrMode6Operand(MI, 1, STI, O);
8915 105 : printAddrMode6OffsetOperand(MI, 3, STI, O);
8916 105 : return;
8917 : break;
8918 452 : case 32:
8919 : // t2ADCrs, t2ADDrs, t2ANDrs, t2BICrs, t2EORrs, t2ORNrs, t2ORRrs, t2RSBrs...
8920 452 : printT2SOOperand(MI, 2, STI, O);
8921 452 : return;
8922 : break;
8923 85 : case 33:
8924 : // t2ASRri, t2LSRri
8925 85 : printThumbSRImm(MI, 2, STI, O);
8926 85 : return;
8927 : break;
8928 60 : case 34:
8929 : // t2LDRD_PRE, t2STRD_PRE
8930 60 : printT2AddrModeImm8s4Operand<true>(MI, 3, STI, O);
8931 : O << '!';
8932 : return;
8933 : break;
8934 287 : case 35:
8935 : // t2LDRDi8, t2STRDi8
8936 287 : printT2AddrModeImm8s4Operand<false>(MI, 2, STI, O);
8937 287 : return;
8938 : break;
8939 74 : case 36:
8940 : // t2STREX
8941 74 : printT2AddrModeImm0_1020s4Operand(MI, 2, STI, O);
8942 74 : return;
8943 : break;
8944 989 : case 37:
8945 : // tADDrSPi
8946 989 : printThumbS4ImmOperand(MI, 2, STI, O);
8947 989 : return;
8948 : break;
8949 : }
8950 :
8951 :
8952 : // Fragment 7 encoded into 4 bits for 13 unique commands.
8953 15591 : switch ((Bits >> 53) & 15) {
8954 0 : default: llvm_unreachable("Invalid command number.");
8955 : case 0:
8956 : // ASRi, ASRr, LSLi, LSLr, LSRi, LSRr, RORi, RORr, VLD1LNdWB_register_Asm...
8957 : return;
8958 : break;
8959 1532 : case 1:
8960 : // LDRD_POST, MLA, MLS, SBFX, SMLABB, SMLABT, SMLAD, SMLADX, SMLALBB, SML...
8961 1532 : O << ", ";
8962 1532 : break;
8963 59 : case 2:
8964 : // MCR, t2MCR, t2MCR2
8965 59 : printCImmediate(MI, 3, STI, O);
8966 59 : O << ", ";
8967 59 : printCImmediate(MI, 4, STI, O);
8968 59 : O << ", ";
8969 59 : printOperand(MI, 5, STI, O);
8970 59 : return;
8971 : break;
8972 45 : case 3:
8973 : // MCRR, t2MCRR, t2MCRR2
8974 45 : printOperand(MI, 3, STI, O);
8975 45 : O << ", ";
8976 45 : printCImmediate(MI, 4, STI, O);
8977 45 : return;
8978 : break;
8979 47 : case 4:
8980 : // PKHBT, t2PKHBT
8981 47 : printPKHLSLShiftImm(MI, 3, STI, O);
8982 47 : return;
8983 : break;
8984 26 : case 5:
8985 : // PKHTB, t2PKHTB
8986 26 : printPKHASRShiftImm(MI, 3, STI, O);
8987 26 : return;
8988 : break;
8989 341 : case 6:
8990 : // SXTAB, SXTAB16, SXTAH, UXTAB, UXTAB16, UXTAH, t2SXTAB, t2SXTAB16, t2SX...
8991 341 : printRotImmOperand(MI, 3, STI, O);
8992 341 : return;
8993 : break;
8994 84 : case 7:
8995 : // USAT, t2USAT
8996 84 : printShiftImmOperand(MI, 3, STI, O);
8997 84 : return;
8998 : break;
8999 52 : case 8:
9000 : // VCMLAv2f32_indexed, VCMLAv4f16_indexed, VCMLAv4f32_indexed, VCMLAv8f16...
9001 52 : printComplexRotationOp<90, 0>(MI, 5, STI, O);
9002 52 : return;
9003 : break;
9004 211 : case 9:
9005 : // VLD3d16, VLD3d16_UPD, VLD3d32, VLD3d32_UPD, VLD3d8, VLD3d8_UPD, VLD3q1...
9006 211 : O << "}, ";
9007 211 : break;
9008 : case 10:
9009 : // VLD4LNd16, VLD4LNd32, VLD4LNd8, VLD4LNq16, VLD4LNq32, VST2LNd16, VST2L...
9010 : O << '[';
9011 : break;
9012 42 : case 11:
9013 : // VST1LNd16_UPD, VST1LNd32_UPD, VST1LNd8_UPD
9014 42 : printAddrMode6OffsetOperand(MI, 3, STI, O);
9015 42 : return;
9016 : break;
9017 77 : case 12:
9018 : // t2LDRD_POST, t2STRD_POST
9019 77 : printT2AddrModeImm8s4OffsetOperand(MI, 4, STI, O);
9020 77 : return;
9021 : break;
9022 : }
9023 :
9024 :
9025 : // Fragment 8 encoded into 4 bits for 12 unique commands.
9026 1903 : switch ((Bits >> 57) & 15) {
9027 0 : default: llvm_unreachable("Invalid command number.");
9028 30 : case 0:
9029 : // LDRD_POST, STRD_POST
9030 30 : printAddrMode3OffsetOperand(MI, 4, STI, O);
9031 30 : return;
9032 : break;
9033 1204 : case 1:
9034 : // MLA, MLS, SMLABB, SMLABT, SMLAD, SMLADX, SMLALBB, SMLALBT, SMLALD, SML...
9035 1204 : printOperand(MI, 3, STI, O);
9036 : break;
9037 169 : case 2:
9038 : // SBFX, UBFX, t2SBFX, t2UBFX
9039 169 : printImmPlusOneOperand(MI, 3, STI, O);
9040 169 : return;
9041 : break;
9042 69 : case 3:
9043 : // VLD3d16, VLD3d32, VLD3d8, VLD3q16, VLD3q32, VLD3q8
9044 69 : printAddrMode6Operand(MI, 3, STI, O);
9045 69 : return;
9046 : break;
9047 85 : case 4:
9048 : // VLD3d16_UPD, VLD3d32_UPD, VLD3d8_UPD, VLD3q16_UPD, VLD3q32_UPD, VLD3q8...
9049 85 : printAddrMode6Operand(MI, 4, STI, O);
9050 85 : printAddrMode6OffsetOperand(MI, 6, STI, O);
9051 85 : return;
9052 : break;
9053 47 : case 5:
9054 : // VLD4LNd16, VLD4LNd32, VLD4LNd8, VLD4LNq16, VLD4LNq32
9055 47 : printNoHashImmediate(MI, 10, STI, O);
9056 47 : O << "]}, ";
9057 47 : printAddrMode6Operand(MI, 4, STI, O);
9058 47 : return;
9059 : break;
9060 37 : case 6:
9061 : // VST2LNd16, VST2LNd32, VST2LNd8, VST2LNq16, VST2LNq32
9062 37 : printNoHashImmediate(MI, 4, STI, O);
9063 37 : O << "]}, ";
9064 37 : printAddrMode6Operand(MI, 0, STI, O);
9065 37 : return;
9066 : break;
9067 33 : case 7:
9068 : // VST3LNd16, VST3LNd32, VST3LNd8, VST3LNq16, VST3LNq32
9069 33 : printNoHashImmediate(MI, 5, STI, O);
9070 33 : O << "], ";
9071 33 : printOperand(MI, 4, STI, O);
9072 : O << '[';
9073 33 : printNoHashImmediate(MI, 5, STI, O);
9074 33 : O << "]}, ";
9075 33 : printAddrMode6Operand(MI, 0, STI, O);
9076 33 : return;
9077 : break;
9078 57 : case 8:
9079 : // VST3d16, VST3d32, VST3d8, VST3q16, VST3q32, VST3q8
9080 57 : printAddrMode6Operand(MI, 0, STI, O);
9081 57 : return;
9082 : break;
9083 43 : case 9:
9084 : // VST4LNd16, VST4LNd32, VST4LNd8, VST4LNq16, VST4LNq32
9085 43 : printNoHashImmediate(MI, 6, STI, O);
9086 43 : O << "], ";
9087 43 : printOperand(MI, 4, STI, O);
9088 : O << '[';
9089 43 : printNoHashImmediate(MI, 6, STI, O);
9090 43 : O << "], ";
9091 43 : printOperand(MI, 5, STI, O);
9092 : O << '[';
9093 43 : printNoHashImmediate(MI, 6, STI, O);
9094 43 : O << "]}, ";
9095 43 : printAddrMode6Operand(MI, 0, STI, O);
9096 43 : return;
9097 : break;
9098 65 : case 10:
9099 : // VST4d16, VST4d32, VST4d8, VST4q16, VST4q32, VST4q8
9100 65 : printOperand(MI, 5, STI, O);
9101 65 : O << "}, ";
9102 65 : printAddrMode6Operand(MI, 0, STI, O);
9103 65 : return;
9104 : break;
9105 64 : case 11:
9106 : // t2STLEXD, t2STREXD
9107 64 : printAddrMode7Operand(MI, 3, STI, O);
9108 64 : return;
9109 : break;
9110 : }
9111 :
9112 :
9113 : // Fragment 9 encoded into 1 bits for 2 unique commands.
9114 1204 : if ((Bits >> 61) & 1) {
9115 : // VLD4d16, VLD4d16_UPD, VLD4d32, VLD4d32_UPD, VLD4d8, VLD4d8_UPD, VLD4q1...
9116 161 : O << "}, ";
9117 : } else {
9118 : // MLA, MLS, SMLABB, SMLABT, SMLAD, SMLADX, SMLALBB, SMLALBT, SMLALD, SML...
9119 : return;
9120 : }
9121 :
9122 :
9123 : // Fragment 10 encoded into 1 bits for 2 unique commands.
9124 161 : if ((Bits >> 62) & 1) {
9125 : // VLD4d16_UPD, VLD4d32_UPD, VLD4d8_UPD, VLD4q16_UPD, VLD4q32_UPD, VLD4q8...
9126 99 : printAddrMode6Operand(MI, 5, STI, O);
9127 99 : printAddrMode6OffsetOperand(MI, 7, STI, O);
9128 99 : return;
9129 : } else {
9130 : // VLD4d16, VLD4d32, VLD4d8, VLD4q16, VLD4q32, VLD4q8
9131 62 : printAddrMode6Operand(MI, 4, STI, O);
9132 62 : return;
9133 : }
9134 :
9135 : }
9136 :
9137 :
9138 : /// getRegisterName - This method is automatically generated by tblgen
9139 : /// from the register set description. This returns the assembler name
9140 : /// for the specified register.
9141 288361 : const char *ARMInstPrinter::getRegisterName(unsigned RegNo) {
9142 : assert(RegNo && RegNo < 289 && "Invalid register number!");
9143 :
9144 : static const char AsmStrs[] = {
9145 : /* 0 */ 'D', '4', '_', 'D', '6', '_', 'D', '8', '_', 'D', '1', '0', 0,
9146 : /* 13 */ 'D', '7', '_', 'D', '8', '_', 'D', '9', '_', 'D', '1', '0', 0,
9147 : /* 26 */ 'Q', '7', '_', 'Q', '8', '_', 'Q', '9', '_', 'Q', '1', '0', 0,
9148 : /* 39 */ 'd', '1', '0', 0,
9149 : /* 43 */ 'q', '1', '0', 0,
9150 : /* 47 */ 'r', '1', '0', 0,
9151 : /* 51 */ 's', '1', '0', 0,
9152 : /* 55 */ 'D', '1', '4', '_', 'D', '1', '6', '_', 'D', '1', '8', '_', 'D', '2', '0', 0,
9153 : /* 71 */ 'D', '1', '7', '_', 'D', '1', '8', '_', 'D', '1', '9', '_', 'D', '2', '0', 0,
9154 : /* 87 */ 'd', '2', '0', 0,
9155 : /* 91 */ 's', '2', '0', 0,
9156 : /* 95 */ 'D', '2', '4', '_', 'D', '2', '6', '_', 'D', '2', '8', '_', 'D', '3', '0', 0,
9157 : /* 111 */ 'D', '2', '7', '_', 'D', '2', '8', '_', 'D', '2', '9', '_', 'D', '3', '0', 0,
9158 : /* 127 */ 'd', '3', '0', 0,
9159 : /* 131 */ 's', '3', '0', 0,
9160 : /* 135 */ 'd', '0', 0,
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9366 : #undef PRINT_ALIAS_INSTR
9367 :
9368 148986 : bool ARMInstPrinter::printAliasInstr(const MCInst *MI, const MCSubtargetInfo &STI, raw_ostream &OS) {
9369 : const char *AsmString;
9370 148986 : switch (MI->getOpcode()) {
9371 : default: return false;
9372 : case ARM::DSB:
9373 100 : if (MI->getNumOperands() == 1 &&
9374 100 : MI->getOperand(0).isImm() &&
9375 100 : MI->getOperand(0).getImm() == 0 &&
9376 104 : !STI.getFeatureBits()[ARM::ModeThumb] &&
9377 : STI.getFeatureBits()[ARM::FeatureDB]) {
9378 : // (DSB 0)
9379 : AsmString = "ssbb";
9380 : break;
9381 : }
9382 96 : if (MI->getNumOperands() == 1 &&
9383 96 : MI->getOperand(0).isImm() &&
9384 96 : MI->getOperand(0).getImm() == 4 &&
9385 100 : !STI.getFeatureBits()[ARM::ModeThumb] &&
9386 : STI.getFeatureBits()[ARM::FeatureDB]) {
9387 : // (DSB 4)
9388 : AsmString = "pssbb";
9389 : break;
9390 : }
9391 92 : if (MI->getNumOperands() == 1 &&
9392 92 : MI->getOperand(0).isImm() &&
9393 92 : MI->getOperand(0).getImm() == 12 &&
9394 98 : !STI.getFeatureBits()[ARM::ModeThumb] &&
9395 : STI.getFeatureBits()[ARM::FeatureDFB]) {
9396 : // (DSB 12)
9397 : AsmString = "dfb";
9398 : break;
9399 : }
9400 : return false;
9401 : case ARM::HINT:
9402 193 : if (MI->getNumOperands() == 3 &&
9403 193 : MI->getOperand(0).isImm() &&
9404 193 : MI->getOperand(0).getImm() == 0 &&
9405 329 : !STI.getFeatureBits()[ARM::ModeThumb] &&
9406 : STI.getFeatureBits()[ARM::HasV6KOps]) {
9407 : // (HINT 0, pred:$p)
9408 : AsmString = "nop$\xFF\x02\x01";
9409 : break;
9410 : }
9411 57 : if (MI->getNumOperands() == 3 &&
9412 57 : MI->getOperand(0).isImm() &&
9413 57 : MI->getOperand(0).getImm() == 1 &&
9414 68 : !STI.getFeatureBits()[ARM::ModeThumb] &&
9415 : STI.getFeatureBits()[ARM::HasV6KOps]) {
9416 : // (HINT 1, pred:$p)
9417 : AsmString = "yield$\xFF\x02\x01";
9418 : break;
9419 : }
9420 46 : if (MI->getNumOperands() == 3 &&
9421 46 : MI->getOperand(0).isImm() &&
9422 46 : MI->getOperand(0).getImm() == 2 &&
9423 57 : !STI.getFeatureBits()[ARM::ModeThumb] &&
9424 : STI.getFeatureBits()[ARM::HasV6KOps]) {
9425 : // (HINT 2, pred:$p)
9426 : AsmString = "wfe$\xFF\x02\x01";
9427 : break;
9428 : }
9429 35 : if (MI->getNumOperands() == 3 &&
9430 35 : MI->getOperand(0).isImm() &&
9431 35 : MI->getOperand(0).getImm() == 3 &&
9432 46 : !STI.getFeatureBits()[ARM::ModeThumb] &&
9433 : STI.getFeatureBits()[ARM::HasV6KOps]) {
9434 : // (HINT 3, pred:$p)
9435 : AsmString = "wfi$\xFF\x02\x01";
9436 : break;
9437 : }
9438 24 : if (MI->getNumOperands() == 3 &&
9439 24 : MI->getOperand(0).isImm() &&
9440 24 : MI->getOperand(0).getImm() == 4 &&
9441 35 : !STI.getFeatureBits()[ARM::ModeThumb] &&
9442 : STI.getFeatureBits()[ARM::HasV6KOps]) {
9443 : // (HINT 4, pred:$p)
9444 : AsmString = "sev$\xFF\x02\x01";
9445 : break;
9446 : }
9447 13 : if (MI->getNumOperands() == 3 &&
9448 13 : MI->getOperand(0).isImm() &&
9449 13 : MI->getOperand(0).getImm() == 5 &&
9450 18 : !STI.getFeatureBits()[ARM::ModeThumb] &&
9451 : STI.getFeatureBits()[ARM::HasV8Ops]) {
9452 : // (HINT 5, pred:$p)
9453 : AsmString = "sevl$\xFF\x02\x01";
9454 : break;
9455 : }
9456 10 : if (MI->getNumOperands() == 3 &&
9457 10 : MI->getOperand(0).isImm() &&
9458 10 : MI->getOperand(0).getImm() == 16 &&
9459 13 : !STI.getFeatureBits()[ARM::ModeThumb] &&
9460 : STI.getFeatureBits()[ARM::FeatureRAS]) {
9461 : // (HINT 16, pred:$p)
9462 : AsmString = "esb$\xFF\x02\x01";
9463 : break;
9464 : }
9465 8 : if (MI->getNumOperands() == 3 &&
9466 8 : MI->getOperand(0).isImm() &&
9467 8 : MI->getOperand(0).getImm() == 20 &&
9468 10 : !STI.getFeatureBits()[ARM::ModeThumb] &&
9469 : STI.getFeatureBits()[ARM::HasV6KOps]) {
9470 : // (HINT 20, pred:$p)
9471 : AsmString = "csdb$\xFF\x02\x01";
9472 : break;
9473 : }
9474 : return false;
9475 : case ARM::t2DSB:
9476 84 : if (MI->getNumOperands() == 3 &&
9477 84 : MI->getOperand(0).isImm() &&
9478 84 : MI->getOperand(0).getImm() == 0 &&
9479 0 : MI->getOperand(1).isImm() &&
9480 0 : MI->getOperand(1).getImm() == 14 &&
9481 0 : MI->getOperand(2).isImm() &&
9482 0 : MI->getOperand(2).getImm() == 0 &&
9483 0 : STI.getFeatureBits()[ARM::FeatureDB] &&
9484 84 : STI.getFeatureBits()[ARM::ModeThumb] &&
9485 : STI.getFeatureBits()[ARM::FeatureThumb2]) {
9486 : // (t2DSB 0, 14, 0)
9487 : AsmString = "ssbb";
9488 : break;
9489 : }
9490 84 : if (MI->getNumOperands() == 3 &&
9491 84 : MI->getOperand(0).isImm() &&
9492 84 : MI->getOperand(0).getImm() == 4 &&
9493 0 : MI->getOperand(1).isImm() &&
9494 0 : MI->getOperand(1).getImm() == 14 &&
9495 0 : MI->getOperand(2).isImm() &&
9496 0 : MI->getOperand(2).getImm() == 0 &&
9497 0 : STI.getFeatureBits()[ARM::FeatureDB] &&
9498 84 : STI.getFeatureBits()[ARM::ModeThumb] &&
9499 : STI.getFeatureBits()[ARM::FeatureThumb2]) {
9500 : // (t2DSB 4, 14, 0)
9501 : AsmString = "pssbb";
9502 : break;
9503 : }
9504 84 : if (MI->getNumOperands() == 3 &&
9505 84 : MI->getOperand(0).isImm() &&
9506 168 : MI->getOperand(0).getImm() == 12 &&
9507 : STI.getFeatureBits()[ARM::FeatureDFB]) {
9508 : // (t2DSB 12, pred:$p)
9509 : AsmString = "dfb$\xFF\x02\x01";
9510 : break;
9511 : }
9512 : return false;
9513 : case ARM::t2HINT:
9514 35 : if (MI->getNumOperands() == 3 &&
9515 35 : MI->getOperand(0).isImm() &&
9516 35 : MI->getOperand(0).getImm() == 0 &&
9517 41 : STI.getFeatureBits()[ARM::ModeThumb] &&
9518 : STI.getFeatureBits()[ARM::FeatureThumb2]) {
9519 : // (t2HINT 0, pred:$p)
9520 : AsmString = "nop$\xFF\x02\x01.w";
9521 : break;
9522 : }
9523 29 : if (MI->getNumOperands() == 3 &&
9524 29 : MI->getOperand(0).isImm() &&
9525 29 : MI->getOperand(0).getImm() == 1 &&
9526 31 : STI.getFeatureBits()[ARM::ModeThumb] &&
9527 : STI.getFeatureBits()[ARM::FeatureThumb2]) {
9528 : // (t2HINT 1, pred:$p)
9529 : AsmString = "yield$\xFF\x02\x01.w";
9530 : break;
9531 : }
9532 27 : if (MI->getNumOperands() == 3 &&
9533 27 : MI->getOperand(0).isImm() &&
9534 27 : MI->getOperand(0).getImm() == 2 &&
9535 29 : STI.getFeatureBits()[ARM::ModeThumb] &&
9536 : STI.getFeatureBits()[ARM::FeatureThumb2]) {
9537 : // (t2HINT 2, pred:$p)
9538 : AsmString = "wfe$\xFF\x02\x01.w";
9539 : break;
9540 : }
9541 25 : if (MI->getNumOperands() == 3 &&
9542 25 : MI->getOperand(0).isImm() &&
9543 25 : MI->getOperand(0).getImm() == 3 &&
9544 27 : STI.getFeatureBits()[ARM::ModeThumb] &&
9545 : STI.getFeatureBits()[ARM::FeatureThumb2]) {
9546 : // (t2HINT 3, pred:$p)
9547 : AsmString = "wfi$\xFF\x02\x01.w";
9548 : break;
9549 : }
9550 23 : if (MI->getNumOperands() == 3 &&
9551 23 : MI->getOperand(0).isImm() &&
9552 23 : MI->getOperand(0).getImm() == 4 &&
9553 31 : STI.getFeatureBits()[ARM::ModeThumb] &&
9554 : STI.getFeatureBits()[ARM::FeatureThumb2]) {
9555 : // (t2HINT 4, pred:$p)
9556 : AsmString = "sev$\xFF\x02\x01.w";
9557 : break;
9558 : }
9559 15 : if (MI->getNumOperands() == 3 &&
9560 15 : MI->getOperand(0).isImm() &&
9561 15 : MI->getOperand(0).getImm() == 5 &&
9562 2 : STI.getFeatureBits()[ARM::ModeThumb] &&
9563 17 : STI.getFeatureBits()[ARM::FeatureThumb2] &&
9564 : STI.getFeatureBits()[ARM::HasV8Ops]) {
9565 : // (t2HINT 5, pred:$p)
9566 : AsmString = "sevl$\xFF\x02\x01.w";
9567 : break;
9568 : }
9569 13 : if (MI->getNumOperands() == 3 &&
9570 13 : MI->getOperand(0).isImm() &&
9571 13 : MI->getOperand(0).getImm() == 16 &&
9572 5 : STI.getFeatureBits()[ARM::ModeThumb] &&
9573 18 : STI.getFeatureBits()[ARM::FeatureThumb2] &&
9574 : STI.getFeatureBits()[ARM::FeatureRAS]) {
9575 : // (t2HINT 16, pred:$p)
9576 : AsmString = "esb$\xFF\x02\x01.w";
9577 : break;
9578 : }
9579 11 : if (MI->getNumOperands() == 3 &&
9580 11 : MI->getOperand(0).isImm() &&
9581 11 : MI->getOperand(0).getImm() == 20 &&
9582 13 : STI.getFeatureBits()[ARM::ModeThumb] &&
9583 : STI.getFeatureBits()[ARM::FeatureThumb2]) {
9584 : // (t2HINT 20, pred:$p)
9585 : AsmString = "csdb$\xFF\x02\x01";
9586 : break;
9587 : }
9588 : return false;
9589 : case ARM::t2SUBS_PC_LR:
9590 56 : if (MI->getNumOperands() == 3 &&
9591 56 : MI->getOperand(0).isImm() &&
9592 56 : MI->getOperand(0).getImm() == 0 &&
9593 49 : STI.getFeatureBits()[ARM::ModeThumb] &&
9594 105 : STI.getFeatureBits()[ARM::FeatureThumb2] &&
9595 : STI.getFeatureBits()[ARM::FeatureVirtualization]) {
9596 : // (t2SUBS_PC_LR 0, pred:$p)
9597 : AsmString = "eret$\xFF\x02\x01";
9598 : break;
9599 : }
9600 : return false;
9601 : case ARM::tHINT:
9602 175 : if (MI->getNumOperands() == 3 &&
9603 175 : MI->getOperand(0).isImm() &&
9604 175 : MI->getOperand(0).getImm() == 0 &&
9605 278 : STI.getFeatureBits()[ARM::ModeThumb] &&
9606 : STI.getFeatureBits()[ARM::HasV6MOps]) {
9607 : // (tHINT 0, pred:$p)
9608 : AsmString = "nop$\xFF\x02\x01";
9609 : break;
9610 : }
9611 72 : if (MI->getNumOperands() == 3 &&
9612 72 : MI->getOperand(0).isImm() &&
9613 72 : MI->getOperand(0).getImm() == 1 &&
9614 88 : STI.getFeatureBits()[ARM::ModeThumb] &&
9615 : STI.getFeatureBits()[ARM::HasV6MOps]) {
9616 : // (tHINT 1, pred:$p)
9617 : AsmString = "yield$\xFF\x02\x01";
9618 : break;
9619 : }
9620 56 : if (MI->getNumOperands() == 3 &&
9621 56 : MI->getOperand(0).isImm() &&
9622 56 : MI->getOperand(0).getImm() == 2 &&
9623 72 : STI.getFeatureBits()[ARM::ModeThumb] &&
9624 : STI.getFeatureBits()[ARM::HasV6MOps]) {
9625 : // (tHINT 2, pred:$p)
9626 : AsmString = "wfe$\xFF\x02\x01";
9627 : break;
9628 : }
9629 40 : if (MI->getNumOperands() == 3 &&
9630 40 : MI->getOperand(0).isImm() &&
9631 40 : MI->getOperand(0).getImm() == 3 &&
9632 56 : STI.getFeatureBits()[ARM::ModeThumb] &&
9633 : STI.getFeatureBits()[ARM::HasV6MOps]) {
9634 : // (tHINT 3, pred:$p)
9635 : AsmString = "wfi$\xFF\x02\x01";
9636 : break;
9637 : }
9638 24 : if (MI->getNumOperands() == 3 &&
9639 24 : MI->getOperand(0).isImm() &&
9640 24 : MI->getOperand(0).getImm() == 4 &&
9641 34 : STI.getFeatureBits()[ARM::ModeThumb] &&
9642 : STI.getFeatureBits()[ARM::HasV6MOps]) {
9643 : // (tHINT 4, pred:$p)
9644 : AsmString = "sev$\xFF\x02\x01";
9645 : break;
9646 : }
9647 14 : if (MI->getNumOperands() == 3 &&
9648 14 : MI->getOperand(0).isImm() &&
9649 14 : MI->getOperand(0).getImm() == 5 &&
9650 7 : STI.getFeatureBits()[ARM::ModeThumb] &&
9651 20 : STI.getFeatureBits()[ARM::FeatureThumb2] &&
9652 : STI.getFeatureBits()[ARM::HasV8Ops]) {
9653 : // (tHINT 5, pred:$p)
9654 : AsmString = "sevl$\xFF\x02\x01";
9655 : break;
9656 : }
9657 : return false;
9658 : }
9659 :
9660 : unsigned I = 0;
9661 1813 : while (AsmString[I] != ' ' && AsmString[I] != '\t' &&
9662 3212 : AsmString[I] != '$' && AsmString[I] != '\0')
9663 1389 : ++I;
9664 424 : OS << '\t' << StringRef(AsmString, I);
9665 424 : if (AsmString[I] != '\0') {
9666 414 : if (AsmString[I] == ' ' || AsmString[I] == '\t') {
9667 : OS << '\t';
9668 0 : ++I;
9669 : }
9670 : do {
9671 462 : if (AsmString[I] == '$') {
9672 414 : ++I;
9673 414 : if (AsmString[I] == (char)0xff) {
9674 414 : ++I;
9675 414 : int OpIdx = AsmString[I++] - 1;
9676 414 : int PrintMethodIdx = AsmString[I++] - 1;
9677 414 : printCustomAliasOperand(MI, OpIdx, PrintMethodIdx, STI, OS);
9678 : } else
9679 0 : printOperand(MI, unsigned(AsmString[I++]) - 1, STI, OS);
9680 : } else {
9681 48 : OS << AsmString[I++];
9682 : }
9683 462 : } while (AsmString[I] != '\0');
9684 : }
9685 :
9686 : return true;
9687 : }
9688 :
9689 414 : void ARMInstPrinter::printCustomAliasOperand(
9690 : const MCInst *MI, unsigned OpIdx,
9691 : unsigned PrintMethodIdx,
9692 : const MCSubtargetInfo &STI,
9693 : raw_ostream &OS) {
9694 414 : switch (PrintMethodIdx) {
9695 0 : default:
9696 0 : llvm_unreachable("Unknown PrintMethod kind");
9697 : break;
9698 414 : case 0:
9699 414 : printPredicateOperand(MI, OpIdx, STI, OS);
9700 : break;
9701 : }
9702 414 : }
9703 :
9704 : #endif // PRINT_ALIAS_INSTR
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