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File:build-llvm/tools/clang/include/clang/Basic/riscv_vector_builtin_cg.inc
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7case RISCV::BI__builtin_rvv_vlmul_ext_v_f32mf2_f32m1:
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121
122 ID = Intrinsic::experimental_vector_insert;
123 IntrinsicTypes = {ResultType, Ops[0]->getType()};
124 Ops.push_back(llvm::UndefValue::get(ResultType));
125 std::swap(Ops[0], Ops[1]);
126 Ops.push_back(ConstantInt::get(Int64Ty, 0));
127 return Builder.CreateCall(CGM.getIntrinsic(ID, IntrinsicTypes), Ops, "");
128 break;
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134case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m2_i16mf2:
135case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m4_i16mf2:
136case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m8_i16mf2:
137case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m1_i32mf2:
138case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m2_i32mf2:
139case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m4_i32mf2:
140case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m8_i32mf2:
141case RISCV::BI__builtin_rvv_vlmul_trunc_v_f32m1_f32mf2:
142case RISCV::BI__builtin_rvv_vlmul_trunc_v_f32m2_f32mf2:
143case RISCV::BI__builtin_rvv_vlmul_trunc_v_f32m4_f32mf2:
144case RISCV::BI__builtin_rvv_vlmul_trunc_v_f32m8_f32mf2:
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147case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m4_i8mf4:
148case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m8_i8mf4:
149case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8mf2_i8mf4:
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158case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m8_i8mf8:
159case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8mf2_i8mf8:
160case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8mf4_i8mf8:
161case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m2_i8m1:
162case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m4_i8m1:
163case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m8_i8m1:
164case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m2_i16m1:
165case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m4_i16m1:
166case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m8_i16m1:
167case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m2_i32m1:
168case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m4_i32m1:
169case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m8_i32m1:
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171case RISCV::BI__builtin_rvv_vlmul_trunc_v_i64m4_i64m1:
172case RISCV::BI__builtin_rvv_vlmul_trunc_v_i64m8_i64m1:
173case RISCV::BI__builtin_rvv_vlmul_trunc_v_f32m2_f32m1:
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183case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m4_i32m2:
184case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m8_i32m2:
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186case RISCV::BI__builtin_rvv_vlmul_trunc_v_i64m8_i64m2:
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244case RISCV::BI__builtin_rvv_vlmul_trunc_v_u64m8_u64m2:
245case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m8_u8m4:
246case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m8_u16m4:
247case RISCV::BI__builtin_rvv_vlmul_trunc_v_u32m8_u32m4:
248case RISCV::BI__builtin_rvv_vlmul_trunc_v_u64m8_u64m4:
249 {
250 ID = Intrinsic::experimental_vector_extract;
251 IntrinsicTypes = {ResultType, Ops[0]->getType()};
252 Ops.push_back(ConstantInt::get(Int64Ty, 0));
253 return Builder.CreateCall(CGM.getIntrinsic(ID, IntrinsicTypes), Ops, "");
254 } break;
255case RISCV::BI__builtin_rvv_vreinterpret_v_i32m1_f32m1:
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257case RISCV::BI__builtin_rvv_vreinterpret_v_i32m4_f32m4:
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262case RISCV::BI__builtin_rvv_vreinterpret_v_i64m4_f64m4:
263case RISCV::BI__builtin_rvv_vreinterpret_v_i64m8_f64m8:
264case RISCV::BI__builtin_rvv_vreinterpret_v_u32m1_f32m1:
265case RISCV::BI__builtin_rvv_vreinterpret_v_u32m2_f32m2:
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267case RISCV::BI__builtin_rvv_vreinterpret_v_u32m8_f32m8:
268case RISCV::BI__builtin_rvv_vreinterpret_v_u32mf2_f32mf2:
269case RISCV::BI__builtin_rvv_vreinterpret_v_u64m1_f64m1:
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271case RISCV::BI__builtin_rvv_vreinterpret_v_u64m4_f64m4:
272case RISCV::BI__builtin_rvv_vreinterpret_v_u64m8_f64m8:
273case RISCV::BI__builtin_rvv_vreinterpret_v_i8m1_i16m1:
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295case RISCV::BI__builtin_rvv_vreinterpret_v_i16m4_i32m4:
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297case RISCV::BI__builtin_rvv_vreinterpret_v_i16mf2_i32mf2:
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310case RISCV::BI__builtin_rvv_vreinterpret_v_i32m1_i64m1:
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343case RISCV::BI__builtin_rvv_vreinterpret_v_u8mf4_i8mf4:
344case RISCV::BI__builtin_rvv_vreinterpret_v_u8mf8_i8mf8:
345case RISCV::BI__builtin_rvv_vreinterpret_v_u16m1_i16m1:
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349case RISCV::BI__builtin_rvv_vreinterpret_v_u16mf2_i16mf2:
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352case RISCV::BI__builtin_rvv_vreinterpret_v_u32m2_i32m2:
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442case RISCV::BI__builtin_rvv_vreinterpret_v_i32mf2_u32mf2:
443case RISCV::BI__builtin_rvv_vreinterpret_v_i64m1_u64m1:
444case RISCV::BI__builtin_rvv_vreinterpret_v_i64m2_u64m2:
445case RISCV::BI__builtin_rvv_vreinterpret_v_i64m4_u64m4:
446case RISCV::BI__builtin_rvv_vreinterpret_v_i64m8_u64m8:
447
448 return Builder.CreateBitCast(Ops[0], ResultType);
449 break;
450case RISCV::BI__builtin_rvv_vundefined_i8m1:
451case RISCV::BI__builtin_rvv_vundefined_i8m2:
452case RISCV::BI__builtin_rvv_vundefined_i8m4:
453case RISCV::BI__builtin_rvv_vundefined_i8m8:
454case RISCV::BI__builtin_rvv_vundefined_i8mf2:
455case RISCV::BI__builtin_rvv_vundefined_i8mf4:
456case RISCV::BI__builtin_rvv_vundefined_i8mf8:
457case RISCV::BI__builtin_rvv_vundefined_i16m1:
458case RISCV::BI__builtin_rvv_vundefined_i16m2:
459case RISCV::BI__builtin_rvv_vundefined_i16m4:
460case RISCV::BI__builtin_rvv_vundefined_i16m8:
461case RISCV::BI__builtin_rvv_vundefined_i16mf2:
462case RISCV::BI__builtin_rvv_vundefined_i16mf4:
463case RISCV::BI__builtin_rvv_vundefined_i32m1:
464case RISCV::BI__builtin_rvv_vundefined_i32m2:
465case RISCV::BI__builtin_rvv_vundefined_i32m4:
466case RISCV::BI__builtin_rvv_vundefined_i32m8:
467case RISCV::BI__builtin_rvv_vundefined_i32mf2:
468case RISCV::BI__builtin_rvv_vundefined_i64m1:
469case RISCV::BI__builtin_rvv_vundefined_i64m2:
470case RISCV::BI__builtin_rvv_vundefined_i64m4:
471case RISCV::BI__builtin_rvv_vundefined_i64m8:
472case RISCV::BI__builtin_rvv_vundefined_f32m1:
473case RISCV::BI__builtin_rvv_vundefined_f32m2:
474case RISCV::BI__builtin_rvv_vundefined_f32m4:
475case RISCV::BI__builtin_rvv_vundefined_f32m8:
476case RISCV::BI__builtin_rvv_vundefined_f32mf2:
477case RISCV::BI__builtin_rvv_vundefined_f64m1:
478case RISCV::BI__builtin_rvv_vundefined_f64m2:
479case RISCV::BI__builtin_rvv_vundefined_f64m4:
480case RISCV::BI__builtin_rvv_vundefined_f64m8:
481case RISCV::BI__builtin_rvv_vundefined_u8m1:
482case RISCV::BI__builtin_rvv_vundefined_u8m2:
483case RISCV::BI__builtin_rvv_vundefined_u8m4:
484case RISCV::BI__builtin_rvv_vundefined_u8m8:
485case RISCV::BI__builtin_rvv_vundefined_u8mf2:
486case RISCV::BI__builtin_rvv_vundefined_u8mf4:
487case RISCV::BI__builtin_rvv_vundefined_u8mf8:
488case RISCV::BI__builtin_rvv_vundefined_u16m1:
489case RISCV::BI__builtin_rvv_vundefined_u16m2:
490case RISCV::BI__builtin_rvv_vundefined_u16m4:
491case RISCV::BI__builtin_rvv_vundefined_u16m8:
492case RISCV::BI__builtin_rvv_vundefined_u16mf2:
493case RISCV::BI__builtin_rvv_vundefined_u16mf4:
494case RISCV::BI__builtin_rvv_vundefined_u32m1:
495case RISCV::BI__builtin_rvv_vundefined_u32m2:
496case RISCV::BI__builtin_rvv_vundefined_u32m4:
497case RISCV::BI__builtin_rvv_vundefined_u32m8:
498case RISCV::BI__builtin_rvv_vundefined_u32mf2:
499case RISCV::BI__builtin_rvv_vundefined_u64m1:
500case RISCV::BI__builtin_rvv_vundefined_u64m2:
501case RISCV::BI__builtin_rvv_vundefined_u64m4:
502case RISCV::BI__builtin_rvv_vundefined_u64m8:
503
504 return llvm::UndefValue::get(ResultType);
505 break;
506case RISCV::BI__builtin_rvv_vaadd_vv_i8m1:
507case RISCV::BI__builtin_rvv_vaadd_vv_i8m2:
508case RISCV::BI__builtin_rvv_vaadd_vv_i8m4:
509case RISCV::BI__builtin_rvv_vaadd_vv_i8m8:
510case RISCV::BI__builtin_rvv_vaadd_vv_i8mf2:
511case RISCV::BI__builtin_rvv_vaadd_vv_i8mf4:
512case RISCV::BI__builtin_rvv_vaadd_vv_i8mf8:
513case RISCV::BI__builtin_rvv_vaadd_vv_i16m1:
514case RISCV::BI__builtin_rvv_vaadd_vv_i16m2:
515case RISCV::BI__builtin_rvv_vaadd_vv_i16m4:
516case RISCV::BI__builtin_rvv_vaadd_vv_i16m8:
517case RISCV::BI__builtin_rvv_vaadd_vv_i16mf2:
518case RISCV::BI__builtin_rvv_vaadd_vv_i16mf4:
519case RISCV::BI__builtin_rvv_vaadd_vv_i32m1:
520case RISCV::BI__builtin_rvv_vaadd_vv_i32m2:
521case RISCV::BI__builtin_rvv_vaadd_vv_i32m4:
522case RISCV::BI__builtin_rvv_vaadd_vv_i32m8:
523case RISCV::BI__builtin_rvv_vaadd_vv_i32mf2:
524case RISCV::BI__builtin_rvv_vaadd_vv_i64m1:
525case RISCV::BI__builtin_rvv_vaadd_vv_i64m2:
526case RISCV::BI__builtin_rvv_vaadd_vv_i64m4:
527case RISCV::BI__builtin_rvv_vaadd_vv_i64m8:
528case RISCV::BI__builtin_rvv_vaadd_vx_i8m1:
529case RISCV::BI__builtin_rvv_vaadd_vx_i8m2:
530case RISCV::BI__builtin_rvv_vaadd_vx_i8m4:
531case RISCV::BI__builtin_rvv_vaadd_vx_i8m8:
532case RISCV::BI__builtin_rvv_vaadd_vx_i8mf2:
533case RISCV::BI__builtin_rvv_vaadd_vx_i8mf4:
534case RISCV::BI__builtin_rvv_vaadd_vx_i8mf8:
535case RISCV::BI__builtin_rvv_vaadd_vx_i16m1:
536case RISCV::BI__builtin_rvv_vaadd_vx_i16m2:
537case RISCV::BI__builtin_rvv_vaadd_vx_i16m4:
538case RISCV::BI__builtin_rvv_vaadd_vx_i16m8:
539case RISCV::BI__builtin_rvv_vaadd_vx_i16mf2:
540case RISCV::BI__builtin_rvv_vaadd_vx_i16mf4:
541case RISCV::BI__builtin_rvv_vaadd_vx_i32m1:
542case RISCV::BI__builtin_rvv_vaadd_vx_i32m2:
543case RISCV::BI__builtin_rvv_vaadd_vx_i32m4:
544case RISCV::BI__builtin_rvv_vaadd_vx_i32m8:
545case RISCV::BI__builtin_rvv_vaadd_vx_i32mf2:
546case RISCV::BI__builtin_rvv_vaadd_vx_i64m1:
547case RISCV::BI__builtin_rvv_vaadd_vx_i64m2:
548case RISCV::BI__builtin_rvv_vaadd_vx_i64m4:
549case RISCV::BI__builtin_rvv_vaadd_vx_i64m8:
550 ID = Intrinsic::riscv_vaadd;
551 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
552 break;
553case RISCV::BI__builtin_rvv_vaadd_vv_i8m1_m:
554case RISCV::BI__builtin_rvv_vaadd_vv_i8m2_m:
555case RISCV::BI__builtin_rvv_vaadd_vv_i8m4_m:
556case RISCV::BI__builtin_rvv_vaadd_vv_i8m8_m:
557case RISCV::BI__builtin_rvv_vaadd_vv_i8mf2_m:
558case RISCV::BI__builtin_rvv_vaadd_vv_i8mf4_m:
559case RISCV::BI__builtin_rvv_vaadd_vv_i8mf8_m:
560case RISCV::BI__builtin_rvv_vaadd_vv_i16m1_m:
561case RISCV::BI__builtin_rvv_vaadd_vv_i16m2_m:
562case RISCV::BI__builtin_rvv_vaadd_vv_i16m4_m:
563case RISCV::BI__builtin_rvv_vaadd_vv_i16m8_m:
564case RISCV::BI__builtin_rvv_vaadd_vv_i16mf2_m:
565case RISCV::BI__builtin_rvv_vaadd_vv_i16mf4_m:
566case RISCV::BI__builtin_rvv_vaadd_vv_i32m1_m:
567case RISCV::BI__builtin_rvv_vaadd_vv_i32m2_m:
568case RISCV::BI__builtin_rvv_vaadd_vv_i32m4_m:
569case RISCV::BI__builtin_rvv_vaadd_vv_i32m8_m:
570case RISCV::BI__builtin_rvv_vaadd_vv_i32mf2_m:
571case RISCV::BI__builtin_rvv_vaadd_vv_i64m1_m:
572case RISCV::BI__builtin_rvv_vaadd_vv_i64m2_m:
573case RISCV::BI__builtin_rvv_vaadd_vv_i64m4_m:
574case RISCV::BI__builtin_rvv_vaadd_vv_i64m8_m:
575case RISCV::BI__builtin_rvv_vaadd_vx_i8m1_m:
576case RISCV::BI__builtin_rvv_vaadd_vx_i8m2_m:
577case RISCV::BI__builtin_rvv_vaadd_vx_i8m4_m:
578case RISCV::BI__builtin_rvv_vaadd_vx_i8m8_m:
579case RISCV::BI__builtin_rvv_vaadd_vx_i8mf2_m:
580case RISCV::BI__builtin_rvv_vaadd_vx_i8mf4_m:
581case RISCV::BI__builtin_rvv_vaadd_vx_i8mf8_m:
582case RISCV::BI__builtin_rvv_vaadd_vx_i16m1_m:
583case RISCV::BI__builtin_rvv_vaadd_vx_i16m2_m:
584case RISCV::BI__builtin_rvv_vaadd_vx_i16m4_m:
585case RISCV::BI__builtin_rvv_vaadd_vx_i16m8_m:
586case RISCV::BI__builtin_rvv_vaadd_vx_i16mf2_m:
587case RISCV::BI__builtin_rvv_vaadd_vx_i16mf4_m:
588case RISCV::BI__builtin_rvv_vaadd_vx_i32m1_m:
589case RISCV::BI__builtin_rvv_vaadd_vx_i32m2_m:
590case RISCV::BI__builtin_rvv_vaadd_vx_i32m4_m:
591case RISCV::BI__builtin_rvv_vaadd_vx_i32m8_m:
592case RISCV::BI__builtin_rvv_vaadd_vx_i32mf2_m:
593case RISCV::BI__builtin_rvv_vaadd_vx_i64m1_m:
594case RISCV::BI__builtin_rvv_vaadd_vx_i64m2_m:
595case RISCV::BI__builtin_rvv_vaadd_vx_i64m4_m:
596case RISCV::BI__builtin_rvv_vaadd_vx_i64m8_m:
597 ID = Intrinsic::riscv_vaadd_mask;
598 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
599 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
600 break;
601case RISCV::BI__builtin_rvv_vaaddu_vv_u8m1:
602case RISCV::BI__builtin_rvv_vaaddu_vv_u8m2:
603case RISCV::BI__builtin_rvv_vaaddu_vv_u8m4:
604case RISCV::BI__builtin_rvv_vaaddu_vv_u8m8:
605case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf2:
606case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf4:
607case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf8:
608case RISCV::BI__builtin_rvv_vaaddu_vv_u16m1:
609case RISCV::BI__builtin_rvv_vaaddu_vv_u16m2:
610case RISCV::BI__builtin_rvv_vaaddu_vv_u16m4:
611case RISCV::BI__builtin_rvv_vaaddu_vv_u16m8:
612case RISCV::BI__builtin_rvv_vaaddu_vv_u16mf2:
613case RISCV::BI__builtin_rvv_vaaddu_vv_u16mf4:
614case RISCV::BI__builtin_rvv_vaaddu_vv_u32m1:
615case RISCV::BI__builtin_rvv_vaaddu_vv_u32m2:
616case RISCV::BI__builtin_rvv_vaaddu_vv_u32m4:
617case RISCV::BI__builtin_rvv_vaaddu_vv_u32m8:
618case RISCV::BI__builtin_rvv_vaaddu_vv_u32mf2:
619case RISCV::BI__builtin_rvv_vaaddu_vv_u64m1:
620case RISCV::BI__builtin_rvv_vaaddu_vv_u64m2:
621case RISCV::BI__builtin_rvv_vaaddu_vv_u64m4:
622case RISCV::BI__builtin_rvv_vaaddu_vv_u64m8:
623case RISCV::BI__builtin_rvv_vaaddu_vx_u8m1:
624case RISCV::BI__builtin_rvv_vaaddu_vx_u8m2:
625case RISCV::BI__builtin_rvv_vaaddu_vx_u8m4:
626case RISCV::BI__builtin_rvv_vaaddu_vx_u8m8:
627case RISCV::BI__builtin_rvv_vaaddu_vx_u8mf2:
628case RISCV::BI__builtin_rvv_vaaddu_vx_u8mf4:
629case RISCV::BI__builtin_rvv_vaaddu_vx_u8mf8:
630case RISCV::BI__builtin_rvv_vaaddu_vx_u16m1:
631case RISCV::BI__builtin_rvv_vaaddu_vx_u16m2:
632case RISCV::BI__builtin_rvv_vaaddu_vx_u16m4:
633case RISCV::BI__builtin_rvv_vaaddu_vx_u16m8:
634case RISCV::BI__builtin_rvv_vaaddu_vx_u16mf2:
635case RISCV::BI__builtin_rvv_vaaddu_vx_u16mf4:
636case RISCV::BI__builtin_rvv_vaaddu_vx_u32m1:
637case RISCV::BI__builtin_rvv_vaaddu_vx_u32m2:
638case RISCV::BI__builtin_rvv_vaaddu_vx_u32m4:
639case RISCV::BI__builtin_rvv_vaaddu_vx_u32m8:
640case RISCV::BI__builtin_rvv_vaaddu_vx_u32mf2:
641case RISCV::BI__builtin_rvv_vaaddu_vx_u64m1:
642case RISCV::BI__builtin_rvv_vaaddu_vx_u64m2:
643case RISCV::BI__builtin_rvv_vaaddu_vx_u64m4:
644case RISCV::BI__builtin_rvv_vaaddu_vx_u64m8:
645 ID = Intrinsic::riscv_vaaddu;
646 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
647 break;
648case RISCV::BI__builtin_rvv_vaaddu_vv_u8m1_m:
649case RISCV::BI__builtin_rvv_vaaddu_vv_u8m2_m:
650case RISCV::BI__builtin_rvv_vaaddu_vv_u8m4_m:
651case RISCV::BI__builtin_rvv_vaaddu_vv_u8m8_m:
652case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf2_m:
653case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf4_m:
654case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf8_m:
655case RISCV::BI__builtin_rvv_vaaddu_vv_u16m1_m:
656case RISCV::BI__builtin_rvv_vaaddu_vv_u16m2_m:
657case RISCV::BI__builtin_rvv_vaaddu_vv_u16m4_m:
658case RISCV::BI__builtin_rvv_vaaddu_vv_u16m8_m:
659case RISCV::BI__builtin_rvv_vaaddu_vv_u16mf2_m:
660case RISCV::BI__builtin_rvv_vaaddu_vv_u16mf4_m:
661case RISCV::BI__builtin_rvv_vaaddu_vv_u32m1_m:
662case RISCV::BI__builtin_rvv_vaaddu_vv_u32m2_m:
663case RISCV::BI__builtin_rvv_vaaddu_vv_u32m4_m:
664case RISCV::BI__builtin_rvv_vaaddu_vv_u32m8_m:
665case RISCV::BI__builtin_rvv_vaaddu_vv_u32mf2_m:
666case RISCV::BI__builtin_rvv_vaaddu_vv_u64m1_m:
667case RISCV::BI__builtin_rvv_vaaddu_vv_u64m2_m:
668case RISCV::BI__builtin_rvv_vaaddu_vv_u64m4_m:
669case RISCV::BI__builtin_rvv_vaaddu_vv_u64m8_m:
670case RISCV::BI__builtin_rvv_vaaddu_vx_u8m1_m:
671case RISCV::BI__builtin_rvv_vaaddu_vx_u8m2_m:
672case RISCV::BI__builtin_rvv_vaaddu_vx_u8m4_m:
673case RISCV::BI__builtin_rvv_vaaddu_vx_u8m8_m:
674case RISCV::BI__builtin_rvv_vaaddu_vx_u8mf2_m:
675case RISCV::BI__builtin_rvv_vaaddu_vx_u8mf4_m:
676case RISCV::BI__builtin_rvv_vaaddu_vx_u8mf8_m:
677case RISCV::BI__builtin_rvv_vaaddu_vx_u16m1_m:
678case RISCV::BI__builtin_rvv_vaaddu_vx_u16m2_m:
679case RISCV::BI__builtin_rvv_vaaddu_vx_u16m4_m:
680case RISCV::BI__builtin_rvv_vaaddu_vx_u16m8_m:
681case RISCV::BI__builtin_rvv_vaaddu_vx_u16mf2_m:
682case RISCV::BI__builtin_rvv_vaaddu_vx_u16mf4_m:
683case RISCV::BI__builtin_rvv_vaaddu_vx_u32m1_m:
684case RISCV::BI__builtin_rvv_vaaddu_vx_u32m2_m:
685case RISCV::BI__builtin_rvv_vaaddu_vx_u32m4_m:
686case RISCV::BI__builtin_rvv_vaaddu_vx_u32m8_m:
687case RISCV::BI__builtin_rvv_vaaddu_vx_u32mf2_m:
688case RISCV::BI__builtin_rvv_vaaddu_vx_u64m1_m:
689case RISCV::BI__builtin_rvv_vaaddu_vx_u64m2_m:
690case RISCV::BI__builtin_rvv_vaaddu_vx_u64m4_m:
691case RISCV::BI__builtin_rvv_vaaddu_vx_u64m8_m:
692 ID = Intrinsic::riscv_vaaddu_mask;
693 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
694 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
695 break;
696case RISCV::BI__builtin_rvv_vadc_vvm_i8m1:
697case RISCV::BI__builtin_rvv_vadc_vvm_i8m2:
698case RISCV::BI__builtin_rvv_vadc_vvm_i8m4:
699case RISCV::BI__builtin_rvv_vadc_vvm_i8m8:
700case RISCV::BI__builtin_rvv_vadc_vvm_i8mf2:
701case RISCV::BI__builtin_rvv_vadc_vvm_i8mf4:
702case RISCV::BI__builtin_rvv_vadc_vvm_i8mf8:
703case RISCV::BI__builtin_rvv_vadc_vvm_i16m1:
704case RISCV::BI__builtin_rvv_vadc_vvm_i16m2:
705case RISCV::BI__builtin_rvv_vadc_vvm_i16m4:
706case RISCV::BI__builtin_rvv_vadc_vvm_i16m8:
707case RISCV::BI__builtin_rvv_vadc_vvm_i16mf2:
708case RISCV::BI__builtin_rvv_vadc_vvm_i16mf4:
709case RISCV::BI__builtin_rvv_vadc_vvm_i32m1:
710case RISCV::BI__builtin_rvv_vadc_vvm_i32m2:
711case RISCV::BI__builtin_rvv_vadc_vvm_i32m4:
712case RISCV::BI__builtin_rvv_vadc_vvm_i32m8:
713case RISCV::BI__builtin_rvv_vadc_vvm_i32mf2:
714case RISCV::BI__builtin_rvv_vadc_vvm_i64m1:
715case RISCV::BI__builtin_rvv_vadc_vvm_i64m2:
716case RISCV::BI__builtin_rvv_vadc_vvm_i64m4:
717case RISCV::BI__builtin_rvv_vadc_vvm_i64m8:
718case RISCV::BI__builtin_rvv_vadc_vxm_i8m1:
719case RISCV::BI__builtin_rvv_vadc_vxm_i8m2:
720case RISCV::BI__builtin_rvv_vadc_vxm_i8m4:
721case RISCV::BI__builtin_rvv_vadc_vxm_i8m8:
722case RISCV::BI__builtin_rvv_vadc_vxm_i8mf2:
723case RISCV::BI__builtin_rvv_vadc_vxm_i8mf4:
724case RISCV::BI__builtin_rvv_vadc_vxm_i8mf8:
725case RISCV::BI__builtin_rvv_vadc_vxm_i16m1:
726case RISCV::BI__builtin_rvv_vadc_vxm_i16m2:
727case RISCV::BI__builtin_rvv_vadc_vxm_i16m4:
728case RISCV::BI__builtin_rvv_vadc_vxm_i16m8:
729case RISCV::BI__builtin_rvv_vadc_vxm_i16mf2:
730case RISCV::BI__builtin_rvv_vadc_vxm_i16mf4:
731case RISCV::BI__builtin_rvv_vadc_vxm_i32m1:
732case RISCV::BI__builtin_rvv_vadc_vxm_i32m2:
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1018case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m4:
1019case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m8:
1020case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m1:
1021case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m2:
1022case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m4:
1023case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m8:
1024case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m1:
1025case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m2:
1026case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m4:
1027case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m8:
1028case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m1:
1029case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m2:
1030case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m4:
1031case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m8:
1032case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m1:
1033case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m2:
1034case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m4:
1035case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m8:
1036case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m1:
1037case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m2:
1038case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m4:
1039case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m8:
1040 ID = Intrinsic::riscv_vamoadd;
1041
1042 // base, bindex, value, vl
1043 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()};
1044 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1045 break;
1046case RISCV::BI__builtin_rvv_vamoaddei8_v_i32m1_m:
1047case RISCV::BI__builtin_rvv_vamoaddei8_v_i32m2_m:
1048case RISCV::BI__builtin_rvv_vamoaddei8_v_i32m4_m:
1049case RISCV::BI__builtin_rvv_vamoaddei8_v_i32m8_m:
1050case RISCV::BI__builtin_rvv_vamoaddei8_v_i32mf2_m:
1051case RISCV::BI__builtin_rvv_vamoaddei8_v_u32m1_m:
1052case RISCV::BI__builtin_rvv_vamoaddei8_v_u32m2_m:
1053case RISCV::BI__builtin_rvv_vamoaddei8_v_u32m4_m:
1054case RISCV::BI__builtin_rvv_vamoaddei8_v_u32m8_m:
1055case RISCV::BI__builtin_rvv_vamoaddei8_v_u32mf2_m:
1056case RISCV::BI__builtin_rvv_vamoaddei16_v_i32m1_m:
1057case RISCV::BI__builtin_rvv_vamoaddei16_v_i32m2_m:
1058case RISCV::BI__builtin_rvv_vamoaddei16_v_i32m4_m:
1059case RISCV::BI__builtin_rvv_vamoaddei16_v_i32m8_m:
1060case RISCV::BI__builtin_rvv_vamoaddei16_v_i32mf2_m:
1061case RISCV::BI__builtin_rvv_vamoaddei16_v_u32m1_m:
1062case RISCV::BI__builtin_rvv_vamoaddei16_v_u32m2_m:
1063case RISCV::BI__builtin_rvv_vamoaddei16_v_u32m4_m:
1064case RISCV::BI__builtin_rvv_vamoaddei16_v_u32m8_m:
1065case RISCV::BI__builtin_rvv_vamoaddei16_v_u32mf2_m:
1066case RISCV::BI__builtin_rvv_vamoaddei32_v_i32m1_m:
1067case RISCV::BI__builtin_rvv_vamoaddei32_v_i32m2_m:
1068case RISCV::BI__builtin_rvv_vamoaddei32_v_i32m4_m:
1069case RISCV::BI__builtin_rvv_vamoaddei32_v_i32m8_m:
1070case RISCV::BI__builtin_rvv_vamoaddei32_v_i32mf2_m:
1071case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m1_m:
1072case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m2_m:
1073case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m4_m:
1074case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m8_m:
1075case RISCV::BI__builtin_rvv_vamoaddei32_v_u32mf2_m:
1076case RISCV::BI__builtin_rvv_vamoaddei64_v_i32m1_m:
1077case RISCV::BI__builtin_rvv_vamoaddei64_v_i32m2_m:
1078case RISCV::BI__builtin_rvv_vamoaddei64_v_i32m4_m:
1079case RISCV::BI__builtin_rvv_vamoaddei64_v_i32mf2_m:
1080case RISCV::BI__builtin_rvv_vamoaddei64_v_u32m1_m:
1081case RISCV::BI__builtin_rvv_vamoaddei64_v_u32m2_m:
1082case RISCV::BI__builtin_rvv_vamoaddei64_v_u32m4_m:
1083case RISCV::BI__builtin_rvv_vamoaddei64_v_u32mf2_m:
1084case RISCV::BI__builtin_rvv_vamoaddei8_v_i64m1_m:
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1086case RISCV::BI__builtin_rvv_vamoaddei8_v_i64m4_m:
1087case RISCV::BI__builtin_rvv_vamoaddei8_v_i64m8_m:
1088case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m1_m:
1089case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m2_m:
1090case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m4_m:
1091case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m8_m:
1092case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m1_m:
1093case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m2_m:
1094case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m4_m:
1095case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m8_m:
1096case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m1_m:
1097case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m2_m:
1098case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m4_m:
1099case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m8_m:
1100case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m1_m:
1101case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m2_m:
1102case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m4_m:
1103case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m8_m:
1104case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m1_m:
1105case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m2_m:
1106case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m4_m:
1107case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m8_m:
1108case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m1_m:
1109case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m2_m:
1110case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m4_m:
1111case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m8_m:
1112case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m1_m:
1113case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m2_m:
1114case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m4_m:
1115case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m8_m:
1116 ID = Intrinsic::riscv_vamoadd_mask;
1117
1118 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
1119 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()};
1120 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1121 break;
1122case RISCV::BI__builtin_rvv_vamoandei8_v_i32m1:
1123case RISCV::BI__builtin_rvv_vamoandei8_v_i32m2:
1124case RISCV::BI__builtin_rvv_vamoandei8_v_i32m4:
1125case RISCV::BI__builtin_rvv_vamoandei8_v_i32m8:
1126case RISCV::BI__builtin_rvv_vamoandei8_v_i32mf2:
1127case RISCV::BI__builtin_rvv_vamoandei8_v_u32m1:
1128case RISCV::BI__builtin_rvv_vamoandei8_v_u32m2:
1129case RISCV::BI__builtin_rvv_vamoandei8_v_u32m4:
1130case RISCV::BI__builtin_rvv_vamoandei8_v_u32m8:
1131case RISCV::BI__builtin_rvv_vamoandei8_v_u32mf2:
1132case RISCV::BI__builtin_rvv_vamoandei16_v_i32m1:
1133case RISCV::BI__builtin_rvv_vamoandei16_v_i32m2:
1134case RISCV::BI__builtin_rvv_vamoandei16_v_i32m4:
1135case RISCV::BI__builtin_rvv_vamoandei16_v_i32m8:
1136case RISCV::BI__builtin_rvv_vamoandei16_v_i32mf2:
1137case RISCV::BI__builtin_rvv_vamoandei16_v_u32m1:
1138case RISCV::BI__builtin_rvv_vamoandei16_v_u32m2:
1139case RISCV::BI__builtin_rvv_vamoandei16_v_u32m4:
1140case RISCV::BI__builtin_rvv_vamoandei16_v_u32m8:
1141case RISCV::BI__builtin_rvv_vamoandei16_v_u32mf2:
1142case RISCV::BI__builtin_rvv_vamoandei32_v_i32m1:
1143case RISCV::BI__builtin_rvv_vamoandei32_v_i32m2:
1144case RISCV::BI__builtin_rvv_vamoandei32_v_i32m4:
1145case RISCV::BI__builtin_rvv_vamoandei32_v_i32m8:
1146case RISCV::BI__builtin_rvv_vamoandei32_v_i32mf2:
1147case RISCV::BI__builtin_rvv_vamoandei32_v_u32m1:
1148case RISCV::BI__builtin_rvv_vamoandei32_v_u32m2:
1149case RISCV::BI__builtin_rvv_vamoandei32_v_u32m4:
1150case RISCV::BI__builtin_rvv_vamoandei32_v_u32m8:
1151case RISCV::BI__builtin_rvv_vamoandei32_v_u32mf2:
1152case RISCV::BI__builtin_rvv_vamoandei64_v_i32m1:
1153case RISCV::BI__builtin_rvv_vamoandei64_v_i32m2:
1154case RISCV::BI__builtin_rvv_vamoandei64_v_i32m4:
1155case RISCV::BI__builtin_rvv_vamoandei64_v_i32mf2:
1156case RISCV::BI__builtin_rvv_vamoandei64_v_u32m1:
1157case RISCV::BI__builtin_rvv_vamoandei64_v_u32m2:
1158case RISCV::BI__builtin_rvv_vamoandei64_v_u32m4:
1159case RISCV::BI__builtin_rvv_vamoandei64_v_u32mf2:
1160case RISCV::BI__builtin_rvv_vamoandei8_v_i64m1:
1161case RISCV::BI__builtin_rvv_vamoandei8_v_i64m2:
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1163case RISCV::BI__builtin_rvv_vamoandei8_v_i64m8:
1164case RISCV::BI__builtin_rvv_vamoandei8_v_u64m1:
1165case RISCV::BI__builtin_rvv_vamoandei8_v_u64m2:
1166case RISCV::BI__builtin_rvv_vamoandei8_v_u64m4:
1167case RISCV::BI__builtin_rvv_vamoandei8_v_u64m8:
1168case RISCV::BI__builtin_rvv_vamoandei16_v_i64m1:
1169case RISCV::BI__builtin_rvv_vamoandei16_v_i64m2:
1170case RISCV::BI__builtin_rvv_vamoandei16_v_i64m4:
1171case RISCV::BI__builtin_rvv_vamoandei16_v_i64m8:
1172case RISCV::BI__builtin_rvv_vamoandei16_v_u64m1:
1173case RISCV::BI__builtin_rvv_vamoandei16_v_u64m2:
1174case RISCV::BI__builtin_rvv_vamoandei16_v_u64m4:
1175case RISCV::BI__builtin_rvv_vamoandei16_v_u64m8:
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1177case RISCV::BI__builtin_rvv_vamoandei32_v_i64m2:
1178case RISCV::BI__builtin_rvv_vamoandei32_v_i64m4:
1179case RISCV::BI__builtin_rvv_vamoandei32_v_i64m8:
1180case RISCV::BI__builtin_rvv_vamoandei32_v_u64m1:
1181case RISCV::BI__builtin_rvv_vamoandei32_v_u64m2:
1182case RISCV::BI__builtin_rvv_vamoandei32_v_u64m4:
1183case RISCV::BI__builtin_rvv_vamoandei32_v_u64m8:
1184case RISCV::BI__builtin_rvv_vamoandei64_v_i64m1:
1185case RISCV::BI__builtin_rvv_vamoandei64_v_i64m2:
1186case RISCV::BI__builtin_rvv_vamoandei64_v_i64m4:
1187case RISCV::BI__builtin_rvv_vamoandei64_v_i64m8:
1188case RISCV::BI__builtin_rvv_vamoandei64_v_u64m1:
1189case RISCV::BI__builtin_rvv_vamoandei64_v_u64m2:
1190case RISCV::BI__builtin_rvv_vamoandei64_v_u64m4:
1191case RISCV::BI__builtin_rvv_vamoandei64_v_u64m8:
1192 ID = Intrinsic::riscv_vamoand;
1193
1194 // base, bindex, value, vl
1195 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()};
1196 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1197 break;
1198case RISCV::BI__builtin_rvv_vamoandei8_v_i32m1_m:
1199case RISCV::BI__builtin_rvv_vamoandei8_v_i32m2_m:
1200case RISCV::BI__builtin_rvv_vamoandei8_v_i32m4_m:
1201case RISCV::BI__builtin_rvv_vamoandei8_v_i32m8_m:
1202case RISCV::BI__builtin_rvv_vamoandei8_v_i32mf2_m:
1203case RISCV::BI__builtin_rvv_vamoandei8_v_u32m1_m:
1204case RISCV::BI__builtin_rvv_vamoandei8_v_u32m2_m:
1205case RISCV::BI__builtin_rvv_vamoandei8_v_u32m4_m:
1206case RISCV::BI__builtin_rvv_vamoandei8_v_u32m8_m:
1207case RISCV::BI__builtin_rvv_vamoandei8_v_u32mf2_m:
1208case RISCV::BI__builtin_rvv_vamoandei16_v_i32m1_m:
1209case RISCV::BI__builtin_rvv_vamoandei16_v_i32m2_m:
1210case RISCV::BI__builtin_rvv_vamoandei16_v_i32m4_m:
1211case RISCV::BI__builtin_rvv_vamoandei16_v_i32m8_m:
1212case RISCV::BI__builtin_rvv_vamoandei16_v_i32mf2_m:
1213case RISCV::BI__builtin_rvv_vamoandei16_v_u32m1_m:
1214case RISCV::BI__builtin_rvv_vamoandei16_v_u32m2_m:
1215case RISCV::BI__builtin_rvv_vamoandei16_v_u32m4_m:
1216case RISCV::BI__builtin_rvv_vamoandei16_v_u32m8_m:
1217case RISCV::BI__builtin_rvv_vamoandei16_v_u32mf2_m:
1218case RISCV::BI__builtin_rvv_vamoandei32_v_i32m1_m:
1219case RISCV::BI__builtin_rvv_vamoandei32_v_i32m2_m:
1220case RISCV::BI__builtin_rvv_vamoandei32_v_i32m4_m:
1221case RISCV::BI__builtin_rvv_vamoandei32_v_i32m8_m:
1222case RISCV::BI__builtin_rvv_vamoandei32_v_i32mf2_m:
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1224case RISCV::BI__builtin_rvv_vamoandei32_v_u32m2_m:
1225case RISCV::BI__builtin_rvv_vamoandei32_v_u32m4_m:
1226case RISCV::BI__builtin_rvv_vamoandei32_v_u32m8_m:
1227case RISCV::BI__builtin_rvv_vamoandei32_v_u32mf2_m:
1228case RISCV::BI__builtin_rvv_vamoandei64_v_i32m1_m:
1229case RISCV::BI__builtin_rvv_vamoandei64_v_i32m2_m:
1230case RISCV::BI__builtin_rvv_vamoandei64_v_i32m4_m:
1231case RISCV::BI__builtin_rvv_vamoandei64_v_i32mf2_m:
1232case RISCV::BI__builtin_rvv_vamoandei64_v_u32m1_m:
1233case RISCV::BI__builtin_rvv_vamoandei64_v_u32m2_m:
1234case RISCV::BI__builtin_rvv_vamoandei64_v_u32m4_m:
1235case RISCV::BI__builtin_rvv_vamoandei64_v_u32mf2_m:
1236case RISCV::BI__builtin_rvv_vamoandei8_v_i64m1_m:
1237case RISCV::BI__builtin_rvv_vamoandei8_v_i64m2_m:
1238case RISCV::BI__builtin_rvv_vamoandei8_v_i64m4_m:
1239case RISCV::BI__builtin_rvv_vamoandei8_v_i64m8_m:
1240case RISCV::BI__builtin_rvv_vamoandei8_v_u64m1_m:
1241case RISCV::BI__builtin_rvv_vamoandei8_v_u64m2_m:
1242case RISCV::BI__builtin_rvv_vamoandei8_v_u64m4_m:
1243case RISCV::BI__builtin_rvv_vamoandei8_v_u64m8_m:
1244case RISCV::BI__builtin_rvv_vamoandei16_v_i64m1_m:
1245case RISCV::BI__builtin_rvv_vamoandei16_v_i64m2_m:
1246case RISCV::BI__builtin_rvv_vamoandei16_v_i64m4_m:
1247case RISCV::BI__builtin_rvv_vamoandei16_v_i64m8_m:
1248case RISCV::BI__builtin_rvv_vamoandei16_v_u64m1_m:
1249case RISCV::BI__builtin_rvv_vamoandei16_v_u64m2_m:
1250case RISCV::BI__builtin_rvv_vamoandei16_v_u64m4_m:
1251case RISCV::BI__builtin_rvv_vamoandei16_v_u64m8_m:
1252case RISCV::BI__builtin_rvv_vamoandei32_v_i64m1_m:
1253case RISCV::BI__builtin_rvv_vamoandei32_v_i64m2_m:
1254case RISCV::BI__builtin_rvv_vamoandei32_v_i64m4_m:
1255case RISCV::BI__builtin_rvv_vamoandei32_v_i64m8_m:
1256case RISCV::BI__builtin_rvv_vamoandei32_v_u64m1_m:
1257case RISCV::BI__builtin_rvv_vamoandei32_v_u64m2_m:
1258case RISCV::BI__builtin_rvv_vamoandei32_v_u64m4_m:
1259case RISCV::BI__builtin_rvv_vamoandei32_v_u64m8_m:
1260case RISCV::BI__builtin_rvv_vamoandei64_v_i64m1_m:
1261case RISCV::BI__builtin_rvv_vamoandei64_v_i64m2_m:
1262case RISCV::BI__builtin_rvv_vamoandei64_v_i64m4_m:
1263case RISCV::BI__builtin_rvv_vamoandei64_v_i64m8_m:
1264case RISCV::BI__builtin_rvv_vamoandei64_v_u64m1_m:
1265case RISCV::BI__builtin_rvv_vamoandei64_v_u64m2_m:
1266case RISCV::BI__builtin_rvv_vamoandei64_v_u64m4_m:
1267case RISCV::BI__builtin_rvv_vamoandei64_v_u64m8_m:
1268 ID = Intrinsic::riscv_vamoand_mask;
1269
1270 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
1271 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()};
1272 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1273 break;
1274case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m1:
1275case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m2:
1276case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m4:
1277case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m8:
1278case RISCV::BI__builtin_rvv_vamomaxei8_v_i32mf2:
1279case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m1:
1280case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m2:
1281case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m4:
1282case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m8:
1283case RISCV::BI__builtin_rvv_vamomaxei16_v_i32mf2:
1284case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m1:
1285case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m2:
1286case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m4:
1287case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m8:
1288case RISCV::BI__builtin_rvv_vamomaxei32_v_i32mf2:
1289case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m1:
1290case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m2:
1291case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m4:
1292case RISCV::BI__builtin_rvv_vamomaxei64_v_i32mf2:
1293case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m1:
1294case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m2:
1295case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m4:
1296case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m8:
1297case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m1:
1298case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m2:
1299case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m4:
1300case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m8:
1301case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m1:
1302case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m2:
1303case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m4:
1304case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m8:
1305case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m1:
1306case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m2:
1307case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m4:
1308case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m8:
1309 ID = Intrinsic::riscv_vamomax;
1310
1311 // base, bindex, value, vl
1312 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()};
1313 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1314 break;
1315case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m1_m:
1316case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m2_m:
1317case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m4_m:
1318case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m8_m:
1319case RISCV::BI__builtin_rvv_vamomaxei8_v_i32mf2_m:
1320case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m1_m:
1321case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m2_m:
1322case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m4_m:
1323case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m8_m:
1324case RISCV::BI__builtin_rvv_vamomaxei16_v_i32mf2_m:
1325case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m1_m:
1326case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m2_m:
1327case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m4_m:
1328case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m8_m:
1329case RISCV::BI__builtin_rvv_vamomaxei32_v_i32mf2_m:
1330case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m1_m:
1331case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m2_m:
1332case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m4_m:
1333case RISCV::BI__builtin_rvv_vamomaxei64_v_i32mf2_m:
1334case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m1_m:
1335case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m2_m:
1336case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m4_m:
1337case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m8_m:
1338case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m1_m:
1339case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m2_m:
1340case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m4_m:
1341case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m8_m:
1342case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m1_m:
1343case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m2_m:
1344case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m4_m:
1345case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m8_m:
1346case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m1_m:
1347case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m2_m:
1348case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m4_m:
1349case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m8_m:
1350 ID = Intrinsic::riscv_vamomax_mask;
1351
1352 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
1353 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()};
1354 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1355 break;
1356case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m1:
1357case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m2:
1358case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m4:
1359case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m8:
1360case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32mf2:
1361case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m1:
1362case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m2:
1363case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m4:
1364case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m8:
1365case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32mf2:
1366case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m1:
1367case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m2:
1368case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m4:
1369case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m8:
1370case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32mf2:
1371case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m1:
1372case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m2:
1373case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m4:
1374case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32mf2:
1375case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m1:
1376case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m2:
1377case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m4:
1378case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m8:
1379case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m1:
1380case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m2:
1381case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m4:
1382case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m8:
1383case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m1:
1384case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m2:
1385case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m4:
1386case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m8:
1387case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m1:
1388case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m2:
1389case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m4:
1390case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m8:
1391 ID = Intrinsic::riscv_vamomaxu;
1392
1393 // base, bindex, value, vl
1394 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()};
1395 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1396 break;
1397case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m1_m:
1398case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m2_m:
1399case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m4_m:
1400case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m8_m:
1401case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32mf2_m:
1402case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m1_m:
1403case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m2_m:
1404case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m4_m:
1405case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m8_m:
1406case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32mf2_m:
1407case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m1_m:
1408case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m2_m:
1409case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m4_m:
1410case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m8_m:
1411case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32mf2_m:
1412case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m1_m:
1413case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m2_m:
1414case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m4_m:
1415case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32mf2_m:
1416case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m1_m:
1417case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m2_m:
1418case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m4_m:
1419case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m8_m:
1420case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m1_m:
1421case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m2_m:
1422case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m4_m:
1423case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m8_m:
1424case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m1_m:
1425case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m2_m:
1426case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m4_m:
1427case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m8_m:
1428case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m1_m:
1429case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m2_m:
1430case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m4_m:
1431case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m8_m:
1432 ID = Intrinsic::riscv_vamomaxu_mask;
1433
1434 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
1435 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()};
1436 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1437 break;
1438case RISCV::BI__builtin_rvv_vamominei8_v_i32m1:
1439case RISCV::BI__builtin_rvv_vamominei8_v_i32m2:
1440case RISCV::BI__builtin_rvv_vamominei8_v_i32m4:
1441case RISCV::BI__builtin_rvv_vamominei8_v_i32m8:
1442case RISCV::BI__builtin_rvv_vamominei8_v_i32mf2:
1443case RISCV::BI__builtin_rvv_vamominei16_v_i32m1:
1444case RISCV::BI__builtin_rvv_vamominei16_v_i32m2:
1445case RISCV::BI__builtin_rvv_vamominei16_v_i32m4:
1446case RISCV::BI__builtin_rvv_vamominei16_v_i32m8:
1447case RISCV::BI__builtin_rvv_vamominei16_v_i32mf2:
1448case RISCV::BI__builtin_rvv_vamominei32_v_i32m1:
1449case RISCV::BI__builtin_rvv_vamominei32_v_i32m2:
1450case RISCV::BI__builtin_rvv_vamominei32_v_i32m4:
1451case RISCV::BI__builtin_rvv_vamominei32_v_i32m8:
1452case RISCV::BI__builtin_rvv_vamominei32_v_i32mf2:
1453case RISCV::BI__builtin_rvv_vamominei64_v_i32m1:
1454case RISCV::BI__builtin_rvv_vamominei64_v_i32m2:
1455case RISCV::BI__builtin_rvv_vamominei64_v_i32m4:
1456case RISCV::BI__builtin_rvv_vamominei64_v_i32mf2:
1457case RISCV::BI__builtin_rvv_vamominei8_v_i64m1:
1458case RISCV::BI__builtin_rvv_vamominei8_v_i64m2:
1459case RISCV::BI__builtin_rvv_vamominei8_v_i64m4:
1460case RISCV::BI__builtin_rvv_vamominei8_v_i64m8:
1461case RISCV::BI__builtin_rvv_vamominei16_v_i64m1:
1462case RISCV::BI__builtin_rvv_vamominei16_v_i64m2:
1463case RISCV::BI__builtin_rvv_vamominei16_v_i64m4:
1464case RISCV::BI__builtin_rvv_vamominei16_v_i64m8:
1465case RISCV::BI__builtin_rvv_vamominei32_v_i64m1:
1466case RISCV::BI__builtin_rvv_vamominei32_v_i64m2:
1467case RISCV::BI__builtin_rvv_vamominei32_v_i64m4:
1468case RISCV::BI__builtin_rvv_vamominei32_v_i64m8:
1469case RISCV::BI__builtin_rvv_vamominei64_v_i64m1:
1470case RISCV::BI__builtin_rvv_vamominei64_v_i64m2:
1471case RISCV::BI__builtin_rvv_vamominei64_v_i64m4:
1472case RISCV::BI__builtin_rvv_vamominei64_v_i64m8:
1473 ID = Intrinsic::riscv_vamomin;
1474
1475 // base, bindex, value, vl
1476 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()};
1477 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1478 break;
1479case RISCV::BI__builtin_rvv_vamominei8_v_i32m1_m:
1480case RISCV::BI__builtin_rvv_vamominei8_v_i32m2_m:
1481case RISCV::BI__builtin_rvv_vamominei8_v_i32m4_m:
1482case RISCV::BI__builtin_rvv_vamominei8_v_i32m8_m:
1483case RISCV::BI__builtin_rvv_vamominei8_v_i32mf2_m:
1484case RISCV::BI__builtin_rvv_vamominei16_v_i32m1_m:
1485case RISCV::BI__builtin_rvv_vamominei16_v_i32m2_m:
1486case RISCV::BI__builtin_rvv_vamominei16_v_i32m4_m:
1487case RISCV::BI__builtin_rvv_vamominei16_v_i32m8_m:
1488case RISCV::BI__builtin_rvv_vamominei16_v_i32mf2_m:
1489case RISCV::BI__builtin_rvv_vamominei32_v_i32m1_m:
1490case RISCV::BI__builtin_rvv_vamominei32_v_i32m2_m:
1491case RISCV::BI__builtin_rvv_vamominei32_v_i32m4_m:
1492case RISCV::BI__builtin_rvv_vamominei32_v_i32m8_m:
1493case RISCV::BI__builtin_rvv_vamominei32_v_i32mf2_m:
1494case RISCV::BI__builtin_rvv_vamominei64_v_i32m1_m:
1495case RISCV::BI__builtin_rvv_vamominei64_v_i32m2_m:
1496case RISCV::BI__builtin_rvv_vamominei64_v_i32m4_m:
1497case RISCV::BI__builtin_rvv_vamominei64_v_i32mf2_m:
1498case RISCV::BI__builtin_rvv_vamominei8_v_i64m1_m:
1499case RISCV::BI__builtin_rvv_vamominei8_v_i64m2_m:
1500case RISCV::BI__builtin_rvv_vamominei8_v_i64m4_m:
1501case RISCV::BI__builtin_rvv_vamominei8_v_i64m8_m:
1502case RISCV::BI__builtin_rvv_vamominei16_v_i64m1_m:
1503case RISCV::BI__builtin_rvv_vamominei16_v_i64m2_m:
1504case RISCV::BI__builtin_rvv_vamominei16_v_i64m4_m:
1505case RISCV::BI__builtin_rvv_vamominei16_v_i64m8_m:
1506case RISCV::BI__builtin_rvv_vamominei32_v_i64m1_m:
1507case RISCV::BI__builtin_rvv_vamominei32_v_i64m2_m:
1508case RISCV::BI__builtin_rvv_vamominei32_v_i64m4_m:
1509case RISCV::BI__builtin_rvv_vamominei32_v_i64m8_m:
1510case RISCV::BI__builtin_rvv_vamominei64_v_i64m1_m:
1511case RISCV::BI__builtin_rvv_vamominei64_v_i64m2_m:
1512case RISCV::BI__builtin_rvv_vamominei64_v_i64m4_m:
1513case RISCV::BI__builtin_rvv_vamominei64_v_i64m8_m:
1514 ID = Intrinsic::riscv_vamomin_mask;
1515
1516 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
1517 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()};
1518 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1519 break;
1520case RISCV::BI__builtin_rvv_vamominuei8_v_u32m1:
1521case RISCV::BI__builtin_rvv_vamominuei8_v_u32m2:
1522case RISCV::BI__builtin_rvv_vamominuei8_v_u32m4:
1523case RISCV::BI__builtin_rvv_vamominuei8_v_u32m8:
1524case RISCV::BI__builtin_rvv_vamominuei8_v_u32mf2:
1525case RISCV::BI__builtin_rvv_vamominuei16_v_u32m1:
1526case RISCV::BI__builtin_rvv_vamominuei16_v_u32m2:
1527case RISCV::BI__builtin_rvv_vamominuei16_v_u32m4:
1528case RISCV::BI__builtin_rvv_vamominuei16_v_u32m8:
1529case RISCV::BI__builtin_rvv_vamominuei16_v_u32mf2:
1530case RISCV::BI__builtin_rvv_vamominuei32_v_u32m1:
1531case RISCV::BI__builtin_rvv_vamominuei32_v_u32m2:
1532case RISCV::BI__builtin_rvv_vamominuei32_v_u32m4:
1533case RISCV::BI__builtin_rvv_vamominuei32_v_u32m8:
1534case RISCV::BI__builtin_rvv_vamominuei32_v_u32mf2:
1535case RISCV::BI__builtin_rvv_vamominuei64_v_u32m1:
1536case RISCV::BI__builtin_rvv_vamominuei64_v_u32m2:
1537case RISCV::BI__builtin_rvv_vamominuei64_v_u32m4:
1538case RISCV::BI__builtin_rvv_vamominuei64_v_u32mf2:
1539case RISCV::BI__builtin_rvv_vamominuei8_v_u64m1:
1540case RISCV::BI__builtin_rvv_vamominuei8_v_u64m2:
1541case RISCV::BI__builtin_rvv_vamominuei8_v_u64m4:
1542case RISCV::BI__builtin_rvv_vamominuei8_v_u64m8:
1543case RISCV::BI__builtin_rvv_vamominuei16_v_u64m1:
1544case RISCV::BI__builtin_rvv_vamominuei16_v_u64m2:
1545case RISCV::BI__builtin_rvv_vamominuei16_v_u64m4:
1546case RISCV::BI__builtin_rvv_vamominuei16_v_u64m8:
1547case RISCV::BI__builtin_rvv_vamominuei32_v_u64m1:
1548case RISCV::BI__builtin_rvv_vamominuei32_v_u64m2:
1549case RISCV::BI__builtin_rvv_vamominuei32_v_u64m4:
1550case RISCV::BI__builtin_rvv_vamominuei32_v_u64m8:
1551case RISCV::BI__builtin_rvv_vamominuei64_v_u64m1:
1552case RISCV::BI__builtin_rvv_vamominuei64_v_u64m2:
1553case RISCV::BI__builtin_rvv_vamominuei64_v_u64m4:
1554case RISCV::BI__builtin_rvv_vamominuei64_v_u64m8:
1555 ID = Intrinsic::riscv_vamominu;
1556
1557 // base, bindex, value, vl
1558 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()};
1559 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1560 break;
1561case RISCV::BI__builtin_rvv_vamominuei8_v_u32m1_m:
1562case RISCV::BI__builtin_rvv_vamominuei8_v_u32m2_m:
1563case RISCV::BI__builtin_rvv_vamominuei8_v_u32m4_m:
1564case RISCV::BI__builtin_rvv_vamominuei8_v_u32m8_m:
1565case RISCV::BI__builtin_rvv_vamominuei8_v_u32mf2_m:
1566case RISCV::BI__builtin_rvv_vamominuei16_v_u32m1_m:
1567case RISCV::BI__builtin_rvv_vamominuei16_v_u32m2_m:
1568case RISCV::BI__builtin_rvv_vamominuei16_v_u32m4_m:
1569case RISCV::BI__builtin_rvv_vamominuei16_v_u32m8_m:
1570case RISCV::BI__builtin_rvv_vamominuei16_v_u32mf2_m:
1571case RISCV::BI__builtin_rvv_vamominuei32_v_u32m1_m:
1572case RISCV::BI__builtin_rvv_vamominuei32_v_u32m2_m:
1573case RISCV::BI__builtin_rvv_vamominuei32_v_u32m4_m:
1574case RISCV::BI__builtin_rvv_vamominuei32_v_u32m8_m:
1575case RISCV::BI__builtin_rvv_vamominuei32_v_u32mf2_m:
1576case RISCV::BI__builtin_rvv_vamominuei64_v_u32m1_m:
1577case RISCV::BI__builtin_rvv_vamominuei64_v_u32m2_m:
1578case RISCV::BI__builtin_rvv_vamominuei64_v_u32m4_m:
1579case RISCV::BI__builtin_rvv_vamominuei64_v_u32mf2_m:
1580case RISCV::BI__builtin_rvv_vamominuei8_v_u64m1_m:
1581case RISCV::BI__builtin_rvv_vamominuei8_v_u64m2_m:
1582case RISCV::BI__builtin_rvv_vamominuei8_v_u64m4_m:
1583case RISCV::BI__builtin_rvv_vamominuei8_v_u64m8_m:
1584case RISCV::BI__builtin_rvv_vamominuei16_v_u64m1_m:
1585case RISCV::BI__builtin_rvv_vamominuei16_v_u64m2_m:
1586case RISCV::BI__builtin_rvv_vamominuei16_v_u64m4_m:
1587case RISCV::BI__builtin_rvv_vamominuei16_v_u64m8_m:
1588case RISCV::BI__builtin_rvv_vamominuei32_v_u64m1_m:
1589case RISCV::BI__builtin_rvv_vamominuei32_v_u64m2_m:
1590case RISCV::BI__builtin_rvv_vamominuei32_v_u64m4_m:
1591case RISCV::BI__builtin_rvv_vamominuei32_v_u64m8_m:
1592case RISCV::BI__builtin_rvv_vamominuei64_v_u64m1_m:
1593case RISCV::BI__builtin_rvv_vamominuei64_v_u64m2_m:
1594case RISCV::BI__builtin_rvv_vamominuei64_v_u64m4_m:
1595case RISCV::BI__builtin_rvv_vamominuei64_v_u64m8_m:
1596 ID = Intrinsic::riscv_vamominu_mask;
1597
1598 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
1599 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()};
1600 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1601 break;
1602case RISCV::BI__builtin_rvv_vamoorei8_v_i32m1:
1603case RISCV::BI__builtin_rvv_vamoorei8_v_i32m2:
1604case RISCV::BI__builtin_rvv_vamoorei8_v_i32m4:
1605case RISCV::BI__builtin_rvv_vamoorei8_v_i32m8:
1606case RISCV::BI__builtin_rvv_vamoorei8_v_i32mf2:
1607case RISCV::BI__builtin_rvv_vamoorei8_v_u32m1:
1608case RISCV::BI__builtin_rvv_vamoorei8_v_u32m2:
1609case RISCV::BI__builtin_rvv_vamoorei8_v_u32m4:
1610case RISCV::BI__builtin_rvv_vamoorei8_v_u32m8:
1611case RISCV::BI__builtin_rvv_vamoorei8_v_u32mf2:
1612case RISCV::BI__builtin_rvv_vamoorei16_v_i32m1:
1613case RISCV::BI__builtin_rvv_vamoorei16_v_i32m2:
1614case RISCV::BI__builtin_rvv_vamoorei16_v_i32m4:
1615case RISCV::BI__builtin_rvv_vamoorei16_v_i32m8:
1616case RISCV::BI__builtin_rvv_vamoorei16_v_i32mf2:
1617case RISCV::BI__builtin_rvv_vamoorei16_v_u32m1:
1618case RISCV::BI__builtin_rvv_vamoorei16_v_u32m2:
1619case RISCV::BI__builtin_rvv_vamoorei16_v_u32m4:
1620case RISCV::BI__builtin_rvv_vamoorei16_v_u32m8:
1621case RISCV::BI__builtin_rvv_vamoorei16_v_u32mf2:
1622case RISCV::BI__builtin_rvv_vamoorei32_v_i32m1:
1623case RISCV::BI__builtin_rvv_vamoorei32_v_i32m2:
1624case RISCV::BI__builtin_rvv_vamoorei32_v_i32m4:
1625case RISCV::BI__builtin_rvv_vamoorei32_v_i32m8:
1626case RISCV::BI__builtin_rvv_vamoorei32_v_i32mf2:
1627case RISCV::BI__builtin_rvv_vamoorei32_v_u32m1:
1628case RISCV::BI__builtin_rvv_vamoorei32_v_u32m2:
1629case RISCV::BI__builtin_rvv_vamoorei32_v_u32m4:
1630case RISCV::BI__builtin_rvv_vamoorei32_v_u32m8:
1631case RISCV::BI__builtin_rvv_vamoorei32_v_u32mf2:
1632case RISCV::BI__builtin_rvv_vamoorei64_v_i32m1:
1633case RISCV::BI__builtin_rvv_vamoorei64_v_i32m2:
1634case RISCV::BI__builtin_rvv_vamoorei64_v_i32m4:
1635case RISCV::BI__builtin_rvv_vamoorei64_v_i32mf2:
1636case RISCV::BI__builtin_rvv_vamoorei64_v_u32m1:
1637case RISCV::BI__builtin_rvv_vamoorei64_v_u32m2:
1638case RISCV::BI__builtin_rvv_vamoorei64_v_u32m4:
1639case RISCV::BI__builtin_rvv_vamoorei64_v_u32mf2:
1640case RISCV::BI__builtin_rvv_vamoorei8_v_i64m1:
1641case RISCV::BI__builtin_rvv_vamoorei8_v_i64m2:
1642case RISCV::BI__builtin_rvv_vamoorei8_v_i64m4:
1643case RISCV::BI__builtin_rvv_vamoorei8_v_i64m8:
1644case RISCV::BI__builtin_rvv_vamoorei8_v_u64m1:
1645case RISCV::BI__builtin_rvv_vamoorei8_v_u64m2:
1646case RISCV::BI__builtin_rvv_vamoorei8_v_u64m4:
1647case RISCV::BI__builtin_rvv_vamoorei8_v_u64m8:
1648case RISCV::BI__builtin_rvv_vamoorei16_v_i64m1:
1649case RISCV::BI__builtin_rvv_vamoorei16_v_i64m2:
1650case RISCV::BI__builtin_rvv_vamoorei16_v_i64m4:
1651case RISCV::BI__builtin_rvv_vamoorei16_v_i64m8:
1652case RISCV::BI__builtin_rvv_vamoorei16_v_u64m1:
1653case RISCV::BI__builtin_rvv_vamoorei16_v_u64m2:
1654case RISCV::BI__builtin_rvv_vamoorei16_v_u64m4:
1655case RISCV::BI__builtin_rvv_vamoorei16_v_u64m8:
1656case RISCV::BI__builtin_rvv_vamoorei32_v_i64m1:
1657case RISCV::BI__builtin_rvv_vamoorei32_v_i64m2:
1658case RISCV::BI__builtin_rvv_vamoorei32_v_i64m4:
1659case RISCV::BI__builtin_rvv_vamoorei32_v_i64m8:
1660case RISCV::BI__builtin_rvv_vamoorei32_v_u64m1:
1661case RISCV::BI__builtin_rvv_vamoorei32_v_u64m2:
1662case RISCV::BI__builtin_rvv_vamoorei32_v_u64m4:
1663case RISCV::BI__builtin_rvv_vamoorei32_v_u64m8:
1664case RISCV::BI__builtin_rvv_vamoorei64_v_i64m1:
1665case RISCV::BI__builtin_rvv_vamoorei64_v_i64m2:
1666case RISCV::BI__builtin_rvv_vamoorei64_v_i64m4:
1667case RISCV::BI__builtin_rvv_vamoorei64_v_i64m8:
1668case RISCV::BI__builtin_rvv_vamoorei64_v_u64m1:
1669case RISCV::BI__builtin_rvv_vamoorei64_v_u64m2:
1670case RISCV::BI__builtin_rvv_vamoorei64_v_u64m4:
1671case RISCV::BI__builtin_rvv_vamoorei64_v_u64m8:
1672 ID = Intrinsic::riscv_vamoor;
1673
1674 // base, bindex, value, vl
1675 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()};
1676 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1677 break;
1678case RISCV::BI__builtin_rvv_vamoorei8_v_i32m1_m:
1679case RISCV::BI__builtin_rvv_vamoorei8_v_i32m2_m:
1680case RISCV::BI__builtin_rvv_vamoorei8_v_i32m4_m:
1681case RISCV::BI__builtin_rvv_vamoorei8_v_i32m8_m:
1682case RISCV::BI__builtin_rvv_vamoorei8_v_i32mf2_m:
1683case RISCV::BI__builtin_rvv_vamoorei8_v_u32m1_m:
1684case RISCV::BI__builtin_rvv_vamoorei8_v_u32m2_m:
1685case RISCV::BI__builtin_rvv_vamoorei8_v_u32m4_m:
1686case RISCV::BI__builtin_rvv_vamoorei8_v_u32m8_m:
1687case RISCV::BI__builtin_rvv_vamoorei8_v_u32mf2_m:
1688case RISCV::BI__builtin_rvv_vamoorei16_v_i32m1_m:
1689case RISCV::BI__builtin_rvv_vamoorei16_v_i32m2_m:
1690case RISCV::BI__builtin_rvv_vamoorei16_v_i32m4_m:
1691case RISCV::BI__builtin_rvv_vamoorei16_v_i32m8_m:
1692case RISCV::BI__builtin_rvv_vamoorei16_v_i32mf2_m:
1693case RISCV::BI__builtin_rvv_vamoorei16_v_u32m1_m:
1694case RISCV::BI__builtin_rvv_vamoorei16_v_u32m2_m:
1695case RISCV::BI__builtin_rvv_vamoorei16_v_u32m4_m:
1696case RISCV::BI__builtin_rvv_vamoorei16_v_u32m8_m:
1697case RISCV::BI__builtin_rvv_vamoorei16_v_u32mf2_m:
1698case RISCV::BI__builtin_rvv_vamoorei32_v_i32m1_m:
1699case RISCV::BI__builtin_rvv_vamoorei32_v_i32m2_m:
1700case RISCV::BI__builtin_rvv_vamoorei32_v_i32m4_m:
1701case RISCV::BI__builtin_rvv_vamoorei32_v_i32m8_m:
1702case RISCV::BI__builtin_rvv_vamoorei32_v_i32mf2_m:
1703case RISCV::BI__builtin_rvv_vamoorei32_v_u32m1_m:
1704case RISCV::BI__builtin_rvv_vamoorei32_v_u32m2_m:
1705case RISCV::BI__builtin_rvv_vamoorei32_v_u32m4_m:
1706case RISCV::BI__builtin_rvv_vamoorei32_v_u32m8_m:
1707case RISCV::BI__builtin_rvv_vamoorei32_v_u32mf2_m:
1708case RISCV::BI__builtin_rvv_vamoorei64_v_i32m1_m:
1709case RISCV::BI__builtin_rvv_vamoorei64_v_i32m2_m:
1710case RISCV::BI__builtin_rvv_vamoorei64_v_i32m4_m:
1711case RISCV::BI__builtin_rvv_vamoorei64_v_i32mf2_m:
1712case RISCV::BI__builtin_rvv_vamoorei64_v_u32m1_m:
1713case RISCV::BI__builtin_rvv_vamoorei64_v_u32m2_m:
1714case RISCV::BI__builtin_rvv_vamoorei64_v_u32m4_m:
1715case RISCV::BI__builtin_rvv_vamoorei64_v_u32mf2_m:
1716case RISCV::BI__builtin_rvv_vamoorei8_v_i64m1_m:
1717case RISCV::BI__builtin_rvv_vamoorei8_v_i64m2_m:
1718case RISCV::BI__builtin_rvv_vamoorei8_v_i64m4_m:
1719case RISCV::BI__builtin_rvv_vamoorei8_v_i64m8_m:
1720case RISCV::BI__builtin_rvv_vamoorei8_v_u64m1_m:
1721case RISCV::BI__builtin_rvv_vamoorei8_v_u64m2_m:
1722case RISCV::BI__builtin_rvv_vamoorei8_v_u64m4_m:
1723case RISCV::BI__builtin_rvv_vamoorei8_v_u64m8_m:
1724case RISCV::BI__builtin_rvv_vamoorei16_v_i64m1_m:
1725case RISCV::BI__builtin_rvv_vamoorei16_v_i64m2_m:
1726case RISCV::BI__builtin_rvv_vamoorei16_v_i64m4_m:
1727case RISCV::BI__builtin_rvv_vamoorei16_v_i64m8_m:
1728case RISCV::BI__builtin_rvv_vamoorei16_v_u64m1_m:
1729case RISCV::BI__builtin_rvv_vamoorei16_v_u64m2_m:
1730case RISCV::BI__builtin_rvv_vamoorei16_v_u64m4_m:
1731case RISCV::BI__builtin_rvv_vamoorei16_v_u64m8_m:
1732case RISCV::BI__builtin_rvv_vamoorei32_v_i64m1_m:
1733case RISCV::BI__builtin_rvv_vamoorei32_v_i64m2_m:
1734case RISCV::BI__builtin_rvv_vamoorei32_v_i64m4_m:
1735case RISCV::BI__builtin_rvv_vamoorei32_v_i64m8_m:
1736case RISCV::BI__builtin_rvv_vamoorei32_v_u64m1_m:
1737case RISCV::BI__builtin_rvv_vamoorei32_v_u64m2_m:
1738case RISCV::BI__builtin_rvv_vamoorei32_v_u64m4_m:
1739case RISCV::BI__builtin_rvv_vamoorei32_v_u64m8_m:
1740case RISCV::BI__builtin_rvv_vamoorei64_v_i64m1_m:
1741case RISCV::BI__builtin_rvv_vamoorei64_v_i64m2_m:
1742case RISCV::BI__builtin_rvv_vamoorei64_v_i64m4_m:
1743case RISCV::BI__builtin_rvv_vamoorei64_v_i64m8_m:
1744case RISCV::BI__builtin_rvv_vamoorei64_v_u64m1_m:
1745case RISCV::BI__builtin_rvv_vamoorei64_v_u64m2_m:
1746case RISCV::BI__builtin_rvv_vamoorei64_v_u64m4_m:
1747case RISCV::BI__builtin_rvv_vamoorei64_v_u64m8_m:
1748 ID = Intrinsic::riscv_vamoor_mask;
1749
1750 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
1751 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()};
1752 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1753 break;
1754case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m1:
1755case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m2:
1756case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m4:
1757case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m8:
1758case RISCV::BI__builtin_rvv_vamoswapei8_v_i32mf2:
1759case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m1:
1760case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m2:
1761case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m4:
1762case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m8:
1763case RISCV::BI__builtin_rvv_vamoswapei16_v_i32mf2:
1764case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m1:
1765case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m2:
1766case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m4:
1767case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m8:
1768case RISCV::BI__builtin_rvv_vamoswapei16_v_u32mf2:
1769case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m1:
1770case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m2:
1771case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m4:
1772case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m8:
1773case RISCV::BI__builtin_rvv_vamoswapei32_v_i32mf2:
1774case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m1:
1775case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m2:
1776case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m4:
1777case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m8:
1778case RISCV::BI__builtin_rvv_vamoswapei32_v_u32mf2:
1779case RISCV::BI__builtin_rvv_vamoswapei64_v_i32m1:
1780case RISCV::BI__builtin_rvv_vamoswapei64_v_i32m2:
1781case RISCV::BI__builtin_rvv_vamoswapei64_v_i32m4:
1782case RISCV::BI__builtin_rvv_vamoswapei64_v_i32mf2:
1783case RISCV::BI__builtin_rvv_vamoswapei64_v_u32m1:
1784case RISCV::BI__builtin_rvv_vamoswapei64_v_u32m2:
1785case RISCV::BI__builtin_rvv_vamoswapei64_v_u32m4:
1786case RISCV::BI__builtin_rvv_vamoswapei64_v_u32mf2:
1787case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m1:
1788case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m2:
1789case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m4:
1790case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m8:
1791case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m1:
1792case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m2:
1793case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m4:
1794case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m8:
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1960case RISCV::BI__builtin_rvv_vamoswapei16_v_f64m4_m:
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1966case RISCV::BI__builtin_rvv_vamoswapei64_v_f64m1_m:
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1968case RISCV::BI__builtin_rvv_vamoswapei64_v_f64m4_m:
1969case RISCV::BI__builtin_rvv_vamoswapei64_v_f64m8_m:
1970 ID = Intrinsic::riscv_vamoswap_mask;
1971
1972 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
1973 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()};
1974 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
1975 break;
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1982case RISCV::BI__builtin_rvv_vamoxorei8_v_u32m2:
1983case RISCV::BI__builtin_rvv_vamoxorei8_v_u32m4:
1984case RISCV::BI__builtin_rvv_vamoxorei8_v_u32m8:
1985case RISCV::BI__builtin_rvv_vamoxorei8_v_u32mf2:
1986case RISCV::BI__builtin_rvv_vamoxorei16_v_i32m1:
1987case RISCV::BI__builtin_rvv_vamoxorei16_v_i32m2:
1988case RISCV::BI__builtin_rvv_vamoxorei16_v_i32m4:
1989case RISCV::BI__builtin_rvv_vamoxorei16_v_i32m8:
1990case RISCV::BI__builtin_rvv_vamoxorei16_v_i32mf2:
1991case RISCV::BI__builtin_rvv_vamoxorei16_v_u32m1:
1992case RISCV::BI__builtin_rvv_vamoxorei16_v_u32m2:
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1995case RISCV::BI__builtin_rvv_vamoxorei16_v_u32mf2:
1996case RISCV::BI__builtin_rvv_vamoxorei32_v_i32m1:
1997case RISCV::BI__builtin_rvv_vamoxorei32_v_i32m2:
1998case RISCV::BI__builtin_rvv_vamoxorei32_v_i32m4:
1999case RISCV::BI__builtin_rvv_vamoxorei32_v_i32m8:
2000case RISCV::BI__builtin_rvv_vamoxorei32_v_i32mf2:
2001case RISCV::BI__builtin_rvv_vamoxorei32_v_u32m1:
2002case RISCV::BI__builtin_rvv_vamoxorei32_v_u32m2:
2003case RISCV::BI__builtin_rvv_vamoxorei32_v_u32m4:
2004case RISCV::BI__builtin_rvv_vamoxorei32_v_u32m8:
2005case RISCV::BI__builtin_rvv_vamoxorei32_v_u32mf2:
2006case RISCV::BI__builtin_rvv_vamoxorei64_v_i32m1:
2007case RISCV::BI__builtin_rvv_vamoxorei64_v_i32m2:
2008case RISCV::BI__builtin_rvv_vamoxorei64_v_i32m4:
2009case RISCV::BI__builtin_rvv_vamoxorei64_v_i32mf2:
2010case RISCV::BI__builtin_rvv_vamoxorei64_v_u32m1:
2011case RISCV::BI__builtin_rvv_vamoxorei64_v_u32m2:
2012case RISCV::BI__builtin_rvv_vamoxorei64_v_u32m4:
2013case RISCV::BI__builtin_rvv_vamoxorei64_v_u32mf2:
2014case RISCV::BI__builtin_rvv_vamoxorei8_v_i64m1:
2015case RISCV::BI__builtin_rvv_vamoxorei8_v_i64m2:
2016case RISCV::BI__builtin_rvv_vamoxorei8_v_i64m4:
2017case RISCV::BI__builtin_rvv_vamoxorei8_v_i64m8:
2018case RISCV::BI__builtin_rvv_vamoxorei8_v_u64m1:
2019case RISCV::BI__builtin_rvv_vamoxorei8_v_u64m2:
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2028case RISCV::BI__builtin_rvv_vamoxorei16_v_u64m4:
2029case RISCV::BI__builtin_rvv_vamoxorei16_v_u64m8:
2030case RISCV::BI__builtin_rvv_vamoxorei32_v_i64m1:
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2034case RISCV::BI__builtin_rvv_vamoxorei32_v_u64m1:
2035case RISCV::BI__builtin_rvv_vamoxorei32_v_u64m2:
2036case RISCV::BI__builtin_rvv_vamoxorei32_v_u64m4:
2037case RISCV::BI__builtin_rvv_vamoxorei32_v_u64m8:
2038case RISCV::BI__builtin_rvv_vamoxorei64_v_i64m1:
2039case RISCV::BI__builtin_rvv_vamoxorei64_v_i64m2:
2040case RISCV::BI__builtin_rvv_vamoxorei64_v_i64m4:
2041case RISCV::BI__builtin_rvv_vamoxorei64_v_i64m8:
2042case RISCV::BI__builtin_rvv_vamoxorei64_v_u64m1:
2043case RISCV::BI__builtin_rvv_vamoxorei64_v_u64m2:
2044case RISCV::BI__builtin_rvv_vamoxorei64_v_u64m4:
2045case RISCV::BI__builtin_rvv_vamoxorei64_v_u64m8:
2046 ID = Intrinsic::riscv_vamoxor;
2047
2048 // base, bindex, value, vl
2049 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()};
2050 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
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2303case RISCV::BI__builtin_rvv_vand_vx_u64m1_m:
2304case RISCV::BI__builtin_rvv_vand_vx_u64m2_m:
2305case RISCV::BI__builtin_rvv_vand_vx_u64m4_m:
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2554 ID = Intrinsic::riscv_vcompress;
Value stored to 'ID' is never read
2555
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2604 ID = Intrinsic::riscv_vdiv;
2605 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
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2659case RISCV::BI__builtin_rvv_vdivu_vv_u8mf2:
2660case RISCV::BI__builtin_rvv_vdivu_vv_u8mf4:
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2662case RISCV::BI__builtin_rvv_vdivu_vv_u16m1:
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2666case RISCV::BI__builtin_rvv_vdivu_vv_u16mf2:
2667case RISCV::BI__builtin_rvv_vdivu_vv_u16mf4:
2668case RISCV::BI__builtin_rvv_vdivu_vv_u32m1:
2669case RISCV::BI__builtin_rvv_vdivu_vv_u32m2:
2670case RISCV::BI__builtin_rvv_vdivu_vv_u32m4:
2671case RISCV::BI__builtin_rvv_vdivu_vv_u32m8:
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2676case RISCV::BI__builtin_rvv_vdivu_vv_u64m8:
2677case RISCV::BI__builtin_rvv_vdivu_vx_u8m1:
2678case RISCV::BI__builtin_rvv_vdivu_vx_u8m2:
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2688case RISCV::BI__builtin_rvv_vdivu_vx_u16mf2:
2689case RISCV::BI__builtin_rvv_vdivu_vx_u16mf4:
2690case RISCV::BI__builtin_rvv_vdivu_vx_u32m1:
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2692case RISCV::BI__builtin_rvv_vdivu_vx_u32m4:
2693case RISCV::BI__builtin_rvv_vdivu_vx_u32m8:
2694case RISCV::BI__builtin_rvv_vdivu_vx_u32mf2:
2695case RISCV::BI__builtin_rvv_vdivu_vx_u64m1:
2696case RISCV::BI__builtin_rvv_vdivu_vx_u64m2:
2697case RISCV::BI__builtin_rvv_vdivu_vx_u64m4:
2698case RISCV::BI__builtin_rvv_vdivu_vx_u64m8:
2699 ID = Intrinsic::riscv_vdivu;
2700 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
2701 break;
2702case RISCV::BI__builtin_rvv_vdivu_vv_u8m1_m:
2703case RISCV::BI__builtin_rvv_vdivu_vv_u8m2_m:
2704case RISCV::BI__builtin_rvv_vdivu_vv_u8m4_m:
2705case RISCV::BI__builtin_rvv_vdivu_vv_u8m8_m:
2706case RISCV::BI__builtin_rvv_vdivu_vv_u8mf2_m:
2707case RISCV::BI__builtin_rvv_vdivu_vv_u8mf4_m:
2708case RISCV::BI__builtin_rvv_vdivu_vv_u8mf8_m:
2709case RISCV::BI__builtin_rvv_vdivu_vv_u16m1_m:
2710case RISCV::BI__builtin_rvv_vdivu_vv_u16m2_m:
2711case RISCV::BI__builtin_rvv_vdivu_vv_u16m4_m:
2712case RISCV::BI__builtin_rvv_vdivu_vv_u16m8_m:
2713case RISCV::BI__builtin_rvv_vdivu_vv_u16mf2_m:
2714case RISCV::BI__builtin_rvv_vdivu_vv_u16mf4_m:
2715case RISCV::BI__builtin_rvv_vdivu_vv_u32m1_m:
2716case RISCV::BI__builtin_rvv_vdivu_vv_u32m2_m:
2717case RISCV::BI__builtin_rvv_vdivu_vv_u32m4_m:
2718case RISCV::BI__builtin_rvv_vdivu_vv_u32m8_m:
2719case RISCV::BI__builtin_rvv_vdivu_vv_u32mf2_m:
2720case RISCV::BI__builtin_rvv_vdivu_vv_u64m1_m:
2721case RISCV::BI__builtin_rvv_vdivu_vv_u64m2_m:
2722case RISCV::BI__builtin_rvv_vdivu_vv_u64m4_m:
2723case RISCV::BI__builtin_rvv_vdivu_vv_u64m8_m:
2724case RISCV::BI__builtin_rvv_vdivu_vx_u8m1_m:
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2727case RISCV::BI__builtin_rvv_vdivu_vx_u8m8_m:
2728case RISCV::BI__builtin_rvv_vdivu_vx_u8mf2_m:
2729case RISCV::BI__builtin_rvv_vdivu_vx_u8mf4_m:
2730case RISCV::BI__builtin_rvv_vdivu_vx_u8mf8_m:
2731case RISCV::BI__builtin_rvv_vdivu_vx_u16m1_m:
2732case RISCV::BI__builtin_rvv_vdivu_vx_u16m2_m:
2733case RISCV::BI__builtin_rvv_vdivu_vx_u16m4_m:
2734case RISCV::BI__builtin_rvv_vdivu_vx_u16m8_m:
2735case RISCV::BI__builtin_rvv_vdivu_vx_u16mf2_m:
2736case RISCV::BI__builtin_rvv_vdivu_vx_u16mf4_m:
2737case RISCV::BI__builtin_rvv_vdivu_vx_u32m1_m:
2738case RISCV::BI__builtin_rvv_vdivu_vx_u32m2_m:
2739case RISCV::BI__builtin_rvv_vdivu_vx_u32m4_m:
2740case RISCV::BI__builtin_rvv_vdivu_vx_u32m8_m:
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2742case RISCV::BI__builtin_rvv_vdivu_vx_u64m1_m:
2743case RISCV::BI__builtin_rvv_vdivu_vx_u64m2_m:
2744case RISCV::BI__builtin_rvv_vdivu_vx_u64m4_m:
2745case RISCV::BI__builtin_rvv_vdivu_vx_u64m8_m:
2746 ID = Intrinsic::riscv_vdivu_mask;
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2748 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
2749 break;
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2753case RISCV::BI__builtin_rvv_vfadd_vv_f32m8:
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2758case RISCV::BI__builtin_rvv_vfadd_vv_f64m8:
2759case RISCV::BI__builtin_rvv_vfadd_vf_f32m1:
2760case RISCV::BI__builtin_rvv_vfadd_vf_f32m2:
2761case RISCV::BI__builtin_rvv_vfadd_vf_f32m4:
2762case RISCV::BI__builtin_rvv_vfadd_vf_f32m8:
2763case RISCV::BI__builtin_rvv_vfadd_vf_f32mf2:
2764case RISCV::BI__builtin_rvv_vfadd_vf_f64m1:
2765case RISCV::BI__builtin_rvv_vfadd_vf_f64m2:
2766case RISCV::BI__builtin_rvv_vfadd_vf_f64m4:
2767case RISCV::BI__builtin_rvv_vfadd_vf_f64m8:
2768 ID = Intrinsic::riscv_vfadd;
2769 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
2770 break;
2771case RISCV::BI__builtin_rvv_vfadd_vv_f32m1_m:
2772case RISCV::BI__builtin_rvv_vfadd_vv_f32m2_m:
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2774case RISCV::BI__builtin_rvv_vfadd_vv_f32m8_m:
2775case RISCV::BI__builtin_rvv_vfadd_vv_f32mf2_m:
2776case RISCV::BI__builtin_rvv_vfadd_vv_f64m1_m:
2777case RISCV::BI__builtin_rvv_vfadd_vv_f64m2_m:
2778case RISCV::BI__builtin_rvv_vfadd_vv_f64m4_m:
2779case RISCV::BI__builtin_rvv_vfadd_vv_f64m8_m:
2780case RISCV::BI__builtin_rvv_vfadd_vf_f32m1_m:
2781case RISCV::BI__builtin_rvv_vfadd_vf_f32m2_m:
2782case RISCV::BI__builtin_rvv_vfadd_vf_f32m4_m:
2783case RISCV::BI__builtin_rvv_vfadd_vf_f32m8_m:
2784case RISCV::BI__builtin_rvv_vfadd_vf_f32mf2_m:
2785case RISCV::BI__builtin_rvv_vfadd_vf_f64m1_m:
2786case RISCV::BI__builtin_rvv_vfadd_vf_f64m2_m:
2787case RISCV::BI__builtin_rvv_vfadd_vf_f64m4_m:
2788case RISCV::BI__builtin_rvv_vfadd_vf_f64m8_m:
2789 ID = Intrinsic::riscv_vfadd_mask;
2790 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
2791 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
2792 break;
2793case RISCV::BI__builtin_rvv_vfclass_v_u32m1:
2794case RISCV::BI__builtin_rvv_vfclass_v_u32m2:
2795case RISCV::BI__builtin_rvv_vfclass_v_u32m4:
2796case RISCV::BI__builtin_rvv_vfclass_v_u32m8:
2797case RISCV::BI__builtin_rvv_vfclass_v_u32mf2:
2798case RISCV::BI__builtin_rvv_vfclass_v_u64m1:
2799case RISCV::BI__builtin_rvv_vfclass_v_u64m2:
2800case RISCV::BI__builtin_rvv_vfclass_v_u64m4:
2801case RISCV::BI__builtin_rvv_vfclass_v_u64m8:
2802 ID = Intrinsic::riscv_vfclass;
2803 IntrinsicTypes = {Ops[0]->getType(), Ops.back()->getType()};
2804 break;
2805case RISCV::BI__builtin_rvv_vfclass_v_u32m1_m:
2806case RISCV::BI__builtin_rvv_vfclass_v_u32m2_m:
2807case RISCV::BI__builtin_rvv_vfclass_v_u32m4_m:
2808case RISCV::BI__builtin_rvv_vfclass_v_u32m8_m:
2809case RISCV::BI__builtin_rvv_vfclass_v_u32mf2_m:
2810case RISCV::BI__builtin_rvv_vfclass_v_u64m1_m:
2811case RISCV::BI__builtin_rvv_vfclass_v_u64m2_m:
2812case RISCV::BI__builtin_rvv_vfclass_v_u64m4_m:
2813case RISCV::BI__builtin_rvv_vfclass_v_u64m8_m:
2814 ID = Intrinsic::riscv_vfclass_mask;
2815 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
2816 IntrinsicTypes = {Ops[1]->getType(), Ops.back()->getType()};
2817 break;
2818case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m1:
2819case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m2:
2820case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m4:
2821case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m8:
2822case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16mf2:
2823case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16mf4:
2824case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m1:
2825case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m2:
2826case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m4:
2827case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m8:
2828case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32mf2:
2829case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m1:
2830case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m2:
2831case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m4:
2832case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m8:
2833 ID = Intrinsic::riscv_vfcvt_f_x_v;
2834 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
2835 break;
2836case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m1_m:
2837case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m2_m:
2838case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m4_m:
2839case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m8_m:
2840case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16mf2_m:
2841case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16mf4_m:
2842case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m1_m:
2843case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m2_m:
2844case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m4_m:
2845case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m8_m:
2846case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32mf2_m:
2847case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m1_m:
2848case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m2_m:
2849case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m4_m:
2850case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m8_m:
2851 ID = Intrinsic::riscv_vfcvt_f_x_v_mask;
2852 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
2853 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
2854 break;
2855case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m1:
2856case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m2:
2857case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m4:
2858case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m8:
2859case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16mf2:
2860case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16mf4:
2861case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m1:
2862case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m2:
2863case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m4:
2864case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m8:
2865case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32mf2:
2866case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m1:
2867case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m2:
2868case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m4:
2869case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m8:
2870 ID = Intrinsic::riscv_vfcvt_f_xu_v;
2871 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
2872 break;
2873case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m1_m:
2874case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m2_m:
2875case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m4_m:
2876case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m8_m:
2877case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16mf2_m:
2878case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16mf4_m:
2879case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m1_m:
2880case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m2_m:
2881case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m4_m:
2882case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m8_m:
2883case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32mf2_m:
2884case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m1_m:
2885case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m2_m:
2886case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m4_m:
2887case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m8_m:
2888 ID = Intrinsic::riscv_vfcvt_f_xu_v_mask;
2889 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
2890 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
2891 break;
2892case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m1:
2893case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m2:
2894case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m4:
2895case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m8:
2896case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32mf2:
2897case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m1:
2898case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m2:
2899case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m4:
2900case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m8:
2901 ID = Intrinsic::riscv_vfcvt_rtz_x_f_v;
2902 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
2903 break;
2904case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m1_m:
2905case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m2_m:
2906case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m4_m:
2907case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m8_m:
2908case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32mf2_m:
2909case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m1_m:
2910case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m2_m:
2911case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m4_m:
2912case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m8_m:
2913 ID = Intrinsic::riscv_vfcvt_rtz_x_f_v_mask;
2914 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
2915 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
2916 break;
2917case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m1:
2918case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m2:
2919case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m4:
2920case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m8:
2921case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32mf2:
2922case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m1:
2923case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m2:
2924case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m4:
2925case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m8:
2926 ID = Intrinsic::riscv_vfcvt_rtz_xu_f_v;
2927 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
2928 break;
2929case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m1_m:
2930case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m2_m:
2931case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m4_m:
2932case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m8_m:
2933case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32mf2_m:
2934case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m1_m:
2935case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m2_m:
2936case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m4_m:
2937case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m8_m:
2938 ID = Intrinsic::riscv_vfcvt_rtz_xu_f_v_mask;
2939 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
2940 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
2941 break;
2942case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m1:
2943case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m2:
2944case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m4:
2945case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m8:
2946case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32mf2:
2947case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m1:
2948case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m2:
2949case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m4:
2950case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m8:
2951 ID = Intrinsic::riscv_vfcvt_x_f_v;
2952 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
2953 break;
2954case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m1_m:
2955case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m2_m:
2956case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m4_m:
2957case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m8_m:
2958case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32mf2_m:
2959case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m1_m:
2960case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m2_m:
2961case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m4_m:
2962case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m8_m:
2963 ID = Intrinsic::riscv_vfcvt_x_f_v_mask;
2964 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
2965 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
2966 break;
2967case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m1:
2968case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m2:
2969case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m4:
2970case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m8:
2971case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32mf2:
2972case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m1:
2973case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m2:
2974case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m4:
2975case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m8:
2976 ID = Intrinsic::riscv_vfcvt_xu_f_v;
2977 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
2978 break;
2979case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m1_m:
2980case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m2_m:
2981case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m4_m:
2982case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m8_m:
2983case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32mf2_m:
2984case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m1_m:
2985case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m2_m:
2986case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m4_m:
2987case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m8_m:
2988 ID = Intrinsic::riscv_vfcvt_xu_f_v_mask;
2989 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
2990 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
2991 break;
2992case RISCV::BI__builtin_rvv_vfdiv_vv_f32m1:
2993case RISCV::BI__builtin_rvv_vfdiv_vv_f32m2:
2994case RISCV::BI__builtin_rvv_vfdiv_vv_f32m4:
2995case RISCV::BI__builtin_rvv_vfdiv_vv_f32m8:
2996case RISCV::BI__builtin_rvv_vfdiv_vv_f32mf2:
2997case RISCV::BI__builtin_rvv_vfdiv_vv_f64m1:
2998case RISCV::BI__builtin_rvv_vfdiv_vv_f64m2:
2999case RISCV::BI__builtin_rvv_vfdiv_vv_f64m4:
3000case RISCV::BI__builtin_rvv_vfdiv_vv_f64m8:
3001case RISCV::BI__builtin_rvv_vfdiv_vf_f32m1:
3002case RISCV::BI__builtin_rvv_vfdiv_vf_f32m2:
3003case RISCV::BI__builtin_rvv_vfdiv_vf_f32m4:
3004case RISCV::BI__builtin_rvv_vfdiv_vf_f32m8:
3005case RISCV::BI__builtin_rvv_vfdiv_vf_f32mf2:
3006case RISCV::BI__builtin_rvv_vfdiv_vf_f64m1:
3007case RISCV::BI__builtin_rvv_vfdiv_vf_f64m2:
3008case RISCV::BI__builtin_rvv_vfdiv_vf_f64m4:
3009case RISCV::BI__builtin_rvv_vfdiv_vf_f64m8:
3010 ID = Intrinsic::riscv_vfdiv;
3011 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3012 break;
3013case RISCV::BI__builtin_rvv_vfdiv_vv_f32m1_m:
3014case RISCV::BI__builtin_rvv_vfdiv_vv_f32m2_m:
3015case RISCV::BI__builtin_rvv_vfdiv_vv_f32m4_m:
3016case RISCV::BI__builtin_rvv_vfdiv_vv_f32m8_m:
3017case RISCV::BI__builtin_rvv_vfdiv_vv_f32mf2_m:
3018case RISCV::BI__builtin_rvv_vfdiv_vv_f64m1_m:
3019case RISCV::BI__builtin_rvv_vfdiv_vv_f64m2_m:
3020case RISCV::BI__builtin_rvv_vfdiv_vv_f64m4_m:
3021case RISCV::BI__builtin_rvv_vfdiv_vv_f64m8_m:
3022case RISCV::BI__builtin_rvv_vfdiv_vf_f32m1_m:
3023case RISCV::BI__builtin_rvv_vfdiv_vf_f32m2_m:
3024case RISCV::BI__builtin_rvv_vfdiv_vf_f32m4_m:
3025case RISCV::BI__builtin_rvv_vfdiv_vf_f32m8_m:
3026case RISCV::BI__builtin_rvv_vfdiv_vf_f32mf2_m:
3027case RISCV::BI__builtin_rvv_vfdiv_vf_f64m1_m:
3028case RISCV::BI__builtin_rvv_vfdiv_vf_f64m2_m:
3029case RISCV::BI__builtin_rvv_vfdiv_vf_f64m4_m:
3030case RISCV::BI__builtin_rvv_vfdiv_vf_f64m8_m:
3031 ID = Intrinsic::riscv_vfdiv_mask;
3032 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3033 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
3034 break;
3035case RISCV::BI__builtin_rvv_vfirst_m_b8:
3036case RISCV::BI__builtin_rvv_vfirst_m_b4:
3037case RISCV::BI__builtin_rvv_vfirst_m_b2:
3038case RISCV::BI__builtin_rvv_vfirst_m_b1:
3039case RISCV::BI__builtin_rvv_vfirst_m_b16:
3040case RISCV::BI__builtin_rvv_vfirst_m_b32:
3041case RISCV::BI__builtin_rvv_vfirst_m_b64:
3042 ID = Intrinsic::riscv_vfirst;
3043 IntrinsicTypes = {Ops[0]->getType(), Ops.back()->getType()};
3044 break;
3045case RISCV::BI__builtin_rvv_vfirst_m_b8_m:
3046case RISCV::BI__builtin_rvv_vfirst_m_b4_m:
3047case RISCV::BI__builtin_rvv_vfirst_m_b2_m:
3048case RISCV::BI__builtin_rvv_vfirst_m_b1_m:
3049case RISCV::BI__builtin_rvv_vfirst_m_b16_m:
3050case RISCV::BI__builtin_rvv_vfirst_m_b32_m:
3051case RISCV::BI__builtin_rvv_vfirst_m_b64_m:
3052 ID = Intrinsic::riscv_vfirst_mask;
3053 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3054 IntrinsicTypes = {Ops[0]->getType(), Ops.back()->getType()};
3055 break;
3056case RISCV::BI__builtin_rvv_vfmacc_vv_f32m1:
3057case RISCV::BI__builtin_rvv_vfmacc_vv_f32m2:
3058case RISCV::BI__builtin_rvv_vfmacc_vv_f32m4:
3059case RISCV::BI__builtin_rvv_vfmacc_vv_f32m8:
3060case RISCV::BI__builtin_rvv_vfmacc_vv_f32mf2:
3061case RISCV::BI__builtin_rvv_vfmacc_vv_f64m1:
3062case RISCV::BI__builtin_rvv_vfmacc_vv_f64m2:
3063case RISCV::BI__builtin_rvv_vfmacc_vv_f64m4:
3064case RISCV::BI__builtin_rvv_vfmacc_vv_f64m8:
3065case RISCV::BI__builtin_rvv_vfmacc_vf_f32m1:
3066case RISCV::BI__builtin_rvv_vfmacc_vf_f32m2:
3067case RISCV::BI__builtin_rvv_vfmacc_vf_f32m4:
3068case RISCV::BI__builtin_rvv_vfmacc_vf_f32m8:
3069case RISCV::BI__builtin_rvv_vfmacc_vf_f32mf2:
3070case RISCV::BI__builtin_rvv_vfmacc_vf_f64m1:
3071case RISCV::BI__builtin_rvv_vfmacc_vf_f64m2:
3072case RISCV::BI__builtin_rvv_vfmacc_vf_f64m4:
3073case RISCV::BI__builtin_rvv_vfmacc_vf_f64m8:
3074 ID = Intrinsic::riscv_vfmacc;
3075 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3076 break;
3077case RISCV::BI__builtin_rvv_vfmacc_vv_f32m1_m:
3078case RISCV::BI__builtin_rvv_vfmacc_vv_f32m2_m:
3079case RISCV::BI__builtin_rvv_vfmacc_vv_f32m4_m:
3080case RISCV::BI__builtin_rvv_vfmacc_vv_f32m8_m:
3081case RISCV::BI__builtin_rvv_vfmacc_vv_f32mf2_m:
3082case RISCV::BI__builtin_rvv_vfmacc_vv_f64m1_m:
3083case RISCV::BI__builtin_rvv_vfmacc_vv_f64m2_m:
3084case RISCV::BI__builtin_rvv_vfmacc_vv_f64m4_m:
3085case RISCV::BI__builtin_rvv_vfmacc_vv_f64m8_m:
3086case RISCV::BI__builtin_rvv_vfmacc_vf_f32m1_m:
3087case RISCV::BI__builtin_rvv_vfmacc_vf_f32m2_m:
3088case RISCV::BI__builtin_rvv_vfmacc_vf_f32m4_m:
3089case RISCV::BI__builtin_rvv_vfmacc_vf_f32m8_m:
3090case RISCV::BI__builtin_rvv_vfmacc_vf_f32mf2_m:
3091case RISCV::BI__builtin_rvv_vfmacc_vf_f64m1_m:
3092case RISCV::BI__builtin_rvv_vfmacc_vf_f64m2_m:
3093case RISCV::BI__builtin_rvv_vfmacc_vf_f64m4_m:
3094case RISCV::BI__builtin_rvv_vfmacc_vf_f64m8_m:
3095 ID = Intrinsic::riscv_vfmacc_mask;
3096 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3097 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3098 break;
3099case RISCV::BI__builtin_rvv_vfmadd_vv_f32m1:
3100case RISCV::BI__builtin_rvv_vfmadd_vv_f32m2:
3101case RISCV::BI__builtin_rvv_vfmadd_vv_f32m4:
3102case RISCV::BI__builtin_rvv_vfmadd_vv_f32m8:
3103case RISCV::BI__builtin_rvv_vfmadd_vv_f32mf2:
3104case RISCV::BI__builtin_rvv_vfmadd_vv_f64m1:
3105case RISCV::BI__builtin_rvv_vfmadd_vv_f64m2:
3106case RISCV::BI__builtin_rvv_vfmadd_vv_f64m4:
3107case RISCV::BI__builtin_rvv_vfmadd_vv_f64m8:
3108case RISCV::BI__builtin_rvv_vfmadd_vf_f32m1:
3109case RISCV::BI__builtin_rvv_vfmadd_vf_f32m2:
3110case RISCV::BI__builtin_rvv_vfmadd_vf_f32m4:
3111case RISCV::BI__builtin_rvv_vfmadd_vf_f32m8:
3112case RISCV::BI__builtin_rvv_vfmadd_vf_f32mf2:
3113case RISCV::BI__builtin_rvv_vfmadd_vf_f64m1:
3114case RISCV::BI__builtin_rvv_vfmadd_vf_f64m2:
3115case RISCV::BI__builtin_rvv_vfmadd_vf_f64m4:
3116case RISCV::BI__builtin_rvv_vfmadd_vf_f64m8:
3117 ID = Intrinsic::riscv_vfmadd;
3118 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3119 break;
3120case RISCV::BI__builtin_rvv_vfmadd_vv_f32m1_m:
3121case RISCV::BI__builtin_rvv_vfmadd_vv_f32m2_m:
3122case RISCV::BI__builtin_rvv_vfmadd_vv_f32m4_m:
3123case RISCV::BI__builtin_rvv_vfmadd_vv_f32m8_m:
3124case RISCV::BI__builtin_rvv_vfmadd_vv_f32mf2_m:
3125case RISCV::BI__builtin_rvv_vfmadd_vv_f64m1_m:
3126case RISCV::BI__builtin_rvv_vfmadd_vv_f64m2_m:
3127case RISCV::BI__builtin_rvv_vfmadd_vv_f64m4_m:
3128case RISCV::BI__builtin_rvv_vfmadd_vv_f64m8_m:
3129case RISCV::BI__builtin_rvv_vfmadd_vf_f32m1_m:
3130case RISCV::BI__builtin_rvv_vfmadd_vf_f32m2_m:
3131case RISCV::BI__builtin_rvv_vfmadd_vf_f32m4_m:
3132case RISCV::BI__builtin_rvv_vfmadd_vf_f32m8_m:
3133case RISCV::BI__builtin_rvv_vfmadd_vf_f32mf2_m:
3134case RISCV::BI__builtin_rvv_vfmadd_vf_f64m1_m:
3135case RISCV::BI__builtin_rvv_vfmadd_vf_f64m2_m:
3136case RISCV::BI__builtin_rvv_vfmadd_vf_f64m4_m:
3137case RISCV::BI__builtin_rvv_vfmadd_vf_f64m8_m:
3138 ID = Intrinsic::riscv_vfmadd_mask;
3139 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3140 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3141 break;
3142case RISCV::BI__builtin_rvv_vfmax_vv_f32m1:
3143case RISCV::BI__builtin_rvv_vfmax_vv_f32m2:
3144case RISCV::BI__builtin_rvv_vfmax_vv_f32m4:
3145case RISCV::BI__builtin_rvv_vfmax_vv_f32m8:
3146case RISCV::BI__builtin_rvv_vfmax_vv_f32mf2:
3147case RISCV::BI__builtin_rvv_vfmax_vv_f64m1:
3148case RISCV::BI__builtin_rvv_vfmax_vv_f64m2:
3149case RISCV::BI__builtin_rvv_vfmax_vv_f64m4:
3150case RISCV::BI__builtin_rvv_vfmax_vv_f64m8:
3151case RISCV::BI__builtin_rvv_vfmax_vf_f32m1:
3152case RISCV::BI__builtin_rvv_vfmax_vf_f32m2:
3153case RISCV::BI__builtin_rvv_vfmax_vf_f32m4:
3154case RISCV::BI__builtin_rvv_vfmax_vf_f32m8:
3155case RISCV::BI__builtin_rvv_vfmax_vf_f32mf2:
3156case RISCV::BI__builtin_rvv_vfmax_vf_f64m1:
3157case RISCV::BI__builtin_rvv_vfmax_vf_f64m2:
3158case RISCV::BI__builtin_rvv_vfmax_vf_f64m4:
3159case RISCV::BI__builtin_rvv_vfmax_vf_f64m8:
3160 ID = Intrinsic::riscv_vfmax;
3161 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3162 break;
3163case RISCV::BI__builtin_rvv_vfmax_vv_f32m1_m:
3164case RISCV::BI__builtin_rvv_vfmax_vv_f32m2_m:
3165case RISCV::BI__builtin_rvv_vfmax_vv_f32m4_m:
3166case RISCV::BI__builtin_rvv_vfmax_vv_f32m8_m:
3167case RISCV::BI__builtin_rvv_vfmax_vv_f32mf2_m:
3168case RISCV::BI__builtin_rvv_vfmax_vv_f64m1_m:
3169case RISCV::BI__builtin_rvv_vfmax_vv_f64m2_m:
3170case RISCV::BI__builtin_rvv_vfmax_vv_f64m4_m:
3171case RISCV::BI__builtin_rvv_vfmax_vv_f64m8_m:
3172case RISCV::BI__builtin_rvv_vfmax_vf_f32m1_m:
3173case RISCV::BI__builtin_rvv_vfmax_vf_f32m2_m:
3174case RISCV::BI__builtin_rvv_vfmax_vf_f32m4_m:
3175case RISCV::BI__builtin_rvv_vfmax_vf_f32m8_m:
3176case RISCV::BI__builtin_rvv_vfmax_vf_f32mf2_m:
3177case RISCV::BI__builtin_rvv_vfmax_vf_f64m1_m:
3178case RISCV::BI__builtin_rvv_vfmax_vf_f64m2_m:
3179case RISCV::BI__builtin_rvv_vfmax_vf_f64m4_m:
3180case RISCV::BI__builtin_rvv_vfmax_vf_f64m8_m:
3181 ID = Intrinsic::riscv_vfmax_mask;
3182 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3183 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
3184 break;
3185case RISCV::BI__builtin_rvv_vmerge_vvm_f32m1:
3186case RISCV::BI__builtin_rvv_vmerge_vvm_f32m2:
3187case RISCV::BI__builtin_rvv_vmerge_vvm_f32m4:
3188case RISCV::BI__builtin_rvv_vmerge_vvm_f32m8:
3189case RISCV::BI__builtin_rvv_vmerge_vvm_f32mf2:
3190case RISCV::BI__builtin_rvv_vmerge_vvm_f64m1:
3191case RISCV::BI__builtin_rvv_vmerge_vvm_f64m2:
3192case RISCV::BI__builtin_rvv_vmerge_vvm_f64m4:
3193case RISCV::BI__builtin_rvv_vmerge_vvm_f64m8:
3194case RISCV::BI__builtin_rvv_vfmerge_vfm_f32m1:
3195case RISCV::BI__builtin_rvv_vfmerge_vfm_f32m2:
3196case RISCV::BI__builtin_rvv_vfmerge_vfm_f32m4:
3197case RISCV::BI__builtin_rvv_vfmerge_vfm_f32m8:
3198case RISCV::BI__builtin_rvv_vfmerge_vfm_f32mf2:
3199case RISCV::BI__builtin_rvv_vfmerge_vfm_f64m1:
3200case RISCV::BI__builtin_rvv_vfmerge_vfm_f64m2:
3201case RISCV::BI__builtin_rvv_vfmerge_vfm_f64m4:
3202case RISCV::BI__builtin_rvv_vfmerge_vfm_f64m8:
3203 ID = Intrinsic::riscv_vfmerge;
3204
3205 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.begin() + 3);
3206 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()};
3207 break;
3208case RISCV::BI__builtin_rvv_vfmin_vv_f32m1:
3209case RISCV::BI__builtin_rvv_vfmin_vv_f32m2:
3210case RISCV::BI__builtin_rvv_vfmin_vv_f32m4:
3211case RISCV::BI__builtin_rvv_vfmin_vv_f32m8:
3212case RISCV::BI__builtin_rvv_vfmin_vv_f32mf2:
3213case RISCV::BI__builtin_rvv_vfmin_vv_f64m1:
3214case RISCV::BI__builtin_rvv_vfmin_vv_f64m2:
3215case RISCV::BI__builtin_rvv_vfmin_vv_f64m4:
3216case RISCV::BI__builtin_rvv_vfmin_vv_f64m8:
3217case RISCV::BI__builtin_rvv_vfmin_vf_f32m1:
3218case RISCV::BI__builtin_rvv_vfmin_vf_f32m2:
3219case RISCV::BI__builtin_rvv_vfmin_vf_f32m4:
3220case RISCV::BI__builtin_rvv_vfmin_vf_f32m8:
3221case RISCV::BI__builtin_rvv_vfmin_vf_f32mf2:
3222case RISCV::BI__builtin_rvv_vfmin_vf_f64m1:
3223case RISCV::BI__builtin_rvv_vfmin_vf_f64m2:
3224case RISCV::BI__builtin_rvv_vfmin_vf_f64m4:
3225case RISCV::BI__builtin_rvv_vfmin_vf_f64m8:
3226 ID = Intrinsic::riscv_vfmin;
3227 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3228 break;
3229case RISCV::BI__builtin_rvv_vfmin_vv_f32m1_m:
3230case RISCV::BI__builtin_rvv_vfmin_vv_f32m2_m:
3231case RISCV::BI__builtin_rvv_vfmin_vv_f32m4_m:
3232case RISCV::BI__builtin_rvv_vfmin_vv_f32m8_m:
3233case RISCV::BI__builtin_rvv_vfmin_vv_f32mf2_m:
3234case RISCV::BI__builtin_rvv_vfmin_vv_f64m1_m:
3235case RISCV::BI__builtin_rvv_vfmin_vv_f64m2_m:
3236case RISCV::BI__builtin_rvv_vfmin_vv_f64m4_m:
3237case RISCV::BI__builtin_rvv_vfmin_vv_f64m8_m:
3238case RISCV::BI__builtin_rvv_vfmin_vf_f32m1_m:
3239case RISCV::BI__builtin_rvv_vfmin_vf_f32m2_m:
3240case RISCV::BI__builtin_rvv_vfmin_vf_f32m4_m:
3241case RISCV::BI__builtin_rvv_vfmin_vf_f32m8_m:
3242case RISCV::BI__builtin_rvv_vfmin_vf_f32mf2_m:
3243case RISCV::BI__builtin_rvv_vfmin_vf_f64m1_m:
3244case RISCV::BI__builtin_rvv_vfmin_vf_f64m2_m:
3245case RISCV::BI__builtin_rvv_vfmin_vf_f64m4_m:
3246case RISCV::BI__builtin_rvv_vfmin_vf_f64m8_m:
3247 ID = Intrinsic::riscv_vfmin_mask;
3248 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3249 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
3250 break;
3251case RISCV::BI__builtin_rvv_vfmsac_vv_f32m1:
3252case RISCV::BI__builtin_rvv_vfmsac_vv_f32m2:
3253case RISCV::BI__builtin_rvv_vfmsac_vv_f32m4:
3254case RISCV::BI__builtin_rvv_vfmsac_vv_f32m8:
3255case RISCV::BI__builtin_rvv_vfmsac_vv_f32mf2:
3256case RISCV::BI__builtin_rvv_vfmsac_vv_f64m1:
3257case RISCV::BI__builtin_rvv_vfmsac_vv_f64m2:
3258case RISCV::BI__builtin_rvv_vfmsac_vv_f64m4:
3259case RISCV::BI__builtin_rvv_vfmsac_vv_f64m8:
3260case RISCV::BI__builtin_rvv_vfmsac_vf_f32m1:
3261case RISCV::BI__builtin_rvv_vfmsac_vf_f32m2:
3262case RISCV::BI__builtin_rvv_vfmsac_vf_f32m4:
3263case RISCV::BI__builtin_rvv_vfmsac_vf_f32m8:
3264case RISCV::BI__builtin_rvv_vfmsac_vf_f32mf2:
3265case RISCV::BI__builtin_rvv_vfmsac_vf_f64m1:
3266case RISCV::BI__builtin_rvv_vfmsac_vf_f64m2:
3267case RISCV::BI__builtin_rvv_vfmsac_vf_f64m4:
3268case RISCV::BI__builtin_rvv_vfmsac_vf_f64m8:
3269 ID = Intrinsic::riscv_vfmsac;
3270 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3271 break;
3272case RISCV::BI__builtin_rvv_vfmsac_vv_f32m1_m:
3273case RISCV::BI__builtin_rvv_vfmsac_vv_f32m2_m:
3274case RISCV::BI__builtin_rvv_vfmsac_vv_f32m4_m:
3275case RISCV::BI__builtin_rvv_vfmsac_vv_f32m8_m:
3276case RISCV::BI__builtin_rvv_vfmsac_vv_f32mf2_m:
3277case RISCV::BI__builtin_rvv_vfmsac_vv_f64m1_m:
3278case RISCV::BI__builtin_rvv_vfmsac_vv_f64m2_m:
3279case RISCV::BI__builtin_rvv_vfmsac_vv_f64m4_m:
3280case RISCV::BI__builtin_rvv_vfmsac_vv_f64m8_m:
3281case RISCV::BI__builtin_rvv_vfmsac_vf_f32m1_m:
3282case RISCV::BI__builtin_rvv_vfmsac_vf_f32m2_m:
3283case RISCV::BI__builtin_rvv_vfmsac_vf_f32m4_m:
3284case RISCV::BI__builtin_rvv_vfmsac_vf_f32m8_m:
3285case RISCV::BI__builtin_rvv_vfmsac_vf_f32mf2_m:
3286case RISCV::BI__builtin_rvv_vfmsac_vf_f64m1_m:
3287case RISCV::BI__builtin_rvv_vfmsac_vf_f64m2_m:
3288case RISCV::BI__builtin_rvv_vfmsac_vf_f64m4_m:
3289case RISCV::BI__builtin_rvv_vfmsac_vf_f64m8_m:
3290 ID = Intrinsic::riscv_vfmsac_mask;
3291 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3292 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3293 break;
3294case RISCV::BI__builtin_rvv_vfmsub_vv_f32m1:
3295case RISCV::BI__builtin_rvv_vfmsub_vv_f32m2:
3296case RISCV::BI__builtin_rvv_vfmsub_vv_f32m4:
3297case RISCV::BI__builtin_rvv_vfmsub_vv_f32m8:
3298case RISCV::BI__builtin_rvv_vfmsub_vv_f32mf2:
3299case RISCV::BI__builtin_rvv_vfmsub_vv_f64m1:
3300case RISCV::BI__builtin_rvv_vfmsub_vv_f64m2:
3301case RISCV::BI__builtin_rvv_vfmsub_vv_f64m4:
3302case RISCV::BI__builtin_rvv_vfmsub_vv_f64m8:
3303case RISCV::BI__builtin_rvv_vfmsub_vf_f32m1:
3304case RISCV::BI__builtin_rvv_vfmsub_vf_f32m2:
3305case RISCV::BI__builtin_rvv_vfmsub_vf_f32m4:
3306case RISCV::BI__builtin_rvv_vfmsub_vf_f32m8:
3307case RISCV::BI__builtin_rvv_vfmsub_vf_f32mf2:
3308case RISCV::BI__builtin_rvv_vfmsub_vf_f64m1:
3309case RISCV::BI__builtin_rvv_vfmsub_vf_f64m2:
3310case RISCV::BI__builtin_rvv_vfmsub_vf_f64m4:
3311case RISCV::BI__builtin_rvv_vfmsub_vf_f64m8:
3312 ID = Intrinsic::riscv_vfmsub;
3313 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3314 break;
3315case RISCV::BI__builtin_rvv_vfmsub_vv_f32m1_m:
3316case RISCV::BI__builtin_rvv_vfmsub_vv_f32m2_m:
3317case RISCV::BI__builtin_rvv_vfmsub_vv_f32m4_m:
3318case RISCV::BI__builtin_rvv_vfmsub_vv_f32m8_m:
3319case RISCV::BI__builtin_rvv_vfmsub_vv_f32mf2_m:
3320case RISCV::BI__builtin_rvv_vfmsub_vv_f64m1_m:
3321case RISCV::BI__builtin_rvv_vfmsub_vv_f64m2_m:
3322case RISCV::BI__builtin_rvv_vfmsub_vv_f64m4_m:
3323case RISCV::BI__builtin_rvv_vfmsub_vv_f64m8_m:
3324case RISCV::BI__builtin_rvv_vfmsub_vf_f32m1_m:
3325case RISCV::BI__builtin_rvv_vfmsub_vf_f32m2_m:
3326case RISCV::BI__builtin_rvv_vfmsub_vf_f32m4_m:
3327case RISCV::BI__builtin_rvv_vfmsub_vf_f32m8_m:
3328case RISCV::BI__builtin_rvv_vfmsub_vf_f32mf2_m:
3329case RISCV::BI__builtin_rvv_vfmsub_vf_f64m1_m:
3330case RISCV::BI__builtin_rvv_vfmsub_vf_f64m2_m:
3331case RISCV::BI__builtin_rvv_vfmsub_vf_f64m4_m:
3332case RISCV::BI__builtin_rvv_vfmsub_vf_f64m8_m:
3333 ID = Intrinsic::riscv_vfmsub_mask;
3334 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3335 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3336 break;
3337case RISCV::BI__builtin_rvv_vfmul_vv_f32m1:
3338case RISCV::BI__builtin_rvv_vfmul_vv_f32m2:
3339case RISCV::BI__builtin_rvv_vfmul_vv_f32m4:
3340case RISCV::BI__builtin_rvv_vfmul_vv_f32m8:
3341case RISCV::BI__builtin_rvv_vfmul_vv_f32mf2:
3342case RISCV::BI__builtin_rvv_vfmul_vv_f64m1:
3343case RISCV::BI__builtin_rvv_vfmul_vv_f64m2:
3344case RISCV::BI__builtin_rvv_vfmul_vv_f64m4:
3345case RISCV::BI__builtin_rvv_vfmul_vv_f64m8:
3346case RISCV::BI__builtin_rvv_vfmul_vf_f32m1:
3347case RISCV::BI__builtin_rvv_vfmul_vf_f32m2:
3348case RISCV::BI__builtin_rvv_vfmul_vf_f32m4:
3349case RISCV::BI__builtin_rvv_vfmul_vf_f32m8:
3350case RISCV::BI__builtin_rvv_vfmul_vf_f32mf2:
3351case RISCV::BI__builtin_rvv_vfmul_vf_f64m1:
3352case RISCV::BI__builtin_rvv_vfmul_vf_f64m2:
3353case RISCV::BI__builtin_rvv_vfmul_vf_f64m4:
3354case RISCV::BI__builtin_rvv_vfmul_vf_f64m8:
3355 ID = Intrinsic::riscv_vfmul;
3356 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3357 break;
3358case RISCV::BI__builtin_rvv_vfmul_vv_f32m1_m:
3359case RISCV::BI__builtin_rvv_vfmul_vv_f32m2_m:
3360case RISCV::BI__builtin_rvv_vfmul_vv_f32m4_m:
3361case RISCV::BI__builtin_rvv_vfmul_vv_f32m8_m:
3362case RISCV::BI__builtin_rvv_vfmul_vv_f32mf2_m:
3363case RISCV::BI__builtin_rvv_vfmul_vv_f64m1_m:
3364case RISCV::BI__builtin_rvv_vfmul_vv_f64m2_m:
3365case RISCV::BI__builtin_rvv_vfmul_vv_f64m4_m:
3366case RISCV::BI__builtin_rvv_vfmul_vv_f64m8_m:
3367case RISCV::BI__builtin_rvv_vfmul_vf_f32m1_m:
3368case RISCV::BI__builtin_rvv_vfmul_vf_f32m2_m:
3369case RISCV::BI__builtin_rvv_vfmul_vf_f32m4_m:
3370case RISCV::BI__builtin_rvv_vfmul_vf_f32m8_m:
3371case RISCV::BI__builtin_rvv_vfmul_vf_f32mf2_m:
3372case RISCV::BI__builtin_rvv_vfmul_vf_f64m1_m:
3373case RISCV::BI__builtin_rvv_vfmul_vf_f64m2_m:
3374case RISCV::BI__builtin_rvv_vfmul_vf_f64m4_m:
3375case RISCV::BI__builtin_rvv_vfmul_vf_f64m8_m:
3376 ID = Intrinsic::riscv_vfmul_mask;
3377 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3378 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
3379 break;
3380case RISCV::BI__builtin_rvv_vfmv_f_s_f32m1_f32:
3381case RISCV::BI__builtin_rvv_vfmv_f_s_f32m2_f32:
3382case RISCV::BI__builtin_rvv_vfmv_f_s_f32m4_f32:
3383case RISCV::BI__builtin_rvv_vfmv_f_s_f32m8_f32:
3384case RISCV::BI__builtin_rvv_vfmv_f_s_f32mf2_f32:
3385case RISCV::BI__builtin_rvv_vfmv_f_s_f64m1_f64:
3386case RISCV::BI__builtin_rvv_vfmv_f_s_f64m2_f64:
3387case RISCV::BI__builtin_rvv_vfmv_f_s_f64m4_f64:
3388case RISCV::BI__builtin_rvv_vfmv_f_s_f64m8_f64:
3389 ID = Intrinsic::riscv_vfmv_f_s;
3390 IntrinsicTypes = {Ops[0]->getType()};
3391 break;
3392case RISCV::BI__builtin_rvv_vfmv_s_f_f32m1:
3393case RISCV::BI__builtin_rvv_vfmv_s_f_f32m2:
3394case RISCV::BI__builtin_rvv_vfmv_s_f_f32m4:
3395case RISCV::BI__builtin_rvv_vfmv_s_f_f32m8:
3396case RISCV::BI__builtin_rvv_vfmv_s_f_f32mf2:
3397case RISCV::BI__builtin_rvv_vfmv_s_f_f64m1:
3398case RISCV::BI__builtin_rvv_vfmv_s_f_f64m2:
3399case RISCV::BI__builtin_rvv_vfmv_s_f_f64m4:
3400case RISCV::BI__builtin_rvv_vfmv_s_f_f64m8:
3401case RISCV::BI__builtin_rvv_vfmv_s_x_u32m1:
3402case RISCV::BI__builtin_rvv_vfmv_s_x_u32m2:
3403case RISCV::BI__builtin_rvv_vfmv_s_x_u32m4:
3404case RISCV::BI__builtin_rvv_vfmv_s_x_u32m8:
3405case RISCV::BI__builtin_rvv_vfmv_s_x_u32mf2:
3406case RISCV::BI__builtin_rvv_vfmv_s_x_u64m1:
3407case RISCV::BI__builtin_rvv_vfmv_s_x_u64m2:
3408case RISCV::BI__builtin_rvv_vfmv_s_x_u64m4:
3409case RISCV::BI__builtin_rvv_vfmv_s_x_u64m8:
3410 ID = Intrinsic::riscv_vfmv_s_f;
3411 IntrinsicTypes = {ResultType, Ops.back()->getType()};
3412 break;
3413case RISCV::BI__builtin_rvv_vfmv_v_f_f32m1:
3414case RISCV::BI__builtin_rvv_vfmv_v_f_f32m2:
3415case RISCV::BI__builtin_rvv_vfmv_v_f_f32m4:
3416case RISCV::BI__builtin_rvv_vfmv_v_f_f32m8:
3417case RISCV::BI__builtin_rvv_vfmv_v_f_f32mf2:
3418case RISCV::BI__builtin_rvv_vfmv_v_f_f64m1:
3419case RISCV::BI__builtin_rvv_vfmv_v_f_f64m2:
3420case RISCV::BI__builtin_rvv_vfmv_v_f_f64m4:
3421case RISCV::BI__builtin_rvv_vfmv_v_f_f64m8:
3422 ID = Intrinsic::riscv_vfmv_v_f;
3423 IntrinsicTypes = {ResultType, Ops.back()->getType()};
3424 break;
3425case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32mf2:
3426case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m1:
3427case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m2:
3428case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m4:
3429 ID = Intrinsic::riscv_vfncvt_f_f_w;
3430 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
3431 break;
3432case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32mf2_m:
3433case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m1_m:
3434case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m2_m:
3435case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m4_m:
3436 ID = Intrinsic::riscv_vfncvt_f_f_w_mask;
3437 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3438 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3439 break;
3440case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16mf4:
3441case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16mf2:
3442case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m1:
3443case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m2:
3444case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m4:
3445case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32mf2:
3446case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m1:
3447case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m2:
3448case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m4:
3449 ID = Intrinsic::riscv_vfncvt_f_x_w;
3450 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
3451 break;
3452case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16mf4_m:
3453case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16mf2_m:
3454case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m1_m:
3455case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m2_m:
3456case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m4_m:
3457case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32mf2_m:
3458case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m1_m:
3459case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m2_m:
3460case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m4_m:
3461 ID = Intrinsic::riscv_vfncvt_f_x_w_mask;
3462 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3463 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3464 break;
3465case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16mf4:
3466case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16mf2:
3467case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m1:
3468case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m2:
3469case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m4:
3470case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32mf2:
3471case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m1:
3472case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m2:
3473case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m4:
3474 ID = Intrinsic::riscv_vfncvt_f_xu_w;
3475 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
3476 break;
3477case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16mf4_m:
3478case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16mf2_m:
3479case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m1_m:
3480case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m2_m:
3481case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m4_m:
3482case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32mf2_m:
3483case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m1_m:
3484case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m2_m:
3485case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m4_m:
3486 ID = Intrinsic::riscv_vfncvt_f_xu_w_mask;
3487 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3488 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3489 break;
3490case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32mf2:
3491case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m1:
3492case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m2:
3493case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m4:
3494 ID = Intrinsic::riscv_vfncvt_rod_f_f_w;
3495 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
3496 break;
3497case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32mf2_m:
3498case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m1_m:
3499case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m2_m:
3500case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m4_m:
3501 ID = Intrinsic::riscv_vfncvt_rod_f_f_w_mask;
3502 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3503 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3504 break;
3505case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16mf4:
3506case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16mf2:
3507case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m1:
3508case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m2:
3509case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m4:
3510case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32mf2:
3511case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m1:
3512case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m2:
3513case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m4:
3514 ID = Intrinsic::riscv_vfncvt_rtz_x_f_w;
3515 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
3516 break;
3517case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16mf4_m:
3518case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16mf2_m:
3519case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m1_m:
3520case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m2_m:
3521case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m4_m:
3522case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32mf2_m:
3523case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m1_m:
3524case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m2_m:
3525case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m4_m:
3526 ID = Intrinsic::riscv_vfncvt_rtz_x_f_w_mask;
3527 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
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3529 break;
3530case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16mf4:
3531case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16mf2:
3532case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m1:
3533case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m2:
3534case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m4:
3535case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32mf2:
3536case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m1:
3537case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m2:
3538case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m4:
3539 ID = Intrinsic::riscv_vfncvt_rtz_xu_f_w;
3540 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
3541 break;
3542case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16mf4_m:
3543case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16mf2_m:
3544case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m1_m:
3545case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m2_m:
3546case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m4_m:
3547case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32mf2_m:
3548case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m1_m:
3549case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m2_m:
3550case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m4_m:
3551 ID = Intrinsic::riscv_vfncvt_rtz_xu_f_w_mask;
3552 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3553 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3554 break;
3555case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16mf4:
3556case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16mf2:
3557case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16m1:
3558case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16m2:
3559case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16m4:
3560case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32mf2:
3561case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m1:
3562case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m2:
3563case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m4:
3564 ID = Intrinsic::riscv_vfncvt_x_f_w;
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3567case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16mf4_m:
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3570case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16m2_m:
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3572case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32mf2_m:
3573case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m1_m:
3574case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m2_m:
3575case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m4_m:
3576 ID = Intrinsic::riscv_vfncvt_x_f_w_mask;
3577 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
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3580case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16mf4:
3581case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16mf2:
3582case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m1:
3583case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m2:
3584case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m4:
3585case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32mf2:
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3587case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32m2:
3588case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32m4:
3589 ID = Intrinsic::riscv_vfncvt_xu_f_w;
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3591 break;
3592case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16mf4_m:
3593case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16mf2_m:
3594case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m1_m:
3595case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m2_m:
3596case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m4_m:
3597case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32mf2_m:
3598case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32m1_m:
3599case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32m2_m:
3600case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32m4_m:
3601 ID = Intrinsic::riscv_vfncvt_xu_f_w_mask;
3602 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3603 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3604 break;
3605case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m1:
3606case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m2:
3607case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m4:
3608case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m8:
3609case RISCV::BI__builtin_rvv_vfnmacc_vv_f32mf2:
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3612case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m4:
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3614case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m1:
3615case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m2:
3616case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m4:
3617case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m8:
3618case RISCV::BI__builtin_rvv_vfnmacc_vf_f32mf2:
3619case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m1:
3620case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m2:
3621case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m4:
3622case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m8:
3623 ID = Intrinsic::riscv_vfnmacc;
3624 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3625 break;
3626case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m1_m:
3627case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m2_m:
3628case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m4_m:
3629case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m8_m:
3630case RISCV::BI__builtin_rvv_vfnmacc_vv_f32mf2_m:
3631case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m1_m:
3632case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m2_m:
3633case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m4_m:
3634case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m8_m:
3635case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m1_m:
3636case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m2_m:
3637case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m4_m:
3638case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m8_m:
3639case RISCV::BI__builtin_rvv_vfnmacc_vf_f32mf2_m:
3640case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m1_m:
3641case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m2_m:
3642case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m4_m:
3643case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m8_m:
3644 ID = Intrinsic::riscv_vfnmacc_mask;
3645 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3646 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3647 break;
3648case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m1:
3649case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m2:
3650case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m4:
3651case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m8:
3652case RISCV::BI__builtin_rvv_vfnmadd_vv_f32mf2:
3653case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m1:
3654case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m2:
3655case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m4:
3656case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m8:
3657case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m1:
3658case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m2:
3659case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m4:
3660case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m8:
3661case RISCV::BI__builtin_rvv_vfnmadd_vf_f32mf2:
3662case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m1:
3663case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m2:
3664case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m4:
3665case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m8:
3666 ID = Intrinsic::riscv_vfnmadd;
3667 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3668 break;
3669case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m1_m:
3670case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m2_m:
3671case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m4_m:
3672case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m8_m:
3673case RISCV::BI__builtin_rvv_vfnmadd_vv_f32mf2_m:
3674case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m1_m:
3675case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m2_m:
3676case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m4_m:
3677case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m8_m:
3678case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m1_m:
3679case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m2_m:
3680case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m4_m:
3681case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m8_m:
3682case RISCV::BI__builtin_rvv_vfnmadd_vf_f32mf2_m:
3683case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m1_m:
3684case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m2_m:
3685case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m4_m:
3686case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m8_m:
3687 ID = Intrinsic::riscv_vfnmadd_mask;
3688 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3689 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3690 break;
3691case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m1:
3692case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m2:
3693case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m4:
3694case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m8:
3695case RISCV::BI__builtin_rvv_vfnmsac_vv_f32mf2:
3696case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m1:
3697case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m2:
3698case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m4:
3699case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m8:
3700case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m1:
3701case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m2:
3702case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m4:
3703case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m8:
3704case RISCV::BI__builtin_rvv_vfnmsac_vf_f32mf2:
3705case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m1:
3706case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m2:
3707case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m4:
3708case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m8:
3709 ID = Intrinsic::riscv_vfnmsac;
3710 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3711 break;
3712case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m1_m:
3713case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m2_m:
3714case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m4_m:
3715case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m8_m:
3716case RISCV::BI__builtin_rvv_vfnmsac_vv_f32mf2_m:
3717case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m1_m:
3718case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m2_m:
3719case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m4_m:
3720case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m8_m:
3721case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m1_m:
3722case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m2_m:
3723case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m4_m:
3724case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m8_m:
3725case RISCV::BI__builtin_rvv_vfnmsac_vf_f32mf2_m:
3726case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m1_m:
3727case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m2_m:
3728case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m4_m:
3729case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m8_m:
3730 ID = Intrinsic::riscv_vfnmsac_mask;
3731 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3732 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3733 break;
3734case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m1:
3735case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m2:
3736case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m4:
3737case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m8:
3738case RISCV::BI__builtin_rvv_vfnmsub_vv_f32mf2:
3739case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m1:
3740case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m2:
3741case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m4:
3742case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m8:
3743case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m1:
3744case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m2:
3745case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m4:
3746case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m8:
3747case RISCV::BI__builtin_rvv_vfnmsub_vf_f32mf2:
3748case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m1:
3749case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m2:
3750case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m4:
3751case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m8:
3752 ID = Intrinsic::riscv_vfnmsub;
3753 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3754 break;
3755case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m1_m:
3756case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m2_m:
3757case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m4_m:
3758case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m8_m:
3759case RISCV::BI__builtin_rvv_vfnmsub_vv_f32mf2_m:
3760case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m1_m:
3761case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m2_m:
3762case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m4_m:
3763case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m8_m:
3764case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m1_m:
3765case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m2_m:
3766case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m4_m:
3767case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m8_m:
3768case RISCV::BI__builtin_rvv_vfnmsub_vf_f32mf2_m:
3769case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m1_m:
3770case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m2_m:
3771case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m4_m:
3772case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m8_m:
3773 ID = Intrinsic::riscv_vfnmsub_mask;
3774 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3775 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3776 break;
3777case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m1:
3778case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m2:
3779case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m4:
3780case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m8:
3781case RISCV::BI__builtin_rvv_vfrdiv_vf_f32mf2:
3782case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m1:
3783case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m2:
3784case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m4:
3785case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m8:
3786 ID = Intrinsic::riscv_vfrdiv;
3787 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3788 break;
3789case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m1_m:
3790case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m2_m:
3791case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m4_m:
3792case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m8_m:
3793case RISCV::BI__builtin_rvv_vfrdiv_vf_f32mf2_m:
3794case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m1_m:
3795case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m2_m:
3796case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m4_m:
3797case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m8_m:
3798 ID = Intrinsic::riscv_vfrdiv_mask;
3799 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3800 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
3801 break;
3802case RISCV::BI__builtin_rvv_vfrec7_v_f32m1:
3803case RISCV::BI__builtin_rvv_vfrec7_v_f32m2:
3804case RISCV::BI__builtin_rvv_vfrec7_v_f32m4:
3805case RISCV::BI__builtin_rvv_vfrec7_v_f32m8:
3806case RISCV::BI__builtin_rvv_vfrec7_v_f32mf2:
3807case RISCV::BI__builtin_rvv_vfrec7_v_f64m1:
3808case RISCV::BI__builtin_rvv_vfrec7_v_f64m2:
3809case RISCV::BI__builtin_rvv_vfrec7_v_f64m4:
3810case RISCV::BI__builtin_rvv_vfrec7_v_f64m8:
3811 ID = Intrinsic::riscv_vfrec7;
3812 IntrinsicTypes = {ResultType, Ops.back()->getType()};
3813 break;
3814case RISCV::BI__builtin_rvv_vfrec7_v_f32m1_m:
3815case RISCV::BI__builtin_rvv_vfrec7_v_f32m2_m:
3816case RISCV::BI__builtin_rvv_vfrec7_v_f32m4_m:
3817case RISCV::BI__builtin_rvv_vfrec7_v_f32m8_m:
3818case RISCV::BI__builtin_rvv_vfrec7_v_f32mf2_m:
3819case RISCV::BI__builtin_rvv_vfrec7_v_f64m1_m:
3820case RISCV::BI__builtin_rvv_vfrec7_v_f64m2_m:
3821case RISCV::BI__builtin_rvv_vfrec7_v_f64m4_m:
3822case RISCV::BI__builtin_rvv_vfrec7_v_f64m8_m:
3823 ID = Intrinsic::riscv_vfrec7_mask;
3824 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3825 IntrinsicTypes = {ResultType, Ops.back()->getType()};
3826 break;
3827case RISCV::BI__builtin_rvv_vfredmax_vs_f32m1_f32m1:
3828case RISCV::BI__builtin_rvv_vfredmax_vs_f32m2_f32m1:
3829case RISCV::BI__builtin_rvv_vfredmax_vs_f32m4_f32m1:
3830case RISCV::BI__builtin_rvv_vfredmax_vs_f32m8_f32m1:
3831case RISCV::BI__builtin_rvv_vfredmax_vs_f32mf2_f32m1:
3832case RISCV::BI__builtin_rvv_vfredmax_vs_f64m1_f64m1:
3833case RISCV::BI__builtin_rvv_vfredmax_vs_f64m2_f64m1:
3834case RISCV::BI__builtin_rvv_vfredmax_vs_f64m4_f64m1:
3835case RISCV::BI__builtin_rvv_vfredmax_vs_f64m8_f64m1:
3836 ID = Intrinsic::riscv_vfredmax;
3837 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3838 break;
3839case RISCV::BI__builtin_rvv_vfredmax_vs_f32m1_f32m1_m:
3840case RISCV::BI__builtin_rvv_vfredmax_vs_f32m2_f32m1_m:
3841case RISCV::BI__builtin_rvv_vfredmax_vs_f32m4_f32m1_m:
3842case RISCV::BI__builtin_rvv_vfredmax_vs_f32m8_f32m1_m:
3843case RISCV::BI__builtin_rvv_vfredmax_vs_f32mf2_f32m1_m:
3844case RISCV::BI__builtin_rvv_vfredmax_vs_f64m1_f64m1_m:
3845case RISCV::BI__builtin_rvv_vfredmax_vs_f64m2_f64m1_m:
3846case RISCV::BI__builtin_rvv_vfredmax_vs_f64m4_f64m1_m:
3847case RISCV::BI__builtin_rvv_vfredmax_vs_f64m8_f64m1_m:
3848 ID = Intrinsic::riscv_vfredmax_mask;
3849 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3850 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3851 break;
3852case RISCV::BI__builtin_rvv_vfredmin_vs_f32m1_f32m1:
3853case RISCV::BI__builtin_rvv_vfredmin_vs_f32m2_f32m1:
3854case RISCV::BI__builtin_rvv_vfredmin_vs_f32m4_f32m1:
3855case RISCV::BI__builtin_rvv_vfredmin_vs_f32m8_f32m1:
3856case RISCV::BI__builtin_rvv_vfredmin_vs_f32mf2_f32m1:
3857case RISCV::BI__builtin_rvv_vfredmin_vs_f64m1_f64m1:
3858case RISCV::BI__builtin_rvv_vfredmin_vs_f64m2_f64m1:
3859case RISCV::BI__builtin_rvv_vfredmin_vs_f64m4_f64m1:
3860case RISCV::BI__builtin_rvv_vfredmin_vs_f64m8_f64m1:
3861 ID = Intrinsic::riscv_vfredmin;
3862 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3863 break;
3864case RISCV::BI__builtin_rvv_vfredmin_vs_f32m1_f32m1_m:
3865case RISCV::BI__builtin_rvv_vfredmin_vs_f32m2_f32m1_m:
3866case RISCV::BI__builtin_rvv_vfredmin_vs_f32m4_f32m1_m:
3867case RISCV::BI__builtin_rvv_vfredmin_vs_f32m8_f32m1_m:
3868case RISCV::BI__builtin_rvv_vfredmin_vs_f32mf2_f32m1_m:
3869case RISCV::BI__builtin_rvv_vfredmin_vs_f64m1_f64m1_m:
3870case RISCV::BI__builtin_rvv_vfredmin_vs_f64m2_f64m1_m:
3871case RISCV::BI__builtin_rvv_vfredmin_vs_f64m4_f64m1_m:
3872case RISCV::BI__builtin_rvv_vfredmin_vs_f64m8_f64m1_m:
3873 ID = Intrinsic::riscv_vfredmin_mask;
3874 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3875 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3876 break;
3877case RISCV::BI__builtin_rvv_vfredosum_vs_f32m1_f32m1:
3878case RISCV::BI__builtin_rvv_vfredosum_vs_f32m2_f32m1:
3879case RISCV::BI__builtin_rvv_vfredosum_vs_f32m4_f32m1:
3880case RISCV::BI__builtin_rvv_vfredosum_vs_f32m8_f32m1:
3881case RISCV::BI__builtin_rvv_vfredosum_vs_f32mf2_f32m1:
3882case RISCV::BI__builtin_rvv_vfredosum_vs_f64m1_f64m1:
3883case RISCV::BI__builtin_rvv_vfredosum_vs_f64m2_f64m1:
3884case RISCV::BI__builtin_rvv_vfredosum_vs_f64m4_f64m1:
3885case RISCV::BI__builtin_rvv_vfredosum_vs_f64m8_f64m1:
3886 ID = Intrinsic::riscv_vfredosum;
3887 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3888 break;
3889case RISCV::BI__builtin_rvv_vfredosum_vs_f32m1_f32m1_m:
3890case RISCV::BI__builtin_rvv_vfredosum_vs_f32m2_f32m1_m:
3891case RISCV::BI__builtin_rvv_vfredosum_vs_f32m4_f32m1_m:
3892case RISCV::BI__builtin_rvv_vfredosum_vs_f32m8_f32m1_m:
3893case RISCV::BI__builtin_rvv_vfredosum_vs_f32mf2_f32m1_m:
3894case RISCV::BI__builtin_rvv_vfredosum_vs_f64m1_f64m1_m:
3895case RISCV::BI__builtin_rvv_vfredosum_vs_f64m2_f64m1_m:
3896case RISCV::BI__builtin_rvv_vfredosum_vs_f64m4_f64m1_m:
3897case RISCV::BI__builtin_rvv_vfredosum_vs_f64m8_f64m1_m:
3898 ID = Intrinsic::riscv_vfredosum_mask;
3899 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3900 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3901 break;
3902case RISCV::BI__builtin_rvv_vfredsum_vs_f32m1_f32m1:
3903case RISCV::BI__builtin_rvv_vfredsum_vs_f32m2_f32m1:
3904case RISCV::BI__builtin_rvv_vfredsum_vs_f32m4_f32m1:
3905case RISCV::BI__builtin_rvv_vfredsum_vs_f32m8_f32m1:
3906case RISCV::BI__builtin_rvv_vfredsum_vs_f32mf2_f32m1:
3907case RISCV::BI__builtin_rvv_vfredsum_vs_f64m1_f64m1:
3908case RISCV::BI__builtin_rvv_vfredsum_vs_f64m2_f64m1:
3909case RISCV::BI__builtin_rvv_vfredsum_vs_f64m4_f64m1:
3910case RISCV::BI__builtin_rvv_vfredsum_vs_f64m8_f64m1:
3911 ID = Intrinsic::riscv_vfredsum;
3912 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3913 break;
3914case RISCV::BI__builtin_rvv_vfredsum_vs_f32m1_f32m1_m:
3915case RISCV::BI__builtin_rvv_vfredsum_vs_f32m2_f32m1_m:
3916case RISCV::BI__builtin_rvv_vfredsum_vs_f32m4_f32m1_m:
3917case RISCV::BI__builtin_rvv_vfredsum_vs_f32m8_f32m1_m:
3918case RISCV::BI__builtin_rvv_vfredsum_vs_f32mf2_f32m1_m:
3919case RISCV::BI__builtin_rvv_vfredsum_vs_f64m1_f64m1_m:
3920case RISCV::BI__builtin_rvv_vfredsum_vs_f64m2_f64m1_m:
3921case RISCV::BI__builtin_rvv_vfredsum_vs_f64m4_f64m1_m:
3922case RISCV::BI__builtin_rvv_vfredsum_vs_f64m8_f64m1_m:
3923 ID = Intrinsic::riscv_vfredsum_mask;
3924 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3925 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3926 break;
3927case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m1:
3928case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m2:
3929case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m4:
3930case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m8:
3931case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32mf2:
3932case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m1:
3933case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m2:
3934case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m4:
3935case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m8:
3936 ID = Intrinsic::riscv_vfrsqrt7;
3937 IntrinsicTypes = {ResultType, Ops.back()->getType()};
3938 break;
3939case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m1_m:
3940case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m2_m:
3941case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m4_m:
3942case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m8_m:
3943case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32mf2_m:
3944case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m1_m:
3945case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m2_m:
3946case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m4_m:
3947case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m8_m:
3948 ID = Intrinsic::riscv_vfrsqrt7_mask;
3949 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3950 IntrinsicTypes = {ResultType, Ops.back()->getType()};
3951 break;
3952case RISCV::BI__builtin_rvv_vfrsub_vf_f32m1:
3953case RISCV::BI__builtin_rvv_vfrsub_vf_f32m2:
3954case RISCV::BI__builtin_rvv_vfrsub_vf_f32m4:
3955case RISCV::BI__builtin_rvv_vfrsub_vf_f32m8:
3956case RISCV::BI__builtin_rvv_vfrsub_vf_f32mf2:
3957case RISCV::BI__builtin_rvv_vfrsub_vf_f64m1:
3958case RISCV::BI__builtin_rvv_vfrsub_vf_f64m2:
3959case RISCV::BI__builtin_rvv_vfrsub_vf_f64m4:
3960case RISCV::BI__builtin_rvv_vfrsub_vf_f64m8:
3961 ID = Intrinsic::riscv_vfrsub;
3962 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3963 break;
3964case RISCV::BI__builtin_rvv_vfrsub_vf_f32m1_m:
3965case RISCV::BI__builtin_rvv_vfrsub_vf_f32m2_m:
3966case RISCV::BI__builtin_rvv_vfrsub_vf_f32m4_m:
3967case RISCV::BI__builtin_rvv_vfrsub_vf_f32m8_m:
3968case RISCV::BI__builtin_rvv_vfrsub_vf_f32mf2_m:
3969case RISCV::BI__builtin_rvv_vfrsub_vf_f64m1_m:
3970case RISCV::BI__builtin_rvv_vfrsub_vf_f64m2_m:
3971case RISCV::BI__builtin_rvv_vfrsub_vf_f64m4_m:
3972case RISCV::BI__builtin_rvv_vfrsub_vf_f64m8_m:
3973 ID = Intrinsic::riscv_vfrsub_mask;
3974 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
3975 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
3976 break;
3977case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m1:
3978case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m2:
3979case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m4:
3980case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m8:
3981case RISCV::BI__builtin_rvv_vfsgnj_vv_f32mf2:
3982case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m1:
3983case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m2:
3984case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m4:
3985case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m8:
3986case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m1:
3987case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m2:
3988case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m4:
3989case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m8:
3990case RISCV::BI__builtin_rvv_vfsgnj_vf_f32mf2:
3991case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m1:
3992case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m2:
3993case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m4:
3994case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m8:
3995 ID = Intrinsic::riscv_vfsgnj;
3996 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
3997 break;
3998case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m1_m:
3999case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m2_m:
4000case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m4_m:
4001case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m8_m:
4002case RISCV::BI__builtin_rvv_vfsgnj_vv_f32mf2_m:
4003case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m1_m:
4004case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m2_m:
4005case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m4_m:
4006case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m8_m:
4007case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m1_m:
4008case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m2_m:
4009case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m4_m:
4010case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m8_m:
4011case RISCV::BI__builtin_rvv_vfsgnj_vf_f32mf2_m:
4012case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m1_m:
4013case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m2_m:
4014case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m4_m:
4015case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m8_m:
4016 ID = Intrinsic::riscv_vfsgnj_mask;
4017 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4018 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
4019 break;
4020case RISCV::BI__builtin_rvv_vfneg_v_f32m1:
4021case RISCV::BI__builtin_rvv_vfneg_v_f32m2:
4022case RISCV::BI__builtin_rvv_vfneg_v_f32m4:
4023case RISCV::BI__builtin_rvv_vfneg_v_f32m8:
4024case RISCV::BI__builtin_rvv_vfneg_v_f32mf2:
4025case RISCV::BI__builtin_rvv_vfneg_v_f64m1:
4026case RISCV::BI__builtin_rvv_vfneg_v_f64m2:
4027case RISCV::BI__builtin_rvv_vfneg_v_f64m4:
4028case RISCV::BI__builtin_rvv_vfneg_v_f64m8:
4029 ID = Intrinsic::riscv_vfsgnjn;
4030
4031 {
4032 // op1, vl
4033 IntrinsicTypes = {ResultType,
4034 Ops[0]->getType(), Ops[1]->getType()};
4035 Ops.insert(Ops.begin() + 1, Ops[0]);
4036 break;
4037 }
4038 break;
4039case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m1:
4040case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m2:
4041case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m4:
4042case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m8:
4043case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32mf2:
4044case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m1:
4045case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m2:
4046case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m4:
4047case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m8:
4048case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m1:
4049case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m2:
4050case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m4:
4051case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m8:
4052case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32mf2:
4053case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m1:
4054case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m2:
4055case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m4:
4056case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m8:
4057 ID = Intrinsic::riscv_vfsgnjn;
4058 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4059 break;
4060case RISCV::BI__builtin_rvv_vfneg_v_f32m1_m:
4061case RISCV::BI__builtin_rvv_vfneg_v_f32m2_m:
4062case RISCV::BI__builtin_rvv_vfneg_v_f32m4_m:
4063case RISCV::BI__builtin_rvv_vfneg_v_f32m8_m:
4064case RISCV::BI__builtin_rvv_vfneg_v_f32mf2_m:
4065case RISCV::BI__builtin_rvv_vfneg_v_f64m1_m:
4066case RISCV::BI__builtin_rvv_vfneg_v_f64m2_m:
4067case RISCV::BI__builtin_rvv_vfneg_v_f64m4_m:
4068case RISCV::BI__builtin_rvv_vfneg_v_f64m8_m:
4069 ID = Intrinsic::riscv_vfsgnjn_mask;
4070
4071 {
4072 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4073 // maskedoff, op1, mask, vl
4074 IntrinsicTypes = {ResultType,
4075 Ops[1]->getType(),
4076 Ops[3]->getType()};
4077 Ops.insert(Ops.begin() + 2, Ops[1]);
4078 break;
4079 }
4080 break;
4081case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m1_m:
4082case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m2_m:
4083case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m4_m:
4084case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m8_m:
4085case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32mf2_m:
4086case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m1_m:
4087case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m2_m:
4088case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m4_m:
4089case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m8_m:
4090case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m1_m:
4091case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m2_m:
4092case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m4_m:
4093case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m8_m:
4094case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32mf2_m:
4095case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m1_m:
4096case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m2_m:
4097case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m4_m:
4098case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m8_m:
4099 ID = Intrinsic::riscv_vfsgnjn_mask;
4100 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4101 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
4102 break;
4103case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m1:
4104case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m2:
4105case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m4:
4106case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m8:
4107case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32mf2:
4108case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m1:
4109case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m2:
4110case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m4:
4111case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m8:
4112case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m1:
4113case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m2:
4114case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m4:
4115case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m8:
4116case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32mf2:
4117case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m1:
4118case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m2:
4119case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m4:
4120case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m8:
4121 ID = Intrinsic::riscv_vfsgnjx;
4122 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4123 break;
4124case RISCV::BI__builtin_rvv_vfabs_v_f32m1:
4125case RISCV::BI__builtin_rvv_vfabs_v_f32m2:
4126case RISCV::BI__builtin_rvv_vfabs_v_f32m4:
4127case RISCV::BI__builtin_rvv_vfabs_v_f32m8:
4128case RISCV::BI__builtin_rvv_vfabs_v_f32mf2:
4129case RISCV::BI__builtin_rvv_vfabs_v_f64m1:
4130case RISCV::BI__builtin_rvv_vfabs_v_f64m2:
4131case RISCV::BI__builtin_rvv_vfabs_v_f64m4:
4132case RISCV::BI__builtin_rvv_vfabs_v_f64m8:
4133 ID = Intrinsic::riscv_vfsgnjx;
4134
4135 {
4136 // op1, vl
4137 IntrinsicTypes = {ResultType,
4138 Ops[0]->getType(), Ops[1]->getType()};
4139 Ops.insert(Ops.begin() + 1, Ops[0]);
4140 break;
4141 }
4142 break;
4143case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m1_m:
4144case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m2_m:
4145case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m4_m:
4146case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m8_m:
4147case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32mf2_m:
4148case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m1_m:
4149case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m2_m:
4150case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m4_m:
4151case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m8_m:
4152case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m1_m:
4153case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m2_m:
4154case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m4_m:
4155case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m8_m:
4156case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32mf2_m:
4157case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m1_m:
4158case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m2_m:
4159case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m4_m:
4160case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m8_m:
4161 ID = Intrinsic::riscv_vfsgnjx_mask;
4162 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4163 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
4164 break;
4165case RISCV::BI__builtin_rvv_vfabs_v_f32m1_m:
4166case RISCV::BI__builtin_rvv_vfabs_v_f32m2_m:
4167case RISCV::BI__builtin_rvv_vfabs_v_f32m4_m:
4168case RISCV::BI__builtin_rvv_vfabs_v_f32m8_m:
4169case RISCV::BI__builtin_rvv_vfabs_v_f32mf2_m:
4170case RISCV::BI__builtin_rvv_vfabs_v_f64m1_m:
4171case RISCV::BI__builtin_rvv_vfabs_v_f64m2_m:
4172case RISCV::BI__builtin_rvv_vfabs_v_f64m4_m:
4173case RISCV::BI__builtin_rvv_vfabs_v_f64m8_m:
4174 ID = Intrinsic::riscv_vfsgnjx_mask;
4175
4176 {
4177 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4178 // maskedoff, op1, mask, vl
4179 IntrinsicTypes = {ResultType,
4180 Ops[1]->getType(),
4181 Ops[3]->getType()};
4182 Ops.insert(Ops.begin() + 2, Ops[1]);
4183 break;
4184 }
4185 break;
4186case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m1:
4187case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m2:
4188case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m4:
4189case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m8:
4190case RISCV::BI__builtin_rvv_vfslide1down_vf_f32mf2:
4191case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m1:
4192case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m2:
4193case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m4:
4194case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m8:
4195 ID = Intrinsic::riscv_vfslide1down;
4196 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4197 break;
4198case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m1_m:
4199case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m2_m:
4200case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m4_m:
4201case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m8_m:
4202case RISCV::BI__builtin_rvv_vfslide1down_vf_f32mf2_m:
4203case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m1_m:
4204case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m2_m:
4205case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m4_m:
4206case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m8_m:
4207 ID = Intrinsic::riscv_vfslide1down_mask;
4208 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4209 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
4210 break;
4211case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m1:
4212case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m2:
4213case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m4:
4214case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m8:
4215case RISCV::BI__builtin_rvv_vfslide1up_vf_f32mf2:
4216case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m1:
4217case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m2:
4218case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m4:
4219case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m8:
4220 ID = Intrinsic::riscv_vfslide1up;
4221 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4222 break;
4223case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m1_m:
4224case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m2_m:
4225case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m4_m:
4226case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m8_m:
4227case RISCV::BI__builtin_rvv_vfslide1up_vf_f32mf2_m:
4228case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m1_m:
4229case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m2_m:
4230case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m4_m:
4231case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m8_m:
4232 ID = Intrinsic::riscv_vfslide1up_mask;
4233 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4234 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
4235 break;
4236case RISCV::BI__builtin_rvv_vfsqrt_v_f32m1:
4237case RISCV::BI__builtin_rvv_vfsqrt_v_f32m2:
4238case RISCV::BI__builtin_rvv_vfsqrt_v_f32m4:
4239case RISCV::BI__builtin_rvv_vfsqrt_v_f32m8:
4240case RISCV::BI__builtin_rvv_vfsqrt_v_f32mf2:
4241case RISCV::BI__builtin_rvv_vfsqrt_v_f64m1:
4242case RISCV::BI__builtin_rvv_vfsqrt_v_f64m2:
4243case RISCV::BI__builtin_rvv_vfsqrt_v_f64m4:
4244case RISCV::BI__builtin_rvv_vfsqrt_v_f64m8:
4245 ID = Intrinsic::riscv_vfsqrt;
4246 IntrinsicTypes = {ResultType, Ops.back()->getType()};
4247 break;
4248case RISCV::BI__builtin_rvv_vfsqrt_v_f32m1_m:
4249case RISCV::BI__builtin_rvv_vfsqrt_v_f32m2_m:
4250case RISCV::BI__builtin_rvv_vfsqrt_v_f32m4_m:
4251case RISCV::BI__builtin_rvv_vfsqrt_v_f32m8_m:
4252case RISCV::BI__builtin_rvv_vfsqrt_v_f32mf2_m:
4253case RISCV::BI__builtin_rvv_vfsqrt_v_f64m1_m:
4254case RISCV::BI__builtin_rvv_vfsqrt_v_f64m2_m:
4255case RISCV::BI__builtin_rvv_vfsqrt_v_f64m4_m:
4256case RISCV::BI__builtin_rvv_vfsqrt_v_f64m8_m:
4257 ID = Intrinsic::riscv_vfsqrt_mask;
4258 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4259 IntrinsicTypes = {ResultType, Ops.back()->getType()};
4260 break;
4261case RISCV::BI__builtin_rvv_vfsub_vv_f32m1:
4262case RISCV::BI__builtin_rvv_vfsub_vv_f32m2:
4263case RISCV::BI__builtin_rvv_vfsub_vv_f32m4:
4264case RISCV::BI__builtin_rvv_vfsub_vv_f32m8:
4265case RISCV::BI__builtin_rvv_vfsub_vv_f32mf2:
4266case RISCV::BI__builtin_rvv_vfsub_vv_f64m1:
4267case RISCV::BI__builtin_rvv_vfsub_vv_f64m2:
4268case RISCV::BI__builtin_rvv_vfsub_vv_f64m4:
4269case RISCV::BI__builtin_rvv_vfsub_vv_f64m8:
4270case RISCV::BI__builtin_rvv_vfsub_vf_f32m1:
4271case RISCV::BI__builtin_rvv_vfsub_vf_f32m2:
4272case RISCV::BI__builtin_rvv_vfsub_vf_f32m4:
4273case RISCV::BI__builtin_rvv_vfsub_vf_f32m8:
4274case RISCV::BI__builtin_rvv_vfsub_vf_f32mf2:
4275case RISCV::BI__builtin_rvv_vfsub_vf_f64m1:
4276case RISCV::BI__builtin_rvv_vfsub_vf_f64m2:
4277case RISCV::BI__builtin_rvv_vfsub_vf_f64m4:
4278case RISCV::BI__builtin_rvv_vfsub_vf_f64m8:
4279 ID = Intrinsic::riscv_vfsub;
4280 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4281 break;
4282case RISCV::BI__builtin_rvv_vfsub_vv_f32m1_m:
4283case RISCV::BI__builtin_rvv_vfsub_vv_f32m2_m:
4284case RISCV::BI__builtin_rvv_vfsub_vv_f32m4_m:
4285case RISCV::BI__builtin_rvv_vfsub_vv_f32m8_m:
4286case RISCV::BI__builtin_rvv_vfsub_vv_f32mf2_m:
4287case RISCV::BI__builtin_rvv_vfsub_vv_f64m1_m:
4288case RISCV::BI__builtin_rvv_vfsub_vv_f64m2_m:
4289case RISCV::BI__builtin_rvv_vfsub_vv_f64m4_m:
4290case RISCV::BI__builtin_rvv_vfsub_vv_f64m8_m:
4291case RISCV::BI__builtin_rvv_vfsub_vf_f32m1_m:
4292case RISCV::BI__builtin_rvv_vfsub_vf_f32m2_m:
4293case RISCV::BI__builtin_rvv_vfsub_vf_f32m4_m:
4294case RISCV::BI__builtin_rvv_vfsub_vf_f32m8_m:
4295case RISCV::BI__builtin_rvv_vfsub_vf_f32mf2_m:
4296case RISCV::BI__builtin_rvv_vfsub_vf_f64m1_m:
4297case RISCV::BI__builtin_rvv_vfsub_vf_f64m2_m:
4298case RISCV::BI__builtin_rvv_vfsub_vf_f64m4_m:
4299case RISCV::BI__builtin_rvv_vfsub_vf_f64m8_m:
4300 ID = Intrinsic::riscv_vfsub_mask;
4301 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4302 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
4303 break;
4304case RISCV::BI__builtin_rvv_vfwadd_vv_f64m1:
4305case RISCV::BI__builtin_rvv_vfwadd_vv_f64m2:
4306case RISCV::BI__builtin_rvv_vfwadd_vv_f64m4:
4307case RISCV::BI__builtin_rvv_vfwadd_vv_f64m8:
4308case RISCV::BI__builtin_rvv_vfwadd_vf_f64m1:
4309case RISCV::BI__builtin_rvv_vfwadd_vf_f64m2:
4310case RISCV::BI__builtin_rvv_vfwadd_vf_f64m4:
4311case RISCV::BI__builtin_rvv_vfwadd_vf_f64m8:
4312 ID = Intrinsic::riscv_vfwadd;
4313 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
4314 break;
4315case RISCV::BI__builtin_rvv_vfwadd_vv_f64m1_m:
4316case RISCV::BI__builtin_rvv_vfwadd_vv_f64m2_m:
4317case RISCV::BI__builtin_rvv_vfwadd_vv_f64m4_m:
4318case RISCV::BI__builtin_rvv_vfwadd_vv_f64m8_m:
4319case RISCV::BI__builtin_rvv_vfwadd_vf_f64m1_m:
4320case RISCV::BI__builtin_rvv_vfwadd_vf_f64m2_m:
4321case RISCV::BI__builtin_rvv_vfwadd_vf_f64m4_m:
4322case RISCV::BI__builtin_rvv_vfwadd_vf_f64m8_m:
4323 ID = Intrinsic::riscv_vfwadd_mask;
4324 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4325 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
4326 break;
4327case RISCV::BI__builtin_rvv_vfwadd_wv_f64m1:
4328case RISCV::BI__builtin_rvv_vfwadd_wv_f64m2:
4329case RISCV::BI__builtin_rvv_vfwadd_wv_f64m4:
4330case RISCV::BI__builtin_rvv_vfwadd_wv_f64m8:
4331case RISCV::BI__builtin_rvv_vfwadd_wf_f64m1:
4332case RISCV::BI__builtin_rvv_vfwadd_wf_f64m2:
4333case RISCV::BI__builtin_rvv_vfwadd_wf_f64m4:
4334case RISCV::BI__builtin_rvv_vfwadd_wf_f64m8:
4335 ID = Intrinsic::riscv_vfwadd_w;
4336 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4337 break;
4338case RISCV::BI__builtin_rvv_vfwadd_wv_f64m1_m:
4339case RISCV::BI__builtin_rvv_vfwadd_wv_f64m2_m:
4340case RISCV::BI__builtin_rvv_vfwadd_wv_f64m4_m:
4341case RISCV::BI__builtin_rvv_vfwadd_wv_f64m8_m:
4342case RISCV::BI__builtin_rvv_vfwadd_wf_f64m1_m:
4343case RISCV::BI__builtin_rvv_vfwadd_wf_f64m2_m:
4344case RISCV::BI__builtin_rvv_vfwadd_wf_f64m4_m:
4345case RISCV::BI__builtin_rvv_vfwadd_wf_f64m8_m:
4346 ID = Intrinsic::riscv_vfwadd_w_mask;
4347 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4348 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
4349 break;
4350case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32mf2:
4351case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m1:
4352case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m2:
4353case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m4:
4354case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m8:
4355case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m1:
4356case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m2:
4357case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m4:
4358case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m8:
4359 ID = Intrinsic::riscv_vfwcvt_f_f_v;
4360 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
4361 break;
4362case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32mf2_m:
4363case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m1_m:
4364case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m2_m:
4365case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m4_m:
4366case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m8_m:
4367case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m1_m:
4368case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m2_m:
4369case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m4_m:
4370case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m8_m:
4371 ID = Intrinsic::riscv_vfwcvt_f_f_v_mask;
4372 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4373 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4374 break;
4375case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16mf4:
4376case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16mf2:
4377case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m1:
4378case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m2:
4379case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m4:
4380case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m8:
4381case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32mf2:
4382case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m1:
4383case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m2:
4384case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m4:
4385case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m8:
4386case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m1:
4387case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m2:
4388case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m4:
4389case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m8:
4390 ID = Intrinsic::riscv_vfwcvt_f_x_v;
4391 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
4392 break;
4393case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16mf4_m:
4394case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16mf2_m:
4395case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m1_m:
4396case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m2_m:
4397case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m4_m:
4398case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m8_m:
4399case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32mf2_m:
4400case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m1_m:
4401case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m2_m:
4402case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m4_m:
4403case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m8_m:
4404case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m1_m:
4405case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m2_m:
4406case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m4_m:
4407case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m8_m:
4408 ID = Intrinsic::riscv_vfwcvt_f_x_v_mask;
4409 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4410 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4411 break;
4412case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16mf4:
4413case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16mf2:
4414case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m1:
4415case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m2:
4416case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m4:
4417case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m8:
4418case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32mf2:
4419case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m1:
4420case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m2:
4421case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m4:
4422case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m8:
4423case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m1:
4424case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m2:
4425case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m4:
4426case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m8:
4427 ID = Intrinsic::riscv_vfwcvt_f_xu_v;
4428 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
4429 break;
4430case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16mf4_m:
4431case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16mf2_m:
4432case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m1_m:
4433case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m2_m:
4434case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m4_m:
4435case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m8_m:
4436case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32mf2_m:
4437case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m1_m:
4438case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m2_m:
4439case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m4_m:
4440case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m8_m:
4441case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m1_m:
4442case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m2_m:
4443case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m4_m:
4444case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m8_m:
4445 ID = Intrinsic::riscv_vfwcvt_f_xu_v_mask;
4446 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4447 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4448 break;
4449case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m1:
4450case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m2:
4451case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m4:
4452case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m8:
4453 ID = Intrinsic::riscv_vfwcvt_rtz_x_f_v;
4454 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
4455 break;
4456case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m1_m:
4457case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m2_m:
4458case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m4_m:
4459case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m8_m:
4460 ID = Intrinsic::riscv_vfwcvt_rtz_x_f_v_mask;
4461 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4462 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4463 break;
4464case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m1:
4465case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m2:
4466case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m4:
4467case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m8:
4468 ID = Intrinsic::riscv_vfwcvt_rtz_xu_f_v;
4469 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
4470 break;
4471case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m1_m:
4472case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m2_m:
4473case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m4_m:
4474case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m8_m:
4475 ID = Intrinsic::riscv_vfwcvt_rtz_xu_f_v_mask;
4476 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4477 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4478 break;
4479case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m1:
4480case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m2:
4481case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m4:
4482case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m8:
4483 ID = Intrinsic::riscv_vfwcvt_x_f_v;
4484 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
4485 break;
4486case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m1_m:
4487case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m2_m:
4488case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m4_m:
4489case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m8_m:
4490 ID = Intrinsic::riscv_vfwcvt_x_f_v_mask;
4491 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4492 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4493 break;
4494case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m1:
4495case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m2:
4496case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m4:
4497case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m8:
4498 ID = Intrinsic::riscv_vfwcvt_xu_f_v;
4499 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
4500 break;
4501case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m1_m:
4502case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m2_m:
4503case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m4_m:
4504case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m8_m:
4505 ID = Intrinsic::riscv_vfwcvt_xu_f_v_mask;
4506 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4507 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4508 break;
4509case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m1:
4510case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m2:
4511case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m4:
4512case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m8:
4513case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m1:
4514case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m2:
4515case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m4:
4516case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m8:
4517 ID = Intrinsic::riscv_vfwmacc;
4518 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
4519 break;
4520case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m1_m:
4521case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m2_m:
4522case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m4_m:
4523case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m8_m:
4524case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m1_m:
4525case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m2_m:
4526case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m4_m:
4527case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m8_m:
4528 ID = Intrinsic::riscv_vfwmacc_mask;
4529 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4530 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
4531 break;
4532case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m1:
4533case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m2:
4534case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m4:
4535case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m8:
4536case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m1:
4537case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m2:
4538case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m4:
4539case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m8:
4540 ID = Intrinsic::riscv_vfwmsac;
4541 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
4542 break;
4543case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m1_m:
4544case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m2_m:
4545case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m4_m:
4546case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m8_m:
4547case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m1_m:
4548case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m2_m:
4549case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m4_m:
4550case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m8_m:
4551 ID = Intrinsic::riscv_vfwmsac_mask;
4552 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4553 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
4554 break;
4555case RISCV::BI__builtin_rvv_vfwmul_vv_f64m1:
4556case RISCV::BI__builtin_rvv_vfwmul_vv_f64m2:
4557case RISCV::BI__builtin_rvv_vfwmul_vv_f64m4:
4558case RISCV::BI__builtin_rvv_vfwmul_vv_f64m8:
4559case RISCV::BI__builtin_rvv_vfwmul_vf_f64m1:
4560case RISCV::BI__builtin_rvv_vfwmul_vf_f64m2:
4561case RISCV::BI__builtin_rvv_vfwmul_vf_f64m4:
4562case RISCV::BI__builtin_rvv_vfwmul_vf_f64m8:
4563 ID = Intrinsic::riscv_vfwmul;
4564 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
4565 break;
4566case RISCV::BI__builtin_rvv_vfwmul_vv_f64m1_m:
4567case RISCV::BI__builtin_rvv_vfwmul_vv_f64m2_m:
4568case RISCV::BI__builtin_rvv_vfwmul_vv_f64m4_m:
4569case RISCV::BI__builtin_rvv_vfwmul_vv_f64m8_m:
4570case RISCV::BI__builtin_rvv_vfwmul_vf_f64m1_m:
4571case RISCV::BI__builtin_rvv_vfwmul_vf_f64m2_m:
4572case RISCV::BI__builtin_rvv_vfwmul_vf_f64m4_m:
4573case RISCV::BI__builtin_rvv_vfwmul_vf_f64m8_m:
4574 ID = Intrinsic::riscv_vfwmul_mask;
4575 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4576 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
4577 break;
4578case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m1:
4579case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m2:
4580case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m4:
4581case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m8:
4582case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m1:
4583case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m2:
4584case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m4:
4585case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m8:
4586 ID = Intrinsic::riscv_vfwnmacc;
4587 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
4588 break;
4589case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m1_m:
4590case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m2_m:
4591case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m4_m:
4592case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m8_m:
4593case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m1_m:
4594case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m2_m:
4595case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m4_m:
4596case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m8_m:
4597 ID = Intrinsic::riscv_vfwnmacc_mask;
4598 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4599 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
4600 break;
4601case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m1:
4602case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m2:
4603case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m4:
4604case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m8:
4605case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m1:
4606case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m2:
4607case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m4:
4608case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m8:
4609 ID = Intrinsic::riscv_vfwnmsac;
4610 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
4611 break;
4612case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m1_m:
4613case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m2_m:
4614case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m4_m:
4615case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m8_m:
4616case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m1_m:
4617case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m2_m:
4618case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m4_m:
4619case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m8_m:
4620 ID = Intrinsic::riscv_vfwnmsac_mask;
4621 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4622 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
4623 break;
4624case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m1_f64m1:
4625case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m2_f64m1:
4626case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m4_f64m1:
4627case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m8_f64m1:
4628case RISCV::BI__builtin_rvv_vfwredosum_vs_f32mf2_f64m1:
4629 ID = Intrinsic::riscv_vfwredosum;
4630 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4631 break;
4632case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m1_f64m1_m:
4633case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m2_f64m1_m:
4634case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m4_f64m1_m:
4635case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m8_f64m1_m:
4636case RISCV::BI__builtin_rvv_vfwredosum_vs_f32mf2_f64m1_m:
4637 ID = Intrinsic::riscv_vfwredosum_mask;
4638 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4639 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4640 break;
4641case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m1_f64m1:
4642case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m2_f64m1:
4643case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m4_f64m1:
4644case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m8_f64m1:
4645case RISCV::BI__builtin_rvv_vfwredsum_vs_f32mf2_f64m1:
4646 ID = Intrinsic::riscv_vfwredsum;
4647 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4648 break;
4649case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m1_f64m1_m:
4650case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m2_f64m1_m:
4651case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m4_f64m1_m:
4652case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m8_f64m1_m:
4653case RISCV::BI__builtin_rvv_vfwredsum_vs_f32mf2_f64m1_m:
4654 ID = Intrinsic::riscv_vfwredsum_mask;
4655 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4656 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4657 break;
4658case RISCV::BI__builtin_rvv_vfwsub_vv_f64m1:
4659case RISCV::BI__builtin_rvv_vfwsub_vv_f64m2:
4660case RISCV::BI__builtin_rvv_vfwsub_vv_f64m4:
4661case RISCV::BI__builtin_rvv_vfwsub_vv_f64m8:
4662case RISCV::BI__builtin_rvv_vfwsub_vf_f64m1:
4663case RISCV::BI__builtin_rvv_vfwsub_vf_f64m2:
4664case RISCV::BI__builtin_rvv_vfwsub_vf_f64m4:
4665case RISCV::BI__builtin_rvv_vfwsub_vf_f64m8:
4666 ID = Intrinsic::riscv_vfwsub;
4667 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
4668 break;
4669case RISCV::BI__builtin_rvv_vfwsub_vv_f64m1_m:
4670case RISCV::BI__builtin_rvv_vfwsub_vv_f64m2_m:
4671case RISCV::BI__builtin_rvv_vfwsub_vv_f64m4_m:
4672case RISCV::BI__builtin_rvv_vfwsub_vv_f64m8_m:
4673case RISCV::BI__builtin_rvv_vfwsub_vf_f64m1_m:
4674case RISCV::BI__builtin_rvv_vfwsub_vf_f64m2_m:
4675case RISCV::BI__builtin_rvv_vfwsub_vf_f64m4_m:
4676case RISCV::BI__builtin_rvv_vfwsub_vf_f64m8_m:
4677 ID = Intrinsic::riscv_vfwsub_mask;
4678 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4679 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
4680 break;
4681case RISCV::BI__builtin_rvv_vfwsub_wv_f64m1:
4682case RISCV::BI__builtin_rvv_vfwsub_wv_f64m2:
4683case RISCV::BI__builtin_rvv_vfwsub_wv_f64m4:
4684case RISCV::BI__builtin_rvv_vfwsub_wv_f64m8:
4685case RISCV::BI__builtin_rvv_vfwsub_wf_f64m1:
4686case RISCV::BI__builtin_rvv_vfwsub_wf_f64m2:
4687case RISCV::BI__builtin_rvv_vfwsub_wf_f64m4:
4688case RISCV::BI__builtin_rvv_vfwsub_wf_f64m8:
4689 ID = Intrinsic::riscv_vfwsub_w;
4690 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
4691 break;
4692case RISCV::BI__builtin_rvv_vfwsub_wv_f64m1_m:
4693case RISCV::BI__builtin_rvv_vfwsub_wv_f64m2_m:
4694case RISCV::BI__builtin_rvv_vfwsub_wv_f64m4_m:
4695case RISCV::BI__builtin_rvv_vfwsub_wv_f64m8_m:
4696case RISCV::BI__builtin_rvv_vfwsub_wf_f64m1_m:
4697case RISCV::BI__builtin_rvv_vfwsub_wf_f64m2_m:
4698case RISCV::BI__builtin_rvv_vfwsub_wf_f64m4_m:
4699case RISCV::BI__builtin_rvv_vfwsub_wf_f64m8_m:
4700 ID = Intrinsic::riscv_vfwsub_w_mask;
4701 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4702 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
4703 break;
4704case RISCV::BI__builtin_rvv_vid_v_i8m1:
4705case RISCV::BI__builtin_rvv_vid_v_i8m2:
4706case RISCV::BI__builtin_rvv_vid_v_i8m4:
4707case RISCV::BI__builtin_rvv_vid_v_i8m8:
4708case RISCV::BI__builtin_rvv_vid_v_i8mf2:
4709case RISCV::BI__builtin_rvv_vid_v_i8mf4:
4710case RISCV::BI__builtin_rvv_vid_v_i8mf8:
4711case RISCV::BI__builtin_rvv_vid_v_i16m1:
4712case RISCV::BI__builtin_rvv_vid_v_i16m2:
4713case RISCV::BI__builtin_rvv_vid_v_i16m4:
4714case RISCV::BI__builtin_rvv_vid_v_i16m8:
4715case RISCV::BI__builtin_rvv_vid_v_i16mf2:
4716case RISCV::BI__builtin_rvv_vid_v_i16mf4:
4717case RISCV::BI__builtin_rvv_vid_v_i32m1:
4718case RISCV::BI__builtin_rvv_vid_v_i32m2:
4719case RISCV::BI__builtin_rvv_vid_v_i32m4:
4720case RISCV::BI__builtin_rvv_vid_v_i32m8:
4721case RISCV::BI__builtin_rvv_vid_v_i32mf2:
4722case RISCV::BI__builtin_rvv_vid_v_i64m1:
4723case RISCV::BI__builtin_rvv_vid_v_i64m2:
4724case RISCV::BI__builtin_rvv_vid_v_i64m4:
4725case RISCV::BI__builtin_rvv_vid_v_i64m8:
4726case RISCV::BI__builtin_rvv_vid_v_u8m1:
4727case RISCV::BI__builtin_rvv_vid_v_u8m2:
4728case RISCV::BI__builtin_rvv_vid_v_u8m4:
4729case RISCV::BI__builtin_rvv_vid_v_u8m8:
4730case RISCV::BI__builtin_rvv_vid_v_u8mf2:
4731case RISCV::BI__builtin_rvv_vid_v_u8mf4:
4732case RISCV::BI__builtin_rvv_vid_v_u8mf8:
4733case RISCV::BI__builtin_rvv_vid_v_u16m1:
4734case RISCV::BI__builtin_rvv_vid_v_u16m2:
4735case RISCV::BI__builtin_rvv_vid_v_u16m4:
4736case RISCV::BI__builtin_rvv_vid_v_u16m8:
4737case RISCV::BI__builtin_rvv_vid_v_u16mf2:
4738case RISCV::BI__builtin_rvv_vid_v_u16mf4:
4739case RISCV::BI__builtin_rvv_vid_v_u32m1:
4740case RISCV::BI__builtin_rvv_vid_v_u32m2:
4741case RISCV::BI__builtin_rvv_vid_v_u32m4:
4742case RISCV::BI__builtin_rvv_vid_v_u32m8:
4743case RISCV::BI__builtin_rvv_vid_v_u32mf2:
4744case RISCV::BI__builtin_rvv_vid_v_u64m1:
4745case RISCV::BI__builtin_rvv_vid_v_u64m2:
4746case RISCV::BI__builtin_rvv_vid_v_u64m4:
4747case RISCV::BI__builtin_rvv_vid_v_u64m8:
4748 ID = Intrinsic::riscv_vid;
4749 IntrinsicTypes = {ResultType, Ops.back()->getType()};
4750 break;
4751case RISCV::BI__builtin_rvv_vid_v_i8m1_m:
4752case RISCV::BI__builtin_rvv_vid_v_i8m2_m:
4753case RISCV::BI__builtin_rvv_vid_v_i8m4_m:
4754case RISCV::BI__builtin_rvv_vid_v_i8m8_m:
4755case RISCV::BI__builtin_rvv_vid_v_i8mf2_m:
4756case RISCV::BI__builtin_rvv_vid_v_i8mf4_m:
4757case RISCV::BI__builtin_rvv_vid_v_i8mf8_m:
4758case RISCV::BI__builtin_rvv_vid_v_i16m1_m:
4759case RISCV::BI__builtin_rvv_vid_v_i16m2_m:
4760case RISCV::BI__builtin_rvv_vid_v_i16m4_m:
4761case RISCV::BI__builtin_rvv_vid_v_i16m8_m:
4762case RISCV::BI__builtin_rvv_vid_v_i16mf2_m:
4763case RISCV::BI__builtin_rvv_vid_v_i16mf4_m:
4764case RISCV::BI__builtin_rvv_vid_v_i32m1_m:
4765case RISCV::BI__builtin_rvv_vid_v_i32m2_m:
4766case RISCV::BI__builtin_rvv_vid_v_i32m4_m:
4767case RISCV::BI__builtin_rvv_vid_v_i32m8_m:
4768case RISCV::BI__builtin_rvv_vid_v_i32mf2_m:
4769case RISCV::BI__builtin_rvv_vid_v_i64m1_m:
4770case RISCV::BI__builtin_rvv_vid_v_i64m2_m:
4771case RISCV::BI__builtin_rvv_vid_v_i64m4_m:
4772case RISCV::BI__builtin_rvv_vid_v_i64m8_m:
4773case RISCV::BI__builtin_rvv_vid_v_u8m1_m:
4774case RISCV::BI__builtin_rvv_vid_v_u8m2_m:
4775case RISCV::BI__builtin_rvv_vid_v_u8m4_m:
4776case RISCV::BI__builtin_rvv_vid_v_u8m8_m:
4777case RISCV::BI__builtin_rvv_vid_v_u8mf2_m:
4778case RISCV::BI__builtin_rvv_vid_v_u8mf4_m:
4779case RISCV::BI__builtin_rvv_vid_v_u8mf8_m:
4780case RISCV::BI__builtin_rvv_vid_v_u16m1_m:
4781case RISCV::BI__builtin_rvv_vid_v_u16m2_m:
4782case RISCV::BI__builtin_rvv_vid_v_u16m4_m:
4783case RISCV::BI__builtin_rvv_vid_v_u16m8_m:
4784case RISCV::BI__builtin_rvv_vid_v_u16mf2_m:
4785case RISCV::BI__builtin_rvv_vid_v_u16mf4_m:
4786case RISCV::BI__builtin_rvv_vid_v_u32m1_m:
4787case RISCV::BI__builtin_rvv_vid_v_u32m2_m:
4788case RISCV::BI__builtin_rvv_vid_v_u32m4_m:
4789case RISCV::BI__builtin_rvv_vid_v_u32m8_m:
4790case RISCV::BI__builtin_rvv_vid_v_u32mf2_m:
4791case RISCV::BI__builtin_rvv_vid_v_u64m1_m:
4792case RISCV::BI__builtin_rvv_vid_v_u64m2_m:
4793case RISCV::BI__builtin_rvv_vid_v_u64m4_m:
4794case RISCV::BI__builtin_rvv_vid_v_u64m8_m:
4795 ID = Intrinsic::riscv_vid_mask;
4796 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4797 IntrinsicTypes = {ResultType, Ops.back()->getType()};
4798 break;
4799case RISCV::BI__builtin_rvv_viota_m_u8m1:
4800case RISCV::BI__builtin_rvv_viota_m_u8m2:
4801case RISCV::BI__builtin_rvv_viota_m_u8m4:
4802case RISCV::BI__builtin_rvv_viota_m_u8m8:
4803case RISCV::BI__builtin_rvv_viota_m_u8mf2:
4804case RISCV::BI__builtin_rvv_viota_m_u8mf4:
4805case RISCV::BI__builtin_rvv_viota_m_u8mf8:
4806case RISCV::BI__builtin_rvv_viota_m_u16m1:
4807case RISCV::BI__builtin_rvv_viota_m_u16m2:
4808case RISCV::BI__builtin_rvv_viota_m_u16m4:
4809case RISCV::BI__builtin_rvv_viota_m_u16m8:
4810case RISCV::BI__builtin_rvv_viota_m_u16mf2:
4811case RISCV::BI__builtin_rvv_viota_m_u16mf4:
4812case RISCV::BI__builtin_rvv_viota_m_u32m1:
4813case RISCV::BI__builtin_rvv_viota_m_u32m2:
4814case RISCV::BI__builtin_rvv_viota_m_u32m4:
4815case RISCV::BI__builtin_rvv_viota_m_u32m8:
4816case RISCV::BI__builtin_rvv_viota_m_u32mf2:
4817case RISCV::BI__builtin_rvv_viota_m_u64m1:
4818case RISCV::BI__builtin_rvv_viota_m_u64m2:
4819case RISCV::BI__builtin_rvv_viota_m_u64m4:
4820case RISCV::BI__builtin_rvv_viota_m_u64m8:
4821 ID = Intrinsic::riscv_viota;
4822 IntrinsicTypes = {ResultType, Ops.back()->getType()};
4823 break;
4824case RISCV::BI__builtin_rvv_viota_m_u8m1_m:
4825case RISCV::BI__builtin_rvv_viota_m_u8m2_m:
4826case RISCV::BI__builtin_rvv_viota_m_u8m4_m:
4827case RISCV::BI__builtin_rvv_viota_m_u8m8_m:
4828case RISCV::BI__builtin_rvv_viota_m_u8mf2_m:
4829case RISCV::BI__builtin_rvv_viota_m_u8mf4_m:
4830case RISCV::BI__builtin_rvv_viota_m_u8mf8_m:
4831case RISCV::BI__builtin_rvv_viota_m_u16m1_m:
4832case RISCV::BI__builtin_rvv_viota_m_u16m2_m:
4833case RISCV::BI__builtin_rvv_viota_m_u16m4_m:
4834case RISCV::BI__builtin_rvv_viota_m_u16m8_m:
4835case RISCV::BI__builtin_rvv_viota_m_u16mf2_m:
4836case RISCV::BI__builtin_rvv_viota_m_u16mf4_m:
4837case RISCV::BI__builtin_rvv_viota_m_u32m1_m:
4838case RISCV::BI__builtin_rvv_viota_m_u32m2_m:
4839case RISCV::BI__builtin_rvv_viota_m_u32m4_m:
4840case RISCV::BI__builtin_rvv_viota_m_u32m8_m:
4841case RISCV::BI__builtin_rvv_viota_m_u32mf2_m:
4842case RISCV::BI__builtin_rvv_viota_m_u64m1_m:
4843case RISCV::BI__builtin_rvv_viota_m_u64m2_m:
4844case RISCV::BI__builtin_rvv_viota_m_u64m4_m:
4845case RISCV::BI__builtin_rvv_viota_m_u64m8_m:
4846 ID = Intrinsic::riscv_viota_mask;
4847 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4848 IntrinsicTypes = {ResultType, Ops.back()->getType()};
4849 break;
4850case RISCV::BI__builtin_rvv_vle8_v_i8m1:
4851case RISCV::BI__builtin_rvv_vle8_v_i8m2:
4852case RISCV::BI__builtin_rvv_vle8_v_i8m4:
4853case RISCV::BI__builtin_rvv_vle8_v_i8m8:
4854case RISCV::BI__builtin_rvv_vle8_v_i8mf2:
4855case RISCV::BI__builtin_rvv_vle8_v_i8mf4:
4856case RISCV::BI__builtin_rvv_vle8_v_i8mf8:
4857case RISCV::BI__builtin_rvv_vle16_v_i16m1:
4858case RISCV::BI__builtin_rvv_vle16_v_i16m2:
4859case RISCV::BI__builtin_rvv_vle16_v_i16m4:
4860case RISCV::BI__builtin_rvv_vle16_v_i16m8:
4861case RISCV::BI__builtin_rvv_vle16_v_i16mf2:
4862case RISCV::BI__builtin_rvv_vle16_v_i16mf4:
4863case RISCV::BI__builtin_rvv_vle16_v_u16m1:
4864case RISCV::BI__builtin_rvv_vle16_v_u16m2:
4865case RISCV::BI__builtin_rvv_vle16_v_u16m4:
4866case RISCV::BI__builtin_rvv_vle16_v_u16m8:
4867case RISCV::BI__builtin_rvv_vle16_v_u16mf2:
4868case RISCV::BI__builtin_rvv_vle16_v_u16mf4:
4869case RISCV::BI__builtin_rvv_vle32_v_i32m1:
4870case RISCV::BI__builtin_rvv_vle32_v_i32m2:
4871case RISCV::BI__builtin_rvv_vle32_v_i32m4:
4872case RISCV::BI__builtin_rvv_vle32_v_i32m8:
4873case RISCV::BI__builtin_rvv_vle32_v_i32mf2:
4874case RISCV::BI__builtin_rvv_vle32_v_u32m1:
4875case RISCV::BI__builtin_rvv_vle32_v_u32m2:
4876case RISCV::BI__builtin_rvv_vle32_v_u32m4:
4877case RISCV::BI__builtin_rvv_vle32_v_u32m8:
4878case RISCV::BI__builtin_rvv_vle32_v_u32mf2:
4879case RISCV::BI__builtin_rvv_vle32_v_f32m1:
4880case RISCV::BI__builtin_rvv_vle32_v_f32m2:
4881case RISCV::BI__builtin_rvv_vle32_v_f32m4:
4882case RISCV::BI__builtin_rvv_vle32_v_f32m8:
4883case RISCV::BI__builtin_rvv_vle32_v_f32mf2:
4884case RISCV::BI__builtin_rvv_vle64_v_i64m1:
4885case RISCV::BI__builtin_rvv_vle64_v_i64m2:
4886case RISCV::BI__builtin_rvv_vle64_v_i64m4:
4887case RISCV::BI__builtin_rvv_vle64_v_i64m8:
4888case RISCV::BI__builtin_rvv_vle64_v_u64m1:
4889case RISCV::BI__builtin_rvv_vle64_v_u64m2:
4890case RISCV::BI__builtin_rvv_vle64_v_u64m4:
4891case RISCV::BI__builtin_rvv_vle64_v_u64m8:
4892case RISCV::BI__builtin_rvv_vle64_v_f64m1:
4893case RISCV::BI__builtin_rvv_vle64_v_f64m2:
4894case RISCV::BI__builtin_rvv_vle64_v_f64m4:
4895case RISCV::BI__builtin_rvv_vle64_v_f64m8:
4896case RISCV::BI__builtin_rvv_vle8_v_u8m1:
4897case RISCV::BI__builtin_rvv_vle8_v_u8m2:
4898case RISCV::BI__builtin_rvv_vle8_v_u8m4:
4899case RISCV::BI__builtin_rvv_vle8_v_u8m8:
4900case RISCV::BI__builtin_rvv_vle8_v_u8mf2:
4901case RISCV::BI__builtin_rvv_vle8_v_u8mf4:
4902case RISCV::BI__builtin_rvv_vle8_v_u8mf8:
4903 ID = Intrinsic::riscv_vle;
4904
4905 IntrinsicTypes = {ResultType, Ops[1]->getType()};
4906 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
4907 break;
4908case RISCV::BI__builtin_rvv_vle1_v_b8:
4909case RISCV::BI__builtin_rvv_vle1_v_b4:
4910case RISCV::BI__builtin_rvv_vle1_v_b2:
4911case RISCV::BI__builtin_rvv_vle1_v_b1:
4912case RISCV::BI__builtin_rvv_vle1_v_b16:
4913case RISCV::BI__builtin_rvv_vle1_v_b32:
4914case RISCV::BI__builtin_rvv_vle1_v_b64:
4915 ID = Intrinsic::riscv_vle1;
4916
4917 IntrinsicTypes = {ResultType, Ops[1]->getType()};
4918 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
4919 break;
4920case RISCV::BI__builtin_rvv_vle8_v_i8m1_m:
4921case RISCV::BI__builtin_rvv_vle8_v_i8m2_m:
4922case RISCV::BI__builtin_rvv_vle8_v_i8m4_m:
4923case RISCV::BI__builtin_rvv_vle8_v_i8m8_m:
4924case RISCV::BI__builtin_rvv_vle8_v_i8mf2_m:
4925case RISCV::BI__builtin_rvv_vle8_v_i8mf4_m:
4926case RISCV::BI__builtin_rvv_vle8_v_i8mf8_m:
4927case RISCV::BI__builtin_rvv_vle16_v_i16m1_m:
4928case RISCV::BI__builtin_rvv_vle16_v_i16m2_m:
4929case RISCV::BI__builtin_rvv_vle16_v_i16m4_m:
4930case RISCV::BI__builtin_rvv_vle16_v_i16m8_m:
4931case RISCV::BI__builtin_rvv_vle16_v_i16mf2_m:
4932case RISCV::BI__builtin_rvv_vle16_v_i16mf4_m:
4933case RISCV::BI__builtin_rvv_vle16_v_u16m1_m:
4934case RISCV::BI__builtin_rvv_vle16_v_u16m2_m:
4935case RISCV::BI__builtin_rvv_vle16_v_u16m4_m:
4936case RISCV::BI__builtin_rvv_vle16_v_u16m8_m:
4937case RISCV::BI__builtin_rvv_vle16_v_u16mf2_m:
4938case RISCV::BI__builtin_rvv_vle16_v_u16mf4_m:
4939case RISCV::BI__builtin_rvv_vle32_v_i32m1_m:
4940case RISCV::BI__builtin_rvv_vle32_v_i32m2_m:
4941case RISCV::BI__builtin_rvv_vle32_v_i32m4_m:
4942case RISCV::BI__builtin_rvv_vle32_v_i32m8_m:
4943case RISCV::BI__builtin_rvv_vle32_v_i32mf2_m:
4944case RISCV::BI__builtin_rvv_vle32_v_u32m1_m:
4945case RISCV::BI__builtin_rvv_vle32_v_u32m2_m:
4946case RISCV::BI__builtin_rvv_vle32_v_u32m4_m:
4947case RISCV::BI__builtin_rvv_vle32_v_u32m8_m:
4948case RISCV::BI__builtin_rvv_vle32_v_u32mf2_m:
4949case RISCV::BI__builtin_rvv_vle32_v_f32m1_m:
4950case RISCV::BI__builtin_rvv_vle32_v_f32m2_m:
4951case RISCV::BI__builtin_rvv_vle32_v_f32m4_m:
4952case RISCV::BI__builtin_rvv_vle32_v_f32m8_m:
4953case RISCV::BI__builtin_rvv_vle32_v_f32mf2_m:
4954case RISCV::BI__builtin_rvv_vle64_v_i64m1_m:
4955case RISCV::BI__builtin_rvv_vle64_v_i64m2_m:
4956case RISCV::BI__builtin_rvv_vle64_v_i64m4_m:
4957case RISCV::BI__builtin_rvv_vle64_v_i64m8_m:
4958case RISCV::BI__builtin_rvv_vle64_v_u64m1_m:
4959case RISCV::BI__builtin_rvv_vle64_v_u64m2_m:
4960case RISCV::BI__builtin_rvv_vle64_v_u64m4_m:
4961case RISCV::BI__builtin_rvv_vle64_v_u64m8_m:
4962case RISCV::BI__builtin_rvv_vle64_v_f64m1_m:
4963case RISCV::BI__builtin_rvv_vle64_v_f64m2_m:
4964case RISCV::BI__builtin_rvv_vle64_v_f64m4_m:
4965case RISCV::BI__builtin_rvv_vle64_v_f64m8_m:
4966case RISCV::BI__builtin_rvv_vle8_v_u8m1_m:
4967case RISCV::BI__builtin_rvv_vle8_v_u8m2_m:
4968case RISCV::BI__builtin_rvv_vle8_v_u8m4_m:
4969case RISCV::BI__builtin_rvv_vle8_v_u8m8_m:
4970case RISCV::BI__builtin_rvv_vle8_v_u8mf2_m:
4971case RISCV::BI__builtin_rvv_vle8_v_u8mf4_m:
4972case RISCV::BI__builtin_rvv_vle8_v_u8mf8_m:
4973 ID = Intrinsic::riscv_vle_mask;
4974
4975 // Move mask to right before vl.
4976 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
4977 IntrinsicTypes = {ResultType, Ops[3]->getType()};
4978 Ops[1] = Builder.CreateBitCast(Ops[1], ResultType->getPointerTo());
4979 break;
4980case RISCV::BI__builtin_rvv_vle16ff_v_i16m1:
4981case RISCV::BI__builtin_rvv_vle16ff_v_i16m2:
4982case RISCV::BI__builtin_rvv_vle16ff_v_i16m4:
4983case RISCV::BI__builtin_rvv_vle16ff_v_i16m8:
4984case RISCV::BI__builtin_rvv_vle16ff_v_i16mf2:
4985case RISCV::BI__builtin_rvv_vle16ff_v_i16mf4:
4986case RISCV::BI__builtin_rvv_vle16ff_v_u16m1:
4987case RISCV::BI__builtin_rvv_vle16ff_v_u16m2:
4988case RISCV::BI__builtin_rvv_vle16ff_v_u16m4:
4989case RISCV::BI__builtin_rvv_vle16ff_v_u16m8:
4990case RISCV::BI__builtin_rvv_vle16ff_v_u16mf2:
4991case RISCV::BI__builtin_rvv_vle16ff_v_u16mf4:
4992case RISCV::BI__builtin_rvv_vle32ff_v_i32m1:
4993case RISCV::BI__builtin_rvv_vle32ff_v_i32m2:
4994case RISCV::BI__builtin_rvv_vle32ff_v_i32m4:
4995case RISCV::BI__builtin_rvv_vle32ff_v_i32m8:
4996case RISCV::BI__builtin_rvv_vle32ff_v_i32mf2:
4997case RISCV::BI__builtin_rvv_vle32ff_v_u32m1:
4998case RISCV::BI__builtin_rvv_vle32ff_v_u32m2:
4999case RISCV::BI__builtin_rvv_vle32ff_v_u32m4:
5000case RISCV::BI__builtin_rvv_vle32ff_v_u32m8:
5001case RISCV::BI__builtin_rvv_vle32ff_v_u32mf2:
5002case RISCV::BI__builtin_rvv_vle32ff_v_f32m1:
5003case RISCV::BI__builtin_rvv_vle32ff_v_f32m2:
5004case RISCV::BI__builtin_rvv_vle32ff_v_f32m4:
5005case RISCV::BI__builtin_rvv_vle32ff_v_f32m8:
5006case RISCV::BI__builtin_rvv_vle32ff_v_f32mf2:
5007case RISCV::BI__builtin_rvv_vle64ff_v_i64m1:
5008case RISCV::BI__builtin_rvv_vle64ff_v_i64m2:
5009case RISCV::BI__builtin_rvv_vle64ff_v_i64m4:
5010case RISCV::BI__builtin_rvv_vle64ff_v_i64m8:
5011case RISCV::BI__builtin_rvv_vle64ff_v_u64m1:
5012case RISCV::BI__builtin_rvv_vle64ff_v_u64m2:
5013case RISCV::BI__builtin_rvv_vle64ff_v_u64m4:
5014case RISCV::BI__builtin_rvv_vle64ff_v_u64m8:
5015case RISCV::BI__builtin_rvv_vle64ff_v_f64m1:
5016case RISCV::BI__builtin_rvv_vle64ff_v_f64m2:
5017case RISCV::BI__builtin_rvv_vle64ff_v_f64m4:
5018case RISCV::BI__builtin_rvv_vle64ff_v_f64m8:
5019case RISCV::BI__builtin_rvv_vle8ff_v_i8m1:
5020case RISCV::BI__builtin_rvv_vle8ff_v_i8m2:
5021case RISCV::BI__builtin_rvv_vle8ff_v_i8m4:
5022case RISCV::BI__builtin_rvv_vle8ff_v_i8m8:
5023case RISCV::BI__builtin_rvv_vle8ff_v_i8mf2:
5024case RISCV::BI__builtin_rvv_vle8ff_v_i8mf4:
5025case RISCV::BI__builtin_rvv_vle8ff_v_i8mf8:
5026case RISCV::BI__builtin_rvv_vle8ff_v_u8m1:
5027case RISCV::BI__builtin_rvv_vle8ff_v_u8m2:
5028case RISCV::BI__builtin_rvv_vle8ff_v_u8m4:
5029case RISCV::BI__builtin_rvv_vle8ff_v_u8m8:
5030case RISCV::BI__builtin_rvv_vle8ff_v_u8mf2:
5031case RISCV::BI__builtin_rvv_vle8ff_v_u8mf4:
5032case RISCV::BI__builtin_rvv_vle8ff_v_u8mf8:
5033 ID = Intrinsic::riscv_vleff;
5034
5035 {
5036 IntrinsicTypes = {ResultType, Ops[2]->getType()};
5037 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
5038 Value *NewVL = Ops[1];
5039 Ops.erase(Ops.begin() + 1);
5040 llvm::Function *F = CGM.getIntrinsic(ID, IntrinsicTypes);
5041 llvm::Value *LoadValue = Builder.CreateCall(F, Ops, "");
5042 llvm::Value *V = Builder.CreateExtractValue(LoadValue, {0});
5043 // Store new_vl.
5044 clang::CharUnits Align =
5045 CGM.getNaturalTypeAlignment(getContext().getSizeType());
5046 Builder.CreateStore(Builder.CreateExtractValue(LoadValue, {1}),
5047 Address(NewVL, Align));
5048 return V;
5049 }
5050 break;
5051case RISCV::BI__builtin_rvv_vle16ff_v_i16m1_m:
5052case RISCV::BI__builtin_rvv_vle16ff_v_i16m2_m:
5053case RISCV::BI__builtin_rvv_vle16ff_v_i16m4_m:
5054case RISCV::BI__builtin_rvv_vle16ff_v_i16m8_m:
5055case RISCV::BI__builtin_rvv_vle16ff_v_i16mf2_m:
5056case RISCV::BI__builtin_rvv_vle16ff_v_i16mf4_m:
5057case RISCV::BI__builtin_rvv_vle16ff_v_u16m1_m:
5058case RISCV::BI__builtin_rvv_vle16ff_v_u16m2_m:
5059case RISCV::BI__builtin_rvv_vle16ff_v_u16m4_m:
5060case RISCV::BI__builtin_rvv_vle16ff_v_u16m8_m:
5061case RISCV::BI__builtin_rvv_vle16ff_v_u16mf2_m:
5062case RISCV::BI__builtin_rvv_vle16ff_v_u16mf4_m:
5063case RISCV::BI__builtin_rvv_vle32ff_v_i32m1_m:
5064case RISCV::BI__builtin_rvv_vle32ff_v_i32m2_m:
5065case RISCV::BI__builtin_rvv_vle32ff_v_i32m4_m:
5066case RISCV::BI__builtin_rvv_vle32ff_v_i32m8_m:
5067case RISCV::BI__builtin_rvv_vle32ff_v_i32mf2_m:
5068case RISCV::BI__builtin_rvv_vle32ff_v_u32m1_m:
5069case RISCV::BI__builtin_rvv_vle32ff_v_u32m2_m:
5070case RISCV::BI__builtin_rvv_vle32ff_v_u32m4_m:
5071case RISCV::BI__builtin_rvv_vle32ff_v_u32m8_m:
5072case RISCV::BI__builtin_rvv_vle32ff_v_u32mf2_m:
5073case RISCV::BI__builtin_rvv_vle32ff_v_f32m1_m:
5074case RISCV::BI__builtin_rvv_vle32ff_v_f32m2_m:
5075case RISCV::BI__builtin_rvv_vle32ff_v_f32m4_m:
5076case RISCV::BI__builtin_rvv_vle32ff_v_f32m8_m:
5077case RISCV::BI__builtin_rvv_vle32ff_v_f32mf2_m:
5078case RISCV::BI__builtin_rvv_vle64ff_v_i64m1_m:
5079case RISCV::BI__builtin_rvv_vle64ff_v_i64m2_m:
5080case RISCV::BI__builtin_rvv_vle64ff_v_i64m4_m:
5081case RISCV::BI__builtin_rvv_vle64ff_v_i64m8_m:
5082case RISCV::BI__builtin_rvv_vle64ff_v_u64m1_m:
5083case RISCV::BI__builtin_rvv_vle64ff_v_u64m2_m:
5084case RISCV::BI__builtin_rvv_vle64ff_v_u64m4_m:
5085case RISCV::BI__builtin_rvv_vle64ff_v_u64m8_m:
5086case RISCV::BI__builtin_rvv_vle64ff_v_f64m1_m:
5087case RISCV::BI__builtin_rvv_vle64ff_v_f64m2_m:
5088case RISCV::BI__builtin_rvv_vle64ff_v_f64m4_m:
5089case RISCV::BI__builtin_rvv_vle64ff_v_f64m8_m:
5090case RISCV::BI__builtin_rvv_vle8ff_v_i8m1_m:
5091case RISCV::BI__builtin_rvv_vle8ff_v_i8m2_m:
5092case RISCV::BI__builtin_rvv_vle8ff_v_i8m4_m:
5093case RISCV::BI__builtin_rvv_vle8ff_v_i8m8_m:
5094case RISCV::BI__builtin_rvv_vle8ff_v_i8mf2_m:
5095case RISCV::BI__builtin_rvv_vle8ff_v_i8mf4_m:
5096case RISCV::BI__builtin_rvv_vle8ff_v_i8mf8_m:
5097case RISCV::BI__builtin_rvv_vle8ff_v_u8m1_m:
5098case RISCV::BI__builtin_rvv_vle8ff_v_u8m2_m:
5099case RISCV::BI__builtin_rvv_vle8ff_v_u8m4_m:
5100case RISCV::BI__builtin_rvv_vle8ff_v_u8m8_m:
5101case RISCV::BI__builtin_rvv_vle8ff_v_u8mf2_m:
5102case RISCV::BI__builtin_rvv_vle8ff_v_u8mf4_m:
5103case RISCV::BI__builtin_rvv_vle8ff_v_u8mf8_m:
5104 ID = Intrinsic::riscv_vleff_mask;
5105
5106 {
5107 // Move mask to right before vl.
5108 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
5109 IntrinsicTypes = {ResultType, Ops[4]->getType()};
5110 Ops[1] = Builder.CreateBitCast(Ops[1], ResultType->getPointerTo());
5111 Value *NewVL = Ops[2];
5112 Ops.erase(Ops.begin() + 2);
5113 llvm::Function *F = CGM.getIntrinsic(ID, IntrinsicTypes);
5114 llvm::Value *LoadValue = Builder.CreateCall(F, Ops, "");
5115 llvm::Value *V = Builder.CreateExtractValue(LoadValue, {0});
5116 // Store new_vl.
5117 clang::CharUnits Align =
5118 CGM.getNaturalTypeAlignment(getContext().getSizeType());
5119 Builder.CreateStore(Builder.CreateExtractValue(LoadValue, {1}),
5120 Address(NewVL, Align));
5121 return V;
5122 }
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5463case RISCV::BI__builtin_rvv_vloxei32_v_i64m8_m:
5464case RISCV::BI__builtin_rvv_vloxei32_v_u64m1_m:
5465case RISCV::BI__builtin_rvv_vloxei32_v_u64m2_m:
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5467case RISCV::BI__builtin_rvv_vloxei32_v_u64m8_m:
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5485case RISCV::BI__builtin_rvv_vloxei16_v_f32mf2_m:
5486case RISCV::BI__builtin_rvv_vloxei32_v_f32m1_m:
5487case RISCV::BI__builtin_rvv_vloxei32_v_f32m2_m:
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5512
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5514 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
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5517 break;
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5522case RISCV::BI__builtin_rvv_vlse16_v_i16mf2:
5523case RISCV::BI__builtin_rvv_vlse16_v_i16mf4:
5524case RISCV::BI__builtin_rvv_vlse16_v_u16m1:
5525case RISCV::BI__builtin_rvv_vlse16_v_u16m2:
5526case RISCV::BI__builtin_rvv_vlse16_v_u16m4:
5527case RISCV::BI__builtin_rvv_vlse16_v_u16m8:
5528case RISCV::BI__builtin_rvv_vlse16_v_u16mf2:
5529case RISCV::BI__builtin_rvv_vlse16_v_u16mf4:
5530case RISCV::BI__builtin_rvv_vlse32_v_i32m1:
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5532case RISCV::BI__builtin_rvv_vlse32_v_i32m4:
5533case RISCV::BI__builtin_rvv_vlse32_v_i32m8:
5534case RISCV::BI__builtin_rvv_vlse32_v_i32mf2:
5535case RISCV::BI__builtin_rvv_vlse32_v_u32m1:
5536case RISCV::BI__builtin_rvv_vlse32_v_u32m2:
5537case RISCV::BI__builtin_rvv_vlse32_v_u32m4:
5538case RISCV::BI__builtin_rvv_vlse32_v_u32m8:
5539case RISCV::BI__builtin_rvv_vlse32_v_u32mf2:
5540case RISCV::BI__builtin_rvv_vlse32_v_f32m1:
5541case RISCV::BI__builtin_rvv_vlse32_v_f32m2:
5542case RISCV::BI__builtin_rvv_vlse32_v_f32m4:
5543case RISCV::BI__builtin_rvv_vlse32_v_f32m8:
5544case RISCV::BI__builtin_rvv_vlse32_v_f32mf2:
5545case RISCV::BI__builtin_rvv_vlse64_v_i64m1:
5546case RISCV::BI__builtin_rvv_vlse64_v_i64m2:
5547case RISCV::BI__builtin_rvv_vlse64_v_i64m4:
5548case RISCV::BI__builtin_rvv_vlse64_v_i64m8:
5549case RISCV::BI__builtin_rvv_vlse64_v_u64m1:
5550case RISCV::BI__builtin_rvv_vlse64_v_u64m2:
5551case RISCV::BI__builtin_rvv_vlse64_v_u64m4:
5552case RISCV::BI__builtin_rvv_vlse64_v_u64m8:
5553case RISCV::BI__builtin_rvv_vlse64_v_f64m1:
5554case RISCV::BI__builtin_rvv_vlse64_v_f64m2:
5555case RISCV::BI__builtin_rvv_vlse64_v_f64m4:
5556case RISCV::BI__builtin_rvv_vlse64_v_f64m8:
5557case RISCV::BI__builtin_rvv_vlse8_v_i8m1:
5558case RISCV::BI__builtin_rvv_vlse8_v_i8m2:
5559case RISCV::BI__builtin_rvv_vlse8_v_i8m4:
5560case RISCV::BI__builtin_rvv_vlse8_v_i8m8:
5561case RISCV::BI__builtin_rvv_vlse8_v_i8mf2:
5562case RISCV::BI__builtin_rvv_vlse8_v_i8mf4:
5563case RISCV::BI__builtin_rvv_vlse8_v_i8mf8:
5564case RISCV::BI__builtin_rvv_vlse8_v_u8m1:
5565case RISCV::BI__builtin_rvv_vlse8_v_u8m2:
5566case RISCV::BI__builtin_rvv_vlse8_v_u8m4:
5567case RISCV::BI__builtin_rvv_vlse8_v_u8m8:
5568case RISCV::BI__builtin_rvv_vlse8_v_u8mf2:
5569case RISCV::BI__builtin_rvv_vlse8_v_u8mf4:
5570case RISCV::BI__builtin_rvv_vlse8_v_u8mf8:
5571 ID = Intrinsic::riscv_vlse;
5572
5573 IntrinsicTypes = {ResultType, Ops[2]->getType()};
5574 Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo());
5575 break;
5576case RISCV::BI__builtin_rvv_vlse16_v_i16m1_m:
5577case RISCV::BI__builtin_rvv_vlse16_v_i16m2_m:
5578case RISCV::BI__builtin_rvv_vlse16_v_i16m4_m:
5579case RISCV::BI__builtin_rvv_vlse16_v_i16m8_m:
5580case RISCV::BI__builtin_rvv_vlse16_v_i16mf2_m:
5581case RISCV::BI__builtin_rvv_vlse16_v_i16mf4_m:
5582case RISCV::BI__builtin_rvv_vlse16_v_u16m1_m:
5583case RISCV::BI__builtin_rvv_vlse16_v_u16m2_m:
5584case RISCV::BI__builtin_rvv_vlse16_v_u16m4_m:
5585case RISCV::BI__builtin_rvv_vlse16_v_u16m8_m:
5586case RISCV::BI__builtin_rvv_vlse16_v_u16mf2_m:
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5588case RISCV::BI__builtin_rvv_vlse32_v_i32m1_m:
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5592case RISCV::BI__builtin_rvv_vlse32_v_i32mf2_m:
5593case RISCV::BI__builtin_rvv_vlse32_v_u32m1_m:
5594case RISCV::BI__builtin_rvv_vlse32_v_u32m2_m:
5595case RISCV::BI__builtin_rvv_vlse32_v_u32m4_m:
5596case RISCV::BI__builtin_rvv_vlse32_v_u32m8_m:
5597case RISCV::BI__builtin_rvv_vlse32_v_u32mf2_m:
5598case RISCV::BI__builtin_rvv_vlse32_v_f32m1_m:
5599case RISCV::BI__builtin_rvv_vlse32_v_f32m2_m:
5600case RISCV::BI__builtin_rvv_vlse32_v_f32m4_m:
5601case RISCV::BI__builtin_rvv_vlse32_v_f32m8_m:
5602case RISCV::BI__builtin_rvv_vlse32_v_f32mf2_m:
5603case RISCV::BI__builtin_rvv_vlse64_v_i64m1_m:
5604case RISCV::BI__builtin_rvv_vlse64_v_i64m2_m:
5605case RISCV::BI__builtin_rvv_vlse64_v_i64m4_m:
5606case RISCV::BI__builtin_rvv_vlse64_v_i64m8_m:
5607case RISCV::BI__builtin_rvv_vlse64_v_u64m1_m:
5608case RISCV::BI__builtin_rvv_vlse64_v_u64m2_m:
5609case RISCV::BI__builtin_rvv_vlse64_v_u64m4_m:
5610case RISCV::BI__builtin_rvv_vlse64_v_u64m8_m:
5611case RISCV::BI__builtin_rvv_vlse64_v_f64m1_m:
5612case RISCV::BI__builtin_rvv_vlse64_v_f64m2_m:
5613case RISCV::BI__builtin_rvv_vlse64_v_f64m4_m:
5614case RISCV::BI__builtin_rvv_vlse64_v_f64m8_m:
5615case RISCV::BI__builtin_rvv_vlse8_v_i8m1_m:
5616case RISCV::BI__builtin_rvv_vlse8_v_i8m2_m:
5617case RISCV::BI__builtin_rvv_vlse8_v_i8m4_m:
5618case RISCV::BI__builtin_rvv_vlse8_v_i8m8_m:
5619case RISCV::BI__builtin_rvv_vlse8_v_i8mf2_m:
5620case RISCV::BI__builtin_rvv_vlse8_v_i8mf4_m:
5621case RISCV::BI__builtin_rvv_vlse8_v_i8mf8_m:
5622case RISCV::BI__builtin_rvv_vlse8_v_u8m1_m:
5623case RISCV::BI__builtin_rvv_vlse8_v_u8m2_m:
5624case RISCV::BI__builtin_rvv_vlse8_v_u8m4_m:
5625case RISCV::BI__builtin_rvv_vlse8_v_u8m8_m:
5626case RISCV::BI__builtin_rvv_vlse8_v_u8mf2_m:
5627case RISCV::BI__builtin_rvv_vlse8_v_u8mf4_m:
5628case RISCV::BI__builtin_rvv_vlse8_v_u8mf8_m:
5629 ID = Intrinsic::riscv_vlse_mask;
5630
5631 // Move mask to right before vl.
5632 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
5633 IntrinsicTypes = {ResultType, Ops[4]->getType()};
5634 Ops[1] = Builder.CreateBitCast(Ops[1], ResultType->getPointerTo());
5635 break;
5636case RISCV::BI__builtin_rvv_vluxei8_v_u8m1:
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6024
6025 // Move mask to right before vl.
6026 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
6027 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops[4]->getType()};
6028 Ops[1] = Builder.CreateBitCast(Ops[1], ResultType->getPointerTo());
6029 break;
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6037case RISCV::BI__builtin_rvv_vmacc_vv_i16m1:
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6042case RISCV::BI__builtin_rvv_vmacc_vv_i16mf4:
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6045case RISCV::BI__builtin_rvv_vmacc_vv_i32m4:
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6067case RISCV::BI__builtin_rvv_vmacc_vx_i32m4:
6068case RISCV::BI__builtin_rvv_vmacc_vx_i32m8:
6069case RISCV::BI__builtin_rvv_vmacc_vx_i32mf2:
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6072case RISCV::BI__builtin_rvv_vmacc_vx_i64m4:
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6111case RISCV::BI__builtin_rvv_vmacc_vx_u32m4:
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6116case RISCV::BI__builtin_rvv_vmacc_vx_u64m4:
6117case RISCV::BI__builtin_rvv_vmacc_vx_u64m8:
6118 ID = Intrinsic::riscv_vmacc;
6119 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
6120 break;
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6122case RISCV::BI__builtin_rvv_vmacc_vv_i8m2_m:
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6125case RISCV::BI__builtin_rvv_vmacc_vv_i8mf2_m:
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6127case RISCV::BI__builtin_rvv_vmacc_vv_i8mf8_m:
6128case RISCV::BI__builtin_rvv_vmacc_vv_i16m1_m:
6129case RISCV::BI__builtin_rvv_vmacc_vv_i16m2_m:
6130case RISCV::BI__builtin_rvv_vmacc_vv_i16m4_m:
6131case RISCV::BI__builtin_rvv_vmacc_vv_i16m8_m:
6132case RISCV::BI__builtin_rvv_vmacc_vv_i16mf2_m:
6133case RISCV::BI__builtin_rvv_vmacc_vv_i16mf4_m:
6134case RISCV::BI__builtin_rvv_vmacc_vv_i32m1_m:
6135case RISCV::BI__builtin_rvv_vmacc_vv_i32m2_m:
6136case RISCV::BI__builtin_rvv_vmacc_vv_i32m4_m:
6137case RISCV::BI__builtin_rvv_vmacc_vv_i32m8_m:
6138case RISCV::BI__builtin_rvv_vmacc_vv_i32mf2_m:
6139case RISCV::BI__builtin_rvv_vmacc_vv_i64m1_m:
6140case RISCV::BI__builtin_rvv_vmacc_vv_i64m2_m:
6141case RISCV::BI__builtin_rvv_vmacc_vv_i64m4_m:
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6149case RISCV::BI__builtin_rvv_vmacc_vx_i8mf8_m:
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6576 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
6577 break;
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6581case RISCV::BI__builtin_rvv_vmmv_m_b1:
6582case RISCV::BI__builtin_rvv_vmmv_m_b16:
6583case RISCV::BI__builtin_rvv_vmmv_m_b32:
6584case RISCV::BI__builtin_rvv_vmmv_m_b64:
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6586
6587 {
6588 // op1, vl
6589 IntrinsicTypes = {ResultType,
6590 Ops[1]->getType()};
6591 Ops.insert(Ops.begin() + 1, Ops[0]);
6592 break;
6593 }
6594 break;
6595case RISCV::BI__builtin_rvv_vmand_mm_b8:
6596case RISCV::BI__builtin_rvv_vmand_mm_b4:
6597case RISCV::BI__builtin_rvv_vmand_mm_b2:
6598case RISCV::BI__builtin_rvv_vmand_mm_b1:
6599case RISCV::BI__builtin_rvv_vmand_mm_b16:
6600case RISCV::BI__builtin_rvv_vmand_mm_b32:
6601case RISCV::BI__builtin_rvv_vmand_mm_b64:
6602 ID = Intrinsic::riscv_vmand;
6603 IntrinsicTypes = {ResultType, Ops.back()->getType()};
6604 break;
6605case RISCV::BI__builtin_rvv_vmandnot_mm_b8:
6606case RISCV::BI__builtin_rvv_vmandnot_mm_b4:
6607case RISCV::BI__builtin_rvv_vmandnot_mm_b2:
6608case RISCV::BI__builtin_rvv_vmandnot_mm_b1:
6609case RISCV::BI__builtin_rvv_vmandnot_mm_b16:
6610case RISCV::BI__builtin_rvv_vmandnot_mm_b32:
6611case RISCV::BI__builtin_rvv_vmandnot_mm_b64:
6612 ID = Intrinsic::riscv_vmandnot;
6613 IntrinsicTypes = {ResultType, Ops.back()->getType()};
6614 break;
6615case RISCV::BI__builtin_rvv_vmax_vv_i8m1:
6616case RISCV::BI__builtin_rvv_vmax_vv_i8m2:
6617case RISCV::BI__builtin_rvv_vmax_vv_i8m4:
6618case RISCV::BI__builtin_rvv_vmax_vv_i8m8:
6619case RISCV::BI__builtin_rvv_vmax_vv_i8mf2:
6620case RISCV::BI__builtin_rvv_vmax_vv_i8mf4:
6621case RISCV::BI__builtin_rvv_vmax_vv_i8mf8:
6622case RISCV::BI__builtin_rvv_vmax_vv_i16m1:
6623case RISCV::BI__builtin_rvv_vmax_vv_i16m2:
6624case RISCV::BI__builtin_rvv_vmax_vv_i16m4:
6625case RISCV::BI__builtin_rvv_vmax_vv_i16m8:
6626case RISCV::BI__builtin_rvv_vmax_vv_i16mf2:
6627case RISCV::BI__builtin_rvv_vmax_vv_i16mf4:
6628case RISCV::BI__builtin_rvv_vmax_vv_i32m1:
6629case RISCV::BI__builtin_rvv_vmax_vv_i32m2:
6630case RISCV::BI__builtin_rvv_vmax_vv_i32m4:
6631case RISCV::BI__builtin_rvv_vmax_vv_i32m8:
6632case RISCV::BI__builtin_rvv_vmax_vv_i32mf2:
6633case RISCV::BI__builtin_rvv_vmax_vv_i64m1:
6634case RISCV::BI__builtin_rvv_vmax_vv_i64m2:
6635case RISCV::BI__builtin_rvv_vmax_vv_i64m4:
6636case RISCV::BI__builtin_rvv_vmax_vv_i64m8:
6637case RISCV::BI__builtin_rvv_vmax_vx_i8m1:
6638case RISCV::BI__builtin_rvv_vmax_vx_i8m2:
6639case RISCV::BI__builtin_rvv_vmax_vx_i8m4:
6640case RISCV::BI__builtin_rvv_vmax_vx_i8m8:
6641case RISCV::BI__builtin_rvv_vmax_vx_i8mf2:
6642case RISCV::BI__builtin_rvv_vmax_vx_i8mf4:
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6647case RISCV::BI__builtin_rvv_vmax_vx_i16m8:
6648case RISCV::BI__builtin_rvv_vmax_vx_i16mf2:
6649case RISCV::BI__builtin_rvv_vmax_vx_i16mf4:
6650case RISCV::BI__builtin_rvv_vmax_vx_i32m1:
6651case RISCV::BI__builtin_rvv_vmax_vx_i32m2:
6652case RISCV::BI__builtin_rvv_vmax_vx_i32m4:
6653case RISCV::BI__builtin_rvv_vmax_vx_i32m8:
6654case RISCV::BI__builtin_rvv_vmax_vx_i32mf2:
6655case RISCV::BI__builtin_rvv_vmax_vx_i64m1:
6656case RISCV::BI__builtin_rvv_vmax_vx_i64m2:
6657case RISCV::BI__builtin_rvv_vmax_vx_i64m4:
6658case RISCV::BI__builtin_rvv_vmax_vx_i64m8:
6659 ID = Intrinsic::riscv_vmax;
6660 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
6661 break;
6662case RISCV::BI__builtin_rvv_vmax_vv_i8m1_m:
6663case RISCV::BI__builtin_rvv_vmax_vv_i8m2_m:
6664case RISCV::BI__builtin_rvv_vmax_vv_i8m4_m:
6665case RISCV::BI__builtin_rvv_vmax_vv_i8m8_m:
6666case RISCV::BI__builtin_rvv_vmax_vv_i8mf2_m:
6667case RISCV::BI__builtin_rvv_vmax_vv_i8mf4_m:
6668case RISCV::BI__builtin_rvv_vmax_vv_i8mf8_m:
6669case RISCV::BI__builtin_rvv_vmax_vv_i16m1_m:
6670case RISCV::BI__builtin_rvv_vmax_vv_i16m2_m:
6671case RISCV::BI__builtin_rvv_vmax_vv_i16m4_m:
6672case RISCV::BI__builtin_rvv_vmax_vv_i16m8_m:
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6683case RISCV::BI__builtin_rvv_vmax_vv_i64m8_m:
6684case RISCV::BI__builtin_rvv_vmax_vx_i8m1_m:
6685case RISCV::BI__builtin_rvv_vmax_vx_i8m2_m:
6686case RISCV::BI__builtin_rvv_vmax_vx_i8m4_m:
6687case RISCV::BI__builtin_rvv_vmax_vx_i8m8_m:
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6689case RISCV::BI__builtin_rvv_vmax_vx_i8mf4_m:
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6696case RISCV::BI__builtin_rvv_vmax_vx_i16mf4_m:
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6708 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
6709 break;
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6713case RISCV::BI__builtin_rvv_vmaxu_vv_u8m8:
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6715case RISCV::BI__builtin_rvv_vmaxu_vv_u8mf4:
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6717case RISCV::BI__builtin_rvv_vmaxu_vv_u16m1:
6718case RISCV::BI__builtin_rvv_vmaxu_vv_u16m2:
6719case RISCV::BI__builtin_rvv_vmaxu_vv_u16m4:
6720case RISCV::BI__builtin_rvv_vmaxu_vv_u16m8:
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6722case RISCV::BI__builtin_rvv_vmaxu_vv_u16mf4:
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6753case RISCV::BI__builtin_rvv_vmaxu_vx_u64m8:
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6755 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
6756 break;
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6790case RISCV::BI__builtin_rvv_vmaxu_vx_u16mf2_m:
6791case RISCV::BI__builtin_rvv_vmaxu_vx_u16mf4_m:
6792case RISCV::BI__builtin_rvv_vmaxu_vx_u32m1_m:
6793case RISCV::BI__builtin_rvv_vmaxu_vx_u32m2_m:
6794case RISCV::BI__builtin_rvv_vmaxu_vx_u32m4_m:
6795case RISCV::BI__builtin_rvv_vmaxu_vx_u32m8_m:
6796case RISCV::BI__builtin_rvv_vmaxu_vx_u32mf2_m:
6797case RISCV::BI__builtin_rvv_vmaxu_vx_u64m1_m:
6798case RISCV::BI__builtin_rvv_vmaxu_vx_u64m2_m:
6799case RISCV::BI__builtin_rvv_vmaxu_vx_u64m4_m:
6800case RISCV::BI__builtin_rvv_vmaxu_vx_u64m8_m:
6801 ID = Intrinsic::riscv_vmaxu_mask;
6802 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
6803 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
6804 break;
6805case RISCV::BI__builtin_rvv_vmclr_m_b8:
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6807case RISCV::BI__builtin_rvv_vmclr_m_b2:
6808case RISCV::BI__builtin_rvv_vmclr_m_b1:
6809case RISCV::BI__builtin_rvv_vmclr_m_b16:
6810case RISCV::BI__builtin_rvv_vmclr_m_b32:
6811case RISCV::BI__builtin_rvv_vmclr_m_b64:
6812 ID = Intrinsic::riscv_vmclr;
6813 IntrinsicTypes = {ResultType, Ops.back()->getType()};
6814 break;
6815case RISCV::BI__builtin_rvv_vmerge_vvm_i8m1:
6816case RISCV::BI__builtin_rvv_vmerge_vvm_i8m2:
6817case RISCV::BI__builtin_rvv_vmerge_vvm_i8m4:
6818case RISCV::BI__builtin_rvv_vmerge_vvm_i8m8:
6819case RISCV::BI__builtin_rvv_vmerge_vvm_i8mf2:
6820case RISCV::BI__builtin_rvv_vmerge_vvm_i8mf4:
6821case RISCV::BI__builtin_rvv_vmerge_vvm_i8mf8:
6822case RISCV::BI__builtin_rvv_vmerge_vvm_i16m1:
6823case RISCV::BI__builtin_rvv_vmerge_vvm_i16m2:
6824case RISCV::BI__builtin_rvv_vmerge_vvm_i16m4:
6825case RISCV::BI__builtin_rvv_vmerge_vvm_i16m8:
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6828case RISCV::BI__builtin_rvv_vmerge_vvm_i32m1:
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6830case RISCV::BI__builtin_rvv_vmerge_vvm_i32m4:
6831case RISCV::BI__builtin_rvv_vmerge_vvm_i32m8:
6832case RISCV::BI__builtin_rvv_vmerge_vvm_i32mf2:
6833case RISCV::BI__builtin_rvv_vmerge_vvm_i64m1:
6834case RISCV::BI__builtin_rvv_vmerge_vvm_i64m2:
6835case RISCV::BI__builtin_rvv_vmerge_vvm_i64m4:
6836case RISCV::BI__builtin_rvv_vmerge_vvm_i64m8:
6837case RISCV::BI__builtin_rvv_vmerge_vxm_i8m1:
6838case RISCV::BI__builtin_rvv_vmerge_vxm_i8m2:
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6842case RISCV::BI__builtin_rvv_vmerge_vxm_i8mf4:
6843case RISCV::BI__builtin_rvv_vmerge_vxm_i8mf8:
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6848case RISCV::BI__builtin_rvv_vmerge_vxm_i16mf2:
6849case RISCV::BI__builtin_rvv_vmerge_vxm_i16mf4:
6850case RISCV::BI__builtin_rvv_vmerge_vxm_i32m1:
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6853case RISCV::BI__builtin_rvv_vmerge_vxm_i32m8:
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6855case RISCV::BI__builtin_rvv_vmerge_vxm_i64m1:
6856case RISCV::BI__builtin_rvv_vmerge_vxm_i64m2:
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6859case RISCV::BI__builtin_rvv_vmerge_vvm_u8m1:
6860case RISCV::BI__builtin_rvv_vmerge_vvm_u8m2:
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6862case RISCV::BI__builtin_rvv_vmerge_vvm_u8m8:
6863case RISCV::BI__builtin_rvv_vmerge_vvm_u8mf2:
6864case RISCV::BI__builtin_rvv_vmerge_vvm_u8mf4:
6865case RISCV::BI__builtin_rvv_vmerge_vvm_u8mf8:
6866case RISCV::BI__builtin_rvv_vmerge_vvm_u16m1:
6867case RISCV::BI__builtin_rvv_vmerge_vvm_u16m2:
6868case RISCV::BI__builtin_rvv_vmerge_vvm_u16m4:
6869case RISCV::BI__builtin_rvv_vmerge_vvm_u16m8:
6870case RISCV::BI__builtin_rvv_vmerge_vvm_u16mf2:
6871case RISCV::BI__builtin_rvv_vmerge_vvm_u16mf4:
6872case RISCV::BI__builtin_rvv_vmerge_vvm_u32m1:
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6874case RISCV::BI__builtin_rvv_vmerge_vvm_u32m4:
6875case RISCV::BI__builtin_rvv_vmerge_vvm_u32m8:
6876case RISCV::BI__builtin_rvv_vmerge_vvm_u32mf2:
6877case RISCV::BI__builtin_rvv_vmerge_vvm_u64m1:
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6879case RISCV::BI__builtin_rvv_vmerge_vvm_u64m4:
6880case RISCV::BI__builtin_rvv_vmerge_vvm_u64m8:
6881case RISCV::BI__builtin_rvv_vmerge_vxm_u8m1:
6882case RISCV::BI__builtin_rvv_vmerge_vxm_u8m2:
6883case RISCV::BI__builtin_rvv_vmerge_vxm_u8m4:
6884case RISCV::BI__builtin_rvv_vmerge_vxm_u8m8:
6885case RISCV::BI__builtin_rvv_vmerge_vxm_u8mf2:
6886case RISCV::BI__builtin_rvv_vmerge_vxm_u8mf4:
6887case RISCV::BI__builtin_rvv_vmerge_vxm_u8mf8:
6888case RISCV::BI__builtin_rvv_vmerge_vxm_u16m1:
6889case RISCV::BI__builtin_rvv_vmerge_vxm_u16m2:
6890case RISCV::BI__builtin_rvv_vmerge_vxm_u16m4:
6891case RISCV::BI__builtin_rvv_vmerge_vxm_u16m8:
6892case RISCV::BI__builtin_rvv_vmerge_vxm_u16mf2:
6893case RISCV::BI__builtin_rvv_vmerge_vxm_u16mf4:
6894case RISCV::BI__builtin_rvv_vmerge_vxm_u32m1:
6895case RISCV::BI__builtin_rvv_vmerge_vxm_u32m2:
6896case RISCV::BI__builtin_rvv_vmerge_vxm_u32m4:
6897case RISCV::BI__builtin_rvv_vmerge_vxm_u32m8:
6898case RISCV::BI__builtin_rvv_vmerge_vxm_u32mf2:
6899case RISCV::BI__builtin_rvv_vmerge_vxm_u64m1:
6900case RISCV::BI__builtin_rvv_vmerge_vxm_u64m2:
6901case RISCV::BI__builtin_rvv_vmerge_vxm_u64m4:
6902case RISCV::BI__builtin_rvv_vmerge_vxm_u64m8:
6903 ID = Intrinsic::riscv_vmerge;
6904
6905 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.begin() + 3);
6906 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()};
6907 break;
6908case RISCV::BI__builtin_rvv_vmfeq_vv_f32m1_b32:
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6910case RISCV::BI__builtin_rvv_vmfeq_vv_f32m4_b8:
6911case RISCV::BI__builtin_rvv_vmfeq_vv_f32m8_b4:
6912case RISCV::BI__builtin_rvv_vmfeq_vv_f32mf2_b64:
6913case RISCV::BI__builtin_rvv_vmfeq_vv_f64m1_b64:
6914case RISCV::BI__builtin_rvv_vmfeq_vv_f64m2_b32:
6915case RISCV::BI__builtin_rvv_vmfeq_vv_f64m4_b16:
6916case RISCV::BI__builtin_rvv_vmfeq_vv_f64m8_b8:
6917case RISCV::BI__builtin_rvv_vmfeq_vf_f32m1_b32:
6918case RISCV::BI__builtin_rvv_vmfeq_vf_f32m2_b16:
6919case RISCV::BI__builtin_rvv_vmfeq_vf_f32m4_b8:
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6922case RISCV::BI__builtin_rvv_vmfeq_vf_f64m1_b64:
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6927 IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
6928 break;
6929case RISCV::BI__builtin_rvv_vmfeq_vv_f32m1_b32_m:
6930case RISCV::BI__builtin_rvv_vmfeq_vv_f32m2_b16_m:
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6935case RISCV::BI__builtin_rvv_vmfeq_vv_f64m2_b32_m:
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6937case RISCV::BI__builtin_rvv_vmfeq_vv_f64m8_b8_m:
6938case RISCV::BI__builtin_rvv_vmfeq_vf_f32m1_b32_m:
6939case RISCV::BI__builtin_rvv_vmfeq_vf_f32m2_b16_m:
6940case RISCV::BI__builtin_rvv_vmfeq_vf_f32m4_b8_m:
6941case RISCV::BI__builtin_rvv_vmfeq_vf_f32m8_b4_m:
6942case RISCV::BI__builtin_rvv_vmfeq_vf_f32mf2_b64_m:
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6945case RISCV::BI__builtin_rvv_vmfeq_vf_f64m4_b16_m:
6946case RISCV::BI__builtin_rvv_vmfeq_vf_f64m8_b8_m:
6947 ID = Intrinsic::riscv_vmfeq_mask;
6948 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
6949 IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
6950 break;
6951case RISCV::BI__builtin_rvv_vmfge_vv_f32m1_b32:
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6953case RISCV::BI__builtin_rvv_vmfge_vv_f32m4_b8:
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6958case RISCV::BI__builtin_rvv_vmfge_vv_f64m4_b16:
6959case RISCV::BI__builtin_rvv_vmfge_vv_f64m8_b8:
6960case RISCV::BI__builtin_rvv_vmfge_vf_f32m1_b32:
6961case RISCV::BI__builtin_rvv_vmfge_vf_f32m2_b16:
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6964case RISCV::BI__builtin_rvv_vmfge_vf_f32mf2_b64:
6965case RISCV::BI__builtin_rvv_vmfge_vf_f64m1_b64:
6966case RISCV::BI__builtin_rvv_vmfge_vf_f64m2_b32:
6967case RISCV::BI__builtin_rvv_vmfge_vf_f64m4_b16:
6968case RISCV::BI__builtin_rvv_vmfge_vf_f64m8_b8:
6969 ID = Intrinsic::riscv_vmfge;
6970 IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
6971 break;
6972case RISCV::BI__builtin_rvv_vmfge_vv_f32m1_b32_m:
6973case RISCV::BI__builtin_rvv_vmfge_vv_f32m2_b16_m:
6974case RISCV::BI__builtin_rvv_vmfge_vv_f32m4_b8_m:
6975case RISCV::BI__builtin_rvv_vmfge_vv_f32m8_b4_m:
6976case RISCV::BI__builtin_rvv_vmfge_vv_f32mf2_b64_m:
6977case RISCV::BI__builtin_rvv_vmfge_vv_f64m1_b64_m:
6978case RISCV::BI__builtin_rvv_vmfge_vv_f64m2_b32_m:
6979case RISCV::BI__builtin_rvv_vmfge_vv_f64m4_b16_m:
6980case RISCV::BI__builtin_rvv_vmfge_vv_f64m8_b8_m:
6981case RISCV::BI__builtin_rvv_vmfge_vf_f32m1_b32_m:
6982case RISCV::BI__builtin_rvv_vmfge_vf_f32m2_b16_m:
6983case RISCV::BI__builtin_rvv_vmfge_vf_f32m4_b8_m:
6984case RISCV::BI__builtin_rvv_vmfge_vf_f32m8_b4_m:
6985case RISCV::BI__builtin_rvv_vmfge_vf_f32mf2_b64_m:
6986case RISCV::BI__builtin_rvv_vmfge_vf_f64m1_b64_m:
6987case RISCV::BI__builtin_rvv_vmfge_vf_f64m2_b32_m:
6988case RISCV::BI__builtin_rvv_vmfge_vf_f64m4_b16_m:
6989case RISCV::BI__builtin_rvv_vmfge_vf_f64m8_b8_m:
6990 ID = Intrinsic::riscv_vmfge_mask;
6991 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
6992 IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
6993 break;
6994case RISCV::BI__builtin_rvv_vmfgt_vv_f32m1_b32:
6995case RISCV::BI__builtin_rvv_vmfgt_vv_f32m2_b16:
6996case RISCV::BI__builtin_rvv_vmfgt_vv_f32m4_b8:
6997case RISCV::BI__builtin_rvv_vmfgt_vv_f32m8_b4:
6998case RISCV::BI__builtin_rvv_vmfgt_vv_f32mf2_b64:
6999case RISCV::BI__builtin_rvv_vmfgt_vv_f64m1_b64:
7000case RISCV::BI__builtin_rvv_vmfgt_vv_f64m2_b32:
7001case RISCV::BI__builtin_rvv_vmfgt_vv_f64m4_b16:
7002case RISCV::BI__builtin_rvv_vmfgt_vv_f64m8_b8:
7003case RISCV::BI__builtin_rvv_vmfgt_vf_f32m1_b32:
7004case RISCV::BI__builtin_rvv_vmfgt_vf_f32m2_b16:
7005case RISCV::BI__builtin_rvv_vmfgt_vf_f32m4_b8:
7006case RISCV::BI__builtin_rvv_vmfgt_vf_f32m8_b4:
7007case RISCV::BI__builtin_rvv_vmfgt_vf_f32mf2_b64:
7008case RISCV::BI__builtin_rvv_vmfgt_vf_f64m1_b64:
7009case RISCV::BI__builtin_rvv_vmfgt_vf_f64m2_b32:
7010case RISCV::BI__builtin_rvv_vmfgt_vf_f64m4_b16:
7011case RISCV::BI__builtin_rvv_vmfgt_vf_f64m8_b8:
7012 ID = Intrinsic::riscv_vmfgt;
7013 IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
7014 break;
7015case RISCV::BI__builtin_rvv_vmfgt_vv_f32m1_b32_m:
7016case RISCV::BI__builtin_rvv_vmfgt_vv_f32m2_b16_m:
7017case RISCV::BI__builtin_rvv_vmfgt_vv_f32m4_b8_m:
7018case RISCV::BI__builtin_rvv_vmfgt_vv_f32m8_b4_m:
7019case RISCV::BI__builtin_rvv_vmfgt_vv_f32mf2_b64_m:
7020case RISCV::BI__builtin_rvv_vmfgt_vv_f64m1_b64_m:
7021case RISCV::BI__builtin_rvv_vmfgt_vv_f64m2_b32_m:
7022case RISCV::BI__builtin_rvv_vmfgt_vv_f64m4_b16_m:
7023case RISCV::BI__builtin_rvv_vmfgt_vv_f64m8_b8_m:
7024case RISCV::BI__builtin_rvv_vmfgt_vf_f32m1_b32_m:
7025case RISCV::BI__builtin_rvv_vmfgt_vf_f32m2_b16_m:
7026case RISCV::BI__builtin_rvv_vmfgt_vf_f32m4_b8_m:
7027case RISCV::BI__builtin_rvv_vmfgt_vf_f32m8_b4_m:
7028case RISCV::BI__builtin_rvv_vmfgt_vf_f32mf2_b64_m:
7029case RISCV::BI__builtin_rvv_vmfgt_vf_f64m1_b64_m:
7030case RISCV::BI__builtin_rvv_vmfgt_vf_f64m2_b32_m:
7031case RISCV::BI__builtin_rvv_vmfgt_vf_f64m4_b16_m:
7032case RISCV::BI__builtin_rvv_vmfgt_vf_f64m8_b8_m:
7033 ID = Intrinsic::riscv_vmfgt_mask;
7034 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
7035 IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
7036 break;
7037case RISCV::BI__builtin_rvv_vmfle_vv_f32m1_b32:
7038case RISCV::BI__builtin_rvv_vmfle_vv_f32m2_b16:
7039case RISCV::BI__builtin_rvv_vmfle_vv_f32m4_b8:
7040case RISCV::BI__builtin_rvv_vmfle_vv_f32m8_b4:
7041case RISCV::BI__builtin_rvv_vmfle_vv_f32mf2_b64:
7042case RISCV::BI__builtin_rvv_vmfle_vv_f64m1_b64:
7043case RISCV::BI__builtin_rvv_vmfle_vv_f64m2_b32:
7044case RISCV::BI__builtin_rvv_vmfle_vv_f64m4_b16:
7045case RISCV::BI__builtin_rvv_vmfle_vv_f64m8_b8:
7046case RISCV::BI__builtin_rvv_vmfle_vf_f32m1_b32:
7047case RISCV::BI__builtin_rvv_vmfle_vf_f32m2_b16:
7048case RISCV::BI__builtin_rvv_vmfle_vf_f32m4_b8:
7049case RISCV::BI__builtin_rvv_vmfle_vf_f32m8_b4:
7050case RISCV::BI__builtin_rvv_vmfle_vf_f32mf2_b64:
7051case RISCV::BI__builtin_rvv_vmfle_vf_f64m1_b64:
7052case RISCV::BI__builtin_rvv_vmfle_vf_f64m2_b32:
7053case RISCV::BI__builtin_rvv_vmfle_vf_f64m4_b16:
7054case RISCV::BI__builtin_rvv_vmfle_vf_f64m8_b8:
7055 ID = Intrinsic::riscv_vmfle;
7056 IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
7057 break;
7058case RISCV::BI__builtin_rvv_vmfle_vv_f32m1_b32_m:
7059case RISCV::BI__builtin_rvv_vmfle_vv_f32m2_b16_m:
7060case RISCV::BI__builtin_rvv_vmfle_vv_f32m4_b8_m:
7061case RISCV::BI__builtin_rvv_vmfle_vv_f32m8_b4_m:
7062case RISCV::BI__builtin_rvv_vmfle_vv_f32mf2_b64_m:
7063case RISCV::BI__builtin_rvv_vmfle_vv_f64m1_b64_m:
7064case RISCV::BI__builtin_rvv_vmfle_vv_f64m2_b32_m:
7065case RISCV::BI__builtin_rvv_vmfle_vv_f64m4_b16_m:
7066case RISCV::BI__builtin_rvv_vmfle_vv_f64m8_b8_m:
7067case RISCV::BI__builtin_rvv_vmfle_vf_f32m1_b32_m:
7068case RISCV::BI__builtin_rvv_vmfle_vf_f32m2_b16_m:
7069case RISCV::BI__builtin_rvv_vmfle_vf_f32m4_b8_m:
7070case RISCV::BI__builtin_rvv_vmfle_vf_f32m8_b4_m:
7071case RISCV::BI__builtin_rvv_vmfle_vf_f32mf2_b64_m:
7072case RISCV::BI__builtin_rvv_vmfle_vf_f64m1_b64_m:
7073case RISCV::BI__builtin_rvv_vmfle_vf_f64m2_b32_m:
7074case RISCV::BI__builtin_rvv_vmfle_vf_f64m4_b16_m:
7075case RISCV::BI__builtin_rvv_vmfle_vf_f64m8_b8_m:
7076 ID = Intrinsic::riscv_vmfle_mask;
7077 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
7078 IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
7079 break;
7080case RISCV::BI__builtin_rvv_vmflt_vv_f32m1_b32:
7081case RISCV::BI__builtin_rvv_vmflt_vv_f32m2_b16:
7082case RISCV::BI__builtin_rvv_vmflt_vv_f32m4_b8:
7083case RISCV::BI__builtin_rvv_vmflt_vv_f32m8_b4:
7084case RISCV::BI__builtin_rvv_vmflt_vv_f32mf2_b64:
7085case RISCV::BI__builtin_rvv_vmflt_vv_f64m1_b64:
7086case RISCV::BI__builtin_rvv_vmflt_vv_f64m2_b32:
7087case RISCV::BI__builtin_rvv_vmflt_vv_f64m4_b16:
7088case RISCV::BI__builtin_rvv_vmflt_vv_f64m8_b8:
7089case RISCV::BI__builtin_rvv_vmflt_vf_f32m1_b32:
7090case RISCV::BI__builtin_rvv_vmflt_vf_f32m2_b16:
7091case RISCV::BI__builtin_rvv_vmflt_vf_f32m4_b8:
7092case RISCV::BI__builtin_rvv_vmflt_vf_f32m8_b4:
7093case RISCV::BI__builtin_rvv_vmflt_vf_f32mf2_b64:
7094case RISCV::BI__builtin_rvv_vmflt_vf_f64m1_b64:
7095case RISCV::BI__builtin_rvv_vmflt_vf_f64m2_b32:
7096case RISCV::BI__builtin_rvv_vmflt_vf_f64m4_b16:
7097case RISCV::BI__builtin_rvv_vmflt_vf_f64m8_b8:
7098 ID = Intrinsic::riscv_vmflt;
7099 IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
7100 break;
7101case RISCV::BI__builtin_rvv_vmflt_vv_f32m1_b32_m:
7102case RISCV::BI__builtin_rvv_vmflt_vv_f32m2_b16_m:
7103case RISCV::BI__builtin_rvv_vmflt_vv_f32m4_b8_m:
7104case RISCV::BI__builtin_rvv_vmflt_vv_f32m8_b4_m:
7105case RISCV::BI__builtin_rvv_vmflt_vv_f32mf2_b64_m:
7106case RISCV::BI__builtin_rvv_vmflt_vv_f64m1_b64_m:
7107case RISCV::BI__builtin_rvv_vmflt_vv_f64m2_b32_m:
7108case RISCV::BI__builtin_rvv_vmflt_vv_f64m4_b16_m:
7109case RISCV::BI__builtin_rvv_vmflt_vv_f64m8_b8_m:
7110case RISCV::BI__builtin_rvv_vmflt_vf_f32m1_b32_m:
7111case RISCV::BI__builtin_rvv_vmflt_vf_f32m2_b16_m:
7112case RISCV::BI__builtin_rvv_vmflt_vf_f32m4_b8_m:
7113case RISCV::BI__builtin_rvv_vmflt_vf_f32m8_b4_m:
7114case RISCV::BI__builtin_rvv_vmflt_vf_f32mf2_b64_m:
7115case RISCV::BI__builtin_rvv_vmflt_vf_f64m1_b64_m:
7116case RISCV::BI__builtin_rvv_vmflt_vf_f64m2_b32_m:
7117case RISCV::BI__builtin_rvv_vmflt_vf_f64m4_b16_m:
7118case RISCV::BI__builtin_rvv_vmflt_vf_f64m8_b8_m:
7119 ID = Intrinsic::riscv_vmflt_mask;
7120 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
7121 IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
7122 break;
7123case RISCV::BI__builtin_rvv_vmfne_vv_f32m1_b32:
7124case RISCV::BI__builtin_rvv_vmfne_vv_f32m2_b16:
7125case RISCV::BI__builtin_rvv_vmfne_vv_f32m4_b8:
7126case RISCV::BI__builtin_rvv_vmfne_vv_f32m8_b4:
7127case RISCV::BI__builtin_rvv_vmfne_vv_f32mf2_b64:
7128case RISCV::BI__builtin_rvv_vmfne_vv_f64m1_b64:
7129case RISCV::BI__builtin_rvv_vmfne_vv_f64m2_b32:
7130case RISCV::BI__builtin_rvv_vmfne_vv_f64m4_b16:
7131case RISCV::BI__builtin_rvv_vmfne_vv_f64m8_b8:
7132case RISCV::BI__builtin_rvv_vmfne_vf_f32m1_b32:
7133case RISCV::BI__builtin_rvv_vmfne_vf_f32m2_b16:
7134case RISCV::BI__builtin_rvv_vmfne_vf_f32m4_b8:
7135case RISCV::BI__builtin_rvv_vmfne_vf_f32m8_b4:
7136case RISCV::BI__builtin_rvv_vmfne_vf_f32mf2_b64:
7137case RISCV::BI__builtin_rvv_vmfne_vf_f64m1_b64:
7138case RISCV::BI__builtin_rvv_vmfne_vf_f64m2_b32:
7139case RISCV::BI__builtin_rvv_vmfne_vf_f64m4_b16:
7140case RISCV::BI__builtin_rvv_vmfne_vf_f64m8_b8:
7141 ID = Intrinsic::riscv_vmfne;
7142 IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
7143 break;
7144case RISCV::BI__builtin_rvv_vmfne_vv_f32m1_b32_m:
7145case RISCV::BI__builtin_rvv_vmfne_vv_f32m2_b16_m:
7146case RISCV::BI__builtin_rvv_vmfne_vv_f32m4_b8_m:
7147case RISCV::BI__builtin_rvv_vmfne_vv_f32m8_b4_m:
7148case RISCV::BI__builtin_rvv_vmfne_vv_f32mf2_b64_m:
7149case RISCV::BI__builtin_rvv_vmfne_vv_f64m1_b64_m:
7150case RISCV::BI__builtin_rvv_vmfne_vv_f64m2_b32_m:
7151case RISCV::BI__builtin_rvv_vmfne_vv_f64m4_b16_m:
7152case RISCV::BI__builtin_rvv_vmfne_vv_f64m8_b8_m:
7153case RISCV::BI__builtin_rvv_vmfne_vf_f32m1_b32_m:
7154case RISCV::BI__builtin_rvv_vmfne_vf_f32m2_b16_m:
7155case RISCV::BI__builtin_rvv_vmfne_vf_f32m4_b8_m:
7156case RISCV::BI__builtin_rvv_vmfne_vf_f32m8_b4_m:
7157case RISCV::BI__builtin_rvv_vmfne_vf_f32mf2_b64_m:
7158case RISCV::BI__builtin_rvv_vmfne_vf_f64m1_b64_m:
7159case RISCV::BI__builtin_rvv_vmfne_vf_f64m2_b32_m:
7160case RISCV::BI__builtin_rvv_vmfne_vf_f64m4_b16_m:
7161case RISCV::BI__builtin_rvv_vmfne_vf_f64m8_b8_m:
7162 ID = Intrinsic::riscv_vmfne_mask;
7163 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
7164 IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
7165 break;
7166case RISCV::BI__builtin_rvv_vmin_vv_i8m1:
7167case RISCV::BI__builtin_rvv_vmin_vv_i8m2:
7168case RISCV::BI__builtin_rvv_vmin_vv_i8m4:
7169case RISCV::BI__builtin_rvv_vmin_vv_i8m8:
7170case RISCV::BI__builtin_rvv_vmin_vv_i8mf2:
7171case RISCV::BI__builtin_rvv_vmin_vv_i8mf4:
7172case RISCV::BI__builtin_rvv_vmin_vv_i8mf8:
7173case RISCV::BI__builtin_rvv_vmin_vv_i16m1:
7174case RISCV::BI__builtin_rvv_vmin_vv_i16m2:
7175case RISCV::BI__builtin_rvv_vmin_vv_i16m4:
7176case RISCV::BI__builtin_rvv_vmin_vv_i16m8:
7177case RISCV::BI__builtin_rvv_vmin_vv_i16mf2:
7178case RISCV::BI__builtin_rvv_vmin_vv_i16mf4:
7179case RISCV::BI__builtin_rvv_vmin_vv_i32m1:
7180case RISCV::BI__builtin_rvv_vmin_vv_i32m2:
7181case RISCV::BI__builtin_rvv_vmin_vv_i32m4:
7182case RISCV::BI__builtin_rvv_vmin_vv_i32m8:
7183case RISCV::BI__builtin_rvv_vmin_vv_i32mf2:
7184case RISCV::BI__builtin_rvv_vmin_vv_i64m1:
7185case RISCV::BI__builtin_rvv_vmin_vv_i64m2:
7186case RISCV::BI__builtin_rvv_vmin_vv_i64m4:
7187case RISCV::BI__builtin_rvv_vmin_vv_i64m8:
7188case RISCV::BI__builtin_rvv_vmin_vx_i8m1:
7189case RISCV::BI__builtin_rvv_vmin_vx_i8m2:
7190case RISCV::BI__builtin_rvv_vmin_vx_i8m4:
7191case RISCV::BI__builtin_rvv_vmin_vx_i8m8:
7192case RISCV::BI__builtin_rvv_vmin_vx_i8mf2:
7193case RISCV::BI__builtin_rvv_vmin_vx_i8mf4:
7194case RISCV::BI__builtin_rvv_vmin_vx_i8mf8:
7195case RISCV::BI__builtin_rvv_vmin_vx_i16m1:
7196case RISCV::BI__builtin_rvv_vmin_vx_i16m2:
7197case RISCV::BI__builtin_rvv_vmin_vx_i16m4:
7198case RISCV::BI__builtin_rvv_vmin_vx_i16m8:
7199case RISCV::BI__builtin_rvv_vmin_vx_i16mf2:
7200case RISCV::BI__builtin_rvv_vmin_vx_i16mf4:
7201case RISCV::BI__builtin_rvv_vmin_vx_i32m1:
7202case RISCV::BI__builtin_rvv_vmin_vx_i32m2:
7203case RISCV::BI__builtin_rvv_vmin_vx_i32m4:
7204case RISCV::BI__builtin_rvv_vmin_vx_i32m8:
7205case RISCV::BI__builtin_rvv_vmin_vx_i32mf2:
7206case RISCV::BI__builtin_rvv_vmin_vx_i64m1:
7207case RISCV::BI__builtin_rvv_vmin_vx_i64m2:
7208case RISCV::BI__builtin_rvv_vmin_vx_i64m4:
7209case RISCV::BI__builtin_rvv_vmin_vx_i64m8:
7210 ID = Intrinsic::riscv_vmin;
7211 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
7212 break;
7213case RISCV::BI__builtin_rvv_vmin_vv_i8m1_m:
7214case RISCV::BI__builtin_rvv_vmin_vv_i8m2_m:
7215case RISCV::BI__builtin_rvv_vmin_vv_i8m4_m:
7216case RISCV::BI__builtin_rvv_vmin_vv_i8m8_m:
7217case RISCV::BI__builtin_rvv_vmin_vv_i8mf2_m:
7218case RISCV::BI__builtin_rvv_vmin_vv_i8mf4_m:
7219case RISCV::BI__builtin_rvv_vmin_vv_i8mf8_m:
7220case RISCV::BI__builtin_rvv_vmin_vv_i16m1_m:
7221case RISCV::BI__builtin_rvv_vmin_vv_i16m2_m:
7222case RISCV::BI__builtin_rvv_vmin_vv_i16m4_m:
7223case RISCV::BI__builtin_rvv_vmin_vv_i16m8_m:
7224case RISCV::BI__builtin_rvv_vmin_vv_i16mf2_m:
7225case RISCV::BI__builtin_rvv_vmin_vv_i16mf4_m:
7226case RISCV::BI__builtin_rvv_vmin_vv_i32m1_m:
7227case RISCV::BI__builtin_rvv_vmin_vv_i32m2_m:
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7260 break;
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7287case RISCV::BI__builtin_rvv_vminu_vx_u8mf2:
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7289case RISCV::BI__builtin_rvv_vminu_vx_u8mf8:
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7293case RISCV::BI__builtin_rvv_vminu_vx_u16m8:
7294case RISCV::BI__builtin_rvv_vminu_vx_u16mf2:
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7297case RISCV::BI__builtin_rvv_vminu_vx_u32m2:
7298case RISCV::BI__builtin_rvv_vminu_vx_u32m4:
7299case RISCV::BI__builtin_rvv_vminu_vx_u32m8:
7300case RISCV::BI__builtin_rvv_vminu_vx_u32mf2:
7301case RISCV::BI__builtin_rvv_vminu_vx_u64m1:
7302case RISCV::BI__builtin_rvv_vminu_vx_u64m2:
7303case RISCV::BI__builtin_rvv_vminu_vx_u64m4:
7304case RISCV::BI__builtin_rvv_vminu_vx_u64m8:
7305 ID = Intrinsic::riscv_vminu;
7306 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
7307 break;
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7309case RISCV::BI__builtin_rvv_vminu_vv_u8m2_m:
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7311case RISCV::BI__builtin_rvv_vminu_vv_u8m8_m:
7312case RISCV::BI__builtin_rvv_vminu_vv_u8mf2_m:
7313case RISCV::BI__builtin_rvv_vminu_vv_u8mf4_m:
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7328case RISCV::BI__builtin_rvv_vminu_vv_u64m4_m:
7329case RISCV::BI__builtin_rvv_vminu_vv_u64m8_m:
7330case RISCV::BI__builtin_rvv_vminu_vx_u8m1_m:
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7335case RISCV::BI__builtin_rvv_vminu_vx_u8mf4_m:
7336case RISCV::BI__builtin_rvv_vminu_vx_u8mf8_m:
7337case RISCV::BI__builtin_rvv_vminu_vx_u16m1_m:
7338case RISCV::BI__builtin_rvv_vminu_vx_u16m2_m:
7339case RISCV::BI__builtin_rvv_vminu_vx_u16m4_m:
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7341case RISCV::BI__builtin_rvv_vminu_vx_u16mf2_m:
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7347case RISCV::BI__builtin_rvv_vminu_vx_u32mf2_m:
7348case RISCV::BI__builtin_rvv_vminu_vx_u64m1_m:
7349case RISCV::BI__builtin_rvv_vminu_vx_u64m2_m:
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7352 ID = Intrinsic::riscv_vminu_mask;
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7354 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
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7356case RISCV::BI__builtin_rvv_vmnot_m_b8:
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7361case RISCV::BI__builtin_rvv_vmnot_m_b32:
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7364
7365 {
7366 // op1, vl
7367 IntrinsicTypes = {ResultType,
7368 Ops[1]->getType()};
7369 Ops.insert(Ops.begin() + 1, Ops[0]);
7370 break;
7371 }
7372 break;
7373case RISCV::BI__builtin_rvv_vmnand_mm_b8:
7374case RISCV::BI__builtin_rvv_vmnand_mm_b4:
7375case RISCV::BI__builtin_rvv_vmnand_mm_b2:
7376case RISCV::BI__builtin_rvv_vmnand_mm_b1:
7377case RISCV::BI__builtin_rvv_vmnand_mm_b16:
7378case RISCV::BI__builtin_rvv_vmnand_mm_b32:
7379case RISCV::BI__builtin_rvv_vmnand_mm_b64:
7380 ID = Intrinsic::riscv_vmnand;
7381 IntrinsicTypes = {ResultType, Ops.back()->getType()};
7382 break;
7383case RISCV::BI__builtin_rvv_vmnor_mm_b8:
7384case RISCV::BI__builtin_rvv_vmnor_mm_b4:
7385case RISCV::BI__builtin_rvv_vmnor_mm_b2:
7386case RISCV::BI__builtin_rvv_vmnor_mm_b1:
7387case RISCV::BI__builtin_rvv_vmnor_mm_b16:
7388case RISCV::BI__builtin_rvv_vmnor_mm_b32:
7389case RISCV::BI__builtin_rvv_vmnor_mm_b64:
7390 ID = Intrinsic::riscv_vmnor;
7391 IntrinsicTypes = {ResultType, Ops.back()->getType()};
7392 break;
7393case RISCV::BI__builtin_rvv_vmor_mm_b8:
7394case RISCV::BI__builtin_rvv_vmor_mm_b4:
7395case RISCV::BI__builtin_rvv_vmor_mm_b2:
7396case RISCV::BI__builtin_rvv_vmor_mm_b1:
7397case RISCV::BI__builtin_rvv_vmor_mm_b16:
7398case RISCV::BI__builtin_rvv_vmor_mm_b32:
7399case RISCV::BI__builtin_rvv_vmor_mm_b64:
7400 ID = Intrinsic::riscv_vmor;
7401 IntrinsicTypes = {ResultType, Ops.back()->getType()};
7402 break;
7403case RISCV::BI__builtin_rvv_vmornot_mm_b8:
7404case RISCV::BI__builtin_rvv_vmornot_mm_b4:
7405case RISCV::BI__builtin_rvv_vmornot_mm_b2:
7406case RISCV::BI__builtin_rvv_vmornot_mm_b1:
7407case RISCV::BI__builtin_rvv_vmornot_mm_b16:
7408case RISCV::BI__builtin_rvv_vmornot_mm_b32:
7409case RISCV::BI__builtin_rvv_vmornot_mm_b64:
7410 ID = Intrinsic::riscv_vmornot;
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7412 break;
7413case RISCV::BI__builtin_rvv_vmsbc_vv_i8m1_b8:
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7418case RISCV::BI__builtin_rvv_vmsbc_vv_i8mf4_b32:
7419case RISCV::BI__builtin_rvv_vmsbc_vv_i8mf8_b64:
7420case RISCV::BI__builtin_rvv_vmsbc_vv_i16m1_b16:
7421case RISCV::BI__builtin_rvv_vmsbc_vv_i16m2_b8:
7422case RISCV::BI__builtin_rvv_vmsbc_vv_i16m4_b4:
7423case RISCV::BI__builtin_rvv_vmsbc_vv_i16m8_b2:
7424case RISCV::BI__builtin_rvv_vmsbc_vv_i16mf2_b32:
7425case RISCV::BI__builtin_rvv_vmsbc_vv_i16mf4_b64:
7426case RISCV::BI__builtin_rvv_vmsbc_vv_i32m1_b32:
7427case RISCV::BI__builtin_rvv_vmsbc_vv_i32m2_b16:
7428case RISCV::BI__builtin_rvv_vmsbc_vv_i32m4_b8:
7429case RISCV::BI__builtin_rvv_vmsbc_vv_i32m8_b4:
7430case RISCV::BI__builtin_rvv_vmsbc_vv_i32mf2_b64:
7431case RISCV::BI__builtin_rvv_vmsbc_vv_i64m1_b64:
7432case RISCV::BI__builtin_rvv_vmsbc_vv_i64m2_b32:
7433case RISCV::BI__builtin_rvv_vmsbc_vv_i64m4_b16:
7434case RISCV::BI__builtin_rvv_vmsbc_vv_i64m8_b8:
7435case RISCV::BI__builtin_rvv_vmsbc_vx_i8m1_b8:
7436case RISCV::BI__builtin_rvv_vmsbc_vx_i8m2_b4:
7437case RISCV::BI__builtin_rvv_vmsbc_vx_i8m4_b2:
7438case RISCV::BI__builtin_rvv_vmsbc_vx_i8m8_b1:
7439case RISCV::BI__builtin_rvv_vmsbc_vx_i8mf2_b16:
7440case RISCV::BI__builtin_rvv_vmsbc_vx_i8mf4_b32:
7441case RISCV::BI__builtin_rvv_vmsbc_vx_i8mf8_b64:
7442case RISCV::BI__builtin_rvv_vmsbc_vx_i16m1_b16:
7443case RISCV::BI__builtin_rvv_vmsbc_vx_i16m2_b8:
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7457case RISCV::BI__builtin_rvv_vmsbc_vv_u8m1_b8:
7458case RISCV::BI__builtin_rvv_vmsbc_vv_u8m2_b4:
7459case RISCV::BI__builtin_rvv_vmsbc_vv_u8m4_b2:
7460case RISCV::BI__builtin_rvv_vmsbc_vv_u8m8_b1:
7461case RISCV::BI__builtin_rvv_vmsbc_vv_u8mf2_b16:
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7464case RISCV::BI__builtin_rvv_vmsbc_vv_u16m1_b16:
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7478case RISCV::BI__builtin_rvv_vmsbc_vv_u64m8_b8:
7479case RISCV::BI__builtin_rvv_vmsbc_vx_u8m1_b8:
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8249case RISCV::BI__builtin_rvv_vmsle_vx_i32mf2_b64:
8250case RISCV::BI__builtin_rvv_vmsle_vx_i64m1_b64:
8251case RISCV::BI__builtin_rvv_vmsle_vx_i64m2_b32:
8252case RISCV::BI__builtin_rvv_vmsle_vx_i64m4_b16:
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8259case RISCV::BI__builtin_rvv_vmsle_vv_i8m4_b2_m:
8260case RISCV::BI__builtin_rvv_vmsle_vv_i8m8_b1_m:
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9232case RISCV::BI__builtin_rvv_vmulhu_vv_u64m1_m:
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9234case RISCV::BI__builtin_rvv_vmulhu_vv_u64m4_m:
9235case RISCV::BI__builtin_rvv_vmulhu_vv_u64m8_m:
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9253case RISCV::BI__builtin_rvv_vmulhu_vx_u32mf2_m:
9254case RISCV::BI__builtin_rvv_vmulhu_vx_u64m1_m:
9255case RISCV::BI__builtin_rvv_vmulhu_vx_u64m2_m:
9256case RISCV::BI__builtin_rvv_vmulhu_vx_u64m4_m:
9257case RISCV::BI__builtin_rvv_vmulhu_vx_u64m8_m:
9258 ID = Intrinsic::riscv_vmulhu_mask;
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9262case RISCV::BI__builtin_rvv_vmv_s_x_i8m1:
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9265case RISCV::BI__builtin_rvv_vmv_s_x_i8m8:
9266case RISCV::BI__builtin_rvv_vmv_s_x_i8mf2:
9267case RISCV::BI__builtin_rvv_vmv_s_x_i8mf4:
9268case RISCV::BI__builtin_rvv_vmv_s_x_i8mf8:
9269case RISCV::BI__builtin_rvv_vmv_s_x_i16m1:
9270case RISCV::BI__builtin_rvv_vmv_s_x_i16m2:
9271case RISCV::BI__builtin_rvv_vmv_s_x_i16m4:
9272case RISCV::BI__builtin_rvv_vmv_s_x_i16m8:
9273case RISCV::BI__builtin_rvv_vmv_s_x_i16mf2:
9274case RISCV::BI__builtin_rvv_vmv_s_x_i16mf4:
9275case RISCV::BI__builtin_rvv_vmv_s_x_i32m1:
9276case RISCV::BI__builtin_rvv_vmv_s_x_i32m2:
9277case RISCV::BI__builtin_rvv_vmv_s_x_i32m4:
9278case RISCV::BI__builtin_rvv_vmv_s_x_i32m8:
9279case RISCV::BI__builtin_rvv_vmv_s_x_i32mf2:
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9282case RISCV::BI__builtin_rvv_vmv_s_x_i64m4:
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9284case RISCV::BI__builtin_rvv_vmv_s_x_u8m1:
9285case RISCV::BI__builtin_rvv_vmv_s_x_u8m2:
9286case RISCV::BI__builtin_rvv_vmv_s_x_u8m4:
9287case RISCV::BI__builtin_rvv_vmv_s_x_u8m8:
9288case RISCV::BI__builtin_rvv_vmv_s_x_u8mf2:
9289case RISCV::BI__builtin_rvv_vmv_s_x_u8mf4:
9290case RISCV::BI__builtin_rvv_vmv_s_x_u8mf8:
9291case RISCV::BI__builtin_rvv_vmv_s_x_u16m1:
9292case RISCV::BI__builtin_rvv_vmv_s_x_u16m2:
9293case RISCV::BI__builtin_rvv_vmv_s_x_u16m4:
9294case RISCV::BI__builtin_rvv_vmv_s_x_u16m8:
9295case RISCV::BI__builtin_rvv_vmv_s_x_u16mf2:
9296case RISCV::BI__builtin_rvv_vmv_s_x_u16mf4:
9297case RISCV::BI__builtin_rvv_vmv_s_x_u32m1:
9298case RISCV::BI__builtin_rvv_vmv_s_x_u32m2:
9299case RISCV::BI__builtin_rvv_vmv_s_x_u32m4:
9300case RISCV::BI__builtin_rvv_vmv_s_x_u32m8:
9301case RISCV::BI__builtin_rvv_vmv_s_x_u32mf2:
9302case RISCV::BI__builtin_rvv_vmv_s_x_u64m1:
9303case RISCV::BI__builtin_rvv_vmv_s_x_u64m2:
9304case RISCV::BI__builtin_rvv_vmv_s_x_u64m4:
9305case RISCV::BI__builtin_rvv_vmv_s_x_u64m8:
9306 ID = Intrinsic::riscv_vmv_s_x;
9307 IntrinsicTypes = {ResultType, Ops.back()->getType()};
9308 break;
9309case RISCV::BI__builtin_rvv_vmv_v_v_u8m1:
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9312case RISCV::BI__builtin_rvv_vmv_v_v_u8m8:
9313case RISCV::BI__builtin_rvv_vmv_v_v_u8mf2:
9314case RISCV::BI__builtin_rvv_vmv_v_v_u8mf4:
9315case RISCV::BI__builtin_rvv_vmv_v_v_u8mf8:
9316case RISCV::BI__builtin_rvv_vmv_v_v_u16m1:
9317case RISCV::BI__builtin_rvv_vmv_v_v_u16m2:
9318case RISCV::BI__builtin_rvv_vmv_v_v_u16m4:
9319case RISCV::BI__builtin_rvv_vmv_v_v_u16m8:
9320case RISCV::BI__builtin_rvv_vmv_v_v_u16mf2:
9321case RISCV::BI__builtin_rvv_vmv_v_v_u16mf4:
9322case RISCV::BI__builtin_rvv_vmv_v_v_u32m1:
9323case RISCV::BI__builtin_rvv_vmv_v_v_u32m2:
9324case RISCV::BI__builtin_rvv_vmv_v_v_u32m4:
9325case RISCV::BI__builtin_rvv_vmv_v_v_u32m8:
9326case RISCV::BI__builtin_rvv_vmv_v_v_u32mf2:
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9329case RISCV::BI__builtin_rvv_vmv_v_v_u64m4:
9330case RISCV::BI__builtin_rvv_vmv_v_v_u64m8:
9331case RISCV::BI__builtin_rvv_vmv_v_v_i8m1:
9332case RISCV::BI__builtin_rvv_vmv_v_v_i8m2:
9333case RISCV::BI__builtin_rvv_vmv_v_v_i8m4:
9334case RISCV::BI__builtin_rvv_vmv_v_v_i8m8:
9335case RISCV::BI__builtin_rvv_vmv_v_v_i8mf2:
9336case RISCV::BI__builtin_rvv_vmv_v_v_i8mf4:
9337case RISCV::BI__builtin_rvv_vmv_v_v_i8mf8:
9338case RISCV::BI__builtin_rvv_vmv_v_v_i16m1:
9339case RISCV::BI__builtin_rvv_vmv_v_v_i16m2:
9340case RISCV::BI__builtin_rvv_vmv_v_v_i16m4:
9341case RISCV::BI__builtin_rvv_vmv_v_v_i16m8:
9342case RISCV::BI__builtin_rvv_vmv_v_v_i16mf2:
9343case RISCV::BI__builtin_rvv_vmv_v_v_i16mf4:
9344case RISCV::BI__builtin_rvv_vmv_v_v_i32m1:
9345case RISCV::BI__builtin_rvv_vmv_v_v_i32m2:
9346case RISCV::BI__builtin_rvv_vmv_v_v_i32m4:
9347case RISCV::BI__builtin_rvv_vmv_v_v_i32m8:
9348case RISCV::BI__builtin_rvv_vmv_v_v_i32mf2:
9349case RISCV::BI__builtin_rvv_vmv_v_v_i64m1:
9350case RISCV::BI__builtin_rvv_vmv_v_v_i64m2:
9351case RISCV::BI__builtin_rvv_vmv_v_v_i64m4:
9352case RISCV::BI__builtin_rvv_vmv_v_v_i64m8:
9353case RISCV::BI__builtin_rvv_vmv_v_v_f32m1:
9354case RISCV::BI__builtin_rvv_vmv_v_v_f32m2:
9355case RISCV::BI__builtin_rvv_vmv_v_v_f32m4:
9356case RISCV::BI__builtin_rvv_vmv_v_v_f32m8:
9357case RISCV::BI__builtin_rvv_vmv_v_v_f32mf2:
9358case RISCV::BI__builtin_rvv_vmv_v_v_f64m1:
9359case RISCV::BI__builtin_rvv_vmv_v_v_f64m2:
9360case RISCV::BI__builtin_rvv_vmv_v_v_f64m4:
9361case RISCV::BI__builtin_rvv_vmv_v_v_f64m8:
9362 ID = Intrinsic::riscv_vmv_v_v;
9363 IntrinsicTypes = {ResultType, Ops.back()->getType()};
9364 break;
9365case RISCV::BI__builtin_rvv_vmv_v_x_i8m1:
9366case RISCV::BI__builtin_rvv_vmv_v_x_i8m2:
9367case RISCV::BI__builtin_rvv_vmv_v_x_i8m4:
9368case RISCV::BI__builtin_rvv_vmv_v_x_i8m8:
9369case RISCV::BI__builtin_rvv_vmv_v_x_i8mf2:
9370case RISCV::BI__builtin_rvv_vmv_v_x_i8mf4:
9371case RISCV::BI__builtin_rvv_vmv_v_x_i8mf8:
9372case RISCV::BI__builtin_rvv_vmv_v_x_i16m1:
9373case RISCV::BI__builtin_rvv_vmv_v_x_i16m2:
9374case RISCV::BI__builtin_rvv_vmv_v_x_i16m4:
9375case RISCV::BI__builtin_rvv_vmv_v_x_i16m8:
9376case RISCV::BI__builtin_rvv_vmv_v_x_i16mf2:
9377case RISCV::BI__builtin_rvv_vmv_v_x_i16mf4:
9378case RISCV::BI__builtin_rvv_vmv_v_x_i32m1:
9379case RISCV::BI__builtin_rvv_vmv_v_x_i32m2:
9380case RISCV::BI__builtin_rvv_vmv_v_x_i32m4:
9381case RISCV::BI__builtin_rvv_vmv_v_x_i32m8:
9382case RISCV::BI__builtin_rvv_vmv_v_x_i32mf2:
9383case RISCV::BI__builtin_rvv_vmv_v_x_i64m1:
9384case RISCV::BI__builtin_rvv_vmv_v_x_i64m2:
9385case RISCV::BI__builtin_rvv_vmv_v_x_i64m4:
9386case RISCV::BI__builtin_rvv_vmv_v_x_i64m8:
9387case RISCV::BI__builtin_rvv_vmv_v_x_u8m1:
9388case RISCV::BI__builtin_rvv_vmv_v_x_u8m2:
9389case RISCV::BI__builtin_rvv_vmv_v_x_u8m4:
9390case RISCV::BI__builtin_rvv_vmv_v_x_u8m8:
9391case RISCV::BI__builtin_rvv_vmv_v_x_u8mf2:
9392case RISCV::BI__builtin_rvv_vmv_v_x_u8mf4:
9393case RISCV::BI__builtin_rvv_vmv_v_x_u8mf8:
9394case RISCV::BI__builtin_rvv_vmv_v_x_u16m1:
9395case RISCV::BI__builtin_rvv_vmv_v_x_u16m2:
9396case RISCV::BI__builtin_rvv_vmv_v_x_u16m4:
9397case RISCV::BI__builtin_rvv_vmv_v_x_u16m8:
9398case RISCV::BI__builtin_rvv_vmv_v_x_u16mf2:
9399case RISCV::BI__builtin_rvv_vmv_v_x_u16mf4:
9400case RISCV::BI__builtin_rvv_vmv_v_x_u32m1:
9401case RISCV::BI__builtin_rvv_vmv_v_x_u32m2:
9402case RISCV::BI__builtin_rvv_vmv_v_x_u32m4:
9403case RISCV::BI__builtin_rvv_vmv_v_x_u32m8:
9404case RISCV::BI__builtin_rvv_vmv_v_x_u32mf2:
9405case RISCV::BI__builtin_rvv_vmv_v_x_u64m1:
9406case RISCV::BI__builtin_rvv_vmv_v_x_u64m2:
9407case RISCV::BI__builtin_rvv_vmv_v_x_u64m4:
9408case RISCV::BI__builtin_rvv_vmv_v_x_u64m8:
9409 ID = Intrinsic::riscv_vmv_v_x;
9410 IntrinsicTypes = {ResultType, Ops.back()->getType()};
9411 break;
9412case RISCV::BI__builtin_rvv_vmv_x_s_i8m1_i8:
9413case RISCV::BI__builtin_rvv_vmv_x_s_i8m2_i8:
9414case RISCV::BI__builtin_rvv_vmv_x_s_i8m4_i8:
9415case RISCV::BI__builtin_rvv_vmv_x_s_i8m8_i8:
9416case RISCV::BI__builtin_rvv_vmv_x_s_i8mf2_i8:
9417case RISCV::BI__builtin_rvv_vmv_x_s_i8mf4_i8:
9418case RISCV::BI__builtin_rvv_vmv_x_s_i8mf8_i8:
9419case RISCV::BI__builtin_rvv_vmv_x_s_i16m1_i16:
9420case RISCV::BI__builtin_rvv_vmv_x_s_i16m2_i16:
9421case RISCV::BI__builtin_rvv_vmv_x_s_i16m4_i16:
9422case RISCV::BI__builtin_rvv_vmv_x_s_i16m8_i16:
9423case RISCV::BI__builtin_rvv_vmv_x_s_i16mf2_i16:
9424case RISCV::BI__builtin_rvv_vmv_x_s_i16mf4_i16:
9425case RISCV::BI__builtin_rvv_vmv_x_s_i32m1_i32:
9426case RISCV::BI__builtin_rvv_vmv_x_s_i32m2_i32:
9427case RISCV::BI__builtin_rvv_vmv_x_s_i32m4_i32:
9428case RISCV::BI__builtin_rvv_vmv_x_s_i32m8_i32:
9429case RISCV::BI__builtin_rvv_vmv_x_s_i32mf2_i32:
9430case RISCV::BI__builtin_rvv_vmv_x_s_i64m1_i64:
9431case RISCV::BI__builtin_rvv_vmv_x_s_i64m2_i64:
9432case RISCV::BI__builtin_rvv_vmv_x_s_i64m4_i64:
9433case RISCV::BI__builtin_rvv_vmv_x_s_i64m8_i64:
9434case RISCV::BI__builtin_rvv_vmv_x_s_u8m1_u8:
9435case RISCV::BI__builtin_rvv_vmv_x_s_u8m2_u8:
9436case RISCV::BI__builtin_rvv_vmv_x_s_u8m4_u8:
9437case RISCV::BI__builtin_rvv_vmv_x_s_u8m8_u8:
9438case RISCV::BI__builtin_rvv_vmv_x_s_u8mf2_u8:
9439case RISCV::BI__builtin_rvv_vmv_x_s_u8mf4_u8:
9440case RISCV::BI__builtin_rvv_vmv_x_s_u8mf8_u8:
9441case RISCV::BI__builtin_rvv_vmv_x_s_u16m1_u16:
9442case RISCV::BI__builtin_rvv_vmv_x_s_u16m2_u16:
9443case RISCV::BI__builtin_rvv_vmv_x_s_u16m4_u16:
9444case RISCV::BI__builtin_rvv_vmv_x_s_u16m8_u16:
9445case RISCV::BI__builtin_rvv_vmv_x_s_u16mf2_u16:
9446case RISCV::BI__builtin_rvv_vmv_x_s_u16mf4_u16:
9447case RISCV::BI__builtin_rvv_vmv_x_s_u32m1_u32:
9448case RISCV::BI__builtin_rvv_vmv_x_s_u32m2_u32:
9449case RISCV::BI__builtin_rvv_vmv_x_s_u32m4_u32:
9450case RISCV::BI__builtin_rvv_vmv_x_s_u32m8_u32:
9451case RISCV::BI__builtin_rvv_vmv_x_s_u32mf2_u32:
9452case RISCV::BI__builtin_rvv_vmv_x_s_u64m1_u64:
9453case RISCV::BI__builtin_rvv_vmv_x_s_u64m2_u64:
9454case RISCV::BI__builtin_rvv_vmv_x_s_u64m4_u64:
9455case RISCV::BI__builtin_rvv_vmv_x_s_u64m8_u64:
9456 ID = Intrinsic::riscv_vmv_x_s;
9457 IntrinsicTypes = {Ops[0]->getType()};
9458 break;
9459case RISCV::BI__builtin_rvv_vmxnor_mm_b8:
9460case RISCV::BI__builtin_rvv_vmxnor_mm_b4:
9461case RISCV::BI__builtin_rvv_vmxnor_mm_b2:
9462case RISCV::BI__builtin_rvv_vmxnor_mm_b1:
9463case RISCV::BI__builtin_rvv_vmxnor_mm_b16:
9464case RISCV::BI__builtin_rvv_vmxnor_mm_b32:
9465case RISCV::BI__builtin_rvv_vmxnor_mm_b64:
9466 ID = Intrinsic::riscv_vmxnor;
9467 IntrinsicTypes = {ResultType, Ops.back()->getType()};
9468 break;
9469case RISCV::BI__builtin_rvv_vmxor_mm_b8:
9470case RISCV::BI__builtin_rvv_vmxor_mm_b4:
9471case RISCV::BI__builtin_rvv_vmxor_mm_b2:
9472case RISCV::BI__builtin_rvv_vmxor_mm_b1:
9473case RISCV::BI__builtin_rvv_vmxor_mm_b16:
9474case RISCV::BI__builtin_rvv_vmxor_mm_b32:
9475case RISCV::BI__builtin_rvv_vmxor_mm_b64:
9476 ID = Intrinsic::riscv_vmxor;
9477 IntrinsicTypes = {ResultType, Ops.back()->getType()};
9478 break;
9479case RISCV::BI__builtin_rvv_vnclip_wv_i8m1:
9480case RISCV::BI__builtin_rvv_vnclip_wv_i8m2:
9481case RISCV::BI__builtin_rvv_vnclip_wv_i8m4:
9482case RISCV::BI__builtin_rvv_vnclip_wv_i8mf2:
9483case RISCV::BI__builtin_rvv_vnclip_wv_i8mf4:
9484case RISCV::BI__builtin_rvv_vnclip_wv_i8mf8:
9485case RISCV::BI__builtin_rvv_vnclip_wv_i16m1:
9486case RISCV::BI__builtin_rvv_vnclip_wv_i16m2:
9487case RISCV::BI__builtin_rvv_vnclip_wv_i16m4:
9488case RISCV::BI__builtin_rvv_vnclip_wv_i16mf2:
9489case RISCV::BI__builtin_rvv_vnclip_wv_i16mf4:
9490case RISCV::BI__builtin_rvv_vnclip_wv_i32m1:
9491case RISCV::BI__builtin_rvv_vnclip_wv_i32m2:
9492case RISCV::BI__builtin_rvv_vnclip_wv_i32m4:
9493case RISCV::BI__builtin_rvv_vnclip_wv_i32mf2:
9494case RISCV::BI__builtin_rvv_vnclip_wx_i8m1:
9495case RISCV::BI__builtin_rvv_vnclip_wx_i8m2:
9496case RISCV::BI__builtin_rvv_vnclip_wx_i8m4:
9497case RISCV::BI__builtin_rvv_vnclip_wx_i8mf2:
9498case RISCV::BI__builtin_rvv_vnclip_wx_i8mf4:
9499case RISCV::BI__builtin_rvv_vnclip_wx_i8mf8:
9500case RISCV::BI__builtin_rvv_vnclip_wx_i16m1:
9501case RISCV::BI__builtin_rvv_vnclip_wx_i16m2:
9502case RISCV::BI__builtin_rvv_vnclip_wx_i16m4:
9503case RISCV::BI__builtin_rvv_vnclip_wx_i16mf2:
9504case RISCV::BI__builtin_rvv_vnclip_wx_i16mf4:
9505case RISCV::BI__builtin_rvv_vnclip_wx_i32m1:
9506case RISCV::BI__builtin_rvv_vnclip_wx_i32m2:
9507case RISCV::BI__builtin_rvv_vnclip_wx_i32m4:
9508case RISCV::BI__builtin_rvv_vnclip_wx_i32mf2:
9509 ID = Intrinsic::riscv_vnclip;
9510 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
9511 break;
9512case RISCV::BI__builtin_rvv_vnclip_wv_i8m1_m:
9513case RISCV::BI__builtin_rvv_vnclip_wv_i8m2_m:
9514case RISCV::BI__builtin_rvv_vnclip_wv_i8m4_m:
9515case RISCV::BI__builtin_rvv_vnclip_wv_i8mf2_m:
9516case RISCV::BI__builtin_rvv_vnclip_wv_i8mf4_m:
9517case RISCV::BI__builtin_rvv_vnclip_wv_i8mf8_m:
9518case RISCV::BI__builtin_rvv_vnclip_wv_i16m1_m:
9519case RISCV::BI__builtin_rvv_vnclip_wv_i16m2_m:
9520case RISCV::BI__builtin_rvv_vnclip_wv_i16m4_m:
9521case RISCV::BI__builtin_rvv_vnclip_wv_i16mf2_m:
9522case RISCV::BI__builtin_rvv_vnclip_wv_i16mf4_m:
9523case RISCV::BI__builtin_rvv_vnclip_wv_i32m1_m:
9524case RISCV::BI__builtin_rvv_vnclip_wv_i32m2_m:
9525case RISCV::BI__builtin_rvv_vnclip_wv_i32m4_m:
9526case RISCV::BI__builtin_rvv_vnclip_wv_i32mf2_m:
9527case RISCV::BI__builtin_rvv_vnclip_wx_i8m1_m:
9528case RISCV::BI__builtin_rvv_vnclip_wx_i8m2_m:
9529case RISCV::BI__builtin_rvv_vnclip_wx_i8m4_m:
9530case RISCV::BI__builtin_rvv_vnclip_wx_i8mf2_m:
9531case RISCV::BI__builtin_rvv_vnclip_wx_i8mf4_m:
9532case RISCV::BI__builtin_rvv_vnclip_wx_i8mf8_m:
9533case RISCV::BI__builtin_rvv_vnclip_wx_i16m1_m:
9534case RISCV::BI__builtin_rvv_vnclip_wx_i16m2_m:
9535case RISCV::BI__builtin_rvv_vnclip_wx_i16m4_m:
9536case RISCV::BI__builtin_rvv_vnclip_wx_i16mf2_m:
9537case RISCV::BI__builtin_rvv_vnclip_wx_i16mf4_m:
9538case RISCV::BI__builtin_rvv_vnclip_wx_i32m1_m:
9539case RISCV::BI__builtin_rvv_vnclip_wx_i32m2_m:
9540case RISCV::BI__builtin_rvv_vnclip_wx_i32m4_m:
9541case RISCV::BI__builtin_rvv_vnclip_wx_i32mf2_m:
9542 ID = Intrinsic::riscv_vnclip_mask;
9543 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
9544 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
9545 break;
9546case RISCV::BI__builtin_rvv_vnclipu_wv_u8m1:
9547case RISCV::BI__builtin_rvv_vnclipu_wv_u8m2:
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9549case RISCV::BI__builtin_rvv_vnclipu_wv_u8mf2:
9550case RISCV::BI__builtin_rvv_vnclipu_wv_u8mf4:
9551case RISCV::BI__builtin_rvv_vnclipu_wv_u8mf8:
9552case RISCV::BI__builtin_rvv_vnclipu_wv_u16m1:
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9554case RISCV::BI__builtin_rvv_vnclipu_wv_u16m4:
9555case RISCV::BI__builtin_rvv_vnclipu_wv_u16mf2:
9556case RISCV::BI__builtin_rvv_vnclipu_wv_u16mf4:
9557case RISCV::BI__builtin_rvv_vnclipu_wv_u32m1:
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9559case RISCV::BI__builtin_rvv_vnclipu_wv_u32m4:
9560case RISCV::BI__builtin_rvv_vnclipu_wv_u32mf2:
9561case RISCV::BI__builtin_rvv_vnclipu_wx_u8m1:
9562case RISCV::BI__builtin_rvv_vnclipu_wx_u8m2:
9563case RISCV::BI__builtin_rvv_vnclipu_wx_u8m4:
9564case RISCV::BI__builtin_rvv_vnclipu_wx_u8mf2:
9565case RISCV::BI__builtin_rvv_vnclipu_wx_u8mf4:
9566case RISCV::BI__builtin_rvv_vnclipu_wx_u8mf8:
9567case RISCV::BI__builtin_rvv_vnclipu_wx_u16m1:
9568case RISCV::BI__builtin_rvv_vnclipu_wx_u16m2:
9569case RISCV::BI__builtin_rvv_vnclipu_wx_u16m4:
9570case RISCV::BI__builtin_rvv_vnclipu_wx_u16mf2:
9571case RISCV::BI__builtin_rvv_vnclipu_wx_u16mf4:
9572case RISCV::BI__builtin_rvv_vnclipu_wx_u32m1:
9573case RISCV::BI__builtin_rvv_vnclipu_wx_u32m2:
9574case RISCV::BI__builtin_rvv_vnclipu_wx_u32m4:
9575case RISCV::BI__builtin_rvv_vnclipu_wx_u32mf2:
9576 ID = Intrinsic::riscv_vnclipu;
9577 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
9578 break;
9579case RISCV::BI__builtin_rvv_vnclipu_wv_u8m1_m:
9580case RISCV::BI__builtin_rvv_vnclipu_wv_u8m2_m:
9581case RISCV::BI__builtin_rvv_vnclipu_wv_u8m4_m:
9582case RISCV::BI__builtin_rvv_vnclipu_wv_u8mf2_m:
9583case RISCV::BI__builtin_rvv_vnclipu_wv_u8mf4_m:
9584case RISCV::BI__builtin_rvv_vnclipu_wv_u8mf8_m:
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9886 break;
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9943case RISCV::BI__builtin_rvv_vnmsub_vv_u16mf4_m:
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9946case RISCV::BI__builtin_rvv_vnmsub_vv_u32m4_m:
9947case RISCV::BI__builtin_rvv_vnmsub_vv_u32m8_m:
9948case RISCV::BI__builtin_rvv_vnmsub_vv_u32mf2_m:
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9950case RISCV::BI__builtin_rvv_vnmsub_vv_u64m2_m:
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9956case RISCV::BI__builtin_rvv_vnmsub_vx_u8m8_m:
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9967case RISCV::BI__builtin_rvv_vnmsub_vx_u32m2_m:
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9969case RISCV::BI__builtin_rvv_vnmsub_vx_u32m8_m:
9970case RISCV::BI__builtin_rvv_vnmsub_vx_u32mf2_m:
9971case RISCV::BI__builtin_rvv_vnmsub_vx_u64m1_m:
9972case RISCV::BI__builtin_rvv_vnmsub_vx_u64m2_m:
9973case RISCV::BI__builtin_rvv_vnmsub_vx_u64m4_m:
9974case RISCV::BI__builtin_rvv_vnmsub_vx_u64m8_m:
9975 ID = Intrinsic::riscv_vnmsub_mask;
9976 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
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9978 break;
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9987case RISCV::BI__builtin_rvv_vnsra_wv_i16m4:
9988case RISCV::BI__builtin_rvv_vnsra_wv_i16mf2:
9989case RISCV::BI__builtin_rvv_vnsra_wv_i16mf4:
9990case RISCV::BI__builtin_rvv_vnsra_wv_i32m1:
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9992case RISCV::BI__builtin_rvv_vnsra_wv_i32m4:
9993case RISCV::BI__builtin_rvv_vnsra_wv_i32mf2:
9994case RISCV::BI__builtin_rvv_vnsra_wx_i8m1:
9995case RISCV::BI__builtin_rvv_vnsra_wx_i8m2:
9996case RISCV::BI__builtin_rvv_vnsra_wx_i8m4:
9997case RISCV::BI__builtin_rvv_vnsra_wx_i8mf2:
9998case RISCV::BI__builtin_rvv_vnsra_wx_i8mf4:
9999case RISCV::BI__builtin_rvv_vnsra_wx_i8mf8:
10000case RISCV::BI__builtin_rvv_vnsra_wx_i16m1:
10001case RISCV::BI__builtin_rvv_vnsra_wx_i16m2:
10002case RISCV::BI__builtin_rvv_vnsra_wx_i16m4:
10003case RISCV::BI__builtin_rvv_vnsra_wx_i16mf2:
10004case RISCV::BI__builtin_rvv_vnsra_wx_i16mf4:
10005case RISCV::BI__builtin_rvv_vnsra_wx_i32m1:
10006case RISCV::BI__builtin_rvv_vnsra_wx_i32m2:
10007case RISCV::BI__builtin_rvv_vnsra_wx_i32m4:
10008case RISCV::BI__builtin_rvv_vnsra_wx_i32mf2:
10009 ID = Intrinsic::riscv_vnsra;
10010 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
10011 break;
10012case RISCV::BI__builtin_rvv_vnsra_wv_i8m1_m:
10013case RISCV::BI__builtin_rvv_vnsra_wv_i8m2_m:
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10017case RISCV::BI__builtin_rvv_vnsra_wv_i8mf8_m:
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10019case RISCV::BI__builtin_rvv_vnsra_wv_i16m2_m:
10020case RISCV::BI__builtin_rvv_vnsra_wv_i16m4_m:
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10022case RISCV::BI__builtin_rvv_vnsra_wv_i16mf4_m:
10023case RISCV::BI__builtin_rvv_vnsra_wv_i32m1_m:
10024case RISCV::BI__builtin_rvv_vnsra_wv_i32m2_m:
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10028case RISCV::BI__builtin_rvv_vnsra_wx_i8m2_m:
10029case RISCV::BI__builtin_rvv_vnsra_wx_i8m4_m:
10030case RISCV::BI__builtin_rvv_vnsra_wx_i8mf2_m:
10031case RISCV::BI__builtin_rvv_vnsra_wx_i8mf4_m:
10032case RISCV::BI__builtin_rvv_vnsra_wx_i8mf8_m:
10033case RISCV::BI__builtin_rvv_vnsra_wx_i16m1_m:
10034case RISCV::BI__builtin_rvv_vnsra_wx_i16m2_m:
10035case RISCV::BI__builtin_rvv_vnsra_wx_i16m4_m:
10036case RISCV::BI__builtin_rvv_vnsra_wx_i16mf2_m:
10037case RISCV::BI__builtin_rvv_vnsra_wx_i16mf4_m:
10038case RISCV::BI__builtin_rvv_vnsra_wx_i32m1_m:
10039case RISCV::BI__builtin_rvv_vnsra_wx_i32m2_m:
10040case RISCV::BI__builtin_rvv_vnsra_wx_i32m4_m:
10041case RISCV::BI__builtin_rvv_vnsra_wx_i32mf2_m:
10042 ID = Intrinsic::riscv_vnsra_mask;
10043 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
10044 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
10045 break;
10046case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m1:
10047case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m2:
10048case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m4:
10049case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf2:
10050case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf4:
10051case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf8:
10052case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m1:
10053case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m2:
10054case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m4:
10055case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16mf2:
10056case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16mf4:
10057case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m1:
10058case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m2:
10059case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m4:
10060case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32mf2:
10061 ID = Intrinsic::riscv_vnsrl;
10062
10063 {
10064 // op1, vl
10065 IntrinsicTypes = {ResultType,
10066 Ops[0]->getType(),
10067 Ops[1]->getType(),
10068 Ops[1]->getType()};
10069 Ops.insert(Ops.begin() + 1, llvm::Constant::getNullValue(IntrinsicTypes[2]));
10070 break;
10071 }
10072 break;
10073case RISCV::BI__builtin_rvv_vnsrl_wv_u8m1:
10074case RISCV::BI__builtin_rvv_vnsrl_wv_u8m2:
10075case RISCV::BI__builtin_rvv_vnsrl_wv_u8m4:
10076case RISCV::BI__builtin_rvv_vnsrl_wv_u8mf2:
10077case RISCV::BI__builtin_rvv_vnsrl_wv_u8mf4:
10078case RISCV::BI__builtin_rvv_vnsrl_wv_u8mf8:
10079case RISCV::BI__builtin_rvv_vnsrl_wv_u16m1:
10080case RISCV::BI__builtin_rvv_vnsrl_wv_u16m2:
10081case RISCV::BI__builtin_rvv_vnsrl_wv_u16m4:
10082case RISCV::BI__builtin_rvv_vnsrl_wv_u16mf2:
10083case RISCV::BI__builtin_rvv_vnsrl_wv_u16mf4:
10084case RISCV::BI__builtin_rvv_vnsrl_wv_u32m1:
10085case RISCV::BI__builtin_rvv_vnsrl_wv_u32m2:
10086case RISCV::BI__builtin_rvv_vnsrl_wv_u32m4:
10087case RISCV::BI__builtin_rvv_vnsrl_wv_u32mf2:
10088case RISCV::BI__builtin_rvv_vnsrl_wx_u8m1:
10089case RISCV::BI__builtin_rvv_vnsrl_wx_u8m2:
10090case RISCV::BI__builtin_rvv_vnsrl_wx_u8m4:
10091case RISCV::BI__builtin_rvv_vnsrl_wx_u8mf2:
10092case RISCV::BI__builtin_rvv_vnsrl_wx_u8mf4:
10093case RISCV::BI__builtin_rvv_vnsrl_wx_u8mf8:
10094case RISCV::BI__builtin_rvv_vnsrl_wx_u16m1:
10095case RISCV::BI__builtin_rvv_vnsrl_wx_u16m2:
10096case RISCV::BI__builtin_rvv_vnsrl_wx_u16m4:
10097case RISCV::BI__builtin_rvv_vnsrl_wx_u16mf2:
10098case RISCV::BI__builtin_rvv_vnsrl_wx_u16mf4:
10099case RISCV::BI__builtin_rvv_vnsrl_wx_u32m1:
10100case RISCV::BI__builtin_rvv_vnsrl_wx_u32m2:
10101case RISCV::BI__builtin_rvv_vnsrl_wx_u32m4:
10102case RISCV::BI__builtin_rvv_vnsrl_wx_u32mf2:
10103 ID = Intrinsic::riscv_vnsrl;
10104 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
10105 break;
10106case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8m1:
10107case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8m2:
10108case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8m4:
10109case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf2:
10110case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf4:
10111case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf8:
10112case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m1:
10113case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m2:
10114case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m4:
10115case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16mf2:
10116case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16mf4:
10117case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32m1:
10118case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32m2:
10119case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32m4:
10120case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32mf2:
10121 ID = Intrinsic::riscv_vnsrl;
10122
10123 {
10124 // op1, vl
10125 IntrinsicTypes = {ResultType,
10126 Ops[0]->getType(),
10127 Ops[1]->getType(),
10128 Ops[1]->getType()};
10129 Ops.insert(Ops.begin() + 1, llvm::Constant::getNullValue(IntrinsicTypes[2]));
10130 break;
10131 }
10132 break;
10133case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m1_m:
10134case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m2_m:
10135case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m4_m:
10136case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf2_m:
10137case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf4_m:
10138case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf8_m:
10139case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m1_m:
10140case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m2_m:
10141case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m4_m:
10142case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16mf2_m:
10143case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16mf4_m:
10144case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m1_m:
10145case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m2_m:
10146case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m4_m:
10147case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32mf2_m:
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10149
10150 {
10151 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
10152 // maskedoff, op1, mask, vl
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10154 Ops[1]->getType(),
10155 Ops[3]->getType(),
10156 Ops[3]->getType()};
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10158 break;
10159 }
10160 break;
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10193 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
10194 break;
10195case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8m1_m:
10196case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8m2_m:
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10198case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf2_m:
10199case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf4_m:
10200case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf8_m:
10201case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m1_m:
10202case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m2_m:
10203case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m4_m:
10204case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16mf2_m:
10205case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16mf4_m:
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10209case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32mf2_m:
10210 ID = Intrinsic::riscv_vnsrl_mask;
10211
10212 {
10213 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
10214 // maskedoff, op1, mask, vl
10215 IntrinsicTypes = {ResultType,
10216 Ops[1]->getType(),
10217 Ops[3]->getType(),
10218 Ops[3]->getType()};
10219 Ops.insert(Ops.begin() + 2, llvm::Constant::getNullValue(IntrinsicTypes[2]));
10220 break;
10221 }
10222 break;
10223case RISCV::BI__builtin_rvv_vor_vv_i8m1:
10224case RISCV::BI__builtin_rvv_vor_vv_i8m2:
10225case RISCV::BI__builtin_rvv_vor_vv_i8m4:
10226case RISCV::BI__builtin_rvv_vor_vv_i8m8:
10227case RISCV::BI__builtin_rvv_vor_vv_i8mf2:
10228case RISCV::BI__builtin_rvv_vor_vv_i8mf4:
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10230case RISCV::BI__builtin_rvv_vor_vv_i16m1:
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10233case RISCV::BI__builtin_rvv_vor_vv_i16m8:
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10236case RISCV::BI__builtin_rvv_vor_vv_i32m1:
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10249case RISCV::BI__builtin_rvv_vor_vx_i8mf2:
10250case RISCV::BI__builtin_rvv_vor_vx_i8mf4:
10251case RISCV::BI__builtin_rvv_vor_vx_i8mf8:
10252case RISCV::BI__builtin_rvv_vor_vx_i16m1:
10253case RISCV::BI__builtin_rvv_vor_vx_i16m2:
10254case RISCV::BI__builtin_rvv_vor_vx_i16m4:
10255case RISCV::BI__builtin_rvv_vor_vx_i16m8:
10256case RISCV::BI__builtin_rvv_vor_vx_i16mf2:
10257case RISCV::BI__builtin_rvv_vor_vx_i16mf4:
10258case RISCV::BI__builtin_rvv_vor_vx_i32m1:
10259case RISCV::BI__builtin_rvv_vor_vx_i32m2:
10260case RISCV::BI__builtin_rvv_vor_vx_i32m4:
10261case RISCV::BI__builtin_rvv_vor_vx_i32m8:
10262case RISCV::BI__builtin_rvv_vor_vx_i32mf2:
10263case RISCV::BI__builtin_rvv_vor_vx_i64m1:
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10281case RISCV::BI__builtin_rvv_vor_vv_u32m2:
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10291case RISCV::BI__builtin_rvv_vor_vx_u8m4:
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10293case RISCV::BI__builtin_rvv_vor_vx_u8mf2:
10294case RISCV::BI__builtin_rvv_vor_vx_u8mf4:
10295case RISCV::BI__builtin_rvv_vor_vx_u8mf8:
10296case RISCV::BI__builtin_rvv_vor_vx_u16m1:
10297case RISCV::BI__builtin_rvv_vor_vx_u16m2:
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10299case RISCV::BI__builtin_rvv_vor_vx_u16m8:
10300case RISCV::BI__builtin_rvv_vor_vx_u16mf2:
10301case RISCV::BI__builtin_rvv_vor_vx_u16mf4:
10302case RISCV::BI__builtin_rvv_vor_vx_u32m1:
10303case RISCV::BI__builtin_rvv_vor_vx_u32m2:
10304case RISCV::BI__builtin_rvv_vor_vx_u32m4:
10305case RISCV::BI__builtin_rvv_vor_vx_u32m8:
10306case RISCV::BI__builtin_rvv_vor_vx_u32mf2:
10307case RISCV::BI__builtin_rvv_vor_vx_u64m1:
10308case RISCV::BI__builtin_rvv_vor_vx_u64m2:
10309case RISCV::BI__builtin_rvv_vor_vx_u64m4:
10310case RISCV::BI__builtin_rvv_vor_vx_u64m8:
10311 ID = Intrinsic::riscv_vor;
10312 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10313 break;
10314case RISCV::BI__builtin_rvv_vor_vv_i8m1_m:
10315case RISCV::BI__builtin_rvv_vor_vv_i8m2_m:
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10320case RISCV::BI__builtin_rvv_vor_vv_i8mf8_m:
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10327case RISCV::BI__builtin_rvv_vor_vv_i32m1_m:
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10329case RISCV::BI__builtin_rvv_vor_vv_i32m4_m:
10330case RISCV::BI__builtin_rvv_vor_vv_i32m8_m:
10331case RISCV::BI__builtin_rvv_vor_vv_i32mf2_m:
10332case RISCV::BI__builtin_rvv_vor_vv_i64m1_m:
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10335case RISCV::BI__builtin_rvv_vor_vv_i64m8_m:
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10386case RISCV::BI__builtin_rvv_vor_vx_u8mf8_m:
10387case RISCV::BI__builtin_rvv_vor_vx_u16m1_m:
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10389case RISCV::BI__builtin_rvv_vor_vx_u16m4_m:
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10391case RISCV::BI__builtin_rvv_vor_vx_u16mf2_m:
10392case RISCV::BI__builtin_rvv_vor_vx_u16mf4_m:
10393case RISCV::BI__builtin_rvv_vor_vx_u32m1_m:
10394case RISCV::BI__builtin_rvv_vor_vx_u32m2_m:
10395case RISCV::BI__builtin_rvv_vor_vx_u32m4_m:
10396case RISCV::BI__builtin_rvv_vor_vx_u32m8_m:
10397case RISCV::BI__builtin_rvv_vor_vx_u32mf2_m:
10398case RISCV::BI__builtin_rvv_vor_vx_u64m1_m:
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10402 ID = Intrinsic::riscv_vor_mask;
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10404 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
10405 break;
10406case RISCV::BI__builtin_rvv_vpopc_m_b8:
10407case RISCV::BI__builtin_rvv_vpopc_m_b4:
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10410case RISCV::BI__builtin_rvv_vpopc_m_b16:
10411case RISCV::BI__builtin_rvv_vpopc_m_b32:
10412case RISCV::BI__builtin_rvv_vpopc_m_b64:
10413 ID = Intrinsic::riscv_vpopc;
10414 IntrinsicTypes = {Ops[0]->getType(), Ops.back()->getType()};
10415 break;
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10417case RISCV::BI__builtin_rvv_vpopc_m_b4_m:
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10468case RISCV::BI__builtin_rvv_vredand_vs_u64m2_u64m1:
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10480case RISCV::BI__builtin_rvv_vredand_vs_i8mf8_i8m1_m:
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10500case RISCV::BI__builtin_rvv_vredand_vs_u8mf2_u8m1_m:
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10524case RISCV::BI__builtin_rvv_vredmax_vs_i8m4_i8m1:
10525case RISCV::BI__builtin_rvv_vredmax_vs_i8m8_i8m1:
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10532case RISCV::BI__builtin_rvv_vredmax_vs_i16m8_i16m1:
10533case RISCV::BI__builtin_rvv_vredmax_vs_i16mf2_i16m1:
10534case RISCV::BI__builtin_rvv_vredmax_vs_i16mf4_i16m1:
10535case RISCV::BI__builtin_rvv_vredmax_vs_i32m1_i32m1:
10536case RISCV::BI__builtin_rvv_vredmax_vs_i32m2_i32m1:
10537case RISCV::BI__builtin_rvv_vredmax_vs_i32m4_i32m1:
10538case RISCV::BI__builtin_rvv_vredmax_vs_i32m8_i32m1:
10539case RISCV::BI__builtin_rvv_vredmax_vs_i32mf2_i32m1:
10540case RISCV::BI__builtin_rvv_vredmax_vs_i64m1_i64m1:
10541case RISCV::BI__builtin_rvv_vredmax_vs_i64m2_i64m1:
10542case RISCV::BI__builtin_rvv_vredmax_vs_i64m4_i64m1:
10543case RISCV::BI__builtin_rvv_vredmax_vs_i64m8_i64m1:
10544 ID = Intrinsic::riscv_vredmax;
10545 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10546 break;
10547case RISCV::BI__builtin_rvv_vredmax_vs_i8m1_i8m1_m:
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10550case RISCV::BI__builtin_rvv_vredmax_vs_i8m8_i8m1_m:
10551case RISCV::BI__builtin_rvv_vredmax_vs_i8mf2_i8m1_m:
10552case RISCV::BI__builtin_rvv_vredmax_vs_i8mf4_i8m1_m:
10553case RISCV::BI__builtin_rvv_vredmax_vs_i8mf8_i8m1_m:
10554case RISCV::BI__builtin_rvv_vredmax_vs_i16m1_i16m1_m:
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10558case RISCV::BI__builtin_rvv_vredmax_vs_i16mf2_i16m1_m:
10559case RISCV::BI__builtin_rvv_vredmax_vs_i16mf4_i16m1_m:
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10563case RISCV::BI__builtin_rvv_vredmax_vs_i32m8_i32m1_m:
10564case RISCV::BI__builtin_rvv_vredmax_vs_i32mf2_i32m1_m:
10565case RISCV::BI__builtin_rvv_vredmax_vs_i64m1_i64m1_m:
10566case RISCV::BI__builtin_rvv_vredmax_vs_i64m2_i64m1_m:
10567case RISCV::BI__builtin_rvv_vredmax_vs_i64m4_i64m1_m:
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10569 ID = Intrinsic::riscv_vredmax_mask;
10570 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
10571 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10572 break;
10573case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m1_u8m1:
10574case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m2_u8m1:
10575case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m4_u8m1:
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10577case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf2_u8m1:
10578case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf4_u8m1:
10579case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf8_u8m1:
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10585case RISCV::BI__builtin_rvv_vredmaxu_vs_u16mf4_u16m1:
10586case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m1_u32m1:
10587case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m2_u32m1:
10588case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m4_u32m1:
10589case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m8_u32m1:
10590case RISCV::BI__builtin_rvv_vredmaxu_vs_u32mf2_u32m1:
10591case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m1_u64m1:
10592case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m2_u64m1:
10593case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m4_u64m1:
10594case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m8_u64m1:
10595 ID = Intrinsic::riscv_vredmaxu;
10596 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10597 break;
10598case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m1_u8m1_m:
10599case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m2_u8m1_m:
10600case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m4_u8m1_m:
10601case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m8_u8m1_m:
10602case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf2_u8m1_m:
10603case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf4_u8m1_m:
10604case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf8_u8m1_m:
10605case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m1_u16m1_m:
10606case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m2_u16m1_m:
10607case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m4_u16m1_m:
10608case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m8_u16m1_m:
10609case RISCV::BI__builtin_rvv_vredmaxu_vs_u16mf2_u16m1_m:
10610case RISCV::BI__builtin_rvv_vredmaxu_vs_u16mf4_u16m1_m:
10611case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m1_u32m1_m:
10612case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m2_u32m1_m:
10613case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m4_u32m1_m:
10614case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m8_u32m1_m:
10615case RISCV::BI__builtin_rvv_vredmaxu_vs_u32mf2_u32m1_m:
10616case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m1_u64m1_m:
10617case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m2_u64m1_m:
10618case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m4_u64m1_m:
10619case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m8_u64m1_m:
10620 ID = Intrinsic::riscv_vredmaxu_mask;
10621 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
10622 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10623 break;
10624case RISCV::BI__builtin_rvv_vredmin_vs_i8m1_i8m1:
10625case RISCV::BI__builtin_rvv_vredmin_vs_i8m2_i8m1:
10626case RISCV::BI__builtin_rvv_vredmin_vs_i8m4_i8m1:
10627case RISCV::BI__builtin_rvv_vredmin_vs_i8m8_i8m1:
10628case RISCV::BI__builtin_rvv_vredmin_vs_i8mf2_i8m1:
10629case RISCV::BI__builtin_rvv_vredmin_vs_i8mf4_i8m1:
10630case RISCV::BI__builtin_rvv_vredmin_vs_i8mf8_i8m1:
10631case RISCV::BI__builtin_rvv_vredmin_vs_i16m1_i16m1:
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10634case RISCV::BI__builtin_rvv_vredmin_vs_i16m8_i16m1:
10635case RISCV::BI__builtin_rvv_vredmin_vs_i16mf2_i16m1:
10636case RISCV::BI__builtin_rvv_vredmin_vs_i16mf4_i16m1:
10637case RISCV::BI__builtin_rvv_vredmin_vs_i32m1_i32m1:
10638case RISCV::BI__builtin_rvv_vredmin_vs_i32m2_i32m1:
10639case RISCV::BI__builtin_rvv_vredmin_vs_i32m4_i32m1:
10640case RISCV::BI__builtin_rvv_vredmin_vs_i32m8_i32m1:
10641case RISCV::BI__builtin_rvv_vredmin_vs_i32mf2_i32m1:
10642case RISCV::BI__builtin_rvv_vredmin_vs_i64m1_i64m1:
10643case RISCV::BI__builtin_rvv_vredmin_vs_i64m2_i64m1:
10644case RISCV::BI__builtin_rvv_vredmin_vs_i64m4_i64m1:
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10646 ID = Intrinsic::riscv_vredmin;
10647 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10648 break;
10649case RISCV::BI__builtin_rvv_vredmin_vs_i8m1_i8m1_m:
10650case RISCV::BI__builtin_rvv_vredmin_vs_i8m2_i8m1_m:
10651case RISCV::BI__builtin_rvv_vredmin_vs_i8m4_i8m1_m:
10652case RISCV::BI__builtin_rvv_vredmin_vs_i8m8_i8m1_m:
10653case RISCV::BI__builtin_rvv_vredmin_vs_i8mf2_i8m1_m:
10654case RISCV::BI__builtin_rvv_vredmin_vs_i8mf4_i8m1_m:
10655case RISCV::BI__builtin_rvv_vredmin_vs_i8mf8_i8m1_m:
10656case RISCV::BI__builtin_rvv_vredmin_vs_i16m1_i16m1_m:
10657case RISCV::BI__builtin_rvv_vredmin_vs_i16m2_i16m1_m:
10658case RISCV::BI__builtin_rvv_vredmin_vs_i16m4_i16m1_m:
10659case RISCV::BI__builtin_rvv_vredmin_vs_i16m8_i16m1_m:
10660case RISCV::BI__builtin_rvv_vredmin_vs_i16mf2_i16m1_m:
10661case RISCV::BI__builtin_rvv_vredmin_vs_i16mf4_i16m1_m:
10662case RISCV::BI__builtin_rvv_vredmin_vs_i32m1_i32m1_m:
10663case RISCV::BI__builtin_rvv_vredmin_vs_i32m2_i32m1_m:
10664case RISCV::BI__builtin_rvv_vredmin_vs_i32m4_i32m1_m:
10665case RISCV::BI__builtin_rvv_vredmin_vs_i32m8_i32m1_m:
10666case RISCV::BI__builtin_rvv_vredmin_vs_i32mf2_i32m1_m:
10667case RISCV::BI__builtin_rvv_vredmin_vs_i64m1_i64m1_m:
10668case RISCV::BI__builtin_rvv_vredmin_vs_i64m2_i64m1_m:
10669case RISCV::BI__builtin_rvv_vredmin_vs_i64m4_i64m1_m:
10670case RISCV::BI__builtin_rvv_vredmin_vs_i64m8_i64m1_m:
10671 ID = Intrinsic::riscv_vredmin_mask;
10672 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
10673 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10674 break;
10675case RISCV::BI__builtin_rvv_vredminu_vs_u8m1_u8m1:
10676case RISCV::BI__builtin_rvv_vredminu_vs_u8m2_u8m1:
10677case RISCV::BI__builtin_rvv_vredminu_vs_u8m4_u8m1:
10678case RISCV::BI__builtin_rvv_vredminu_vs_u8m8_u8m1:
10679case RISCV::BI__builtin_rvv_vredminu_vs_u8mf2_u8m1:
10680case RISCV::BI__builtin_rvv_vredminu_vs_u8mf4_u8m1:
10681case RISCV::BI__builtin_rvv_vredminu_vs_u8mf8_u8m1:
10682case RISCV::BI__builtin_rvv_vredminu_vs_u16m1_u16m1:
10683case RISCV::BI__builtin_rvv_vredminu_vs_u16m2_u16m1:
10684case RISCV::BI__builtin_rvv_vredminu_vs_u16m4_u16m1:
10685case RISCV::BI__builtin_rvv_vredminu_vs_u16m8_u16m1:
10686case RISCV::BI__builtin_rvv_vredminu_vs_u16mf2_u16m1:
10687case RISCV::BI__builtin_rvv_vredminu_vs_u16mf4_u16m1:
10688case RISCV::BI__builtin_rvv_vredminu_vs_u32m1_u32m1:
10689case RISCV::BI__builtin_rvv_vredminu_vs_u32m2_u32m1:
10690case RISCV::BI__builtin_rvv_vredminu_vs_u32m4_u32m1:
10691case RISCV::BI__builtin_rvv_vredminu_vs_u32m8_u32m1:
10692case RISCV::BI__builtin_rvv_vredminu_vs_u32mf2_u32m1:
10693case RISCV::BI__builtin_rvv_vredminu_vs_u64m1_u64m1:
10694case RISCV::BI__builtin_rvv_vredminu_vs_u64m2_u64m1:
10695case RISCV::BI__builtin_rvv_vredminu_vs_u64m4_u64m1:
10696case RISCV::BI__builtin_rvv_vredminu_vs_u64m8_u64m1:
10697 ID = Intrinsic::riscv_vredminu;
10698 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10699 break;
10700case RISCV::BI__builtin_rvv_vredminu_vs_u8m1_u8m1_m:
10701case RISCV::BI__builtin_rvv_vredminu_vs_u8m2_u8m1_m:
10702case RISCV::BI__builtin_rvv_vredminu_vs_u8m4_u8m1_m:
10703case RISCV::BI__builtin_rvv_vredminu_vs_u8m8_u8m1_m:
10704case RISCV::BI__builtin_rvv_vredminu_vs_u8mf2_u8m1_m:
10705case RISCV::BI__builtin_rvv_vredminu_vs_u8mf4_u8m1_m:
10706case RISCV::BI__builtin_rvv_vredminu_vs_u8mf8_u8m1_m:
10707case RISCV::BI__builtin_rvv_vredminu_vs_u16m1_u16m1_m:
10708case RISCV::BI__builtin_rvv_vredminu_vs_u16m2_u16m1_m:
10709case RISCV::BI__builtin_rvv_vredminu_vs_u16m4_u16m1_m:
10710case RISCV::BI__builtin_rvv_vredminu_vs_u16m8_u16m1_m:
10711case RISCV::BI__builtin_rvv_vredminu_vs_u16mf2_u16m1_m:
10712case RISCV::BI__builtin_rvv_vredminu_vs_u16mf4_u16m1_m:
10713case RISCV::BI__builtin_rvv_vredminu_vs_u32m1_u32m1_m:
10714case RISCV::BI__builtin_rvv_vredminu_vs_u32m2_u32m1_m:
10715case RISCV::BI__builtin_rvv_vredminu_vs_u32m4_u32m1_m:
10716case RISCV::BI__builtin_rvv_vredminu_vs_u32m8_u32m1_m:
10717case RISCV::BI__builtin_rvv_vredminu_vs_u32mf2_u32m1_m:
10718case RISCV::BI__builtin_rvv_vredminu_vs_u64m1_u64m1_m:
10719case RISCV::BI__builtin_rvv_vredminu_vs_u64m2_u64m1_m:
10720case RISCV::BI__builtin_rvv_vredminu_vs_u64m4_u64m1_m:
10721case RISCV::BI__builtin_rvv_vredminu_vs_u64m8_u64m1_m:
10722 ID = Intrinsic::riscv_vredminu_mask;
10723 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
10724 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10725 break;
10726case RISCV::BI__builtin_rvv_vredor_vs_i8m1_i8m1:
10727case RISCV::BI__builtin_rvv_vredor_vs_i8m2_i8m1:
10728case RISCV::BI__builtin_rvv_vredor_vs_i8m4_i8m1:
10729case RISCV::BI__builtin_rvv_vredor_vs_i8m8_i8m1:
10730case RISCV::BI__builtin_rvv_vredor_vs_i8mf2_i8m1:
10731case RISCV::BI__builtin_rvv_vredor_vs_i8mf4_i8m1:
10732case RISCV::BI__builtin_rvv_vredor_vs_i8mf8_i8m1:
10733case RISCV::BI__builtin_rvv_vredor_vs_i16m1_i16m1:
10734case RISCV::BI__builtin_rvv_vredor_vs_i16m2_i16m1:
10735case RISCV::BI__builtin_rvv_vredor_vs_i16m4_i16m1:
10736case RISCV::BI__builtin_rvv_vredor_vs_i16m8_i16m1:
10737case RISCV::BI__builtin_rvv_vredor_vs_i16mf2_i16m1:
10738case RISCV::BI__builtin_rvv_vredor_vs_i16mf4_i16m1:
10739case RISCV::BI__builtin_rvv_vredor_vs_i32m1_i32m1:
10740case RISCV::BI__builtin_rvv_vredor_vs_i32m2_i32m1:
10741case RISCV::BI__builtin_rvv_vredor_vs_i32m4_i32m1:
10742case RISCV::BI__builtin_rvv_vredor_vs_i32m8_i32m1:
10743case RISCV::BI__builtin_rvv_vredor_vs_i32mf2_i32m1:
10744case RISCV::BI__builtin_rvv_vredor_vs_i64m1_i64m1:
10745case RISCV::BI__builtin_rvv_vredor_vs_i64m2_i64m1:
10746case RISCV::BI__builtin_rvv_vredor_vs_i64m4_i64m1:
10747case RISCV::BI__builtin_rvv_vredor_vs_i64m8_i64m1:
10748case RISCV::BI__builtin_rvv_vredor_vs_u8m1_u8m1:
10749case RISCV::BI__builtin_rvv_vredor_vs_u8m2_u8m1:
10750case RISCV::BI__builtin_rvv_vredor_vs_u8m4_u8m1:
10751case RISCV::BI__builtin_rvv_vredor_vs_u8m8_u8m1:
10752case RISCV::BI__builtin_rvv_vredor_vs_u8mf2_u8m1:
10753case RISCV::BI__builtin_rvv_vredor_vs_u8mf4_u8m1:
10754case RISCV::BI__builtin_rvv_vredor_vs_u8mf8_u8m1:
10755case RISCV::BI__builtin_rvv_vredor_vs_u16m1_u16m1:
10756case RISCV::BI__builtin_rvv_vredor_vs_u16m2_u16m1:
10757case RISCV::BI__builtin_rvv_vredor_vs_u16m4_u16m1:
10758case RISCV::BI__builtin_rvv_vredor_vs_u16m8_u16m1:
10759case RISCV::BI__builtin_rvv_vredor_vs_u16mf2_u16m1:
10760case RISCV::BI__builtin_rvv_vredor_vs_u16mf4_u16m1:
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10764case RISCV::BI__builtin_rvv_vredor_vs_u32m8_u32m1:
10765case RISCV::BI__builtin_rvv_vredor_vs_u32mf2_u32m1:
10766case RISCV::BI__builtin_rvv_vredor_vs_u64m1_u64m1:
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10769case RISCV::BI__builtin_rvv_vredor_vs_u64m8_u64m1:
10770 ID = Intrinsic::riscv_vredor;
10771 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10772 break;
10773case RISCV::BI__builtin_rvv_vredor_vs_i8m1_i8m1_m:
10774case RISCV::BI__builtin_rvv_vredor_vs_i8m2_i8m1_m:
10775case RISCV::BI__builtin_rvv_vredor_vs_i8m4_i8m1_m:
10776case RISCV::BI__builtin_rvv_vredor_vs_i8m8_i8m1_m:
10777case RISCV::BI__builtin_rvv_vredor_vs_i8mf2_i8m1_m:
10778case RISCV::BI__builtin_rvv_vredor_vs_i8mf4_i8m1_m:
10779case RISCV::BI__builtin_rvv_vredor_vs_i8mf8_i8m1_m:
10780case RISCV::BI__builtin_rvv_vredor_vs_i16m1_i16m1_m:
10781case RISCV::BI__builtin_rvv_vredor_vs_i16m2_i16m1_m:
10782case RISCV::BI__builtin_rvv_vredor_vs_i16m4_i16m1_m:
10783case RISCV::BI__builtin_rvv_vredor_vs_i16m8_i16m1_m:
10784case RISCV::BI__builtin_rvv_vredor_vs_i16mf2_i16m1_m:
10785case RISCV::BI__builtin_rvv_vredor_vs_i16mf4_i16m1_m:
10786case RISCV::BI__builtin_rvv_vredor_vs_i32m1_i32m1_m:
10787case RISCV::BI__builtin_rvv_vredor_vs_i32m2_i32m1_m:
10788case RISCV::BI__builtin_rvv_vredor_vs_i32m4_i32m1_m:
10789case RISCV::BI__builtin_rvv_vredor_vs_i32m8_i32m1_m:
10790case RISCV::BI__builtin_rvv_vredor_vs_i32mf2_i32m1_m:
10791case RISCV::BI__builtin_rvv_vredor_vs_i64m1_i64m1_m:
10792case RISCV::BI__builtin_rvv_vredor_vs_i64m2_i64m1_m:
10793case RISCV::BI__builtin_rvv_vredor_vs_i64m4_i64m1_m:
10794case RISCV::BI__builtin_rvv_vredor_vs_i64m8_i64m1_m:
10795case RISCV::BI__builtin_rvv_vredor_vs_u8m1_u8m1_m:
10796case RISCV::BI__builtin_rvv_vredor_vs_u8m2_u8m1_m:
10797case RISCV::BI__builtin_rvv_vredor_vs_u8m4_u8m1_m:
10798case RISCV::BI__builtin_rvv_vredor_vs_u8m8_u8m1_m:
10799case RISCV::BI__builtin_rvv_vredor_vs_u8mf2_u8m1_m:
10800case RISCV::BI__builtin_rvv_vredor_vs_u8mf4_u8m1_m:
10801case RISCV::BI__builtin_rvv_vredor_vs_u8mf8_u8m1_m:
10802case RISCV::BI__builtin_rvv_vredor_vs_u16m1_u16m1_m:
10803case RISCV::BI__builtin_rvv_vredor_vs_u16m2_u16m1_m:
10804case RISCV::BI__builtin_rvv_vredor_vs_u16m4_u16m1_m:
10805case RISCV::BI__builtin_rvv_vredor_vs_u16m8_u16m1_m:
10806case RISCV::BI__builtin_rvv_vredor_vs_u16mf2_u16m1_m:
10807case RISCV::BI__builtin_rvv_vredor_vs_u16mf4_u16m1_m:
10808case RISCV::BI__builtin_rvv_vredor_vs_u32m1_u32m1_m:
10809case RISCV::BI__builtin_rvv_vredor_vs_u32m2_u32m1_m:
10810case RISCV::BI__builtin_rvv_vredor_vs_u32m4_u32m1_m:
10811case RISCV::BI__builtin_rvv_vredor_vs_u32m8_u32m1_m:
10812case RISCV::BI__builtin_rvv_vredor_vs_u32mf2_u32m1_m:
10813case RISCV::BI__builtin_rvv_vredor_vs_u64m1_u64m1_m:
10814case RISCV::BI__builtin_rvv_vredor_vs_u64m2_u64m1_m:
10815case RISCV::BI__builtin_rvv_vredor_vs_u64m4_u64m1_m:
10816case RISCV::BI__builtin_rvv_vredor_vs_u64m8_u64m1_m:
10817 ID = Intrinsic::riscv_vredor_mask;
10818 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
10819 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10820 break;
10821case RISCV::BI__builtin_rvv_vredsum_vs_i8m1_i8m1:
10822case RISCV::BI__builtin_rvv_vredsum_vs_i8m2_i8m1:
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10834case RISCV::BI__builtin_rvv_vredsum_vs_i32m1_i32m1:
10835case RISCV::BI__builtin_rvv_vredsum_vs_i32m2_i32m1:
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10846case RISCV::BI__builtin_rvv_vredsum_vs_u8m8_u8m1:
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10853case RISCV::BI__builtin_rvv_vredsum_vs_u16m8_u16m1:
10854case RISCV::BI__builtin_rvv_vredsum_vs_u16mf2_u16m1:
10855case RISCV::BI__builtin_rvv_vredsum_vs_u16mf4_u16m1:
10856case RISCV::BI__builtin_rvv_vredsum_vs_u32m1_u32m1:
10857case RISCV::BI__builtin_rvv_vredsum_vs_u32m2_u32m1:
10858case RISCV::BI__builtin_rvv_vredsum_vs_u32m4_u32m1:
10859case RISCV::BI__builtin_rvv_vredsum_vs_u32m8_u32m1:
10860case RISCV::BI__builtin_rvv_vredsum_vs_u32mf2_u32m1:
10861case RISCV::BI__builtin_rvv_vredsum_vs_u64m1_u64m1:
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10864case RISCV::BI__builtin_rvv_vredsum_vs_u64m8_u64m1:
10865 ID = Intrinsic::riscv_vredsum;
10866 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
10867 break;
10868case RISCV::BI__builtin_rvv_vredsum_vs_i8m1_i8m1_m:
10869case RISCV::BI__builtin_rvv_vredsum_vs_i8m2_i8m1_m:
10870case RISCV::BI__builtin_rvv_vredsum_vs_i8m4_i8m1_m:
10871case RISCV::BI__builtin_rvv_vredsum_vs_i8m8_i8m1_m:
10872case RISCV::BI__builtin_rvv_vredsum_vs_i8mf2_i8m1_m:
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10978case RISCV::BI__builtin_rvv_vredxor_vs_i32m4_i32m1_m:
10979case RISCV::BI__builtin_rvv_vredxor_vs_i32m8_i32m1_m:
10980case RISCV::BI__builtin_rvv_vredxor_vs_i32mf2_i32m1_m:
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10984case RISCV::BI__builtin_rvv_vredxor_vs_i64m8_i64m1_m:
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10988case RISCV::BI__builtin_rvv_vredxor_vs_u8m8_u8m1_m:
10989case RISCV::BI__builtin_rvv_vredxor_vs_u8mf2_u8m1_m:
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11000case RISCV::BI__builtin_rvv_vredxor_vs_u32m4_u32m1_m:
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11002case RISCV::BI__builtin_rvv_vredxor_vs_u32mf2_u32m1_m:
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11005case RISCV::BI__builtin_rvv_vredxor_vs_u64m4_u64m1_m:
11006case RISCV::BI__builtin_rvv_vredxor_vs_u64m8_u64m1_m:
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11010 break;
11011case RISCV::BI__builtin_rvv_vrem_vv_i8m1:
11012case RISCV::BI__builtin_rvv_vrem_vv_i8m2:
11013case RISCV::BI__builtin_rvv_vrem_vv_i8m4:
11014case RISCV::BI__builtin_rvv_vrem_vv_i8m8:
11015case RISCV::BI__builtin_rvv_vrem_vv_i8mf2:
11016case RISCV::BI__builtin_rvv_vrem_vv_i8mf4:
11017case RISCV::BI__builtin_rvv_vrem_vv_i8mf8:
11018case RISCV::BI__builtin_rvv_vrem_vv_i16m1:
11019case RISCV::BI__builtin_rvv_vrem_vv_i16m2:
11020case RISCV::BI__builtin_rvv_vrem_vv_i16m4:
11021case RISCV::BI__builtin_rvv_vrem_vv_i16m8:
11022case RISCV::BI__builtin_rvv_vrem_vv_i16mf2:
11023case RISCV::BI__builtin_rvv_vrem_vv_i16mf4:
11024case RISCV::BI__builtin_rvv_vrem_vv_i32m1:
11025case RISCV::BI__builtin_rvv_vrem_vv_i32m2:
11026case RISCV::BI__builtin_rvv_vrem_vv_i32m4:
11027case RISCV::BI__builtin_rvv_vrem_vv_i32m8:
11028case RISCV::BI__builtin_rvv_vrem_vv_i32mf2:
11029case RISCV::BI__builtin_rvv_vrem_vv_i64m1:
11030case RISCV::BI__builtin_rvv_vrem_vv_i64m2:
11031case RISCV::BI__builtin_rvv_vrem_vv_i64m4:
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11033case RISCV::BI__builtin_rvv_vrem_vx_i8m1:
11034case RISCV::BI__builtin_rvv_vrem_vx_i8m2:
11035case RISCV::BI__builtin_rvv_vrem_vx_i8m4:
11036case RISCV::BI__builtin_rvv_vrem_vx_i8m8:
11037case RISCV::BI__builtin_rvv_vrem_vx_i8mf2:
11038case RISCV::BI__builtin_rvv_vrem_vx_i8mf4:
11039case RISCV::BI__builtin_rvv_vrem_vx_i8mf8:
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11041case RISCV::BI__builtin_rvv_vrem_vx_i16m2:
11042case RISCV::BI__builtin_rvv_vrem_vx_i16m4:
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11044case RISCV::BI__builtin_rvv_vrem_vx_i16mf2:
11045case RISCV::BI__builtin_rvv_vrem_vx_i16mf4:
11046case RISCV::BI__builtin_rvv_vrem_vx_i32m1:
11047case RISCV::BI__builtin_rvv_vrem_vx_i32m2:
11048case RISCV::BI__builtin_rvv_vrem_vx_i32m4:
11049case RISCV::BI__builtin_rvv_vrem_vx_i32m8:
11050case RISCV::BI__builtin_rvv_vrem_vx_i32mf2:
11051case RISCV::BI__builtin_rvv_vrem_vx_i64m1:
11052case RISCV::BI__builtin_rvv_vrem_vx_i64m2:
11053case RISCV::BI__builtin_rvv_vrem_vx_i64m4:
11054case RISCV::BI__builtin_rvv_vrem_vx_i64m8:
11055 ID = Intrinsic::riscv_vrem;
11056 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
11057 break;
11058case RISCV::BI__builtin_rvv_vrem_vv_i8m1_m:
11059case RISCV::BI__builtin_rvv_vrem_vv_i8m2_m:
11060case RISCV::BI__builtin_rvv_vrem_vv_i8m4_m:
11061case RISCV::BI__builtin_rvv_vrem_vv_i8m8_m:
11062case RISCV::BI__builtin_rvv_vrem_vv_i8mf2_m:
11063case RISCV::BI__builtin_rvv_vrem_vv_i8mf4_m:
11064case RISCV::BI__builtin_rvv_vrem_vv_i8mf8_m:
11065case RISCV::BI__builtin_rvv_vrem_vv_i16m1_m:
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11067case RISCV::BI__builtin_rvv_vrem_vv_i16m4_m:
11068case RISCV::BI__builtin_rvv_vrem_vv_i16m8_m:
11069case RISCV::BI__builtin_rvv_vrem_vv_i16mf2_m:
11070case RISCV::BI__builtin_rvv_vrem_vv_i16mf4_m:
11071case RISCV::BI__builtin_rvv_vrem_vv_i32m1_m:
11072case RISCV::BI__builtin_rvv_vrem_vv_i32m2_m:
11073case RISCV::BI__builtin_rvv_vrem_vv_i32m4_m:
11074case RISCV::BI__builtin_rvv_vrem_vv_i32m8_m:
11075case RISCV::BI__builtin_rvv_vrem_vv_i32mf2_m:
11076case RISCV::BI__builtin_rvv_vrem_vv_i64m1_m:
11077case RISCV::BI__builtin_rvv_vrem_vv_i64m2_m:
11078case RISCV::BI__builtin_rvv_vrem_vv_i64m4_m:
11079case RISCV::BI__builtin_rvv_vrem_vv_i64m8_m:
11080case RISCV::BI__builtin_rvv_vrem_vx_i8m1_m:
11081case RISCV::BI__builtin_rvv_vrem_vx_i8m2_m:
11082case RISCV::BI__builtin_rvv_vrem_vx_i8m4_m:
11083case RISCV::BI__builtin_rvv_vrem_vx_i8m8_m:
11084case RISCV::BI__builtin_rvv_vrem_vx_i8mf2_m:
11085case RISCV::BI__builtin_rvv_vrem_vx_i8mf4_m:
11086case RISCV::BI__builtin_rvv_vrem_vx_i8mf8_m:
11087case RISCV::BI__builtin_rvv_vrem_vx_i16m1_m:
11088case RISCV::BI__builtin_rvv_vrem_vx_i16m2_m:
11089case RISCV::BI__builtin_rvv_vrem_vx_i16m4_m:
11090case RISCV::BI__builtin_rvv_vrem_vx_i16m8_m:
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11092case RISCV::BI__builtin_rvv_vrem_vx_i16mf4_m:
11093case RISCV::BI__builtin_rvv_vrem_vx_i32m1_m:
11094case RISCV::BI__builtin_rvv_vrem_vx_i32m2_m:
11095case RISCV::BI__builtin_rvv_vrem_vx_i32m4_m:
11096case RISCV::BI__builtin_rvv_vrem_vx_i32m8_m:
11097case RISCV::BI__builtin_rvv_vrem_vx_i32mf2_m:
11098case RISCV::BI__builtin_rvv_vrem_vx_i64m1_m:
11099case RISCV::BI__builtin_rvv_vrem_vx_i64m2_m:
11100case RISCV::BI__builtin_rvv_vrem_vx_i64m4_m:
11101case RISCV::BI__builtin_rvv_vrem_vx_i64m8_m:
11102 ID = Intrinsic::riscv_vrem_mask;
11103 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
11104 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
11105 break;
11106case RISCV::BI__builtin_rvv_vremu_vv_u8m1:
11107case RISCV::BI__builtin_rvv_vremu_vv_u8m2:
11108case RISCV::BI__builtin_rvv_vremu_vv_u8m4:
11109case RISCV::BI__builtin_rvv_vremu_vv_u8m8:
11110case RISCV::BI__builtin_rvv_vremu_vv_u8mf2:
11111case RISCV::BI__builtin_rvv_vremu_vv_u8mf4:
11112case RISCV::BI__builtin_rvv_vremu_vv_u8mf8:
11113case RISCV::BI__builtin_rvv_vremu_vv_u16m1:
11114case RISCV::BI__builtin_rvv_vremu_vv_u16m2:
11115case RISCV::BI__builtin_rvv_vremu_vv_u16m4:
11116case RISCV::BI__builtin_rvv_vremu_vv_u16m8:
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11309case RISCV::BI__builtin_rvv_vrgather_vv_u64m8_m:
11310 ID = Intrinsic::riscv_vrgather_vv_mask;
11311 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
11312 IntrinsicTypes = {ResultType, Ops.back()->getType()};
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11314case RISCV::BI__builtin_rvv_vrgather_vx_i8m1:
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11319case RISCV::BI__builtin_rvv_vrgather_vx_i8mf4:
11320case RISCV::BI__builtin_rvv_vrgather_vx_i8mf8:
11321case RISCV::BI__builtin_rvv_vrgather_vx_i16m1:
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11357case RISCV::BI__builtin_rvv_vrgather_vx_u16mf4:
11358case RISCV::BI__builtin_rvv_vrgather_vx_u32m1:
11359case RISCV::BI__builtin_rvv_vrgather_vx_u32m2:
11360case RISCV::BI__builtin_rvv_vrgather_vx_u32m4:
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11364case RISCV::BI__builtin_rvv_vrgather_vx_u64m2:
11365case RISCV::BI__builtin_rvv_vrgather_vx_u64m4:
11366case RISCV::BI__builtin_rvv_vrgather_vx_u64m8:
11367 ID = Intrinsic::riscv_vrgather_vx;
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11388case RISCV::BI__builtin_rvv_vrgather_vx_i64m1_m:
11389case RISCV::BI__builtin_rvv_vrgather_vx_i64m2_m:
11390case RISCV::BI__builtin_rvv_vrgather_vx_i64m4_m:
11391case RISCV::BI__builtin_rvv_vrgather_vx_i64m8_m:
11392case RISCV::BI__builtin_rvv_vrgather_vx_f32m1_m:
11393case RISCV::BI__builtin_rvv_vrgather_vx_f32m2_m:
11394case RISCV::BI__builtin_rvv_vrgather_vx_f32m4_m:
11395case RISCV::BI__builtin_rvv_vrgather_vx_f32m8_m:
11396case RISCV::BI__builtin_rvv_vrgather_vx_f32mf2_m:
11397case RISCV::BI__builtin_rvv_vrgather_vx_f64m1_m:
11398case RISCV::BI__builtin_rvv_vrgather_vx_f64m2_m:
11399case RISCV::BI__builtin_rvv_vrgather_vx_f64m4_m:
11400case RISCV::BI__builtin_rvv_vrgather_vx_f64m8_m:
11401case RISCV::BI__builtin_rvv_vrgather_vx_u8m1_m:
11402case RISCV::BI__builtin_rvv_vrgather_vx_u8m2_m:
11403case RISCV::BI__builtin_rvv_vrgather_vx_u8m4_m:
11404case RISCV::BI__builtin_rvv_vrgather_vx_u8m8_m:
11405case RISCV::BI__builtin_rvv_vrgather_vx_u8mf2_m:
11406case RISCV::BI__builtin_rvv_vrgather_vx_u8mf4_m:
11407case RISCV::BI__builtin_rvv_vrgather_vx_u8mf8_m:
11408case RISCV::BI__builtin_rvv_vrgather_vx_u16m1_m:
11409case RISCV::BI__builtin_rvv_vrgather_vx_u16m2_m:
11410case RISCV::BI__builtin_rvv_vrgather_vx_u16m4_m:
11411case RISCV::BI__builtin_rvv_vrgather_vx_u16m8_m:
11412case RISCV::BI__builtin_rvv_vrgather_vx_u16mf2_m:
11413case RISCV::BI__builtin_rvv_vrgather_vx_u16mf4_m:
11414case RISCV::BI__builtin_rvv_vrgather_vx_u32m1_m:
11415case RISCV::BI__builtin_rvv_vrgather_vx_u32m2_m:
11416case RISCV::BI__builtin_rvv_vrgather_vx_u32m4_m:
11417case RISCV::BI__builtin_rvv_vrgather_vx_u32m8_m:
11418case RISCV::BI__builtin_rvv_vrgather_vx_u32mf2_m:
11419case RISCV::BI__builtin_rvv_vrgather_vx_u64m1_m:
11420case RISCV::BI__builtin_rvv_vrgather_vx_u64m2_m:
11421case RISCV::BI__builtin_rvv_vrgather_vx_u64m4_m:
11422case RISCV::BI__builtin_rvv_vrgather_vx_u64m8_m:
11423 ID = Intrinsic::riscv_vrgather_vx_mask;
11424 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
11425 IntrinsicTypes = {ResultType, Ops.back()->getType()};
11426 break;
11427case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m1:
11428case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m2:
11429case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m4:
11430case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf2:
11431case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf4:
11432case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf8:
11433case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m1:
11434case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m2:
11435case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m4:
11436case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m8:
11437case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16mf2:
11438case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16mf4:
11439case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m1:
11440case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m2:
11441case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m4:
11442case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m8:
11443case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32mf2:
11444case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m1:
11445case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m2:
11446case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m4:
11447case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m8:
11448case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m1:
11449case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m2:
11450case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m4:
11451case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m8:
11452case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32mf2:
11453case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m1:
11454case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m2:
11455case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m4:
11456case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m8:
11457case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8m1:
11458case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8m2:
11459case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8m4:
11460case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8mf2:
11461case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8mf4:
11462case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8mf8:
11463case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m1:
11464case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m2:
11465case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m4:
11466case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m8:
11467case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16mf2:
11468case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16mf4:
11469case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m1:
11470case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m2:
11471case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m4:
11472case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m8:
11473case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32mf2:
11474case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m1:
11475case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m2:
11476case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m4:
11477case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m8:
11478 ID = Intrinsic::riscv_vrgatherei16_vv;
11479 IntrinsicTypes = {ResultType, Ops.back()->getType()};
11480 break;
11481case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m1_m:
11482case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m2_m:
11483case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m4_m:
11484case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf2_m:
11485case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf4_m:
11486case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf8_m:
11487case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m1_m:
11488case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m2_m:
11489case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m4_m:
11490case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m8_m:
11491case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16mf2_m:
11492case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16mf4_m:
11493case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m1_m:
11494case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m2_m:
11495case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m4_m:
11496case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m8_m:
11497case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32mf2_m:
11498case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m1_m:
11499case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m2_m:
11500case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m4_m:
11501case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m8_m:
11502case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m1_m:
11503case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m2_m:
11504case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m4_m:
11505case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m8_m:
11506case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32mf2_m:
11507case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m1_m:
11508case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m2_m:
11509case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m4_m:
11510case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m8_m:
11511case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8m1_m:
11512case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8m2_m:
11513case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8m4_m:
11514case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8mf2_m:
11515case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8mf4_m:
11516case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8mf8_m:
11517case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m1_m:
11518case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m2_m:
11519case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m4_m:
11520case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m8_m:
11521case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16mf2_m:
11522case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16mf4_m:
11523case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m1_m:
11524case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m2_m:
11525case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m4_m:
11526case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m8_m:
11527case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32mf2_m:
11528case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m1_m:
11529case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m2_m:
11530case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m4_m:
11531case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m8_m:
11532 ID = Intrinsic::riscv_vrgatherei16_vv_mask;
11533 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
11534 IntrinsicTypes = {ResultType, Ops.back()->getType()};
11535 break;
11536case RISCV::BI__builtin_rvv_vneg_v_i8m1:
11537case RISCV::BI__builtin_rvv_vneg_v_i8m2:
11538case RISCV::BI__builtin_rvv_vneg_v_i8m4:
11539case RISCV::BI__builtin_rvv_vneg_v_i8m8:
11540case RISCV::BI__builtin_rvv_vneg_v_i8mf2:
11541case RISCV::BI__builtin_rvv_vneg_v_i8mf4:
11542case RISCV::BI__builtin_rvv_vneg_v_i8mf8:
11543case RISCV::BI__builtin_rvv_vneg_v_i16m1:
11544case RISCV::BI__builtin_rvv_vneg_v_i16m2:
11545case RISCV::BI__builtin_rvv_vneg_v_i16m4:
11546case RISCV::BI__builtin_rvv_vneg_v_i16m8:
11547case RISCV::BI__builtin_rvv_vneg_v_i16mf2:
11548case RISCV::BI__builtin_rvv_vneg_v_i16mf4:
11549case RISCV::BI__builtin_rvv_vneg_v_i32m1:
11550case RISCV::BI__builtin_rvv_vneg_v_i32m2:
11551case RISCV::BI__builtin_rvv_vneg_v_i32m4:
11552case RISCV::BI__builtin_rvv_vneg_v_i32m8:
11553case RISCV::BI__builtin_rvv_vneg_v_i32mf2:
11554case RISCV::BI__builtin_rvv_vneg_v_i64m1:
11555case RISCV::BI__builtin_rvv_vneg_v_i64m2:
11556case RISCV::BI__builtin_rvv_vneg_v_i64m4:
11557case RISCV::BI__builtin_rvv_vneg_v_i64m8:
11558 ID = Intrinsic::riscv_vrsub;
11559
11560 {
11561 // op1, vl
11562 IntrinsicTypes = {ResultType,
11563 cast<llvm::VectorType>(ResultType)->getElementType(),
11564 Ops[1]->getType()};
11565 Ops.insert(Ops.begin() + 1, llvm::Constant::getNullValue(IntrinsicTypes[1]));
11566 break;
11567 }
11568 break;
11569case RISCV::BI__builtin_rvv_vrsub_vx_i8m1:
11570case RISCV::BI__builtin_rvv_vrsub_vx_i8m2:
11571case RISCV::BI__builtin_rvv_vrsub_vx_i8m4:
11572case RISCV::BI__builtin_rvv_vrsub_vx_i8m8:
11573case RISCV::BI__builtin_rvv_vrsub_vx_i8mf2:
11574case RISCV::BI__builtin_rvv_vrsub_vx_i8mf4:
11575case RISCV::BI__builtin_rvv_vrsub_vx_i8mf8:
11576case RISCV::BI__builtin_rvv_vrsub_vx_i16m1:
11577case RISCV::BI__builtin_rvv_vrsub_vx_i16m2:
11578case RISCV::BI__builtin_rvv_vrsub_vx_i16m4:
11579case RISCV::BI__builtin_rvv_vrsub_vx_i16m8:
11580case RISCV::BI__builtin_rvv_vrsub_vx_i16mf2:
11581case RISCV::BI__builtin_rvv_vrsub_vx_i16mf4:
11582case RISCV::BI__builtin_rvv_vrsub_vx_i32m1:
11583case RISCV::BI__builtin_rvv_vrsub_vx_i32m2:
11584case RISCV::BI__builtin_rvv_vrsub_vx_i32m4:
11585case RISCV::BI__builtin_rvv_vrsub_vx_i32m8:
11586case RISCV::BI__builtin_rvv_vrsub_vx_i32mf2:
11587case RISCV::BI__builtin_rvv_vrsub_vx_i64m1:
11588case RISCV::BI__builtin_rvv_vrsub_vx_i64m2:
11589case RISCV::BI__builtin_rvv_vrsub_vx_i64m4:
11590case RISCV::BI__builtin_rvv_vrsub_vx_i64m8:
11591case RISCV::BI__builtin_rvv_vrsub_vx_u8m1:
11592case RISCV::BI__builtin_rvv_vrsub_vx_u8m2:
11593case RISCV::BI__builtin_rvv_vrsub_vx_u8m4:
11594case RISCV::BI__builtin_rvv_vrsub_vx_u8m8:
11595case RISCV::BI__builtin_rvv_vrsub_vx_u8mf2:
11596case RISCV::BI__builtin_rvv_vrsub_vx_u8mf4:
11597case RISCV::BI__builtin_rvv_vrsub_vx_u8mf8:
11598case RISCV::BI__builtin_rvv_vrsub_vx_u16m1:
11599case RISCV::BI__builtin_rvv_vrsub_vx_u16m2:
11600case RISCV::BI__builtin_rvv_vrsub_vx_u16m4:
11601case RISCV::BI__builtin_rvv_vrsub_vx_u16m8:
11602case RISCV::BI__builtin_rvv_vrsub_vx_u16mf2:
11603case RISCV::BI__builtin_rvv_vrsub_vx_u16mf4:
11604case RISCV::BI__builtin_rvv_vrsub_vx_u32m1:
11605case RISCV::BI__builtin_rvv_vrsub_vx_u32m2:
11606case RISCV::BI__builtin_rvv_vrsub_vx_u32m4:
11607case RISCV::BI__builtin_rvv_vrsub_vx_u32m8:
11608case RISCV::BI__builtin_rvv_vrsub_vx_u32mf2:
11609case RISCV::BI__builtin_rvv_vrsub_vx_u64m1:
11610case RISCV::BI__builtin_rvv_vrsub_vx_u64m2:
11611case RISCV::BI__builtin_rvv_vrsub_vx_u64m4:
11612case RISCV::BI__builtin_rvv_vrsub_vx_u64m8:
11613 ID = Intrinsic::riscv_vrsub;
11614 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
11615 break;
11616case RISCV::BI__builtin_rvv_vneg_v_i8m1_m:
11617case RISCV::BI__builtin_rvv_vneg_v_i8m2_m:
11618case RISCV::BI__builtin_rvv_vneg_v_i8m4_m:
11619case RISCV::BI__builtin_rvv_vneg_v_i8m8_m:
11620case RISCV::BI__builtin_rvv_vneg_v_i8mf2_m:
11621case RISCV::BI__builtin_rvv_vneg_v_i8mf4_m:
11622case RISCV::BI__builtin_rvv_vneg_v_i8mf8_m:
11623case RISCV::BI__builtin_rvv_vneg_v_i16m1_m:
11624case RISCV::BI__builtin_rvv_vneg_v_i16m2_m:
11625case RISCV::BI__builtin_rvv_vneg_v_i16m4_m:
11626case RISCV::BI__builtin_rvv_vneg_v_i16m8_m:
11627case RISCV::BI__builtin_rvv_vneg_v_i16mf2_m:
11628case RISCV::BI__builtin_rvv_vneg_v_i16mf4_m:
11629case RISCV::BI__builtin_rvv_vneg_v_i32m1_m:
11630case RISCV::BI__builtin_rvv_vneg_v_i32m2_m:
11631case RISCV::BI__builtin_rvv_vneg_v_i32m4_m:
11632case RISCV::BI__builtin_rvv_vneg_v_i32m8_m:
11633case RISCV::BI__builtin_rvv_vneg_v_i32mf2_m:
11634case RISCV::BI__builtin_rvv_vneg_v_i64m1_m:
11635case RISCV::BI__builtin_rvv_vneg_v_i64m2_m:
11636case RISCV::BI__builtin_rvv_vneg_v_i64m4_m:
11637case RISCV::BI__builtin_rvv_vneg_v_i64m8_m:
11638 ID = Intrinsic::riscv_vrsub_mask;
11639
11640 {
11641 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
11642 // maskedoff, op1, mask, vl
11643 IntrinsicTypes = {ResultType,
11644 cast<llvm::VectorType>(ResultType)->getElementType(),
11645 Ops[3]->getType()};
11646 Ops.insert(Ops.begin() + 2, llvm::Constant::getNullValue(IntrinsicTypes[1]));
11647 break;
11648 }
11649 break;
11650case RISCV::BI__builtin_rvv_vrsub_vx_i8m1_m:
11651case RISCV::BI__builtin_rvv_vrsub_vx_i8m2_m:
11652case RISCV::BI__builtin_rvv_vrsub_vx_i8m4_m:
11653case RISCV::BI__builtin_rvv_vrsub_vx_i8m8_m:
11654case RISCV::BI__builtin_rvv_vrsub_vx_i8mf2_m:
11655case RISCV::BI__builtin_rvv_vrsub_vx_i8mf4_m:
11656case RISCV::BI__builtin_rvv_vrsub_vx_i8mf8_m:
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11756case RISCV::BI__builtin_rvv_vsadd_vv_i16mf2_m:
11757case RISCV::BI__builtin_rvv_vsadd_vv_i16mf4_m:
11758case RISCV::BI__builtin_rvv_vsadd_vv_i32m1_m:
11759case RISCV::BI__builtin_rvv_vsadd_vv_i32m2_m:
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11763case RISCV::BI__builtin_rvv_vsadd_vv_i64m1_m:
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11779case RISCV::BI__builtin_rvv_vsadd_vx_i16mf4_m:
11780case RISCV::BI__builtin_rvv_vsadd_vx_i32m1_m:
11781case RISCV::BI__builtin_rvv_vsadd_vx_i32m2_m:
11782case RISCV::BI__builtin_rvv_vsadd_vx_i32m4_m:
11783case RISCV::BI__builtin_rvv_vsadd_vx_i32m8_m:
11784case RISCV::BI__builtin_rvv_vsadd_vx_i32mf2_m:
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11786case RISCV::BI__builtin_rvv_vsadd_vx_i64m2_m:
11787case RISCV::BI__builtin_rvv_vsadd_vx_i64m4_m:
11788case RISCV::BI__builtin_rvv_vsadd_vx_i64m8_m:
11789 ID = Intrinsic::riscv_vsadd_mask;
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11791 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
11792 break;
11793case RISCV::BI__builtin_rvv_vsaddu_vv_u8m1:
11794case RISCV::BI__builtin_rvv_vsaddu_vv_u8m2:
11795case RISCV::BI__builtin_rvv_vsaddu_vv_u8m4:
11796case RISCV::BI__builtin_rvv_vsaddu_vv_u8m8:
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11798case RISCV::BI__builtin_rvv_vsaddu_vv_u8mf4:
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11822case RISCV::BI__builtin_rvv_vsaddu_vx_u16m1:
11823case RISCV::BI__builtin_rvv_vsaddu_vx_u16m2:
11824case RISCV::BI__builtin_rvv_vsaddu_vx_u16m4:
11825case RISCV::BI__builtin_rvv_vsaddu_vx_u16m8:
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11827case RISCV::BI__builtin_rvv_vsaddu_vx_u16mf4:
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11829case RISCV::BI__builtin_rvv_vsaddu_vx_u32m2:
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11831case RISCV::BI__builtin_rvv_vsaddu_vx_u32m8:
11832case RISCV::BI__builtin_rvv_vsaddu_vx_u32mf2:
11833case RISCV::BI__builtin_rvv_vsaddu_vx_u64m1:
11834case RISCV::BI__builtin_rvv_vsaddu_vx_u64m2:
11835case RISCV::BI__builtin_rvv_vsaddu_vx_u64m4:
11836case RISCV::BI__builtin_rvv_vsaddu_vx_u64m8:
11837 ID = Intrinsic::riscv_vsaddu;
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11843case RISCV::BI__builtin_rvv_vsaddu_vv_u8m8_m:
11844case RISCV::BI__builtin_rvv_vsaddu_vv_u8mf2_m:
11845case RISCV::BI__builtin_rvv_vsaddu_vv_u8mf4_m:
11846case RISCV::BI__builtin_rvv_vsaddu_vv_u8mf8_m:
11847case RISCV::BI__builtin_rvv_vsaddu_vv_u16m1_m:
11848case RISCV::BI__builtin_rvv_vsaddu_vv_u16m2_m:
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11852case RISCV::BI__builtin_rvv_vsaddu_vv_u16mf4_m:
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11859case RISCV::BI__builtin_rvv_vsaddu_vv_u64m2_m:
11860case RISCV::BI__builtin_rvv_vsaddu_vv_u64m4_m:
11861case RISCV::BI__builtin_rvv_vsaddu_vv_u64m8_m:
11862case RISCV::BI__builtin_rvv_vsaddu_vx_u8m1_m:
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11864case RISCV::BI__builtin_rvv_vsaddu_vx_u8m4_m:
11865case RISCV::BI__builtin_rvv_vsaddu_vx_u8m8_m:
11866case RISCV::BI__builtin_rvv_vsaddu_vx_u8mf2_m:
11867case RISCV::BI__builtin_rvv_vsaddu_vx_u8mf4_m:
11868case RISCV::BI__builtin_rvv_vsaddu_vx_u8mf8_m:
11869case RISCV::BI__builtin_rvv_vsaddu_vx_u16m1_m:
11870case RISCV::BI__builtin_rvv_vsaddu_vx_u16m2_m:
11871case RISCV::BI__builtin_rvv_vsaddu_vx_u16m4_m:
11872case RISCV::BI__builtin_rvv_vsaddu_vx_u16m8_m:
11873case RISCV::BI__builtin_rvv_vsaddu_vx_u16mf2_m:
11874case RISCV::BI__builtin_rvv_vsaddu_vx_u16mf4_m:
11875case RISCV::BI__builtin_rvv_vsaddu_vx_u32m1_m:
11876case RISCV::BI__builtin_rvv_vsaddu_vx_u32m2_m:
11877case RISCV::BI__builtin_rvv_vsaddu_vx_u32m4_m:
11878case RISCV::BI__builtin_rvv_vsaddu_vx_u32m8_m:
11879case RISCV::BI__builtin_rvv_vsaddu_vx_u32mf2_m:
11880case RISCV::BI__builtin_rvv_vsaddu_vx_u64m1_m:
11881case RISCV::BI__builtin_rvv_vsaddu_vx_u64m2_m:
11882case RISCV::BI__builtin_rvv_vsaddu_vx_u64m4_m:
11883case RISCV::BI__builtin_rvv_vsaddu_vx_u64m8_m:
11884 ID = Intrinsic::riscv_vsaddu_mask;
11885 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
11886 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
11887 break;
11888case RISCV::BI__builtin_rvv_vsbc_vvm_i8m1:
11889case RISCV::BI__builtin_rvv_vsbc_vvm_i8m2:
11890case RISCV::BI__builtin_rvv_vsbc_vvm_i8m4:
11891case RISCV::BI__builtin_rvv_vsbc_vvm_i8m8:
11892case RISCV::BI__builtin_rvv_vsbc_vvm_i8mf2:
11893case RISCV::BI__builtin_rvv_vsbc_vvm_i8mf4:
11894case RISCV::BI__builtin_rvv_vsbc_vvm_i8mf8:
11895case RISCV::BI__builtin_rvv_vsbc_vvm_i16m1:
11896case RISCV::BI__builtin_rvv_vsbc_vvm_i16m2:
11897case RISCV::BI__builtin_rvv_vsbc_vvm_i16m4:
11898case RISCV::BI__builtin_rvv_vsbc_vvm_i16m8:
11899case RISCV::BI__builtin_rvv_vsbc_vvm_i16mf2:
11900case RISCV::BI__builtin_rvv_vsbc_vvm_i16mf4:
11901case RISCV::BI__builtin_rvv_vsbc_vvm_i32m1:
11902case RISCV::BI__builtin_rvv_vsbc_vvm_i32m2:
11903case RISCV::BI__builtin_rvv_vsbc_vvm_i32m4:
11904case RISCV::BI__builtin_rvv_vsbc_vvm_i32m8:
11905case RISCV::BI__builtin_rvv_vsbc_vvm_i32mf2:
11906case RISCV::BI__builtin_rvv_vsbc_vvm_i64m1:
11907case RISCV::BI__builtin_rvv_vsbc_vvm_i64m2:
11908case RISCV::BI__builtin_rvv_vsbc_vvm_i64m4:
11909case RISCV::BI__builtin_rvv_vsbc_vvm_i64m8:
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11921case RISCV::BI__builtin_rvv_vsbc_vxm_i16mf2:
11922case RISCV::BI__builtin_rvv_vsbc_vxm_i16mf4:
11923case RISCV::BI__builtin_rvv_vsbc_vxm_i32m1:
11924case RISCV::BI__builtin_rvv_vsbc_vxm_i32m2:
11925case RISCV::BI__builtin_rvv_vsbc_vxm_i32m4:
11926case RISCV::BI__builtin_rvv_vsbc_vxm_i32m8:
11927case RISCV::BI__builtin_rvv_vsbc_vxm_i32mf2:
11928case RISCV::BI__builtin_rvv_vsbc_vxm_i64m1:
11929case RISCV::BI__builtin_rvv_vsbc_vxm_i64m2:
11930case RISCV::BI__builtin_rvv_vsbc_vxm_i64m4:
11931case RISCV::BI__builtin_rvv_vsbc_vxm_i64m8:
11932case RISCV::BI__builtin_rvv_vsbc_vvm_u8m1:
11933case RISCV::BI__builtin_rvv_vsbc_vvm_u8m2:
11934case RISCV::BI__builtin_rvv_vsbc_vvm_u8m4:
11935case RISCV::BI__builtin_rvv_vsbc_vvm_u8m8:
11936case RISCV::BI__builtin_rvv_vsbc_vvm_u8mf2:
11937case RISCV::BI__builtin_rvv_vsbc_vvm_u8mf4:
11938case RISCV::BI__builtin_rvv_vsbc_vvm_u8mf8:
11939case RISCV::BI__builtin_rvv_vsbc_vvm_u16m1:
11940case RISCV::BI__builtin_rvv_vsbc_vvm_u16m2:
11941case RISCV::BI__builtin_rvv_vsbc_vvm_u16m4:
11942case RISCV::BI__builtin_rvv_vsbc_vvm_u16m8:
11943case RISCV::BI__builtin_rvv_vsbc_vvm_u16mf2:
11944case RISCV::BI__builtin_rvv_vsbc_vvm_u16mf4:
11945case RISCV::BI__builtin_rvv_vsbc_vvm_u32m1:
11946case RISCV::BI__builtin_rvv_vsbc_vvm_u32m2:
11947case RISCV::BI__builtin_rvv_vsbc_vvm_u32m4:
11948case RISCV::BI__builtin_rvv_vsbc_vvm_u32m8:
11949case RISCV::BI__builtin_rvv_vsbc_vvm_u32mf2:
11950case RISCV::BI__builtin_rvv_vsbc_vvm_u64m1:
11951case RISCV::BI__builtin_rvv_vsbc_vvm_u64m2:
11952case RISCV::BI__builtin_rvv_vsbc_vvm_u64m4:
11953case RISCV::BI__builtin_rvv_vsbc_vvm_u64m8:
11954case RISCV::BI__builtin_rvv_vsbc_vxm_u8m1:
11955case RISCV::BI__builtin_rvv_vsbc_vxm_u8m2:
11956case RISCV::BI__builtin_rvv_vsbc_vxm_u8m4:
11957case RISCV::BI__builtin_rvv_vsbc_vxm_u8m8:
11958case RISCV::BI__builtin_rvv_vsbc_vxm_u8mf2:
11959case RISCV::BI__builtin_rvv_vsbc_vxm_u8mf4:
11960case RISCV::BI__builtin_rvv_vsbc_vxm_u8mf8:
11961case RISCV::BI__builtin_rvv_vsbc_vxm_u16m1:
11962case RISCV::BI__builtin_rvv_vsbc_vxm_u16m2:
11963case RISCV::BI__builtin_rvv_vsbc_vxm_u16m4:
11964case RISCV::BI__builtin_rvv_vsbc_vxm_u16m8:
11965case RISCV::BI__builtin_rvv_vsbc_vxm_u16mf2:
11966case RISCV::BI__builtin_rvv_vsbc_vxm_u16mf4:
11967case RISCV::BI__builtin_rvv_vsbc_vxm_u32m1:
11968case RISCV::BI__builtin_rvv_vsbc_vxm_u32m2:
11969case RISCV::BI__builtin_rvv_vsbc_vxm_u32m4:
11970case RISCV::BI__builtin_rvv_vsbc_vxm_u32m8:
11971case RISCV::BI__builtin_rvv_vsbc_vxm_u32mf2:
11972case RISCV::BI__builtin_rvv_vsbc_vxm_u64m1:
11973case RISCV::BI__builtin_rvv_vsbc_vxm_u64m2:
11974case RISCV::BI__builtin_rvv_vsbc_vxm_u64m4:
11975case RISCV::BI__builtin_rvv_vsbc_vxm_u64m8:
11976 ID = Intrinsic::riscv_vsbc;
11977 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
11978 break;
11979case RISCV::BI__builtin_rvv_vse8_v_i8m1:
11980case RISCV::BI__builtin_rvv_vse8_v_i8m2:
11981case RISCV::BI__builtin_rvv_vse8_v_i8m4:
11982case RISCV::BI__builtin_rvv_vse8_v_i8m8:
11983case RISCV::BI__builtin_rvv_vse8_v_i8mf2:
11984case RISCV::BI__builtin_rvv_vse8_v_i8mf4:
11985case RISCV::BI__builtin_rvv_vse8_v_i8mf8:
11986case RISCV::BI__builtin_rvv_vse8_v_u8m1:
11987case RISCV::BI__builtin_rvv_vse8_v_u8m2:
11988case RISCV::BI__builtin_rvv_vse8_v_u8m4:
11989case RISCV::BI__builtin_rvv_vse8_v_u8m8:
11990case RISCV::BI__builtin_rvv_vse8_v_u8mf2:
11991case RISCV::BI__builtin_rvv_vse8_v_u8mf4:
11992case RISCV::BI__builtin_rvv_vse8_v_u8mf8:
11993case RISCV::BI__builtin_rvv_vse16_v_i16m1:
11994case RISCV::BI__builtin_rvv_vse16_v_i16m2:
11995case RISCV::BI__builtin_rvv_vse16_v_i16m4:
11996case RISCV::BI__builtin_rvv_vse16_v_i16m8:
11997case RISCV::BI__builtin_rvv_vse16_v_i16mf2:
11998case RISCV::BI__builtin_rvv_vse16_v_i16mf4:
11999case RISCV::BI__builtin_rvv_vse16_v_u16m1:
12000case RISCV::BI__builtin_rvv_vse16_v_u16m2:
12001case RISCV::BI__builtin_rvv_vse16_v_u16m4:
12002case RISCV::BI__builtin_rvv_vse16_v_u16m8:
12003case RISCV::BI__builtin_rvv_vse16_v_u16mf2:
12004case RISCV::BI__builtin_rvv_vse16_v_u16mf4:
12005case RISCV::BI__builtin_rvv_vse32_v_i32m1:
12006case RISCV::BI__builtin_rvv_vse32_v_i32m2:
12007case RISCV::BI__builtin_rvv_vse32_v_i32m4:
12008case RISCV::BI__builtin_rvv_vse32_v_i32m8:
12009case RISCV::BI__builtin_rvv_vse32_v_i32mf2:
12010case RISCV::BI__builtin_rvv_vse32_v_u32m1:
12011case RISCV::BI__builtin_rvv_vse32_v_u32m2:
12012case RISCV::BI__builtin_rvv_vse32_v_u32m4:
12013case RISCV::BI__builtin_rvv_vse32_v_u32m8:
12014case RISCV::BI__builtin_rvv_vse32_v_u32mf2:
12015case RISCV::BI__builtin_rvv_vse32_v_f32m1:
12016case RISCV::BI__builtin_rvv_vse32_v_f32m2:
12017case RISCV::BI__builtin_rvv_vse32_v_f32m4:
12018case RISCV::BI__builtin_rvv_vse32_v_f32m8:
12019case RISCV::BI__builtin_rvv_vse32_v_f32mf2:
12020case RISCV::BI__builtin_rvv_vse64_v_i64m1:
12021case RISCV::BI__builtin_rvv_vse64_v_i64m2:
12022case RISCV::BI__builtin_rvv_vse64_v_i64m4:
12023case RISCV::BI__builtin_rvv_vse64_v_i64m8:
12024case RISCV::BI__builtin_rvv_vse64_v_u64m1:
12025case RISCV::BI__builtin_rvv_vse64_v_u64m2:
12026case RISCV::BI__builtin_rvv_vse64_v_u64m4:
12027case RISCV::BI__builtin_rvv_vse64_v_u64m8:
12028case RISCV::BI__builtin_rvv_vse64_v_f64m1:
12029case RISCV::BI__builtin_rvv_vse64_v_f64m2:
12030case RISCV::BI__builtin_rvv_vse64_v_f64m4:
12031case RISCV::BI__builtin_rvv_vse64_v_f64m8:
12032 ID = Intrinsic::riscv_vse;
12033
12034 // Builtin: (ptr, value, vl). Intrinsic: (value, ptr, vl)
12035 std::swap(Ops[0], Ops[1]);
12036 Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo());
12037 IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType()};
12038 break;
12039case RISCV::BI__builtin_rvv_vse1_v_b8:
12040case RISCV::BI__builtin_rvv_vse1_v_b4:
12041case RISCV::BI__builtin_rvv_vse1_v_b2:
12042case RISCV::BI__builtin_rvv_vse1_v_b1:
12043case RISCV::BI__builtin_rvv_vse1_v_b16:
12044case RISCV::BI__builtin_rvv_vse1_v_b32:
12045case RISCV::BI__builtin_rvv_vse1_v_b64:
12046 ID = Intrinsic::riscv_vse1;
12047
12048 // Builtin: (ptr, value, vl). Intrinsic: (value, ptr, vl)
12049 std::swap(Ops[0], Ops[1]);
12050 Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo());
12051 IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType()};
12052 break;
12053case RISCV::BI__builtin_rvv_vse8_v_i8m1_m:
12054case RISCV::BI__builtin_rvv_vse8_v_i8m2_m:
12055case RISCV::BI__builtin_rvv_vse8_v_i8m4_m:
12056case RISCV::BI__builtin_rvv_vse8_v_i8m8_m:
12057case RISCV::BI__builtin_rvv_vse8_v_i8mf2_m:
12058case RISCV::BI__builtin_rvv_vse8_v_i8mf4_m:
12059case RISCV::BI__builtin_rvv_vse8_v_i8mf8_m:
12060case RISCV::BI__builtin_rvv_vse8_v_u8m1_m:
12061case RISCV::BI__builtin_rvv_vse8_v_u8m2_m:
12062case RISCV::BI__builtin_rvv_vse8_v_u8m4_m:
12063case RISCV::BI__builtin_rvv_vse8_v_u8m8_m:
12064case RISCV::BI__builtin_rvv_vse8_v_u8mf2_m:
12065case RISCV::BI__builtin_rvv_vse8_v_u8mf4_m:
12066case RISCV::BI__builtin_rvv_vse8_v_u8mf8_m:
12067case RISCV::BI__builtin_rvv_vse16_v_i16m1_m:
12068case RISCV::BI__builtin_rvv_vse16_v_i16m2_m:
12069case RISCV::BI__builtin_rvv_vse16_v_i16m4_m:
12070case RISCV::BI__builtin_rvv_vse16_v_i16m8_m:
12071case RISCV::BI__builtin_rvv_vse16_v_i16mf2_m:
12072case RISCV::BI__builtin_rvv_vse16_v_i16mf4_m:
12073case RISCV::BI__builtin_rvv_vse16_v_u16m1_m:
12074case RISCV::BI__builtin_rvv_vse16_v_u16m2_m:
12075case RISCV::BI__builtin_rvv_vse16_v_u16m4_m:
12076case RISCV::BI__builtin_rvv_vse16_v_u16m8_m:
12077case RISCV::BI__builtin_rvv_vse16_v_u16mf2_m:
12078case RISCV::BI__builtin_rvv_vse16_v_u16mf4_m:
12079case RISCV::BI__builtin_rvv_vse32_v_i32m1_m:
12080case RISCV::BI__builtin_rvv_vse32_v_i32m2_m:
12081case RISCV::BI__builtin_rvv_vse32_v_i32m4_m:
12082case RISCV::BI__builtin_rvv_vse32_v_i32m8_m:
12083case RISCV::BI__builtin_rvv_vse32_v_i32mf2_m:
12084case RISCV::BI__builtin_rvv_vse32_v_u32m1_m:
12085case RISCV::BI__builtin_rvv_vse32_v_u32m2_m:
12086case RISCV::BI__builtin_rvv_vse32_v_u32m4_m:
12087case RISCV::BI__builtin_rvv_vse32_v_u32m8_m:
12088case RISCV::BI__builtin_rvv_vse32_v_u32mf2_m:
12089case RISCV::BI__builtin_rvv_vse32_v_f32m1_m:
12090case RISCV::BI__builtin_rvv_vse32_v_f32m2_m:
12091case RISCV::BI__builtin_rvv_vse32_v_f32m4_m:
12092case RISCV::BI__builtin_rvv_vse32_v_f32m8_m:
12093case RISCV::BI__builtin_rvv_vse32_v_f32mf2_m:
12094case RISCV::BI__builtin_rvv_vse64_v_i64m1_m:
12095case RISCV::BI__builtin_rvv_vse64_v_i64m2_m:
12096case RISCV::BI__builtin_rvv_vse64_v_i64m4_m:
12097case RISCV::BI__builtin_rvv_vse64_v_i64m8_m:
12098case RISCV::BI__builtin_rvv_vse64_v_u64m1_m:
12099case RISCV::BI__builtin_rvv_vse64_v_u64m2_m:
12100case RISCV::BI__builtin_rvv_vse64_v_u64m4_m:
12101case RISCV::BI__builtin_rvv_vse64_v_u64m8_m:
12102case RISCV::BI__builtin_rvv_vse64_v_f64m1_m:
12103case RISCV::BI__builtin_rvv_vse64_v_f64m2_m:
12104case RISCV::BI__builtin_rvv_vse64_v_f64m4_m:
12105case RISCV::BI__builtin_rvv_vse64_v_f64m8_m:
12106 ID = Intrinsic::riscv_vse_mask;
12107
12108 // Builtin: (mask, ptr, value, vl). Intrinsic: (value, ptr, mask, vl)
12109 std::swap(Ops[0], Ops[2]);
12110 Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo());
12111 IntrinsicTypes = {Ops[0]->getType(), Ops[3]->getType()};
12112 break;
12113case RISCV::BI__builtin_rvv_vsetvli:
12114 ID = Intrinsic::riscv_vsetvli;
12115IntrinsicTypes = {ResultType};break;
12116case RISCV::BI__builtin_rvv_vsetvlimax:
12117 ID = Intrinsic::riscv_vsetvlimax;
12118IntrinsicTypes = {ResultType};break;
12119case RISCV::BI__builtin_rvv_vsext_vf2_i16mf4:
12120case RISCV::BI__builtin_rvv_vsext_vf2_i16mf2:
12121case RISCV::BI__builtin_rvv_vsext_vf2_i16m1:
12122case RISCV::BI__builtin_rvv_vsext_vf2_i16m2:
12123case RISCV::BI__builtin_rvv_vsext_vf2_i16m4:
12124case RISCV::BI__builtin_rvv_vsext_vf2_i16m8:
12125case RISCV::BI__builtin_rvv_vsext_vf2_i32mf2:
12126case RISCV::BI__builtin_rvv_vsext_vf2_i32m1:
12127case RISCV::BI__builtin_rvv_vsext_vf2_i32m2:
12128case RISCV::BI__builtin_rvv_vsext_vf2_i32m4:
12129case RISCV::BI__builtin_rvv_vsext_vf2_i32m8:
12130case RISCV::BI__builtin_rvv_vsext_vf2_i64m1:
12131case RISCV::BI__builtin_rvv_vsext_vf2_i64m2:
12132case RISCV::BI__builtin_rvv_vsext_vf2_i64m4:
12133case RISCV::BI__builtin_rvv_vsext_vf2_i64m8:
12134case RISCV::BI__builtin_rvv_vsext_vf4_i32mf2:
12135case RISCV::BI__builtin_rvv_vsext_vf4_i32m1:
12136case RISCV::BI__builtin_rvv_vsext_vf4_i32m2:
12137case RISCV::BI__builtin_rvv_vsext_vf4_i32m4:
12138case RISCV::BI__builtin_rvv_vsext_vf4_i32m8:
12139case RISCV::BI__builtin_rvv_vsext_vf4_i64m1:
12140case RISCV::BI__builtin_rvv_vsext_vf4_i64m2:
12141case RISCV::BI__builtin_rvv_vsext_vf4_i64m4:
12142case RISCV::BI__builtin_rvv_vsext_vf4_i64m8:
12143case RISCV::BI__builtin_rvv_vsext_vf8_i64m1:
12144case RISCV::BI__builtin_rvv_vsext_vf8_i64m2:
12145case RISCV::BI__builtin_rvv_vsext_vf8_i64m4:
12146case RISCV::BI__builtin_rvv_vsext_vf8_i64m8:
12147 ID = Intrinsic::riscv_vsext;
12148 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
12149 break;
12150case RISCV::BI__builtin_rvv_vsext_vf2_i16mf4_m:
12151case RISCV::BI__builtin_rvv_vsext_vf2_i16mf2_m:
12152case RISCV::BI__builtin_rvv_vsext_vf2_i16m1_m:
12153case RISCV::BI__builtin_rvv_vsext_vf2_i16m2_m:
12154case RISCV::BI__builtin_rvv_vsext_vf2_i16m4_m:
12155case RISCV::BI__builtin_rvv_vsext_vf2_i16m8_m:
12156case RISCV::BI__builtin_rvv_vsext_vf2_i32mf2_m:
12157case RISCV::BI__builtin_rvv_vsext_vf2_i32m1_m:
12158case RISCV::BI__builtin_rvv_vsext_vf2_i32m2_m:
12159case RISCV::BI__builtin_rvv_vsext_vf2_i32m4_m:
12160case RISCV::BI__builtin_rvv_vsext_vf2_i32m8_m:
12161case RISCV::BI__builtin_rvv_vsext_vf2_i64m1_m:
12162case RISCV::BI__builtin_rvv_vsext_vf2_i64m2_m:
12163case RISCV::BI__builtin_rvv_vsext_vf2_i64m4_m:
12164case RISCV::BI__builtin_rvv_vsext_vf2_i64m8_m:
12165case RISCV::BI__builtin_rvv_vsext_vf4_i32mf2_m:
12166case RISCV::BI__builtin_rvv_vsext_vf4_i32m1_m:
12167case RISCV::BI__builtin_rvv_vsext_vf4_i32m2_m:
12168case RISCV::BI__builtin_rvv_vsext_vf4_i32m4_m:
12169case RISCV::BI__builtin_rvv_vsext_vf4_i32m8_m:
12170case RISCV::BI__builtin_rvv_vsext_vf4_i64m1_m:
12171case RISCV::BI__builtin_rvv_vsext_vf4_i64m2_m:
12172case RISCV::BI__builtin_rvv_vsext_vf4_i64m4_m:
12173case RISCV::BI__builtin_rvv_vsext_vf4_i64m8_m:
12174case RISCV::BI__builtin_rvv_vsext_vf8_i64m1_m:
12175case RISCV::BI__builtin_rvv_vsext_vf8_i64m2_m:
12176case RISCV::BI__builtin_rvv_vsext_vf8_i64m4_m:
12177case RISCV::BI__builtin_rvv_vsext_vf8_i64m8_m:
12178 ID = Intrinsic::riscv_vsext_mask;
12179 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
12180 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
12181 break;
12182case RISCV::BI__builtin_rvv_vslide1down_vx_i8m1:
12183case RISCV::BI__builtin_rvv_vslide1down_vx_i8m2:
12184case RISCV::BI__builtin_rvv_vslide1down_vx_i8m4:
12185case RISCV::BI__builtin_rvv_vslide1down_vx_i8m8:
12186case RISCV::BI__builtin_rvv_vslide1down_vx_i8mf2:
12187case RISCV::BI__builtin_rvv_vslide1down_vx_i8mf4:
12188case RISCV::BI__builtin_rvv_vslide1down_vx_i8mf8:
12189case RISCV::BI__builtin_rvv_vslide1down_vx_i16m1:
12190case RISCV::BI__builtin_rvv_vslide1down_vx_i16m2:
12191case RISCV::BI__builtin_rvv_vslide1down_vx_i16m4:
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12287case RISCV::BI__builtin_rvv_vslide1up_vx_i16m8:
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12292case RISCV::BI__builtin_rvv_vslide1up_vx_i32m4:
12293case RISCV::BI__builtin_rvv_vslide1up_vx_i32m8:
12294case RISCV::BI__builtin_rvv_vslide1up_vx_i32mf2:
12295case RISCV::BI__builtin_rvv_vslide1up_vx_i64m1:
12296case RISCV::BI__builtin_rvv_vslide1up_vx_i64m2:
12297case RISCV::BI__builtin_rvv_vslide1up_vx_i64m4:
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12307case RISCV::BI__builtin_rvv_vslide1up_vx_u16m2:
12308case RISCV::BI__builtin_rvv_vslide1up_vx_u16m4:
12309case RISCV::BI__builtin_rvv_vslide1up_vx_u16m8:
12310case RISCV::BI__builtin_rvv_vslide1up_vx_u16mf2:
12311case RISCV::BI__builtin_rvv_vslide1up_vx_u16mf4:
12312case RISCV::BI__builtin_rvv_vslide1up_vx_u32m1:
12313case RISCV::BI__builtin_rvv_vslide1up_vx_u32m2:
12314case RISCV::BI__builtin_rvv_vslide1up_vx_u32m4:
12315case RISCV::BI__builtin_rvv_vslide1up_vx_u32m8:
12316case RISCV::BI__builtin_rvv_vslide1up_vx_u32mf2:
12317case RISCV::BI__builtin_rvv_vslide1up_vx_u64m1:
12318case RISCV::BI__builtin_rvv_vslide1up_vx_u64m2:
12319case RISCV::BI__builtin_rvv_vslide1up_vx_u64m4:
12320case RISCV::BI__builtin_rvv_vslide1up_vx_u64m8:
12321 ID = Intrinsic::riscv_vslide1up;
12322 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
12323 break;
12324case RISCV::BI__builtin_rvv_vslide1up_vx_i8m1_m:
12325case RISCV::BI__builtin_rvv_vslide1up_vx_i8m2_m:
12326case RISCV::BI__builtin_rvv_vslide1up_vx_i8m4_m:
12327case RISCV::BI__builtin_rvv_vslide1up_vx_i8m8_m:
12328case RISCV::BI__builtin_rvv_vslide1up_vx_i8mf2_m:
12329case RISCV::BI__builtin_rvv_vslide1up_vx_i8mf4_m:
12330case RISCV::BI__builtin_rvv_vslide1up_vx_i8mf8_m:
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12336case RISCV::BI__builtin_rvv_vslide1up_vx_i16mf4_m:
12337case RISCV::BI__builtin_rvv_vslide1up_vx_i32m1_m:
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12340case RISCV::BI__builtin_rvv_vslide1up_vx_i32m8_m:
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12343case RISCV::BI__builtin_rvv_vslide1up_vx_i64m2_m:
12344case RISCV::BI__builtin_rvv_vslide1up_vx_i64m4_m:
12345case RISCV::BI__builtin_rvv_vslide1up_vx_i64m8_m:
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12356case RISCV::BI__builtin_rvv_vslide1up_vx_u16m8_m:
12357case RISCV::BI__builtin_rvv_vslide1up_vx_u16mf2_m:
12358case RISCV::BI__builtin_rvv_vslide1up_vx_u16mf4_m:
12359case RISCV::BI__builtin_rvv_vslide1up_vx_u32m1_m:
12360case RISCV::BI__builtin_rvv_vslide1up_vx_u32m2_m:
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12362case RISCV::BI__builtin_rvv_vslide1up_vx_u32m8_m:
12363case RISCV::BI__builtin_rvv_vslide1up_vx_u32mf2_m:
12364case RISCV::BI__builtin_rvv_vslide1up_vx_u64m1_m:
12365case RISCV::BI__builtin_rvv_vslide1up_vx_u64m2_m:
12366case RISCV::BI__builtin_rvv_vslide1up_vx_u64m4_m:
12367case RISCV::BI__builtin_rvv_vslide1up_vx_u64m8_m:
12368 ID = Intrinsic::riscv_vslide1up_mask;
12369 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
12370 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
12371 break;
12372case RISCV::BI__builtin_rvv_vslidedown_vx_i8m1:
12373case RISCV::BI__builtin_rvv_vslidedown_vx_i8m2:
12374case RISCV::BI__builtin_rvv_vslidedown_vx_i8m4:
12375case RISCV::BI__builtin_rvv_vslidedown_vx_i8m8:
12376case RISCV::BI__builtin_rvv_vslidedown_vx_i8mf2:
12377case RISCV::BI__builtin_rvv_vslidedown_vx_i8mf4:
12378case RISCV::BI__builtin_rvv_vslidedown_vx_i8mf8:
12379case RISCV::BI__builtin_rvv_vslidedown_vx_i16m1:
12380case RISCV::BI__builtin_rvv_vslidedown_vx_i16m2:
12381case RISCV::BI__builtin_rvv_vslidedown_vx_i16m4:
12382case RISCV::BI__builtin_rvv_vslidedown_vx_i16m8:
12383case RISCV::BI__builtin_rvv_vslidedown_vx_i16mf2:
12384case RISCV::BI__builtin_rvv_vslidedown_vx_i16mf4:
12385case RISCV::BI__builtin_rvv_vslidedown_vx_i32m1:
12386case RISCV::BI__builtin_rvv_vslidedown_vx_i32m2:
12387case RISCV::BI__builtin_rvv_vslidedown_vx_i32m4:
12388case RISCV::BI__builtin_rvv_vslidedown_vx_i32m8:
12389case RISCV::BI__builtin_rvv_vslidedown_vx_i32mf2:
12390case RISCV::BI__builtin_rvv_vslidedown_vx_i64m1:
12391case RISCV::BI__builtin_rvv_vslidedown_vx_i64m2:
12392case RISCV::BI__builtin_rvv_vslidedown_vx_i64m4:
12393case RISCV::BI__builtin_rvv_vslidedown_vx_i64m8:
12394case RISCV::BI__builtin_rvv_vslidedown_vx_f32m1:
12395case RISCV::BI__builtin_rvv_vslidedown_vx_f32m2:
12396case RISCV::BI__builtin_rvv_vslidedown_vx_f32m4:
12397case RISCV::BI__builtin_rvv_vslidedown_vx_f32m8:
12398case RISCV::BI__builtin_rvv_vslidedown_vx_f32mf2:
12399case RISCV::BI__builtin_rvv_vslidedown_vx_f64m1:
12400case RISCV::BI__builtin_rvv_vslidedown_vx_f64m2:
12401case RISCV::BI__builtin_rvv_vslidedown_vx_f64m4:
12402case RISCV::BI__builtin_rvv_vslidedown_vx_f64m8:
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12404case RISCV::BI__builtin_rvv_vslidedown_vx_u8m2:
12405case RISCV::BI__builtin_rvv_vslidedown_vx_u8m4:
12406case RISCV::BI__builtin_rvv_vslidedown_vx_u8m8:
12407case RISCV::BI__builtin_rvv_vslidedown_vx_u8mf2:
12408case RISCV::BI__builtin_rvv_vslidedown_vx_u8mf4:
12409case RISCV::BI__builtin_rvv_vslidedown_vx_u8mf8:
12410case RISCV::BI__builtin_rvv_vslidedown_vx_u16m1:
12411case RISCV::BI__builtin_rvv_vslidedown_vx_u16m2:
12412case RISCV::BI__builtin_rvv_vslidedown_vx_u16m4:
12413case RISCV::BI__builtin_rvv_vslidedown_vx_u16m8:
12414case RISCV::BI__builtin_rvv_vslidedown_vx_u16mf2:
12415case RISCV::BI__builtin_rvv_vslidedown_vx_u16mf4:
12416case RISCV::BI__builtin_rvv_vslidedown_vx_u32m1:
12417case RISCV::BI__builtin_rvv_vslidedown_vx_u32m2:
12418case RISCV::BI__builtin_rvv_vslidedown_vx_u32m4:
12419case RISCV::BI__builtin_rvv_vslidedown_vx_u32m8:
12420case RISCV::BI__builtin_rvv_vslidedown_vx_u32mf2:
12421case RISCV::BI__builtin_rvv_vslidedown_vx_u64m1:
12422case RISCV::BI__builtin_rvv_vslidedown_vx_u64m2:
12423case RISCV::BI__builtin_rvv_vslidedown_vx_u64m4:
12424case RISCV::BI__builtin_rvv_vslidedown_vx_u64m8:
12425 ID = Intrinsic::riscv_vslidedown;
12426 IntrinsicTypes = {ResultType, Ops.back()->getType()};
12427 break;
12428case RISCV::BI__builtin_rvv_vslidedown_vx_i8m1_m:
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12431case RISCV::BI__builtin_rvv_vslidedown_vx_i8m8_m:
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12433case RISCV::BI__builtin_rvv_vslidedown_vx_i8mf4_m:
12434case RISCV::BI__builtin_rvv_vslidedown_vx_i8mf8_m:
12435case RISCV::BI__builtin_rvv_vslidedown_vx_i16m1_m:
12436case RISCV::BI__builtin_rvv_vslidedown_vx_i16m2_m:
12437case RISCV::BI__builtin_rvv_vslidedown_vx_i16m4_m:
12438case RISCV::BI__builtin_rvv_vslidedown_vx_i16m8_m:
12439case RISCV::BI__builtin_rvv_vslidedown_vx_i16mf2_m:
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13061case RISCV::BI__builtin_rvv_vsoxei32_v_f64m4:
13062case RISCV::BI__builtin_rvv_vsoxei32_v_f64m8:
13063case RISCV::BI__builtin_rvv_vsoxei64_v_f64m1:
13064case RISCV::BI__builtin_rvv_vsoxei64_v_f64m2:
13065case RISCV::BI__builtin_rvv_vsoxei64_v_f64m4:
13066case RISCV::BI__builtin_rvv_vsoxei64_v_f64m8:
13067 ID = Intrinsic::riscv_vsoxei;
13068
13069 // Builtin: (ptr, index, value, vl). Intrinsic: (value, ptr, index, vl)
13070 std::rotate(Ops.begin(), Ops.begin() + 2, Ops.begin() + 3);
13071 Ops[1] = Builder.CreateBitCast(Ops[1],Ops[0]->getType()->getPointerTo());
13072 IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType(), Ops[3]->getType()};
13073 break;
13074case RISCV::BI__builtin_rvv_vsoxei8_v_i8m1_m:
13075case RISCV::BI__builtin_rvv_vsoxei8_v_i8m2_m:
13076case RISCV::BI__builtin_rvv_vsoxei8_v_i8m4_m:
13077case RISCV::BI__builtin_rvv_vsoxei8_v_i8m8_m:
13078case RISCV::BI__builtin_rvv_vsoxei8_v_i8mf2_m:
13079case RISCV::BI__builtin_rvv_vsoxei8_v_i8mf4_m:
13080case RISCV::BI__builtin_rvv_vsoxei8_v_i8mf8_m:
13081case RISCV::BI__builtin_rvv_vsoxei8_v_u8m1_m:
13082case RISCV::BI__builtin_rvv_vsoxei8_v_u8m2_m:
13083case RISCV::BI__builtin_rvv_vsoxei8_v_u8m4_m:
13084case RISCV::BI__builtin_rvv_vsoxei8_v_u8m8_m:
13085case RISCV::BI__builtin_rvv_vsoxei8_v_u8mf2_m:
13086case RISCV::BI__builtin_rvv_vsoxei8_v_u8mf4_m:
13087case RISCV::BI__builtin_rvv_vsoxei8_v_u8mf8_m:
13088case RISCV::BI__builtin_rvv_vsoxei16_v_i8m1_m:
13089case RISCV::BI__builtin_rvv_vsoxei16_v_i8m2_m:
13090case RISCV::BI__builtin_rvv_vsoxei16_v_i8m4_m:
13091case RISCV::BI__builtin_rvv_vsoxei16_v_i8mf2_m:
13092case RISCV::BI__builtin_rvv_vsoxei16_v_i8mf4_m:
13093case RISCV::BI__builtin_rvv_vsoxei16_v_i8mf8_m:
13094case RISCV::BI__builtin_rvv_vsoxei16_v_u8m1_m:
13095case RISCV::BI__builtin_rvv_vsoxei16_v_u8m2_m:
13096case RISCV::BI__builtin_rvv_vsoxei16_v_u8m4_m:
13097case RISCV::BI__builtin_rvv_vsoxei16_v_u8mf2_m:
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13104case RISCV::BI__builtin_rvv_vsoxei32_v_i8mf8_m:
13105case RISCV::BI__builtin_rvv_vsoxei32_v_u8m1_m:
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13133case RISCV::BI__builtin_rvv_vsoxei16_v_i16m8_m:
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13148case RISCV::BI__builtin_rvv_vsoxei32_v_u16m2_m:
13149case RISCV::BI__builtin_rvv_vsoxei32_v_u16m4_m:
13150case RISCV::BI__builtin_rvv_vsoxei32_v_u16mf2_m:
13151case RISCV::BI__builtin_rvv_vsoxei32_v_u16mf4_m:
13152case RISCV::BI__builtin_rvv_vsoxei64_v_i16m1_m:
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13156case RISCV::BI__builtin_rvv_vsoxei64_v_u16m1_m:
13157case RISCV::BI__builtin_rvv_vsoxei64_v_u16m2_m:
13158case RISCV::BI__builtin_rvv_vsoxei64_v_u16mf2_m:
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13202case RISCV::BI__builtin_rvv_vsoxei8_v_u64m1_m:
13203case RISCV::BI__builtin_rvv_vsoxei8_v_u64m2_m:
13204case RISCV::BI__builtin_rvv_vsoxei8_v_u64m4_m:
13205case RISCV::BI__builtin_rvv_vsoxei8_v_u64m8_m:
13206case RISCV::BI__builtin_rvv_vsoxei16_v_i64m1_m:
13207case RISCV::BI__builtin_rvv_vsoxei16_v_i64m2_m:
13208case RISCV::BI__builtin_rvv_vsoxei16_v_i64m4_m:
13209case RISCV::BI__builtin_rvv_vsoxei16_v_i64m8_m:
13210case RISCV::BI__builtin_rvv_vsoxei16_v_u64m1_m:
13211case RISCV::BI__builtin_rvv_vsoxei16_v_u64m2_m:
13212case RISCV::BI__builtin_rvv_vsoxei16_v_u64m4_m:
13213case RISCV::BI__builtin_rvv_vsoxei16_v_u64m8_m:
13214case RISCV::BI__builtin_rvv_vsoxei32_v_i64m1_m:
13215case RISCV::BI__builtin_rvv_vsoxei32_v_i64m2_m:
13216case RISCV::BI__builtin_rvv_vsoxei32_v_i64m4_m:
13217case RISCV::BI__builtin_rvv_vsoxei32_v_i64m8_m:
13218case RISCV::BI__builtin_rvv_vsoxei32_v_u64m1_m:
13219case RISCV::BI__builtin_rvv_vsoxei32_v_u64m2_m:
13220case RISCV::BI__builtin_rvv_vsoxei32_v_u64m4_m:
13221case RISCV::BI__builtin_rvv_vsoxei32_v_u64m8_m:
13222case RISCV::BI__builtin_rvv_vsoxei64_v_i64m1_m:
13223case RISCV::BI__builtin_rvv_vsoxei64_v_i64m2_m:
13224case RISCV::BI__builtin_rvv_vsoxei64_v_i64m4_m:
13225case RISCV::BI__builtin_rvv_vsoxei64_v_i64m8_m:
13226case RISCV::BI__builtin_rvv_vsoxei64_v_u64m1_m:
13227case RISCV::BI__builtin_rvv_vsoxei64_v_u64m2_m:
13228case RISCV::BI__builtin_rvv_vsoxei64_v_u64m4_m:
13229case RISCV::BI__builtin_rvv_vsoxei64_v_u64m8_m:
13230case RISCV::BI__builtin_rvv_vsoxei8_v_f32m1_m:
13231case RISCV::BI__builtin_rvv_vsoxei8_v_f32m2_m:
13232case RISCV::BI__builtin_rvv_vsoxei8_v_f32m4_m:
13233case RISCV::BI__builtin_rvv_vsoxei8_v_f32m8_m:
13234case RISCV::BI__builtin_rvv_vsoxei8_v_f32mf2_m:
13235case RISCV::BI__builtin_rvv_vsoxei16_v_f32m1_m:
13236case RISCV::BI__builtin_rvv_vsoxei16_v_f32m2_m:
13237case RISCV::BI__builtin_rvv_vsoxei16_v_f32m4_m:
13238case RISCV::BI__builtin_rvv_vsoxei16_v_f32m8_m:
13239case RISCV::BI__builtin_rvv_vsoxei16_v_f32mf2_m:
13240case RISCV::BI__builtin_rvv_vsoxei32_v_f32m1_m:
13241case RISCV::BI__builtin_rvv_vsoxei32_v_f32m2_m:
13242case RISCV::BI__builtin_rvv_vsoxei32_v_f32m4_m:
13243case RISCV::BI__builtin_rvv_vsoxei32_v_f32m8_m:
13244case RISCV::BI__builtin_rvv_vsoxei32_v_f32mf2_m:
13245case RISCV::BI__builtin_rvv_vsoxei64_v_f32m1_m:
13246case RISCV::BI__builtin_rvv_vsoxei64_v_f32m2_m:
13247case RISCV::BI__builtin_rvv_vsoxei64_v_f32m4_m:
13248case RISCV::BI__builtin_rvv_vsoxei64_v_f32mf2_m:
13249case RISCV::BI__builtin_rvv_vsoxei8_v_f64m1_m:
13250case RISCV::BI__builtin_rvv_vsoxei8_v_f64m2_m:
13251case RISCV::BI__builtin_rvv_vsoxei8_v_f64m4_m:
13252case RISCV::BI__builtin_rvv_vsoxei8_v_f64m8_m:
13253case RISCV::BI__builtin_rvv_vsoxei16_v_f64m1_m:
13254case RISCV::BI__builtin_rvv_vsoxei16_v_f64m2_m:
13255case RISCV::BI__builtin_rvv_vsoxei16_v_f64m4_m:
13256case RISCV::BI__builtin_rvv_vsoxei16_v_f64m8_m:
13257case RISCV::BI__builtin_rvv_vsoxei32_v_f64m1_m:
13258case RISCV::BI__builtin_rvv_vsoxei32_v_f64m2_m:
13259case RISCV::BI__builtin_rvv_vsoxei32_v_f64m4_m:
13260case RISCV::BI__builtin_rvv_vsoxei32_v_f64m8_m:
13261case RISCV::BI__builtin_rvv_vsoxei64_v_f64m1_m:
13262case RISCV::BI__builtin_rvv_vsoxei64_v_f64m2_m:
13263case RISCV::BI__builtin_rvv_vsoxei64_v_f64m4_m:
13264case RISCV::BI__builtin_rvv_vsoxei64_v_f64m8_m:
13265 ID = Intrinsic::riscv_vsoxei_mask;
13266
13267 // Builtin: (mask, ptr, index, value, vl). Intrinsic: (value, ptr, index, mask, vl)
13268 std::swap(Ops[0], Ops[3]);
13269 Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo());
13270 IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType(), Ops[4]->getType()};
13271 break;
13272case RISCV::BI__builtin_rvv_vsra_vv_i8m1:
13273case RISCV::BI__builtin_rvv_vsra_vv_i8m2:
13274case RISCV::BI__builtin_rvv_vsra_vv_i8m4:
13275case RISCV::BI__builtin_rvv_vsra_vv_i8m8:
13276case RISCV::BI__builtin_rvv_vsra_vv_i8mf2:
13277case RISCV::BI__builtin_rvv_vsra_vv_i8mf4:
13278case RISCV::BI__builtin_rvv_vsra_vv_i8mf8:
13279case RISCV::BI__builtin_rvv_vsra_vv_i16m1:
13280case RISCV::BI__builtin_rvv_vsra_vv_i16m2:
13281case RISCV::BI__builtin_rvv_vsra_vv_i16m4:
13282case RISCV::BI__builtin_rvv_vsra_vv_i16m8:
13283case RISCV::BI__builtin_rvv_vsra_vv_i16mf2:
13284case RISCV::BI__builtin_rvv_vsra_vv_i16mf4:
13285case RISCV::BI__builtin_rvv_vsra_vv_i32m1:
13286case RISCV::BI__builtin_rvv_vsra_vv_i32m2:
13287case RISCV::BI__builtin_rvv_vsra_vv_i32m4:
13288case RISCV::BI__builtin_rvv_vsra_vv_i32m8:
13289case RISCV::BI__builtin_rvv_vsra_vv_i32mf2:
13290case RISCV::BI__builtin_rvv_vsra_vv_i64m1:
13291case RISCV::BI__builtin_rvv_vsra_vv_i64m2:
13292case RISCV::BI__builtin_rvv_vsra_vv_i64m4:
13293case RISCV::BI__builtin_rvv_vsra_vv_i64m8:
13294case RISCV::BI__builtin_rvv_vsra_vx_i8m1:
13295case RISCV::BI__builtin_rvv_vsra_vx_i8m2:
13296case RISCV::BI__builtin_rvv_vsra_vx_i8m4:
13297case RISCV::BI__builtin_rvv_vsra_vx_i8m8:
13298case RISCV::BI__builtin_rvv_vsra_vx_i8mf2:
13299case RISCV::BI__builtin_rvv_vsra_vx_i8mf4:
13300case RISCV::BI__builtin_rvv_vsra_vx_i8mf8:
13301case RISCV::BI__builtin_rvv_vsra_vx_i16m1:
13302case RISCV::BI__builtin_rvv_vsra_vx_i16m2:
13303case RISCV::BI__builtin_rvv_vsra_vx_i16m4:
13304case RISCV::BI__builtin_rvv_vsra_vx_i16m8:
13305case RISCV::BI__builtin_rvv_vsra_vx_i16mf2:
13306case RISCV::BI__builtin_rvv_vsra_vx_i16mf4:
13307case RISCV::BI__builtin_rvv_vsra_vx_i32m1:
13308case RISCV::BI__builtin_rvv_vsra_vx_i32m2:
13309case RISCV::BI__builtin_rvv_vsra_vx_i32m4:
13310case RISCV::BI__builtin_rvv_vsra_vx_i32m8:
13311case RISCV::BI__builtin_rvv_vsra_vx_i32mf2:
13312case RISCV::BI__builtin_rvv_vsra_vx_i64m1:
13313case RISCV::BI__builtin_rvv_vsra_vx_i64m2:
13314case RISCV::BI__builtin_rvv_vsra_vx_i64m4:
13315case RISCV::BI__builtin_rvv_vsra_vx_i64m8:
13316 ID = Intrinsic::riscv_vsra;
13317 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
13318 break;
13319case RISCV::BI__builtin_rvv_vsra_vv_i8m1_m:
13320case RISCV::BI__builtin_rvv_vsra_vv_i8m2_m:
13321case RISCV::BI__builtin_rvv_vsra_vv_i8m4_m:
13322case RISCV::BI__builtin_rvv_vsra_vv_i8m8_m:
13323case RISCV::BI__builtin_rvv_vsra_vv_i8mf2_m:
13324case RISCV::BI__builtin_rvv_vsra_vv_i8mf4_m:
13325case RISCV::BI__builtin_rvv_vsra_vv_i8mf8_m:
13326case RISCV::BI__builtin_rvv_vsra_vv_i16m1_m:
13327case RISCV::BI__builtin_rvv_vsra_vv_i16m2_m:
13328case RISCV::BI__builtin_rvv_vsra_vv_i16m4_m:
13329case RISCV::BI__builtin_rvv_vsra_vv_i16m8_m:
13330case RISCV::BI__builtin_rvv_vsra_vv_i16mf2_m:
13331case RISCV::BI__builtin_rvv_vsra_vv_i16mf4_m:
13332case RISCV::BI__builtin_rvv_vsra_vv_i32m1_m:
13333case RISCV::BI__builtin_rvv_vsra_vv_i32m2_m:
13334case RISCV::BI__builtin_rvv_vsra_vv_i32m4_m:
13335case RISCV::BI__builtin_rvv_vsra_vv_i32m8_m:
13336case RISCV::BI__builtin_rvv_vsra_vv_i32mf2_m:
13337case RISCV::BI__builtin_rvv_vsra_vv_i64m1_m:
13338case RISCV::BI__builtin_rvv_vsra_vv_i64m2_m:
13339case RISCV::BI__builtin_rvv_vsra_vv_i64m4_m:
13340case RISCV::BI__builtin_rvv_vsra_vv_i64m8_m:
13341case RISCV::BI__builtin_rvv_vsra_vx_i8m1_m:
13342case RISCV::BI__builtin_rvv_vsra_vx_i8m2_m:
13343case RISCV::BI__builtin_rvv_vsra_vx_i8m4_m:
13344case RISCV::BI__builtin_rvv_vsra_vx_i8m8_m:
13345case RISCV::BI__builtin_rvv_vsra_vx_i8mf2_m:
13346case RISCV::BI__builtin_rvv_vsra_vx_i8mf4_m:
13347case RISCV::BI__builtin_rvv_vsra_vx_i8mf8_m:
13348case RISCV::BI__builtin_rvv_vsra_vx_i16m1_m:
13349case RISCV::BI__builtin_rvv_vsra_vx_i16m2_m:
13350case RISCV::BI__builtin_rvv_vsra_vx_i16m4_m:
13351case RISCV::BI__builtin_rvv_vsra_vx_i16m8_m:
13352case RISCV::BI__builtin_rvv_vsra_vx_i16mf2_m:
13353case RISCV::BI__builtin_rvv_vsra_vx_i16mf4_m:
13354case RISCV::BI__builtin_rvv_vsra_vx_i32m1_m:
13355case RISCV::BI__builtin_rvv_vsra_vx_i32m2_m:
13356case RISCV::BI__builtin_rvv_vsra_vx_i32m4_m:
13357case RISCV::BI__builtin_rvv_vsra_vx_i32m8_m:
13358case RISCV::BI__builtin_rvv_vsra_vx_i32mf2_m:
13359case RISCV::BI__builtin_rvv_vsra_vx_i64m1_m:
13360case RISCV::BI__builtin_rvv_vsra_vx_i64m2_m:
13361case RISCV::BI__builtin_rvv_vsra_vx_i64m4_m:
13362case RISCV::BI__builtin_rvv_vsra_vx_i64m8_m:
13363 ID = Intrinsic::riscv_vsra_mask;
13364 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
13365 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
13366 break;
13367case RISCV::BI__builtin_rvv_vsrl_vv_u8m1:
13368case RISCV::BI__builtin_rvv_vsrl_vv_u8m2:
13369case RISCV::BI__builtin_rvv_vsrl_vv_u8m4:
13370case RISCV::BI__builtin_rvv_vsrl_vv_u8m8:
13371case RISCV::BI__builtin_rvv_vsrl_vv_u8mf2:
13372case RISCV::BI__builtin_rvv_vsrl_vv_u8mf4:
13373case RISCV::BI__builtin_rvv_vsrl_vv_u8mf8:
13374case RISCV::BI__builtin_rvv_vsrl_vv_u16m1:
13375case RISCV::BI__builtin_rvv_vsrl_vv_u16m2:
13376case RISCV::BI__builtin_rvv_vsrl_vv_u16m4:
13377case RISCV::BI__builtin_rvv_vsrl_vv_u16m8:
13378case RISCV::BI__builtin_rvv_vsrl_vv_u16mf2:
13379case RISCV::BI__builtin_rvv_vsrl_vv_u16mf4:
13380case RISCV::BI__builtin_rvv_vsrl_vv_u32m1:
13381case RISCV::BI__builtin_rvv_vsrl_vv_u32m2:
13382case RISCV::BI__builtin_rvv_vsrl_vv_u32m4:
13383case RISCV::BI__builtin_rvv_vsrl_vv_u32m8:
13384case RISCV::BI__builtin_rvv_vsrl_vv_u32mf2:
13385case RISCV::BI__builtin_rvv_vsrl_vv_u64m1:
13386case RISCV::BI__builtin_rvv_vsrl_vv_u64m2:
13387case RISCV::BI__builtin_rvv_vsrl_vv_u64m4:
13388case RISCV::BI__builtin_rvv_vsrl_vv_u64m8:
13389case RISCV::BI__builtin_rvv_vsrl_vx_u8m1:
13390case RISCV::BI__builtin_rvv_vsrl_vx_u8m2:
13391case RISCV::BI__builtin_rvv_vsrl_vx_u8m4:
13392case RISCV::BI__builtin_rvv_vsrl_vx_u8m8:
13393case RISCV::BI__builtin_rvv_vsrl_vx_u8mf2:
13394case RISCV::BI__builtin_rvv_vsrl_vx_u8mf4:
13395case RISCV::BI__builtin_rvv_vsrl_vx_u8mf8:
13396case RISCV::BI__builtin_rvv_vsrl_vx_u16m1:
13397case RISCV::BI__builtin_rvv_vsrl_vx_u16m2:
13398case RISCV::BI__builtin_rvv_vsrl_vx_u16m4:
13399case RISCV::BI__builtin_rvv_vsrl_vx_u16m8:
13400case RISCV::BI__builtin_rvv_vsrl_vx_u16mf2:
13401case RISCV::BI__builtin_rvv_vsrl_vx_u16mf4:
13402case RISCV::BI__builtin_rvv_vsrl_vx_u32m1:
13403case RISCV::BI__builtin_rvv_vsrl_vx_u32m2:
13404case RISCV::BI__builtin_rvv_vsrl_vx_u32m4:
13405case RISCV::BI__builtin_rvv_vsrl_vx_u32m8:
13406case RISCV::BI__builtin_rvv_vsrl_vx_u32mf2:
13407case RISCV::BI__builtin_rvv_vsrl_vx_u64m1:
13408case RISCV::BI__builtin_rvv_vsrl_vx_u64m2:
13409case RISCV::BI__builtin_rvv_vsrl_vx_u64m4:
13410case RISCV::BI__builtin_rvv_vsrl_vx_u64m8:
13411 ID = Intrinsic::riscv_vsrl;
13412 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
13413 break;
13414case RISCV::BI__builtin_rvv_vsrl_vv_u8m1_m:
13415case RISCV::BI__builtin_rvv_vsrl_vv_u8m2_m:
13416case RISCV::BI__builtin_rvv_vsrl_vv_u8m4_m:
13417case RISCV::BI__builtin_rvv_vsrl_vv_u8m8_m:
13418case RISCV::BI__builtin_rvv_vsrl_vv_u8mf2_m:
13419case RISCV::BI__builtin_rvv_vsrl_vv_u8mf4_m:
13420case RISCV::BI__builtin_rvv_vsrl_vv_u8mf8_m:
13421case RISCV::BI__builtin_rvv_vsrl_vv_u16m1_m:
13422case RISCV::BI__builtin_rvv_vsrl_vv_u16m2_m:
13423case RISCV::BI__builtin_rvv_vsrl_vv_u16m4_m:
13424case RISCV::BI__builtin_rvv_vsrl_vv_u16m8_m:
13425case RISCV::BI__builtin_rvv_vsrl_vv_u16mf2_m:
13426case RISCV::BI__builtin_rvv_vsrl_vv_u16mf4_m:
13427case RISCV::BI__builtin_rvv_vsrl_vv_u32m1_m:
13428case RISCV::BI__builtin_rvv_vsrl_vv_u32m2_m:
13429case RISCV::BI__builtin_rvv_vsrl_vv_u32m4_m:
13430case RISCV::BI__builtin_rvv_vsrl_vv_u32m8_m:
13431case RISCV::BI__builtin_rvv_vsrl_vv_u32mf2_m:
13432case RISCV::BI__builtin_rvv_vsrl_vv_u64m1_m:
13433case RISCV::BI__builtin_rvv_vsrl_vv_u64m2_m:
13434case RISCV::BI__builtin_rvv_vsrl_vv_u64m4_m:
13435case RISCV::BI__builtin_rvv_vsrl_vv_u64m8_m:
13436case RISCV::BI__builtin_rvv_vsrl_vx_u8m1_m:
13437case RISCV::BI__builtin_rvv_vsrl_vx_u8m2_m:
13438case RISCV::BI__builtin_rvv_vsrl_vx_u8m4_m:
13439case RISCV::BI__builtin_rvv_vsrl_vx_u8m8_m:
13440case RISCV::BI__builtin_rvv_vsrl_vx_u8mf2_m:
13441case RISCV::BI__builtin_rvv_vsrl_vx_u8mf4_m:
13442case RISCV::BI__builtin_rvv_vsrl_vx_u8mf8_m:
13443case RISCV::BI__builtin_rvv_vsrl_vx_u16m1_m:
13444case RISCV::BI__builtin_rvv_vsrl_vx_u16m2_m:
13445case RISCV::BI__builtin_rvv_vsrl_vx_u16m4_m:
13446case RISCV::BI__builtin_rvv_vsrl_vx_u16m8_m:
13447case RISCV::BI__builtin_rvv_vsrl_vx_u16mf2_m:
13448case RISCV::BI__builtin_rvv_vsrl_vx_u16mf4_m:
13449case RISCV::BI__builtin_rvv_vsrl_vx_u32m1_m:
13450case RISCV::BI__builtin_rvv_vsrl_vx_u32m2_m:
13451case RISCV::BI__builtin_rvv_vsrl_vx_u32m4_m:
13452case RISCV::BI__builtin_rvv_vsrl_vx_u32m8_m:
13453case RISCV::BI__builtin_rvv_vsrl_vx_u32mf2_m:
13454case RISCV::BI__builtin_rvv_vsrl_vx_u64m1_m:
13455case RISCV::BI__builtin_rvv_vsrl_vx_u64m2_m:
13456case RISCV::BI__builtin_rvv_vsrl_vx_u64m4_m:
13457case RISCV::BI__builtin_rvv_vsrl_vx_u64m8_m:
13458 ID = Intrinsic::riscv_vsrl_mask;
13459 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
13460 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
13461 break;
13462case RISCV::BI__builtin_rvv_vsse8_v_i8m1:
13463case RISCV::BI__builtin_rvv_vsse8_v_i8m2:
13464case RISCV::BI__builtin_rvv_vsse8_v_i8m4:
13465case RISCV::BI__builtin_rvv_vsse8_v_i8m8:
13466case RISCV::BI__builtin_rvv_vsse8_v_i8mf2:
13467case RISCV::BI__builtin_rvv_vsse8_v_i8mf4:
13468case RISCV::BI__builtin_rvv_vsse8_v_i8mf8:
13469case RISCV::BI__builtin_rvv_vsse8_v_u8m1:
13470case RISCV::BI__builtin_rvv_vsse8_v_u8m2:
13471case RISCV::BI__builtin_rvv_vsse8_v_u8m4:
13472case RISCV::BI__builtin_rvv_vsse8_v_u8m8:
13473case RISCV::BI__builtin_rvv_vsse8_v_u8mf2:
13474case RISCV::BI__builtin_rvv_vsse8_v_u8mf4:
13475case RISCV::BI__builtin_rvv_vsse8_v_u8mf8:
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13479case RISCV::BI__builtin_rvv_vsse16_v_i16m8:
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13481case RISCV::BI__builtin_rvv_vsse16_v_i16mf4:
13482case RISCV::BI__builtin_rvv_vsse16_v_u16m1:
13483case RISCV::BI__builtin_rvv_vsse16_v_u16m2:
13484case RISCV::BI__builtin_rvv_vsse16_v_u16m4:
13485case RISCV::BI__builtin_rvv_vsse16_v_u16m8:
13486case RISCV::BI__builtin_rvv_vsse16_v_u16mf2:
13487case RISCV::BI__builtin_rvv_vsse16_v_u16mf4:
13488case RISCV::BI__builtin_rvv_vsse32_v_i32m1:
13489case RISCV::BI__builtin_rvv_vsse32_v_i32m2:
13490case RISCV::BI__builtin_rvv_vsse32_v_i32m4:
13491case RISCV::BI__builtin_rvv_vsse32_v_i32m8:
13492case RISCV::BI__builtin_rvv_vsse32_v_i32mf2:
13493case RISCV::BI__builtin_rvv_vsse32_v_u32m1:
13494case RISCV::BI__builtin_rvv_vsse32_v_u32m2:
13495case RISCV::BI__builtin_rvv_vsse32_v_u32m4:
13496case RISCV::BI__builtin_rvv_vsse32_v_u32m8:
13497case RISCV::BI__builtin_rvv_vsse32_v_u32mf2:
13498case RISCV::BI__builtin_rvv_vsse32_v_f32m1:
13499case RISCV::BI__builtin_rvv_vsse32_v_f32m2:
13500case RISCV::BI__builtin_rvv_vsse32_v_f32m4:
13501case RISCV::BI__builtin_rvv_vsse32_v_f32m8:
13502case RISCV::BI__builtin_rvv_vsse32_v_f32mf2:
13503case RISCV::BI__builtin_rvv_vsse64_v_i64m1:
13504case RISCV::BI__builtin_rvv_vsse64_v_i64m2:
13505case RISCV::BI__builtin_rvv_vsse64_v_i64m4:
13506case RISCV::BI__builtin_rvv_vsse64_v_i64m8:
13507case RISCV::BI__builtin_rvv_vsse64_v_u64m1:
13508case RISCV::BI__builtin_rvv_vsse64_v_u64m2:
13509case RISCV::BI__builtin_rvv_vsse64_v_u64m4:
13510case RISCV::BI__builtin_rvv_vsse64_v_u64m8:
13511case RISCV::BI__builtin_rvv_vsse64_v_f64m1:
13512case RISCV::BI__builtin_rvv_vsse64_v_f64m2:
13513case RISCV::BI__builtin_rvv_vsse64_v_f64m4:
13514case RISCV::BI__builtin_rvv_vsse64_v_f64m8:
13515 ID = Intrinsic::riscv_vsse;
13516
13517 // Builtin: (ptr, stride, value, vl). Intrinsic: (value, ptr, stride, vl)
13518 std::rotate(Ops.begin(), Ops.begin() + 2, Ops.begin() + 3);
13519 Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo());
13520 IntrinsicTypes = {Ops[0]->getType(), Ops[3]->getType()};
13521 break;
13522case RISCV::BI__builtin_rvv_vsse8_v_i8m1_m:
13523case RISCV::BI__builtin_rvv_vsse8_v_i8m2_m:
13524case RISCV::BI__builtin_rvv_vsse8_v_i8m4_m:
13525case RISCV::BI__builtin_rvv_vsse8_v_i8m8_m:
13526case RISCV::BI__builtin_rvv_vsse8_v_i8mf2_m:
13527case RISCV::BI__builtin_rvv_vsse8_v_i8mf4_m:
13528case RISCV::BI__builtin_rvv_vsse8_v_i8mf8_m:
13529case RISCV::BI__builtin_rvv_vsse8_v_u8m1_m:
13530case RISCV::BI__builtin_rvv_vsse8_v_u8m2_m:
13531case RISCV::BI__builtin_rvv_vsse8_v_u8m4_m:
13532case RISCV::BI__builtin_rvv_vsse8_v_u8m8_m:
13533case RISCV::BI__builtin_rvv_vsse8_v_u8mf2_m:
13534case RISCV::BI__builtin_rvv_vsse8_v_u8mf4_m:
13535case RISCV::BI__builtin_rvv_vsse8_v_u8mf8_m:
13536case RISCV::BI__builtin_rvv_vsse16_v_i16m1_m:
13537case RISCV::BI__builtin_rvv_vsse16_v_i16m2_m:
13538case RISCV::BI__builtin_rvv_vsse16_v_i16m4_m:
13539case RISCV::BI__builtin_rvv_vsse16_v_i16m8_m:
13540case RISCV::BI__builtin_rvv_vsse16_v_i16mf2_m:
13541case RISCV::BI__builtin_rvv_vsse16_v_i16mf4_m:
13542case RISCV::BI__builtin_rvv_vsse16_v_u16m1_m:
13543case RISCV::BI__builtin_rvv_vsse16_v_u16m2_m:
13544case RISCV::BI__builtin_rvv_vsse16_v_u16m4_m:
13545case RISCV::BI__builtin_rvv_vsse16_v_u16m8_m:
13546case RISCV::BI__builtin_rvv_vsse16_v_u16mf2_m:
13547case RISCV::BI__builtin_rvv_vsse16_v_u16mf4_m:
13548case RISCV::BI__builtin_rvv_vsse32_v_i32m1_m:
13549case RISCV::BI__builtin_rvv_vsse32_v_i32m2_m:
13550case RISCV::BI__builtin_rvv_vsse32_v_i32m4_m:
13551case RISCV::BI__builtin_rvv_vsse32_v_i32m8_m:
13552case RISCV::BI__builtin_rvv_vsse32_v_i32mf2_m:
13553case RISCV::BI__builtin_rvv_vsse32_v_u32m1_m:
13554case RISCV::BI__builtin_rvv_vsse32_v_u32m2_m:
13555case RISCV::BI__builtin_rvv_vsse32_v_u32m4_m:
13556case RISCV::BI__builtin_rvv_vsse32_v_u32m8_m:
13557case RISCV::BI__builtin_rvv_vsse32_v_u32mf2_m:
13558case RISCV::BI__builtin_rvv_vsse32_v_f32m1_m:
13559case RISCV::BI__builtin_rvv_vsse32_v_f32m2_m:
13560case RISCV::BI__builtin_rvv_vsse32_v_f32m4_m:
13561case RISCV::BI__builtin_rvv_vsse32_v_f32m8_m:
13562case RISCV::BI__builtin_rvv_vsse32_v_f32mf2_m:
13563case RISCV::BI__builtin_rvv_vsse64_v_i64m1_m:
13564case RISCV::BI__builtin_rvv_vsse64_v_i64m2_m:
13565case RISCV::BI__builtin_rvv_vsse64_v_i64m4_m:
13566case RISCV::BI__builtin_rvv_vsse64_v_i64m8_m:
13567case RISCV::BI__builtin_rvv_vsse64_v_u64m1_m:
13568case RISCV::BI__builtin_rvv_vsse64_v_u64m2_m:
13569case RISCV::BI__builtin_rvv_vsse64_v_u64m4_m:
13570case RISCV::BI__builtin_rvv_vsse64_v_u64m8_m:
13571case RISCV::BI__builtin_rvv_vsse64_v_f64m1_m:
13572case RISCV::BI__builtin_rvv_vsse64_v_f64m2_m:
13573case RISCV::BI__builtin_rvv_vsse64_v_f64m4_m:
13574case RISCV::BI__builtin_rvv_vsse64_v_f64m8_m:
13575 ID = Intrinsic::riscv_vsse_mask;
13576
13577 // Builtin: (mask, ptr, stride, value, vl). Intrinsic: (value, ptr, stride, mask, vl)
13578 std::swap(Ops[0], Ops[3]);
13579 Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo());
13580 IntrinsicTypes = {Ops[0]->getType(), Ops[4]->getType()};
13581 break;
13582case RISCV::BI__builtin_rvv_vssra_vv_i8m1:
13583case RISCV::BI__builtin_rvv_vssra_vv_i8m2:
13584case RISCV::BI__builtin_rvv_vssra_vv_i8m4:
13585case RISCV::BI__builtin_rvv_vssra_vv_i8m8:
13586case RISCV::BI__builtin_rvv_vssra_vv_i8mf2:
13587case RISCV::BI__builtin_rvv_vssra_vv_i8mf4:
13588case RISCV::BI__builtin_rvv_vssra_vv_i8mf8:
13589case RISCV::BI__builtin_rvv_vssra_vv_i16m1:
13590case RISCV::BI__builtin_rvv_vssra_vv_i16m2:
13591case RISCV::BI__builtin_rvv_vssra_vv_i16m4:
13592case RISCV::BI__builtin_rvv_vssra_vv_i16m8:
13593case RISCV::BI__builtin_rvv_vssra_vv_i16mf2:
13594case RISCV::BI__builtin_rvv_vssra_vv_i16mf4:
13595case RISCV::BI__builtin_rvv_vssra_vv_i32m1:
13596case RISCV::BI__builtin_rvv_vssra_vv_i32m2:
13597case RISCV::BI__builtin_rvv_vssra_vv_i32m4:
13598case RISCV::BI__builtin_rvv_vssra_vv_i32m8:
13599case RISCV::BI__builtin_rvv_vssra_vv_i32mf2:
13600case RISCV::BI__builtin_rvv_vssra_vv_i64m1:
13601case RISCV::BI__builtin_rvv_vssra_vv_i64m2:
13602case RISCV::BI__builtin_rvv_vssra_vv_i64m4:
13603case RISCV::BI__builtin_rvv_vssra_vv_i64m8:
13604case RISCV::BI__builtin_rvv_vssra_vx_i8m1:
13605case RISCV::BI__builtin_rvv_vssra_vx_i8m2:
13606case RISCV::BI__builtin_rvv_vssra_vx_i8m4:
13607case RISCV::BI__builtin_rvv_vssra_vx_i8m8:
13608case RISCV::BI__builtin_rvv_vssra_vx_i8mf2:
13609case RISCV::BI__builtin_rvv_vssra_vx_i8mf4:
13610case RISCV::BI__builtin_rvv_vssra_vx_i8mf8:
13611case RISCV::BI__builtin_rvv_vssra_vx_i16m1:
13612case RISCV::BI__builtin_rvv_vssra_vx_i16m2:
13613case RISCV::BI__builtin_rvv_vssra_vx_i16m4:
13614case RISCV::BI__builtin_rvv_vssra_vx_i16m8:
13615case RISCV::BI__builtin_rvv_vssra_vx_i16mf2:
13616case RISCV::BI__builtin_rvv_vssra_vx_i16mf4:
13617case RISCV::BI__builtin_rvv_vssra_vx_i32m1:
13618case RISCV::BI__builtin_rvv_vssra_vx_i32m2:
13619case RISCV::BI__builtin_rvv_vssra_vx_i32m4:
13620case RISCV::BI__builtin_rvv_vssra_vx_i32m8:
13621case RISCV::BI__builtin_rvv_vssra_vx_i32mf2:
13622case RISCV::BI__builtin_rvv_vssra_vx_i64m1:
13623case RISCV::BI__builtin_rvv_vssra_vx_i64m2:
13624case RISCV::BI__builtin_rvv_vssra_vx_i64m4:
13625case RISCV::BI__builtin_rvv_vssra_vx_i64m8:
13626 ID = Intrinsic::riscv_vssra;
13627 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
13628 break;
13629case RISCV::BI__builtin_rvv_vssra_vv_i8m1_m:
13630case RISCV::BI__builtin_rvv_vssra_vv_i8m2_m:
13631case RISCV::BI__builtin_rvv_vssra_vv_i8m4_m:
13632case RISCV::BI__builtin_rvv_vssra_vv_i8m8_m:
13633case RISCV::BI__builtin_rvv_vssra_vv_i8mf2_m:
13634case RISCV::BI__builtin_rvv_vssra_vv_i8mf4_m:
13635case RISCV::BI__builtin_rvv_vssra_vv_i8mf8_m:
13636case RISCV::BI__builtin_rvv_vssra_vv_i16m1_m:
13637case RISCV::BI__builtin_rvv_vssra_vv_i16m2_m:
13638case RISCV::BI__builtin_rvv_vssra_vv_i16m4_m:
13639case RISCV::BI__builtin_rvv_vssra_vv_i16m8_m:
13640case RISCV::BI__builtin_rvv_vssra_vv_i16mf2_m:
13641case RISCV::BI__builtin_rvv_vssra_vv_i16mf4_m:
13642case RISCV::BI__builtin_rvv_vssra_vv_i32m1_m:
13643case RISCV::BI__builtin_rvv_vssra_vv_i32m2_m:
13644case RISCV::BI__builtin_rvv_vssra_vv_i32m4_m:
13645case RISCV::BI__builtin_rvv_vssra_vv_i32m8_m:
13646case RISCV::BI__builtin_rvv_vssra_vv_i32mf2_m:
13647case RISCV::BI__builtin_rvv_vssra_vv_i64m1_m:
13648case RISCV::BI__builtin_rvv_vssra_vv_i64m2_m:
13649case RISCV::BI__builtin_rvv_vssra_vv_i64m4_m:
13650case RISCV::BI__builtin_rvv_vssra_vv_i64m8_m:
13651case RISCV::BI__builtin_rvv_vssra_vx_i8m1_m:
13652case RISCV::BI__builtin_rvv_vssra_vx_i8m2_m:
13653case RISCV::BI__builtin_rvv_vssra_vx_i8m4_m:
13654case RISCV::BI__builtin_rvv_vssra_vx_i8m8_m:
13655case RISCV::BI__builtin_rvv_vssra_vx_i8mf2_m:
13656case RISCV::BI__builtin_rvv_vssra_vx_i8mf4_m:
13657case RISCV::BI__builtin_rvv_vssra_vx_i8mf8_m:
13658case RISCV::BI__builtin_rvv_vssra_vx_i16m1_m:
13659case RISCV::BI__builtin_rvv_vssra_vx_i16m2_m:
13660case RISCV::BI__builtin_rvv_vssra_vx_i16m4_m:
13661case RISCV::BI__builtin_rvv_vssra_vx_i16m8_m:
13662case RISCV::BI__builtin_rvv_vssra_vx_i16mf2_m:
13663case RISCV::BI__builtin_rvv_vssra_vx_i16mf4_m:
13664case RISCV::BI__builtin_rvv_vssra_vx_i32m1_m:
13665case RISCV::BI__builtin_rvv_vssra_vx_i32m2_m:
13666case RISCV::BI__builtin_rvv_vssra_vx_i32m4_m:
13667case RISCV::BI__builtin_rvv_vssra_vx_i32m8_m:
13668case RISCV::BI__builtin_rvv_vssra_vx_i32mf2_m:
13669case RISCV::BI__builtin_rvv_vssra_vx_i64m1_m:
13670case RISCV::BI__builtin_rvv_vssra_vx_i64m2_m:
13671case RISCV::BI__builtin_rvv_vssra_vx_i64m4_m:
13672case RISCV::BI__builtin_rvv_vssra_vx_i64m8_m:
13673 ID = Intrinsic::riscv_vssra_mask;
13674 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
13675 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
13676 break;
13677case RISCV::BI__builtin_rvv_vssrl_vv_u8m1:
13678case RISCV::BI__builtin_rvv_vssrl_vv_u8m2:
13679case RISCV::BI__builtin_rvv_vssrl_vv_u8m4:
13680case RISCV::BI__builtin_rvv_vssrl_vv_u8m8:
13681case RISCV::BI__builtin_rvv_vssrl_vv_u8mf2:
13682case RISCV::BI__builtin_rvv_vssrl_vv_u8mf4:
13683case RISCV::BI__builtin_rvv_vssrl_vv_u8mf8:
13684case RISCV::BI__builtin_rvv_vssrl_vv_u16m1:
13685case RISCV::BI__builtin_rvv_vssrl_vv_u16m2:
13686case RISCV::BI__builtin_rvv_vssrl_vv_u16m4:
13687case RISCV::BI__builtin_rvv_vssrl_vv_u16m8:
13688case RISCV::BI__builtin_rvv_vssrl_vv_u16mf2:
13689case RISCV::BI__builtin_rvv_vssrl_vv_u16mf4:
13690case RISCV::BI__builtin_rvv_vssrl_vv_u32m1:
13691case RISCV::BI__builtin_rvv_vssrl_vv_u32m2:
13692case RISCV::BI__builtin_rvv_vssrl_vv_u32m4:
13693case RISCV::BI__builtin_rvv_vssrl_vv_u32m8:
13694case RISCV::BI__builtin_rvv_vssrl_vv_u32mf2:
13695case RISCV::BI__builtin_rvv_vssrl_vv_u64m1:
13696case RISCV::BI__builtin_rvv_vssrl_vv_u64m2:
13697case RISCV::BI__builtin_rvv_vssrl_vv_u64m4:
13698case RISCV::BI__builtin_rvv_vssrl_vv_u64m8:
13699case RISCV::BI__builtin_rvv_vssrl_vx_u8m1:
13700case RISCV::BI__builtin_rvv_vssrl_vx_u8m2:
13701case RISCV::BI__builtin_rvv_vssrl_vx_u8m4:
13702case RISCV::BI__builtin_rvv_vssrl_vx_u8m8:
13703case RISCV::BI__builtin_rvv_vssrl_vx_u8mf2:
13704case RISCV::BI__builtin_rvv_vssrl_vx_u8mf4:
13705case RISCV::BI__builtin_rvv_vssrl_vx_u8mf8:
13706case RISCV::BI__builtin_rvv_vssrl_vx_u16m1:
13707case RISCV::BI__builtin_rvv_vssrl_vx_u16m2:
13708case RISCV::BI__builtin_rvv_vssrl_vx_u16m4:
13709case RISCV::BI__builtin_rvv_vssrl_vx_u16m8:
13710case RISCV::BI__builtin_rvv_vssrl_vx_u16mf2:
13711case RISCV::BI__builtin_rvv_vssrl_vx_u16mf4:
13712case RISCV::BI__builtin_rvv_vssrl_vx_u32m1:
13713case RISCV::BI__builtin_rvv_vssrl_vx_u32m2:
13714case RISCV::BI__builtin_rvv_vssrl_vx_u32m4:
13715case RISCV::BI__builtin_rvv_vssrl_vx_u32m8:
13716case RISCV::BI__builtin_rvv_vssrl_vx_u32mf2:
13717case RISCV::BI__builtin_rvv_vssrl_vx_u64m1:
13718case RISCV::BI__builtin_rvv_vssrl_vx_u64m2:
13719case RISCV::BI__builtin_rvv_vssrl_vx_u64m4:
13720case RISCV::BI__builtin_rvv_vssrl_vx_u64m8:
13721 ID = Intrinsic::riscv_vssrl;
13722 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
13723 break;
13724case RISCV::BI__builtin_rvv_vssrl_vv_u8m1_m:
13725case RISCV::BI__builtin_rvv_vssrl_vv_u8m2_m:
13726case RISCV::BI__builtin_rvv_vssrl_vv_u8m4_m:
13727case RISCV::BI__builtin_rvv_vssrl_vv_u8m8_m:
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13955case RISCV::BI__builtin_rvv_vssubu_vx_u64m2_m:
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14331case RISCV::BI__builtin_rvv_vsuxei8_v_u8m4:
14332case RISCV::BI__builtin_rvv_vsuxei8_v_u8m8:
14333case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf2:
14334case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf4:
14335case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf8:
14336 ID = Intrinsic::riscv_vsuxei;
14337
14338 // Builtin: (ptr, index, value, vl). Intrinsic: (value, ptr, index, vl)
14339 std::rotate(Ops.begin(), Ops.begin() + 2, Ops.begin() + 3);
14340 Ops[1] = Builder.CreateBitCast(Ops[1],Ops[0]->getType()->getPointerTo());
14341 IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType(), Ops[3]->getType()};
14342 break;
14343case RISCV::BI__builtin_rvv_vsuxei16_v_i8m1_m:
14344case RISCV::BI__builtin_rvv_vsuxei16_v_i8m2_m:
14345case RISCV::BI__builtin_rvv_vsuxei16_v_i8m4_m:
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14347case RISCV::BI__builtin_rvv_vsuxei16_v_i8mf4_m:
14348case RISCV::BI__builtin_rvv_vsuxei16_v_i8mf8_m:
14349case RISCV::BI__builtin_rvv_vsuxei16_v_u8m1_m:
14350case RISCV::BI__builtin_rvv_vsuxei16_v_u8m2_m:
14351case RISCV::BI__builtin_rvv_vsuxei16_v_u8m4_m:
14352case RISCV::BI__builtin_rvv_vsuxei16_v_u8mf2_m:
14353case RISCV::BI__builtin_rvv_vsuxei16_v_u8mf4_m:
14354case RISCV::BI__builtin_rvv_vsuxei16_v_u8mf8_m:
14355case RISCV::BI__builtin_rvv_vsuxei32_v_i8m1_m:
14356case RISCV::BI__builtin_rvv_vsuxei32_v_i8m2_m:
14357case RISCV::BI__builtin_rvv_vsuxei32_v_i8mf2_m:
14358case RISCV::BI__builtin_rvv_vsuxei32_v_i8mf4_m:
14359case RISCV::BI__builtin_rvv_vsuxei32_v_i8mf8_m:
14360case RISCV::BI__builtin_rvv_vsuxei32_v_u8m1_m:
14361case RISCV::BI__builtin_rvv_vsuxei32_v_u8m2_m:
14362case RISCV::BI__builtin_rvv_vsuxei32_v_u8mf2_m:
14363case RISCV::BI__builtin_rvv_vsuxei32_v_u8mf4_m:
14364case RISCV::BI__builtin_rvv_vsuxei32_v_u8mf8_m:
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14425case RISCV::BI__builtin_rvv_vsuxei16_v_i32m1_m:
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14489case RISCV::BI__builtin_rvv_vsuxei8_v_f32mf2_m:
14490case RISCV::BI__builtin_rvv_vsuxei16_v_f32m1_m:
14491case RISCV::BI__builtin_rvv_vsuxei16_v_f32m2_m:
14492case RISCV::BI__builtin_rvv_vsuxei16_v_f32m4_m:
14493case RISCV::BI__builtin_rvv_vsuxei16_v_f32m8_m:
14494case RISCV::BI__builtin_rvv_vsuxei16_v_f32mf2_m:
14495case RISCV::BI__builtin_rvv_vsuxei32_v_f32m1_m:
14496case RISCV::BI__builtin_rvv_vsuxei32_v_f32m2_m:
14497case RISCV::BI__builtin_rvv_vsuxei32_v_f32m4_m:
14498case RISCV::BI__builtin_rvv_vsuxei32_v_f32m8_m:
14499case RISCV::BI__builtin_rvv_vsuxei32_v_f32mf2_m:
14500case RISCV::BI__builtin_rvv_vsuxei64_v_f32m1_m:
14501case RISCV::BI__builtin_rvv_vsuxei64_v_f32m2_m:
14502case RISCV::BI__builtin_rvv_vsuxei64_v_f32m4_m:
14503case RISCV::BI__builtin_rvv_vsuxei64_v_f32mf2_m:
14504case RISCV::BI__builtin_rvv_vsuxei8_v_f64m1_m:
14505case RISCV::BI__builtin_rvv_vsuxei8_v_f64m2_m:
14506case RISCV::BI__builtin_rvv_vsuxei8_v_f64m4_m:
14507case RISCV::BI__builtin_rvv_vsuxei8_v_f64m8_m:
14508case RISCV::BI__builtin_rvv_vsuxei16_v_f64m1_m:
14509case RISCV::BI__builtin_rvv_vsuxei16_v_f64m2_m:
14510case RISCV::BI__builtin_rvv_vsuxei16_v_f64m4_m:
14511case RISCV::BI__builtin_rvv_vsuxei16_v_f64m8_m:
14512case RISCV::BI__builtin_rvv_vsuxei32_v_f64m1_m:
14513case RISCV::BI__builtin_rvv_vsuxei32_v_f64m2_m:
14514case RISCV::BI__builtin_rvv_vsuxei32_v_f64m4_m:
14515case RISCV::BI__builtin_rvv_vsuxei32_v_f64m8_m:
14516case RISCV::BI__builtin_rvv_vsuxei64_v_f64m1_m:
14517case RISCV::BI__builtin_rvv_vsuxei64_v_f64m2_m:
14518case RISCV::BI__builtin_rvv_vsuxei64_v_f64m4_m:
14519case RISCV::BI__builtin_rvv_vsuxei64_v_f64m8_m:
14520case RISCV::BI__builtin_rvv_vsuxei8_v_i8m1_m:
14521case RISCV::BI__builtin_rvv_vsuxei8_v_i8m2_m:
14522case RISCV::BI__builtin_rvv_vsuxei8_v_i8m4_m:
14523case RISCV::BI__builtin_rvv_vsuxei8_v_i8m8_m:
14524case RISCV::BI__builtin_rvv_vsuxei8_v_i8mf2_m:
14525case RISCV::BI__builtin_rvv_vsuxei8_v_i8mf4_m:
14526case RISCV::BI__builtin_rvv_vsuxei8_v_i8mf8_m:
14527case RISCV::BI__builtin_rvv_vsuxei8_v_u8m1_m:
14528case RISCV::BI__builtin_rvv_vsuxei8_v_u8m2_m:
14529case RISCV::BI__builtin_rvv_vsuxei8_v_u8m4_m:
14530case RISCV::BI__builtin_rvv_vsuxei8_v_u8m8_m:
14531case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf2_m:
14532case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf4_m:
14533case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf8_m:
14534 ID = Intrinsic::riscv_vsuxei_mask;
14535
14536 // Builtin: (mask, ptr, index, value, vl). Intrinsic: (value, ptr, index, mask, vl)
14537 std::swap(Ops[0], Ops[3]);
14538 Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo());
14539 IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType(), Ops[4]->getType()};
14540 break;
14541case RISCV::BI__builtin_rvv_vwadd_vv_i16mf4:
14542case RISCV::BI__builtin_rvv_vwadd_vv_i16mf2:
14543case RISCV::BI__builtin_rvv_vwadd_vv_i16m1:
14544case RISCV::BI__builtin_rvv_vwadd_vv_i16m2:
14545case RISCV::BI__builtin_rvv_vwadd_vv_i16m4:
14546case RISCV::BI__builtin_rvv_vwadd_vv_i16m8:
14547case RISCV::BI__builtin_rvv_vwadd_vv_i32mf2:
14548case RISCV::BI__builtin_rvv_vwadd_vv_i32m1:
14549case RISCV::BI__builtin_rvv_vwadd_vv_i32m2:
14550case RISCV::BI__builtin_rvv_vwadd_vv_i32m4:
14551case RISCV::BI__builtin_rvv_vwadd_vv_i32m8:
14552case RISCV::BI__builtin_rvv_vwadd_vv_i64m1:
14553case RISCV::BI__builtin_rvv_vwadd_vv_i64m2:
14554case RISCV::BI__builtin_rvv_vwadd_vv_i64m4:
14555case RISCV::BI__builtin_rvv_vwadd_vv_i64m8:
14556case RISCV::BI__builtin_rvv_vwadd_vx_i16mf4:
14557case RISCV::BI__builtin_rvv_vwadd_vx_i16mf2:
14558case RISCV::BI__builtin_rvv_vwadd_vx_i16m1:
14559case RISCV::BI__builtin_rvv_vwadd_vx_i16m2:
14560case RISCV::BI__builtin_rvv_vwadd_vx_i16m4:
14561case RISCV::BI__builtin_rvv_vwadd_vx_i16m8:
14562case RISCV::BI__builtin_rvv_vwadd_vx_i32mf2:
14563case RISCV::BI__builtin_rvv_vwadd_vx_i32m1:
14564case RISCV::BI__builtin_rvv_vwadd_vx_i32m2:
14565case RISCV::BI__builtin_rvv_vwadd_vx_i32m4:
14566case RISCV::BI__builtin_rvv_vwadd_vx_i32m8:
14567case RISCV::BI__builtin_rvv_vwadd_vx_i64m1:
14568case RISCV::BI__builtin_rvv_vwadd_vx_i64m2:
14569case RISCV::BI__builtin_rvv_vwadd_vx_i64m4:
14570case RISCV::BI__builtin_rvv_vwadd_vx_i64m8:
14571 ID = Intrinsic::riscv_vwadd;
14572 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
14573 break;
14574case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m2:
14575case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m4:
14576case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m8:
14577case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m1:
14578case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16mf2:
14579case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16mf4:
14580case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m2:
14581case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m4:
14582case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m8:
14583case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m1:
14584case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32mf2:
14585case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m2:
14586case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m4:
14587case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m8:
14588case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m1:
14589 ID = Intrinsic::riscv_vwadd;
14590
14591 {
14592 // op1, vl
14593 IntrinsicTypes = {ResultType,
14594 Ops[0]->getType(),
14595 cast<llvm::VectorType>(Ops[0]->getType())->getElementType(),
14596 Ops[1]->getType()};
14597 Ops.insert(Ops.begin() + 1, llvm::Constant::getNullValue(IntrinsicTypes[2]));
14598 break;
14599 }
14600 break;
14601case RISCV::BI__builtin_rvv_vwadd_vv_i16mf4_m:
14602case RISCV::BI__builtin_rvv_vwadd_vv_i16mf2_m:
14603case RISCV::BI__builtin_rvv_vwadd_vv_i16m1_m:
14604case RISCV::BI__builtin_rvv_vwadd_vv_i16m2_m:
14605case RISCV::BI__builtin_rvv_vwadd_vv_i16m4_m:
14606case RISCV::BI__builtin_rvv_vwadd_vv_i16m8_m:
14607case RISCV::BI__builtin_rvv_vwadd_vv_i32mf2_m:
14608case RISCV::BI__builtin_rvv_vwadd_vv_i32m1_m:
14609case RISCV::BI__builtin_rvv_vwadd_vv_i32m2_m:
14610case RISCV::BI__builtin_rvv_vwadd_vv_i32m4_m:
14611case RISCV::BI__builtin_rvv_vwadd_vv_i32m8_m:
14612case RISCV::BI__builtin_rvv_vwadd_vv_i64m1_m:
14613case RISCV::BI__builtin_rvv_vwadd_vv_i64m2_m:
14614case RISCV::BI__builtin_rvv_vwadd_vv_i64m4_m:
14615case RISCV::BI__builtin_rvv_vwadd_vv_i64m8_m:
14616case RISCV::BI__builtin_rvv_vwadd_vx_i16mf4_m:
14617case RISCV::BI__builtin_rvv_vwadd_vx_i16mf2_m:
14618case RISCV::BI__builtin_rvv_vwadd_vx_i16m1_m:
14619case RISCV::BI__builtin_rvv_vwadd_vx_i16m2_m:
14620case RISCV::BI__builtin_rvv_vwadd_vx_i16m4_m:
14621case RISCV::BI__builtin_rvv_vwadd_vx_i16m8_m:
14622case RISCV::BI__builtin_rvv_vwadd_vx_i32mf2_m:
14623case RISCV::BI__builtin_rvv_vwadd_vx_i32m1_m:
14624case RISCV::BI__builtin_rvv_vwadd_vx_i32m2_m:
14625case RISCV::BI__builtin_rvv_vwadd_vx_i32m4_m:
14626case RISCV::BI__builtin_rvv_vwadd_vx_i32m8_m:
14627case RISCV::BI__builtin_rvv_vwadd_vx_i64m1_m:
14628case RISCV::BI__builtin_rvv_vwadd_vx_i64m2_m:
14629case RISCV::BI__builtin_rvv_vwadd_vx_i64m4_m:
14630case RISCV::BI__builtin_rvv_vwadd_vx_i64m8_m:
14631 ID = Intrinsic::riscv_vwadd_mask;
14632 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
14633 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
14634 break;
14635case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m2_m:
14636case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m4_m:
14637case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m8_m:
14638case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m1_m:
14639case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16mf2_m:
14640case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16mf4_m:
14641case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m2_m:
14642case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m4_m:
14643case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m8_m:
14644case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m1_m:
14645case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32mf2_m:
14646case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m2_m:
14647case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m4_m:
14648case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m8_m:
14649case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m1_m:
14650 ID = Intrinsic::riscv_vwadd_mask;
14651
14652 {
14653 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
14654 // maskedoff, op1, mask, vl
14655 IntrinsicTypes = {ResultType,
14656 Ops[1]->getType(),
14657 cast<llvm::VectorType>(Ops[1]->getType())->getElementType(),
14658 Ops[3]->getType()};
14659 Ops.insert(Ops.begin() + 2, llvm::Constant::getNullValue(IntrinsicTypes[2]));
14660 break;
14661 }
14662 break;
14663case RISCV::BI__builtin_rvv_vwadd_wv_i16mf4:
14664case RISCV::BI__builtin_rvv_vwadd_wv_i16mf2:
14665case RISCV::BI__builtin_rvv_vwadd_wv_i16m1:
14666case RISCV::BI__builtin_rvv_vwadd_wv_i16m2:
14667case RISCV::BI__builtin_rvv_vwadd_wv_i16m4:
14668case RISCV::BI__builtin_rvv_vwadd_wv_i16m8:
14669case RISCV::BI__builtin_rvv_vwadd_wv_i32mf2:
14670case RISCV::BI__builtin_rvv_vwadd_wv_i32m1:
14671case RISCV::BI__builtin_rvv_vwadd_wv_i32m2:
14672case RISCV::BI__builtin_rvv_vwadd_wv_i32m4:
14673case RISCV::BI__builtin_rvv_vwadd_wv_i32m8:
14674case RISCV::BI__builtin_rvv_vwadd_wv_i64m1:
14675case RISCV::BI__builtin_rvv_vwadd_wv_i64m2:
14676case RISCV::BI__builtin_rvv_vwadd_wv_i64m4:
14677case RISCV::BI__builtin_rvv_vwadd_wv_i64m8:
14678case RISCV::BI__builtin_rvv_vwadd_wx_i16mf4:
14679case RISCV::BI__builtin_rvv_vwadd_wx_i16mf2:
14680case RISCV::BI__builtin_rvv_vwadd_wx_i16m1:
14681case RISCV::BI__builtin_rvv_vwadd_wx_i16m2:
14682case RISCV::BI__builtin_rvv_vwadd_wx_i16m4:
14683case RISCV::BI__builtin_rvv_vwadd_wx_i16m8:
14684case RISCV::BI__builtin_rvv_vwadd_wx_i32mf2:
14685case RISCV::BI__builtin_rvv_vwadd_wx_i32m1:
14686case RISCV::BI__builtin_rvv_vwadd_wx_i32m2:
14687case RISCV::BI__builtin_rvv_vwadd_wx_i32m4:
14688case RISCV::BI__builtin_rvv_vwadd_wx_i32m8:
14689case RISCV::BI__builtin_rvv_vwadd_wx_i64m1:
14690case RISCV::BI__builtin_rvv_vwadd_wx_i64m2:
14691case RISCV::BI__builtin_rvv_vwadd_wx_i64m4:
14692case RISCV::BI__builtin_rvv_vwadd_wx_i64m8:
14693 ID = Intrinsic::riscv_vwadd_w;
14694 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
14695 break;
14696case RISCV::BI__builtin_rvv_vwadd_wv_i16mf4_m:
14697case RISCV::BI__builtin_rvv_vwadd_wv_i16mf2_m:
14698case RISCV::BI__builtin_rvv_vwadd_wv_i16m1_m:
14699case RISCV::BI__builtin_rvv_vwadd_wv_i16m2_m:
14700case RISCV::BI__builtin_rvv_vwadd_wv_i16m4_m:
14701case RISCV::BI__builtin_rvv_vwadd_wv_i16m8_m:
14702case RISCV::BI__builtin_rvv_vwadd_wv_i32mf2_m:
14703case RISCV::BI__builtin_rvv_vwadd_wv_i32m1_m:
14704case RISCV::BI__builtin_rvv_vwadd_wv_i32m2_m:
14705case RISCV::BI__builtin_rvv_vwadd_wv_i32m4_m:
14706case RISCV::BI__builtin_rvv_vwadd_wv_i32m8_m:
14707case RISCV::BI__builtin_rvv_vwadd_wv_i64m1_m:
14708case RISCV::BI__builtin_rvv_vwadd_wv_i64m2_m:
14709case RISCV::BI__builtin_rvv_vwadd_wv_i64m4_m:
14710case RISCV::BI__builtin_rvv_vwadd_wv_i64m8_m:
14711case RISCV::BI__builtin_rvv_vwadd_wx_i16mf4_m:
14712case RISCV::BI__builtin_rvv_vwadd_wx_i16mf2_m:
14713case RISCV::BI__builtin_rvv_vwadd_wx_i16m1_m:
14714case RISCV::BI__builtin_rvv_vwadd_wx_i16m2_m:
14715case RISCV::BI__builtin_rvv_vwadd_wx_i16m4_m:
14716case RISCV::BI__builtin_rvv_vwadd_wx_i16m8_m:
14717case RISCV::BI__builtin_rvv_vwadd_wx_i32mf2_m:
14718case RISCV::BI__builtin_rvv_vwadd_wx_i32m1_m:
14719case RISCV::BI__builtin_rvv_vwadd_wx_i32m2_m:
14720case RISCV::BI__builtin_rvv_vwadd_wx_i32m4_m:
14721case RISCV::BI__builtin_rvv_vwadd_wx_i32m8_m:
14722case RISCV::BI__builtin_rvv_vwadd_wx_i64m1_m:
14723case RISCV::BI__builtin_rvv_vwadd_wx_i64m2_m:
14724case RISCV::BI__builtin_rvv_vwadd_wx_i64m4_m:
14725case RISCV::BI__builtin_rvv_vwadd_wx_i64m8_m:
14726 ID = Intrinsic::riscv_vwadd_w_mask;
14727 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
14728 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
14729 break;
14730case RISCV::BI__builtin_rvv_vwaddu_vv_u16mf4:
14731case RISCV::BI__builtin_rvv_vwaddu_vv_u16mf2:
14732case RISCV::BI__builtin_rvv_vwaddu_vv_u16m1:
14733case RISCV::BI__builtin_rvv_vwaddu_vv_u16m2:
14734case RISCV::BI__builtin_rvv_vwaddu_vv_u16m4:
14735case RISCV::BI__builtin_rvv_vwaddu_vv_u16m8:
14736case RISCV::BI__builtin_rvv_vwaddu_vv_u32mf2:
14737case RISCV::BI__builtin_rvv_vwaddu_vv_u32m1:
14738case RISCV::BI__builtin_rvv_vwaddu_vv_u32m2:
14739case RISCV::BI__builtin_rvv_vwaddu_vv_u32m4:
14740case RISCV::BI__builtin_rvv_vwaddu_vv_u32m8:
14741case RISCV::BI__builtin_rvv_vwaddu_vv_u64m1:
14742case RISCV::BI__builtin_rvv_vwaddu_vv_u64m2:
14743case RISCV::BI__builtin_rvv_vwaddu_vv_u64m4:
14744case RISCV::BI__builtin_rvv_vwaddu_vv_u64m8:
14745 ID = Intrinsic::riscv_vwaddu;
14746 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
14747 break;
14748case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m2:
14749case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m4:
14750case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m8:
14751case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m1:
14752case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16mf2:
14753case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16mf4:
14754case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m2:
14755case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m4:
14756case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m8:
14757case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m1:
14758case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32mf2:
14759case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m2:
14760case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m4:
14761case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m8:
14762case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m1:
14763 ID = Intrinsic::riscv_vwaddu;
14764
14765 {
14766 // op1, vl
14767 IntrinsicTypes = {ResultType,
14768 Ops[0]->getType(),
14769 cast<llvm::VectorType>(Ops[0]->getType())->getElementType(),
14770 Ops[1]->getType()};
14771 Ops.insert(Ops.begin() + 1, llvm::Constant::getNullValue(IntrinsicTypes[2]));
14772 break;
14773 }
14774 break;
14775case RISCV::BI__builtin_rvv_vwaddu_vx_u16mf4:
14776case RISCV::BI__builtin_rvv_vwaddu_vx_u16mf2:
14777case RISCV::BI__builtin_rvv_vwaddu_vx_u16m1:
14778case RISCV::BI__builtin_rvv_vwaddu_vx_u16m2:
14779case RISCV::BI__builtin_rvv_vwaddu_vx_u16m4:
14780case RISCV::BI__builtin_rvv_vwaddu_vx_u16m8:
14781case RISCV::BI__builtin_rvv_vwaddu_vx_u32mf2:
14782case RISCV::BI__builtin_rvv_vwaddu_vx_u32m1:
14783case RISCV::BI__builtin_rvv_vwaddu_vx_u32m2:
14784case RISCV::BI__builtin_rvv_vwaddu_vx_u32m4:
14785case RISCV::BI__builtin_rvv_vwaddu_vx_u32m8:
14786case RISCV::BI__builtin_rvv_vwaddu_vx_u64m1:
14787case RISCV::BI__builtin_rvv_vwaddu_vx_u64m2:
14788case RISCV::BI__builtin_rvv_vwaddu_vx_u64m4:
14789case RISCV::BI__builtin_rvv_vwaddu_vx_u64m8:
14790 ID = Intrinsic::riscv_vwaddu;
14791 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
14792 break;
14793case RISCV::BI__builtin_rvv_vwaddu_vv_u16mf4_m:
14794case RISCV::BI__builtin_rvv_vwaddu_vv_u16mf2_m:
14795case RISCV::BI__builtin_rvv_vwaddu_vv_u16m1_m:
14796case RISCV::BI__builtin_rvv_vwaddu_vv_u16m2_m:
14797case RISCV::BI__builtin_rvv_vwaddu_vv_u16m4_m:
14798case RISCV::BI__builtin_rvv_vwaddu_vv_u16m8_m:
14799case RISCV::BI__builtin_rvv_vwaddu_vv_u32mf2_m:
14800case RISCV::BI__builtin_rvv_vwaddu_vv_u32m1_m:
14801case RISCV::BI__builtin_rvv_vwaddu_vv_u32m2_m:
14802case RISCV::BI__builtin_rvv_vwaddu_vv_u32m4_m:
14803case RISCV::BI__builtin_rvv_vwaddu_vv_u32m8_m:
14804case RISCV::BI__builtin_rvv_vwaddu_vv_u64m1_m:
14805case RISCV::BI__builtin_rvv_vwaddu_vv_u64m2_m:
14806case RISCV::BI__builtin_rvv_vwaddu_vv_u64m4_m:
14807case RISCV::BI__builtin_rvv_vwaddu_vv_u64m8_m:
14808 ID = Intrinsic::riscv_vwaddu_mask;
14809 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
14810 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
14811 break;
14812case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m2_m:
14813case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m4_m:
14814case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m8_m:
14815case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m1_m:
14816case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16mf2_m:
14817case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16mf4_m:
14818case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m2_m:
14819case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m4_m:
14820case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m8_m:
14821case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m1_m:
14822case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32mf2_m:
14823case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m2_m:
14824case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m4_m:
14825case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m8_m:
14826case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m1_m:
14827 ID = Intrinsic::riscv_vwaddu_mask;
14828
14829 {
14830 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
14831 // maskedoff, op1, mask, vl
14832 IntrinsicTypes = {ResultType,
14833 Ops[1]->getType(),
14834 cast<llvm::VectorType>(Ops[1]->getType())->getElementType(),
14835 Ops[3]->getType()};
14836 Ops.insert(Ops.begin() + 2, llvm::Constant::getNullValue(IntrinsicTypes[2]));
14837 break;
14838 }
14839 break;
14840case RISCV::BI__builtin_rvv_vwaddu_vx_u16mf4_m:
14841case RISCV::BI__builtin_rvv_vwaddu_vx_u16mf2_m:
14842case RISCV::BI__builtin_rvv_vwaddu_vx_u16m1_m:
14843case RISCV::BI__builtin_rvv_vwaddu_vx_u16m2_m:
14844case RISCV::BI__builtin_rvv_vwaddu_vx_u16m4_m:
14845case RISCV::BI__builtin_rvv_vwaddu_vx_u16m8_m:
14846case RISCV::BI__builtin_rvv_vwaddu_vx_u32mf2_m:
14847case RISCV::BI__builtin_rvv_vwaddu_vx_u32m1_m:
14848case RISCV::BI__builtin_rvv_vwaddu_vx_u32m2_m:
14849case RISCV::BI__builtin_rvv_vwaddu_vx_u32m4_m:
14850case RISCV::BI__builtin_rvv_vwaddu_vx_u32m8_m:
14851case RISCV::BI__builtin_rvv_vwaddu_vx_u64m1_m:
14852case RISCV::BI__builtin_rvv_vwaddu_vx_u64m2_m:
14853case RISCV::BI__builtin_rvv_vwaddu_vx_u64m4_m:
14854case RISCV::BI__builtin_rvv_vwaddu_vx_u64m8_m:
14855 ID = Intrinsic::riscv_vwaddu_mask;
14856 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
14857 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
14858 break;
14859case RISCV::BI__builtin_rvv_vwaddu_wv_u16mf4:
14860case RISCV::BI__builtin_rvv_vwaddu_wv_u16mf2:
14861case RISCV::BI__builtin_rvv_vwaddu_wv_u16m1:
14862case RISCV::BI__builtin_rvv_vwaddu_wv_u16m2:
14863case RISCV::BI__builtin_rvv_vwaddu_wv_u16m4:
14864case RISCV::BI__builtin_rvv_vwaddu_wv_u16m8:
14865case RISCV::BI__builtin_rvv_vwaddu_wv_u32mf2:
14866case RISCV::BI__builtin_rvv_vwaddu_wv_u32m1:
14867case RISCV::BI__builtin_rvv_vwaddu_wv_u32m2:
14868case RISCV::BI__builtin_rvv_vwaddu_wv_u32m4:
14869case RISCV::BI__builtin_rvv_vwaddu_wv_u32m8:
14870case RISCV::BI__builtin_rvv_vwaddu_wv_u64m1:
14871case RISCV::BI__builtin_rvv_vwaddu_wv_u64m2:
14872case RISCV::BI__builtin_rvv_vwaddu_wv_u64m4:
14873case RISCV::BI__builtin_rvv_vwaddu_wv_u64m8:
14874case RISCV::BI__builtin_rvv_vwaddu_wx_u16mf4:
14875case RISCV::BI__builtin_rvv_vwaddu_wx_u16mf2:
14876case RISCV::BI__builtin_rvv_vwaddu_wx_u16m1:
14877case RISCV::BI__builtin_rvv_vwaddu_wx_u16m2:
14878case RISCV::BI__builtin_rvv_vwaddu_wx_u16m4:
14879case RISCV::BI__builtin_rvv_vwaddu_wx_u16m8:
14880case RISCV::BI__builtin_rvv_vwaddu_wx_u32mf2:
14881case RISCV::BI__builtin_rvv_vwaddu_wx_u32m1:
14882case RISCV::BI__builtin_rvv_vwaddu_wx_u32m2:
14883case RISCV::BI__builtin_rvv_vwaddu_wx_u32m4:
14884case RISCV::BI__builtin_rvv_vwaddu_wx_u32m8:
14885case RISCV::BI__builtin_rvv_vwaddu_wx_u64m1:
14886case RISCV::BI__builtin_rvv_vwaddu_wx_u64m2:
14887case RISCV::BI__builtin_rvv_vwaddu_wx_u64m4:
14888case RISCV::BI__builtin_rvv_vwaddu_wx_u64m8:
14889 ID = Intrinsic::riscv_vwaddu_w;
14890 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
14891 break;
14892case RISCV::BI__builtin_rvv_vwaddu_wv_u16mf4_m:
14893case RISCV::BI__builtin_rvv_vwaddu_wv_u16mf2_m:
14894case RISCV::BI__builtin_rvv_vwaddu_wv_u16m1_m:
14895case RISCV::BI__builtin_rvv_vwaddu_wv_u16m2_m:
14896case RISCV::BI__builtin_rvv_vwaddu_wv_u16m4_m:
14897case RISCV::BI__builtin_rvv_vwaddu_wv_u16m8_m:
14898case RISCV::BI__builtin_rvv_vwaddu_wv_u32mf2_m:
14899case RISCV::BI__builtin_rvv_vwaddu_wv_u32m1_m:
14900case RISCV::BI__builtin_rvv_vwaddu_wv_u32m2_m:
14901case RISCV::BI__builtin_rvv_vwaddu_wv_u32m4_m:
14902case RISCV::BI__builtin_rvv_vwaddu_wv_u32m8_m:
14903case RISCV::BI__builtin_rvv_vwaddu_wv_u64m1_m:
14904case RISCV::BI__builtin_rvv_vwaddu_wv_u64m2_m:
14905case RISCV::BI__builtin_rvv_vwaddu_wv_u64m4_m:
14906case RISCV::BI__builtin_rvv_vwaddu_wv_u64m8_m:
14907case RISCV::BI__builtin_rvv_vwaddu_wx_u16mf4_m:
14908case RISCV::BI__builtin_rvv_vwaddu_wx_u16mf2_m:
14909case RISCV::BI__builtin_rvv_vwaddu_wx_u16m1_m:
14910case RISCV::BI__builtin_rvv_vwaddu_wx_u16m2_m:
14911case RISCV::BI__builtin_rvv_vwaddu_wx_u16m4_m:
14912case RISCV::BI__builtin_rvv_vwaddu_wx_u16m8_m:
14913case RISCV::BI__builtin_rvv_vwaddu_wx_u32mf2_m:
14914case RISCV::BI__builtin_rvv_vwaddu_wx_u32m1_m:
14915case RISCV::BI__builtin_rvv_vwaddu_wx_u32m2_m:
14916case RISCV::BI__builtin_rvv_vwaddu_wx_u32m4_m:
14917case RISCV::BI__builtin_rvv_vwaddu_wx_u32m8_m:
14918case RISCV::BI__builtin_rvv_vwaddu_wx_u64m1_m:
14919case RISCV::BI__builtin_rvv_vwaddu_wx_u64m2_m:
14920case RISCV::BI__builtin_rvv_vwaddu_wx_u64m4_m:
14921case RISCV::BI__builtin_rvv_vwaddu_wx_u64m8_m:
14922 ID = Intrinsic::riscv_vwaddu_w_mask;
14923 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
14924 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
14925 break;
14926case RISCV::BI__builtin_rvv_vwmacc_vv_i16mf4:
14927case RISCV::BI__builtin_rvv_vwmacc_vv_i16mf2:
14928case RISCV::BI__builtin_rvv_vwmacc_vv_i16m1:
14929case RISCV::BI__builtin_rvv_vwmacc_vv_i16m2:
14930case RISCV::BI__builtin_rvv_vwmacc_vv_i16m4:
14931case RISCV::BI__builtin_rvv_vwmacc_vv_i16m8:
14932case RISCV::BI__builtin_rvv_vwmacc_vv_i32mf2:
14933case RISCV::BI__builtin_rvv_vwmacc_vv_i32m1:
14934case RISCV::BI__builtin_rvv_vwmacc_vv_i32m2:
14935case RISCV::BI__builtin_rvv_vwmacc_vv_i32m4:
14936case RISCV::BI__builtin_rvv_vwmacc_vv_i32m8:
14937case RISCV::BI__builtin_rvv_vwmacc_vv_i64m1:
14938case RISCV::BI__builtin_rvv_vwmacc_vv_i64m2:
14939case RISCV::BI__builtin_rvv_vwmacc_vv_i64m4:
14940case RISCV::BI__builtin_rvv_vwmacc_vv_i64m8:
14941case RISCV::BI__builtin_rvv_vwmacc_vx_i16mf4:
14942case RISCV::BI__builtin_rvv_vwmacc_vx_i16mf2:
14943case RISCV::BI__builtin_rvv_vwmacc_vx_i16m1:
14944case RISCV::BI__builtin_rvv_vwmacc_vx_i16m2:
14945case RISCV::BI__builtin_rvv_vwmacc_vx_i16m4:
14946case RISCV::BI__builtin_rvv_vwmacc_vx_i16m8:
14947case RISCV::BI__builtin_rvv_vwmacc_vx_i32mf2:
14948case RISCV::BI__builtin_rvv_vwmacc_vx_i32m1:
14949case RISCV::BI__builtin_rvv_vwmacc_vx_i32m2:
14950case RISCV::BI__builtin_rvv_vwmacc_vx_i32m4:
14951case RISCV::BI__builtin_rvv_vwmacc_vx_i32m8:
14952case RISCV::BI__builtin_rvv_vwmacc_vx_i64m1:
14953case RISCV::BI__builtin_rvv_vwmacc_vx_i64m2:
14954case RISCV::BI__builtin_rvv_vwmacc_vx_i64m4:
14955case RISCV::BI__builtin_rvv_vwmacc_vx_i64m8:
14956 ID = Intrinsic::riscv_vwmacc;
14957 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
14958 break;
14959case RISCV::BI__builtin_rvv_vwmacc_vv_i16mf4_m:
14960case RISCV::BI__builtin_rvv_vwmacc_vv_i16mf2_m:
14961case RISCV::BI__builtin_rvv_vwmacc_vv_i16m1_m:
14962case RISCV::BI__builtin_rvv_vwmacc_vv_i16m2_m:
14963case RISCV::BI__builtin_rvv_vwmacc_vv_i16m4_m:
14964case RISCV::BI__builtin_rvv_vwmacc_vv_i16m8_m:
14965case RISCV::BI__builtin_rvv_vwmacc_vv_i32mf2_m:
14966case RISCV::BI__builtin_rvv_vwmacc_vv_i32m1_m:
14967case RISCV::BI__builtin_rvv_vwmacc_vv_i32m2_m:
14968case RISCV::BI__builtin_rvv_vwmacc_vv_i32m4_m:
14969case RISCV::BI__builtin_rvv_vwmacc_vv_i32m8_m:
14970case RISCV::BI__builtin_rvv_vwmacc_vv_i64m1_m:
14971case RISCV::BI__builtin_rvv_vwmacc_vv_i64m2_m:
14972case RISCV::BI__builtin_rvv_vwmacc_vv_i64m4_m:
14973case RISCV::BI__builtin_rvv_vwmacc_vv_i64m8_m:
14974case RISCV::BI__builtin_rvv_vwmacc_vx_i16mf4_m:
14975case RISCV::BI__builtin_rvv_vwmacc_vx_i16mf2_m:
14976case RISCV::BI__builtin_rvv_vwmacc_vx_i16m1_m:
14977case RISCV::BI__builtin_rvv_vwmacc_vx_i16m2_m:
14978case RISCV::BI__builtin_rvv_vwmacc_vx_i16m4_m:
14979case RISCV::BI__builtin_rvv_vwmacc_vx_i16m8_m:
14980case RISCV::BI__builtin_rvv_vwmacc_vx_i32mf2_m:
14981case RISCV::BI__builtin_rvv_vwmacc_vx_i32m1_m:
14982case RISCV::BI__builtin_rvv_vwmacc_vx_i32m2_m:
14983case RISCV::BI__builtin_rvv_vwmacc_vx_i32m4_m:
14984case RISCV::BI__builtin_rvv_vwmacc_vx_i32m8_m:
14985case RISCV::BI__builtin_rvv_vwmacc_vx_i64m1_m:
14986case RISCV::BI__builtin_rvv_vwmacc_vx_i64m2_m:
14987case RISCV::BI__builtin_rvv_vwmacc_vx_i64m4_m:
14988case RISCV::BI__builtin_rvv_vwmacc_vx_i64m8_m:
14989 ID = Intrinsic::riscv_vwmacc_mask;
14990 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
14991 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
14992 break;
14993case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16mf4:
14994case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16mf2:
14995case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16m1:
14996case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16m2:
14997case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16m4:
14998case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16m8:
14999case RISCV::BI__builtin_rvv_vwmaccsu_vv_i32mf2:
15000case RISCV::BI__builtin_rvv_vwmaccsu_vv_i32m1:
15001case RISCV::BI__builtin_rvv_vwmaccsu_vv_i32m2:
15002case RISCV::BI__builtin_rvv_vwmaccsu_vv_i32m4:
15003case RISCV::BI__builtin_rvv_vwmaccsu_vv_i32m8:
15004case RISCV::BI__builtin_rvv_vwmaccsu_vv_i64m1:
15005case RISCV::BI__builtin_rvv_vwmaccsu_vv_i64m2:
15006case RISCV::BI__builtin_rvv_vwmaccsu_vv_i64m4:
15007case RISCV::BI__builtin_rvv_vwmaccsu_vv_i64m8:
15008case RISCV::BI__builtin_rvv_vwmaccsu_vx_i16mf4:
15009case RISCV::BI__builtin_rvv_vwmaccsu_vx_i16mf2:
15010case RISCV::BI__builtin_rvv_vwmaccsu_vx_i16m1:
15011case RISCV::BI__builtin_rvv_vwmaccsu_vx_i16m2:
15012case RISCV::BI__builtin_rvv_vwmaccsu_vx_i16m4:
15013case RISCV::BI__builtin_rvv_vwmaccsu_vx_i16m8:
15014case RISCV::BI__builtin_rvv_vwmaccsu_vx_i32mf2:
15015case RISCV::BI__builtin_rvv_vwmaccsu_vx_i32m1:
15016case RISCV::BI__builtin_rvv_vwmaccsu_vx_i32m2:
15017case RISCV::BI__builtin_rvv_vwmaccsu_vx_i32m4:
15018case RISCV::BI__builtin_rvv_vwmaccsu_vx_i32m8:
15019case RISCV::BI__builtin_rvv_vwmaccsu_vx_i64m1:
15020case RISCV::BI__builtin_rvv_vwmaccsu_vx_i64m2:
15021case RISCV::BI__builtin_rvv_vwmaccsu_vx_i64m4:
15022case RISCV::BI__builtin_rvv_vwmaccsu_vx_i64m8:
15023 ID = Intrinsic::riscv_vwmaccsu;
15024 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
15025 break;
15026case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16mf4_m:
15027case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16mf2_m:
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15147case RISCV::BI__builtin_rvv_vwmaccus_vx_i16m1_m:
15148case RISCV::BI__builtin_rvv_vwmaccus_vx_i16m2_m:
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15156case RISCV::BI__builtin_rvv_vwmaccus_vx_i64m1_m:
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15164case RISCV::BI__builtin_rvv_vwmul_vv_i16mf4:
15165case RISCV::BI__builtin_rvv_vwmul_vv_i16mf2:
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15183case RISCV::BI__builtin_rvv_vwmul_vx_i16m4:
15184case RISCV::BI__builtin_rvv_vwmul_vx_i16m8:
15185case RISCV::BI__builtin_rvv_vwmul_vx_i32mf2:
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15188case RISCV::BI__builtin_rvv_vwmul_vx_i32m4:
15189case RISCV::BI__builtin_rvv_vwmul_vx_i32m8:
15190case RISCV::BI__builtin_rvv_vwmul_vx_i64m1:
15191case RISCV::BI__builtin_rvv_vwmul_vx_i64m2:
15192case RISCV::BI__builtin_rvv_vwmul_vx_i64m4:
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15278case RISCV::BI__builtin_rvv_vwmulsu_vv_i64m8_m:
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15375case RISCV::BI__builtin_rvv_vwredsum_vs_i16m8_i32m1:
15376case RISCV::BI__builtin_rvv_vwredsum_vs_i16mf2_i32m1:
15377case RISCV::BI__builtin_rvv_vwredsum_vs_i16mf4_i32m1:
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15394case RISCV::BI__builtin_rvv_vwredsum_vs_i16m2_i32m1_m:
15395case RISCV::BI__builtin_rvv_vwredsum_vs_i16m4_i32m1_m:
15396case RISCV::BI__builtin_rvv_vwredsum_vs_i16m8_i32m1_m:
15397case RISCV::BI__builtin_rvv_vwredsum_vs_i16mf2_i32m1_m:
15398case RISCV::BI__builtin_rvv_vwredsum_vs_i16mf4_i32m1_m:
15399case RISCV::BI__builtin_rvv_vwredsum_vs_i32m1_i64m1_m:
15400case RISCV::BI__builtin_rvv_vwredsum_vs_i32m2_i64m1_m:
15401case RISCV::BI__builtin_rvv_vwredsum_vs_i32m4_i64m1_m:
15402case RISCV::BI__builtin_rvv_vwredsum_vs_i32m8_i64m1_m:
15403case RISCV::BI__builtin_rvv_vwredsum_vs_i32mf2_i64m1_m:
15404 ID = Intrinsic::riscv_vwredsum_mask;
15405 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
15406 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
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15408case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m1_u16m1:
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15411case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m8_u16m1:
15412case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf2_u16m1:
15413case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf4_u16m1:
15414case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf8_u16m1:
15415case RISCV::BI__builtin_rvv_vwredsumu_vs_u16m1_u32m1:
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15420case RISCV::BI__builtin_rvv_vwredsumu_vs_u16mf4_u32m1:
15421case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m1_u64m1:
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15431case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m4_u16m1_m:
15432case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m8_u16m1_m:
15433case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf2_u16m1_m:
15434case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf4_u16m1_m:
15435case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf8_u16m1_m:
15436case RISCV::BI__builtin_rvv_vwredsumu_vs_u16m1_u32m1_m:
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15440case RISCV::BI__builtin_rvv_vwredsumu_vs_u16mf2_u32m1_m:
15441case RISCV::BI__builtin_rvv_vwredsumu_vs_u16mf4_u32m1_m:
15442case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m1_u64m1_m:
15443case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m2_u64m1_m:
15444case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m4_u64m1_m:
15445case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m8_u64m1_m:
15446case RISCV::BI__builtin_rvv_vwredsumu_vs_u32mf2_u64m1_m:
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15451case RISCV::BI__builtin_rvv_vwsub_vv_i16mf4:
15452case RISCV::BI__builtin_rvv_vwsub_vv_i16mf2:
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15454case RISCV::BI__builtin_rvv_vwsub_vv_i16m2:
15455case RISCV::BI__builtin_rvv_vwsub_vv_i16m4:
15456case RISCV::BI__builtin_rvv_vwsub_vv_i16m8:
15457case RISCV::BI__builtin_rvv_vwsub_vv_i32mf2:
15458case RISCV::BI__builtin_rvv_vwsub_vv_i32m1:
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15463case RISCV::BI__builtin_rvv_vwsub_vv_i64m2:
15464case RISCV::BI__builtin_rvv_vwsub_vv_i64m4:
15465case RISCV::BI__builtin_rvv_vwsub_vv_i64m8:
15466case RISCV::BI__builtin_rvv_vwsub_vx_i16mf4:
15467case RISCV::BI__builtin_rvv_vwsub_vx_i16mf2:
15468case RISCV::BI__builtin_rvv_vwsub_vx_i16m1:
15469case RISCV::BI__builtin_rvv_vwsub_vx_i16m2:
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15475case RISCV::BI__builtin_rvv_vwsub_vx_i32m4:
15476case RISCV::BI__builtin_rvv_vwsub_vx_i32m8:
15477case RISCV::BI__builtin_rvv_vwsub_vx_i64m1:
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15479case RISCV::BI__builtin_rvv_vwsub_vx_i64m4:
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15494case RISCV::BI__builtin_rvv_vwsub_vv_i32m8_m:
15495case RISCV::BI__builtin_rvv_vwsub_vv_i64m1_m:
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15509case RISCV::BI__builtin_rvv_vwsub_vx_i32m8_m:
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15513case RISCV::BI__builtin_rvv_vwsub_vx_i64m8_m:
15514 ID = Intrinsic::riscv_vwsub_mask;
15515 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
15516 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
15517 break;
15518case RISCV::BI__builtin_rvv_vwsub_wv_i16mf4:
15519case RISCV::BI__builtin_rvv_vwsub_wv_i16mf2:
15520case RISCV::BI__builtin_rvv_vwsub_wv_i16m1:
15521case RISCV::BI__builtin_rvv_vwsub_wv_i16m2:
15522case RISCV::BI__builtin_rvv_vwsub_wv_i16m4:
15523case RISCV::BI__builtin_rvv_vwsub_wv_i16m8:
15524case RISCV::BI__builtin_rvv_vwsub_wv_i32mf2:
15525case RISCV::BI__builtin_rvv_vwsub_wv_i32m1:
15526case RISCV::BI__builtin_rvv_vwsub_wv_i32m2:
15527case RISCV::BI__builtin_rvv_vwsub_wv_i32m4:
15528case RISCV::BI__builtin_rvv_vwsub_wv_i32m8:
15529case RISCV::BI__builtin_rvv_vwsub_wv_i64m1:
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15542case RISCV::BI__builtin_rvv_vwsub_wx_i32m4:
15543case RISCV::BI__builtin_rvv_vwsub_wx_i32m8:
15544case RISCV::BI__builtin_rvv_vwsub_wx_i64m1:
15545case RISCV::BI__builtin_rvv_vwsub_wx_i64m2:
15546case RISCV::BI__builtin_rvv_vwsub_wx_i64m4:
15547case RISCV::BI__builtin_rvv_vwsub_wx_i64m8:
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15549 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
15550 break;
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15554case RISCV::BI__builtin_rvv_vwsub_wv_i16m2_m:
15555case RISCV::BI__builtin_rvv_vwsub_wv_i16m4_m:
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15564case RISCV::BI__builtin_rvv_vwsub_wv_i64m4_m:
15565case RISCV::BI__builtin_rvv_vwsub_wv_i64m8_m:
15566case RISCV::BI__builtin_rvv_vwsub_wx_i16mf4_m:
15567case RISCV::BI__builtin_rvv_vwsub_wx_i16mf2_m:
15568case RISCV::BI__builtin_rvv_vwsub_wx_i16m1_m:
15569case RISCV::BI__builtin_rvv_vwsub_wx_i16m2_m:
15570case RISCV::BI__builtin_rvv_vwsub_wx_i16m4_m:
15571case RISCV::BI__builtin_rvv_vwsub_wx_i16m8_m:
15572case RISCV::BI__builtin_rvv_vwsub_wx_i32mf2_m:
15573case RISCV::BI__builtin_rvv_vwsub_wx_i32m1_m:
15574case RISCV::BI__builtin_rvv_vwsub_wx_i32m2_m:
15575case RISCV::BI__builtin_rvv_vwsub_wx_i32m4_m:
15576case RISCV::BI__builtin_rvv_vwsub_wx_i32m8_m:
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15578case RISCV::BI__builtin_rvv_vwsub_wx_i64m2_m:
15579case RISCV::BI__builtin_rvv_vwsub_wx_i64m4_m:
15580case RISCV::BI__builtin_rvv_vwsub_wx_i64m8_m:
15581 ID = Intrinsic::riscv_vwsub_w_mask;
15582 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
15583 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
15584 break;
15585case RISCV::BI__builtin_rvv_vwsubu_vv_u16mf4:
15586case RISCV::BI__builtin_rvv_vwsubu_vv_u16mf2:
15587case RISCV::BI__builtin_rvv_vwsubu_vv_u16m1:
15588case RISCV::BI__builtin_rvv_vwsubu_vv_u16m2:
15589case RISCV::BI__builtin_rvv_vwsubu_vv_u16m4:
15590case RISCV::BI__builtin_rvv_vwsubu_vv_u16m8:
15591case RISCV::BI__builtin_rvv_vwsubu_vv_u32mf2:
15592case RISCV::BI__builtin_rvv_vwsubu_vv_u32m1:
15593case RISCV::BI__builtin_rvv_vwsubu_vv_u32m2:
15594case RISCV::BI__builtin_rvv_vwsubu_vv_u32m4:
15595case RISCV::BI__builtin_rvv_vwsubu_vv_u32m8:
15596case RISCV::BI__builtin_rvv_vwsubu_vv_u64m1:
15597case RISCV::BI__builtin_rvv_vwsubu_vv_u64m2:
15598case RISCV::BI__builtin_rvv_vwsubu_vv_u64m4:
15599case RISCV::BI__builtin_rvv_vwsubu_vv_u64m8:
15600case RISCV::BI__builtin_rvv_vwsubu_vx_u16mf4:
15601case RISCV::BI__builtin_rvv_vwsubu_vx_u16mf2:
15602case RISCV::BI__builtin_rvv_vwsubu_vx_u16m1:
15603case RISCV::BI__builtin_rvv_vwsubu_vx_u16m2:
15604case RISCV::BI__builtin_rvv_vwsubu_vx_u16m4:
15605case RISCV::BI__builtin_rvv_vwsubu_vx_u16m8:
15606case RISCV::BI__builtin_rvv_vwsubu_vx_u32mf2:
15607case RISCV::BI__builtin_rvv_vwsubu_vx_u32m1:
15608case RISCV::BI__builtin_rvv_vwsubu_vx_u32m2:
15609case RISCV::BI__builtin_rvv_vwsubu_vx_u32m4:
15610case RISCV::BI__builtin_rvv_vwsubu_vx_u32m8:
15611case RISCV::BI__builtin_rvv_vwsubu_vx_u64m1:
15612case RISCV::BI__builtin_rvv_vwsubu_vx_u64m2:
15613case RISCV::BI__builtin_rvv_vwsubu_vx_u64m4:
15614case RISCV::BI__builtin_rvv_vwsubu_vx_u64m8:
15615 ID = Intrinsic::riscv_vwsubu;
15616 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()};
15617 break;
15618case RISCV::BI__builtin_rvv_vwsubu_vv_u16mf4_m:
15619case RISCV::BI__builtin_rvv_vwsubu_vv_u16mf2_m:
15620case RISCV::BI__builtin_rvv_vwsubu_vv_u16m1_m:
15621case RISCV::BI__builtin_rvv_vwsubu_vv_u16m2_m:
15622case RISCV::BI__builtin_rvv_vwsubu_vv_u16m4_m:
15623case RISCV::BI__builtin_rvv_vwsubu_vv_u16m8_m:
15624case RISCV::BI__builtin_rvv_vwsubu_vv_u32mf2_m:
15625case RISCV::BI__builtin_rvv_vwsubu_vv_u32m1_m:
15626case RISCV::BI__builtin_rvv_vwsubu_vv_u32m2_m:
15627case RISCV::BI__builtin_rvv_vwsubu_vv_u32m4_m:
15628case RISCV::BI__builtin_rvv_vwsubu_vv_u32m8_m:
15629case RISCV::BI__builtin_rvv_vwsubu_vv_u64m1_m:
15630case RISCV::BI__builtin_rvv_vwsubu_vv_u64m2_m:
15631case RISCV::BI__builtin_rvv_vwsubu_vv_u64m4_m:
15632case RISCV::BI__builtin_rvv_vwsubu_vv_u64m8_m:
15633case RISCV::BI__builtin_rvv_vwsubu_vx_u16mf4_m:
15634case RISCV::BI__builtin_rvv_vwsubu_vx_u16mf2_m:
15635case RISCV::BI__builtin_rvv_vwsubu_vx_u16m1_m:
15636case RISCV::BI__builtin_rvv_vwsubu_vx_u16m2_m:
15637case RISCV::BI__builtin_rvv_vwsubu_vx_u16m4_m:
15638case RISCV::BI__builtin_rvv_vwsubu_vx_u16m8_m:
15639case RISCV::BI__builtin_rvv_vwsubu_vx_u32mf2_m:
15640case RISCV::BI__builtin_rvv_vwsubu_vx_u32m1_m:
15641case RISCV::BI__builtin_rvv_vwsubu_vx_u32m2_m:
15642case RISCV::BI__builtin_rvv_vwsubu_vx_u32m4_m:
15643case RISCV::BI__builtin_rvv_vwsubu_vx_u32m8_m:
15644case RISCV::BI__builtin_rvv_vwsubu_vx_u64m1_m:
15645case RISCV::BI__builtin_rvv_vwsubu_vx_u64m2_m:
15646case RISCV::BI__builtin_rvv_vwsubu_vx_u64m4_m:
15647case RISCV::BI__builtin_rvv_vwsubu_vx_u64m8_m:
15648 ID = Intrinsic::riscv_vwsubu_mask;
15649 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
15650 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()};
15651 break;
15652case RISCV::BI__builtin_rvv_vwsubu_wv_u16mf4:
15653case RISCV::BI__builtin_rvv_vwsubu_wv_u16mf2:
15654case RISCV::BI__builtin_rvv_vwsubu_wv_u16m1:
15655case RISCV::BI__builtin_rvv_vwsubu_wv_u16m2:
15656case RISCV::BI__builtin_rvv_vwsubu_wv_u16m4:
15657case RISCV::BI__builtin_rvv_vwsubu_wv_u16m8:
15658case RISCV::BI__builtin_rvv_vwsubu_wv_u32mf2:
15659case RISCV::BI__builtin_rvv_vwsubu_wv_u32m1:
15660case RISCV::BI__builtin_rvv_vwsubu_wv_u32m2:
15661case RISCV::BI__builtin_rvv_vwsubu_wv_u32m4:
15662case RISCV::BI__builtin_rvv_vwsubu_wv_u32m8:
15663case RISCV::BI__builtin_rvv_vwsubu_wv_u64m1:
15664case RISCV::BI__builtin_rvv_vwsubu_wv_u64m2:
15665case RISCV::BI__builtin_rvv_vwsubu_wv_u64m4:
15666case RISCV::BI__builtin_rvv_vwsubu_wv_u64m8:
15667case RISCV::BI__builtin_rvv_vwsubu_wx_u16mf4:
15668case RISCV::BI__builtin_rvv_vwsubu_wx_u16mf2:
15669case RISCV::BI__builtin_rvv_vwsubu_wx_u16m1:
15670case RISCV::BI__builtin_rvv_vwsubu_wx_u16m2:
15671case RISCV::BI__builtin_rvv_vwsubu_wx_u16m4:
15672case RISCV::BI__builtin_rvv_vwsubu_wx_u16m8:
15673case RISCV::BI__builtin_rvv_vwsubu_wx_u32mf2:
15674case RISCV::BI__builtin_rvv_vwsubu_wx_u32m1:
15675case RISCV::BI__builtin_rvv_vwsubu_wx_u32m2:
15676case RISCV::BI__builtin_rvv_vwsubu_wx_u32m4:
15677case RISCV::BI__builtin_rvv_vwsubu_wx_u32m8:
15678case RISCV::BI__builtin_rvv_vwsubu_wx_u64m1:
15679case RISCV::BI__builtin_rvv_vwsubu_wx_u64m2:
15680case RISCV::BI__builtin_rvv_vwsubu_wx_u64m4:
15681case RISCV::BI__builtin_rvv_vwsubu_wx_u64m8:
15682 ID = Intrinsic::riscv_vwsubu_w;
15683 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
15684 break;
15685case RISCV::BI__builtin_rvv_vwsubu_wv_u16mf4_m:
15686case RISCV::BI__builtin_rvv_vwsubu_wv_u16mf2_m:
15687case RISCV::BI__builtin_rvv_vwsubu_wv_u16m1_m:
15688case RISCV::BI__builtin_rvv_vwsubu_wv_u16m2_m:
15689case RISCV::BI__builtin_rvv_vwsubu_wv_u16m4_m:
15690case RISCV::BI__builtin_rvv_vwsubu_wv_u16m8_m:
15691case RISCV::BI__builtin_rvv_vwsubu_wv_u32mf2_m:
15692case RISCV::BI__builtin_rvv_vwsubu_wv_u32m1_m:
15693case RISCV::BI__builtin_rvv_vwsubu_wv_u32m2_m:
15694case RISCV::BI__builtin_rvv_vwsubu_wv_u32m4_m:
15695case RISCV::BI__builtin_rvv_vwsubu_wv_u32m8_m:
15696case RISCV::BI__builtin_rvv_vwsubu_wv_u64m1_m:
15697case RISCV::BI__builtin_rvv_vwsubu_wv_u64m2_m:
15698case RISCV::BI__builtin_rvv_vwsubu_wv_u64m4_m:
15699case RISCV::BI__builtin_rvv_vwsubu_wv_u64m8_m:
15700case RISCV::BI__builtin_rvv_vwsubu_wx_u16mf4_m:
15701case RISCV::BI__builtin_rvv_vwsubu_wx_u16mf2_m:
15702case RISCV::BI__builtin_rvv_vwsubu_wx_u16m1_m:
15703case RISCV::BI__builtin_rvv_vwsubu_wx_u16m2_m:
15704case RISCV::BI__builtin_rvv_vwsubu_wx_u16m4_m:
15705case RISCV::BI__builtin_rvv_vwsubu_wx_u16m8_m:
15706case RISCV::BI__builtin_rvv_vwsubu_wx_u32mf2_m:
15707case RISCV::BI__builtin_rvv_vwsubu_wx_u32m1_m:
15708case RISCV::BI__builtin_rvv_vwsubu_wx_u32m2_m:
15709case RISCV::BI__builtin_rvv_vwsubu_wx_u32m4_m:
15710case RISCV::BI__builtin_rvv_vwsubu_wx_u32m8_m:
15711case RISCV::BI__builtin_rvv_vwsubu_wx_u64m1_m:
15712case RISCV::BI__builtin_rvv_vwsubu_wx_u64m2_m:
15713case RISCV::BI__builtin_rvv_vwsubu_wx_u64m4_m:
15714case RISCV::BI__builtin_rvv_vwsubu_wx_u64m8_m:
15715 ID = Intrinsic::riscv_vwsubu_w_mask;
15716 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
15717 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
15718 break;
15719case RISCV::BI__builtin_rvv_vnot_v_i8m1:
15720case RISCV::BI__builtin_rvv_vnot_v_i8m2:
15721case RISCV::BI__builtin_rvv_vnot_v_i8m4:
15722case RISCV::BI__builtin_rvv_vnot_v_i8m8:
15723case RISCV::BI__builtin_rvv_vnot_v_i8mf2:
15724case RISCV::BI__builtin_rvv_vnot_v_i8mf4:
15725case RISCV::BI__builtin_rvv_vnot_v_i8mf8:
15726case RISCV::BI__builtin_rvv_vnot_v_i16m1:
15727case RISCV::BI__builtin_rvv_vnot_v_i16m2:
15728case RISCV::BI__builtin_rvv_vnot_v_i16m4:
15729case RISCV::BI__builtin_rvv_vnot_v_i16m8:
15730case RISCV::BI__builtin_rvv_vnot_v_i16mf2:
15731case RISCV::BI__builtin_rvv_vnot_v_i16mf4:
15732case RISCV::BI__builtin_rvv_vnot_v_i32m1:
15733case RISCV::BI__builtin_rvv_vnot_v_i32m2:
15734case RISCV::BI__builtin_rvv_vnot_v_i32m4:
15735case RISCV::BI__builtin_rvv_vnot_v_i32m8:
15736case RISCV::BI__builtin_rvv_vnot_v_i32mf2:
15737case RISCV::BI__builtin_rvv_vnot_v_i64m1:
15738case RISCV::BI__builtin_rvv_vnot_v_i64m2:
15739case RISCV::BI__builtin_rvv_vnot_v_i64m4:
15740case RISCV::BI__builtin_rvv_vnot_v_i64m8:
15741case RISCV::BI__builtin_rvv_vnot_v_u8m1:
15742case RISCV::BI__builtin_rvv_vnot_v_u8m2:
15743case RISCV::BI__builtin_rvv_vnot_v_u8m4:
15744case RISCV::BI__builtin_rvv_vnot_v_u8m8:
15745case RISCV::BI__builtin_rvv_vnot_v_u8mf2:
15746case RISCV::BI__builtin_rvv_vnot_v_u8mf4:
15747case RISCV::BI__builtin_rvv_vnot_v_u8mf8:
15748case RISCV::BI__builtin_rvv_vnot_v_u16m1:
15749case RISCV::BI__builtin_rvv_vnot_v_u16m2:
15750case RISCV::BI__builtin_rvv_vnot_v_u16m4:
15751case RISCV::BI__builtin_rvv_vnot_v_u16m8:
15752case RISCV::BI__builtin_rvv_vnot_v_u16mf2:
15753case RISCV::BI__builtin_rvv_vnot_v_u16mf4:
15754case RISCV::BI__builtin_rvv_vnot_v_u32m1:
15755case RISCV::BI__builtin_rvv_vnot_v_u32m2:
15756case RISCV::BI__builtin_rvv_vnot_v_u32m4:
15757case RISCV::BI__builtin_rvv_vnot_v_u32m8:
15758case RISCV::BI__builtin_rvv_vnot_v_u32mf2:
15759case RISCV::BI__builtin_rvv_vnot_v_u64m1:
15760case RISCV::BI__builtin_rvv_vnot_v_u64m2:
15761case RISCV::BI__builtin_rvv_vnot_v_u64m4:
15762case RISCV::BI__builtin_rvv_vnot_v_u64m8:
15763 ID = Intrinsic::riscv_vxor;
15764
15765 {
15766 // op1, vl
15767 IntrinsicTypes = {ResultType,
15768 cast<llvm::VectorType>(ResultType)->getElementType(),
15769 Ops[1]->getType()};
15770 Ops.insert(Ops.begin() + 1,
15771 llvm::Constant::getAllOnesValue(IntrinsicTypes[1]));
15772 break;
15773 }
15774 break;
15775case RISCV::BI__builtin_rvv_vxor_vv_i8m1:
15776case RISCV::BI__builtin_rvv_vxor_vv_i8m2:
15777case RISCV::BI__builtin_rvv_vxor_vv_i8m4:
15778case RISCV::BI__builtin_rvv_vxor_vv_i8m8:
15779case RISCV::BI__builtin_rvv_vxor_vv_i8mf2:
15780case RISCV::BI__builtin_rvv_vxor_vv_i8mf4:
15781case RISCV::BI__builtin_rvv_vxor_vv_i8mf8:
15782case RISCV::BI__builtin_rvv_vxor_vv_i16m1:
15783case RISCV::BI__builtin_rvv_vxor_vv_i16m2:
15784case RISCV::BI__builtin_rvv_vxor_vv_i16m4:
15785case RISCV::BI__builtin_rvv_vxor_vv_i16m8:
15786case RISCV::BI__builtin_rvv_vxor_vv_i16mf2:
15787case RISCV::BI__builtin_rvv_vxor_vv_i16mf4:
15788case RISCV::BI__builtin_rvv_vxor_vv_i32m1:
15789case RISCV::BI__builtin_rvv_vxor_vv_i32m2:
15790case RISCV::BI__builtin_rvv_vxor_vv_i32m4:
15791case RISCV::BI__builtin_rvv_vxor_vv_i32m8:
15792case RISCV::BI__builtin_rvv_vxor_vv_i32mf2:
15793case RISCV::BI__builtin_rvv_vxor_vv_i64m1:
15794case RISCV::BI__builtin_rvv_vxor_vv_i64m2:
15795case RISCV::BI__builtin_rvv_vxor_vv_i64m4:
15796case RISCV::BI__builtin_rvv_vxor_vv_i64m8:
15797case RISCV::BI__builtin_rvv_vxor_vx_i8m1:
15798case RISCV::BI__builtin_rvv_vxor_vx_i8m2:
15799case RISCV::BI__builtin_rvv_vxor_vx_i8m4:
15800case RISCV::BI__builtin_rvv_vxor_vx_i8m8:
15801case RISCV::BI__builtin_rvv_vxor_vx_i8mf2:
15802case RISCV::BI__builtin_rvv_vxor_vx_i8mf4:
15803case RISCV::BI__builtin_rvv_vxor_vx_i8mf8:
15804case RISCV::BI__builtin_rvv_vxor_vx_i16m1:
15805case RISCV::BI__builtin_rvv_vxor_vx_i16m2:
15806case RISCV::BI__builtin_rvv_vxor_vx_i16m4:
15807case RISCV::BI__builtin_rvv_vxor_vx_i16m8:
15808case RISCV::BI__builtin_rvv_vxor_vx_i16mf2:
15809case RISCV::BI__builtin_rvv_vxor_vx_i16mf4:
15810case RISCV::BI__builtin_rvv_vxor_vx_i32m1:
15811case RISCV::BI__builtin_rvv_vxor_vx_i32m2:
15812case RISCV::BI__builtin_rvv_vxor_vx_i32m4:
15813case RISCV::BI__builtin_rvv_vxor_vx_i32m8:
15814case RISCV::BI__builtin_rvv_vxor_vx_i32mf2:
15815case RISCV::BI__builtin_rvv_vxor_vx_i64m1:
15816case RISCV::BI__builtin_rvv_vxor_vx_i64m2:
15817case RISCV::BI__builtin_rvv_vxor_vx_i64m4:
15818case RISCV::BI__builtin_rvv_vxor_vx_i64m8:
15819case RISCV::BI__builtin_rvv_vxor_vv_u8m1:
15820case RISCV::BI__builtin_rvv_vxor_vv_u8m2:
15821case RISCV::BI__builtin_rvv_vxor_vv_u8m4:
15822case RISCV::BI__builtin_rvv_vxor_vv_u8m8:
15823case RISCV::BI__builtin_rvv_vxor_vv_u8mf2:
15824case RISCV::BI__builtin_rvv_vxor_vv_u8mf4:
15825case RISCV::BI__builtin_rvv_vxor_vv_u8mf8:
15826case RISCV::BI__builtin_rvv_vxor_vv_u16m1:
15827case RISCV::BI__builtin_rvv_vxor_vv_u16m2:
15828case RISCV::BI__builtin_rvv_vxor_vv_u16m4:
15829case RISCV::BI__builtin_rvv_vxor_vv_u16m8:
15830case RISCV::BI__builtin_rvv_vxor_vv_u16mf2:
15831case RISCV::BI__builtin_rvv_vxor_vv_u16mf4:
15832case RISCV::BI__builtin_rvv_vxor_vv_u32m1:
15833case RISCV::BI__builtin_rvv_vxor_vv_u32m2:
15834case RISCV::BI__builtin_rvv_vxor_vv_u32m4:
15835case RISCV::BI__builtin_rvv_vxor_vv_u32m8:
15836case RISCV::BI__builtin_rvv_vxor_vv_u32mf2:
15837case RISCV::BI__builtin_rvv_vxor_vv_u64m1:
15838case RISCV::BI__builtin_rvv_vxor_vv_u64m2:
15839case RISCV::BI__builtin_rvv_vxor_vv_u64m4:
15840case RISCV::BI__builtin_rvv_vxor_vv_u64m8:
15841case RISCV::BI__builtin_rvv_vxor_vx_u8m1:
15842case RISCV::BI__builtin_rvv_vxor_vx_u8m2:
15843case RISCV::BI__builtin_rvv_vxor_vx_u8m4:
15844case RISCV::BI__builtin_rvv_vxor_vx_u8m8:
15845case RISCV::BI__builtin_rvv_vxor_vx_u8mf2:
15846case RISCV::BI__builtin_rvv_vxor_vx_u8mf4:
15847case RISCV::BI__builtin_rvv_vxor_vx_u8mf8:
15848case RISCV::BI__builtin_rvv_vxor_vx_u16m1:
15849case RISCV::BI__builtin_rvv_vxor_vx_u16m2:
15850case RISCV::BI__builtin_rvv_vxor_vx_u16m4:
15851case RISCV::BI__builtin_rvv_vxor_vx_u16m8:
15852case RISCV::BI__builtin_rvv_vxor_vx_u16mf2:
15853case RISCV::BI__builtin_rvv_vxor_vx_u16mf4:
15854case RISCV::BI__builtin_rvv_vxor_vx_u32m1:
15855case RISCV::BI__builtin_rvv_vxor_vx_u32m2:
15856case RISCV::BI__builtin_rvv_vxor_vx_u32m4:
15857case RISCV::BI__builtin_rvv_vxor_vx_u32m8:
15858case RISCV::BI__builtin_rvv_vxor_vx_u32mf2:
15859case RISCV::BI__builtin_rvv_vxor_vx_u64m1:
15860case RISCV::BI__builtin_rvv_vxor_vx_u64m2:
15861case RISCV::BI__builtin_rvv_vxor_vx_u64m4:
15862case RISCV::BI__builtin_rvv_vxor_vx_u64m8:
15863 ID = Intrinsic::riscv_vxor;
15864 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
15865 break;
15866case RISCV::BI__builtin_rvv_vnot_v_i8m1_m:
15867case RISCV::BI__builtin_rvv_vnot_v_i8m2_m:
15868case RISCV::BI__builtin_rvv_vnot_v_i8m4_m:
15869case RISCV::BI__builtin_rvv_vnot_v_i8m8_m:
15870case RISCV::BI__builtin_rvv_vnot_v_i8mf2_m:
15871case RISCV::BI__builtin_rvv_vnot_v_i8mf4_m:
15872case RISCV::BI__builtin_rvv_vnot_v_i8mf8_m:
15873case RISCV::BI__builtin_rvv_vnot_v_i16m1_m:
15874case RISCV::BI__builtin_rvv_vnot_v_i16m2_m:
15875case RISCV::BI__builtin_rvv_vnot_v_i16m4_m:
15876case RISCV::BI__builtin_rvv_vnot_v_i16m8_m:
15877case RISCV::BI__builtin_rvv_vnot_v_i16mf2_m:
15878case RISCV::BI__builtin_rvv_vnot_v_i16mf4_m:
15879case RISCV::BI__builtin_rvv_vnot_v_i32m1_m:
15880case RISCV::BI__builtin_rvv_vnot_v_i32m2_m:
15881case RISCV::BI__builtin_rvv_vnot_v_i32m4_m:
15882case RISCV::BI__builtin_rvv_vnot_v_i32m8_m:
15883case RISCV::BI__builtin_rvv_vnot_v_i32mf2_m:
15884case RISCV::BI__builtin_rvv_vnot_v_i64m1_m:
15885case RISCV::BI__builtin_rvv_vnot_v_i64m2_m:
15886case RISCV::BI__builtin_rvv_vnot_v_i64m4_m:
15887case RISCV::BI__builtin_rvv_vnot_v_i64m8_m:
15888case RISCV::BI__builtin_rvv_vnot_v_u8m1_m:
15889case RISCV::BI__builtin_rvv_vnot_v_u8m2_m:
15890case RISCV::BI__builtin_rvv_vnot_v_u8m4_m:
15891case RISCV::BI__builtin_rvv_vnot_v_u8m8_m:
15892case RISCV::BI__builtin_rvv_vnot_v_u8mf2_m:
15893case RISCV::BI__builtin_rvv_vnot_v_u8mf4_m:
15894case RISCV::BI__builtin_rvv_vnot_v_u8mf8_m:
15895case RISCV::BI__builtin_rvv_vnot_v_u16m1_m:
15896case RISCV::BI__builtin_rvv_vnot_v_u16m2_m:
15897case RISCV::BI__builtin_rvv_vnot_v_u16m4_m:
15898case RISCV::BI__builtin_rvv_vnot_v_u16m8_m:
15899case RISCV::BI__builtin_rvv_vnot_v_u16mf2_m:
15900case RISCV::BI__builtin_rvv_vnot_v_u16mf4_m:
15901case RISCV::BI__builtin_rvv_vnot_v_u32m1_m:
15902case RISCV::BI__builtin_rvv_vnot_v_u32m2_m:
15903case RISCV::BI__builtin_rvv_vnot_v_u32m4_m:
15904case RISCV::BI__builtin_rvv_vnot_v_u32m8_m:
15905case RISCV::BI__builtin_rvv_vnot_v_u32mf2_m:
15906case RISCV::BI__builtin_rvv_vnot_v_u64m1_m:
15907case RISCV::BI__builtin_rvv_vnot_v_u64m2_m:
15908case RISCV::BI__builtin_rvv_vnot_v_u64m4_m:
15909case RISCV::BI__builtin_rvv_vnot_v_u64m8_m:
15910 ID = Intrinsic::riscv_vxor_mask;
15911
15912 {
15913 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
15914 // maskedoff, op1, mask, vl
15915 IntrinsicTypes = {ResultType,
15916 cast<llvm::VectorType>(ResultType)->getElementType(),
15917 Ops[3]->getType()};
15918 Ops.insert(Ops.begin() + 2,
15919 llvm::Constant::getAllOnesValue(IntrinsicTypes[1]));
15920 break;
15921 }
15922 break;
15923case RISCV::BI__builtin_rvv_vxor_vv_i8m1_m:
15924case RISCV::BI__builtin_rvv_vxor_vv_i8m2_m:
15925case RISCV::BI__builtin_rvv_vxor_vv_i8m4_m:
15926case RISCV::BI__builtin_rvv_vxor_vv_i8m8_m:
15927case RISCV::BI__builtin_rvv_vxor_vv_i8mf2_m:
15928case RISCV::BI__builtin_rvv_vxor_vv_i8mf4_m:
15929case RISCV::BI__builtin_rvv_vxor_vv_i8mf8_m:
15930case RISCV::BI__builtin_rvv_vxor_vv_i16m1_m:
15931case RISCV::BI__builtin_rvv_vxor_vv_i16m2_m:
15932case RISCV::BI__builtin_rvv_vxor_vv_i16m4_m:
15933case RISCV::BI__builtin_rvv_vxor_vv_i16m8_m:
15934case RISCV::BI__builtin_rvv_vxor_vv_i16mf2_m:
15935case RISCV::BI__builtin_rvv_vxor_vv_i16mf4_m:
15936case RISCV::BI__builtin_rvv_vxor_vv_i32m1_m:
15937case RISCV::BI__builtin_rvv_vxor_vv_i32m2_m:
15938case RISCV::BI__builtin_rvv_vxor_vv_i32m4_m:
15939case RISCV::BI__builtin_rvv_vxor_vv_i32m8_m:
15940case RISCV::BI__builtin_rvv_vxor_vv_i32mf2_m:
15941case RISCV::BI__builtin_rvv_vxor_vv_i64m1_m:
15942case RISCV::BI__builtin_rvv_vxor_vv_i64m2_m:
15943case RISCV::BI__builtin_rvv_vxor_vv_i64m4_m:
15944case RISCV::BI__builtin_rvv_vxor_vv_i64m8_m:
15945case RISCV::BI__builtin_rvv_vxor_vx_i8m1_m:
15946case RISCV::BI__builtin_rvv_vxor_vx_i8m2_m:
15947case RISCV::BI__builtin_rvv_vxor_vx_i8m4_m:
15948case RISCV::BI__builtin_rvv_vxor_vx_i8m8_m:
15949case RISCV::BI__builtin_rvv_vxor_vx_i8mf2_m:
15950case RISCV::BI__builtin_rvv_vxor_vx_i8mf4_m:
15951case RISCV::BI__builtin_rvv_vxor_vx_i8mf8_m:
15952case RISCV::BI__builtin_rvv_vxor_vx_i16m1_m:
15953case RISCV::BI__builtin_rvv_vxor_vx_i16m2_m:
15954case RISCV::BI__builtin_rvv_vxor_vx_i16m4_m:
15955case RISCV::BI__builtin_rvv_vxor_vx_i16m8_m:
15956case RISCV::BI__builtin_rvv_vxor_vx_i16mf2_m:
15957case RISCV::BI__builtin_rvv_vxor_vx_i16mf4_m:
15958case RISCV::BI__builtin_rvv_vxor_vx_i32m1_m:
15959case RISCV::BI__builtin_rvv_vxor_vx_i32m2_m:
15960case RISCV::BI__builtin_rvv_vxor_vx_i32m4_m:
15961case RISCV::BI__builtin_rvv_vxor_vx_i32m8_m:
15962case RISCV::BI__builtin_rvv_vxor_vx_i32mf2_m:
15963case RISCV::BI__builtin_rvv_vxor_vx_i64m1_m:
15964case RISCV::BI__builtin_rvv_vxor_vx_i64m2_m:
15965case RISCV::BI__builtin_rvv_vxor_vx_i64m4_m:
15966case RISCV::BI__builtin_rvv_vxor_vx_i64m8_m:
15967case RISCV::BI__builtin_rvv_vxor_vv_u8m1_m:
15968case RISCV::BI__builtin_rvv_vxor_vv_u8m2_m:
15969case RISCV::BI__builtin_rvv_vxor_vv_u8m4_m:
15970case RISCV::BI__builtin_rvv_vxor_vv_u8m8_m:
15971case RISCV::BI__builtin_rvv_vxor_vv_u8mf2_m:
15972case RISCV::BI__builtin_rvv_vxor_vv_u8mf4_m:
15973case RISCV::BI__builtin_rvv_vxor_vv_u8mf8_m:
15974case RISCV::BI__builtin_rvv_vxor_vv_u16m1_m:
15975case RISCV::BI__builtin_rvv_vxor_vv_u16m2_m:
15976case RISCV::BI__builtin_rvv_vxor_vv_u16m4_m:
15977case RISCV::BI__builtin_rvv_vxor_vv_u16m8_m:
15978case RISCV::BI__builtin_rvv_vxor_vv_u16mf2_m:
15979case RISCV::BI__builtin_rvv_vxor_vv_u16mf4_m:
15980case RISCV::BI__builtin_rvv_vxor_vv_u32m1_m:
15981case RISCV::BI__builtin_rvv_vxor_vv_u32m2_m:
15982case RISCV::BI__builtin_rvv_vxor_vv_u32m4_m:
15983case RISCV::BI__builtin_rvv_vxor_vv_u32m8_m:
15984case RISCV::BI__builtin_rvv_vxor_vv_u32mf2_m:
15985case RISCV::BI__builtin_rvv_vxor_vv_u64m1_m:
15986case RISCV::BI__builtin_rvv_vxor_vv_u64m2_m:
15987case RISCV::BI__builtin_rvv_vxor_vv_u64m4_m:
15988case RISCV::BI__builtin_rvv_vxor_vv_u64m8_m:
15989case RISCV::BI__builtin_rvv_vxor_vx_u8m1_m:
15990case RISCV::BI__builtin_rvv_vxor_vx_u8m2_m:
15991case RISCV::BI__builtin_rvv_vxor_vx_u8m4_m:
15992case RISCV::BI__builtin_rvv_vxor_vx_u8m8_m:
15993case RISCV::BI__builtin_rvv_vxor_vx_u8mf2_m:
15994case RISCV::BI__builtin_rvv_vxor_vx_u8mf4_m:
15995case RISCV::BI__builtin_rvv_vxor_vx_u8mf8_m:
15996case RISCV::BI__builtin_rvv_vxor_vx_u16m1_m:
15997case RISCV::BI__builtin_rvv_vxor_vx_u16m2_m:
15998case RISCV::BI__builtin_rvv_vxor_vx_u16m4_m:
15999case RISCV::BI__builtin_rvv_vxor_vx_u16m8_m:
16000case RISCV::BI__builtin_rvv_vxor_vx_u16mf2_m:
16001case RISCV::BI__builtin_rvv_vxor_vx_u16mf4_m:
16002case RISCV::BI__builtin_rvv_vxor_vx_u32m1_m:
16003case RISCV::BI__builtin_rvv_vxor_vx_u32m2_m:
16004case RISCV::BI__builtin_rvv_vxor_vx_u32m4_m:
16005case RISCV::BI__builtin_rvv_vxor_vx_u32m8_m:
16006case RISCV::BI__builtin_rvv_vxor_vx_u32mf2_m:
16007case RISCV::BI__builtin_rvv_vxor_vx_u64m1_m:
16008case RISCV::BI__builtin_rvv_vxor_vx_u64m2_m:
16009case RISCV::BI__builtin_rvv_vxor_vx_u64m4_m:
16010case RISCV::BI__builtin_rvv_vxor_vx_u64m8_m:
16011 ID = Intrinsic::riscv_vxor_mask;
16012 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
16013 IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()};
16014 break;
16015case RISCV::BI__builtin_rvv_vzext_vf2_u16mf4:
16016case RISCV::BI__builtin_rvv_vzext_vf2_u16mf2:
16017case RISCV::BI__builtin_rvv_vzext_vf2_u16m1:
16018case RISCV::BI__builtin_rvv_vzext_vf2_u16m2:
16019case RISCV::BI__builtin_rvv_vzext_vf2_u16m4:
16020case RISCV::BI__builtin_rvv_vzext_vf2_u16m8:
16021case RISCV::BI__builtin_rvv_vzext_vf2_u32mf2:
16022case RISCV::BI__builtin_rvv_vzext_vf2_u32m1:
16023case RISCV::BI__builtin_rvv_vzext_vf2_u32m2:
16024case RISCV::BI__builtin_rvv_vzext_vf2_u32m4:
16025case RISCV::BI__builtin_rvv_vzext_vf2_u32m8:
16026case RISCV::BI__builtin_rvv_vzext_vf2_u64m1:
16027case RISCV::BI__builtin_rvv_vzext_vf2_u64m2:
16028case RISCV::BI__builtin_rvv_vzext_vf2_u64m4:
16029case RISCV::BI__builtin_rvv_vzext_vf2_u64m8:
16030case RISCV::BI__builtin_rvv_vzext_vf4_u32mf2:
16031case RISCV::BI__builtin_rvv_vzext_vf4_u32m1:
16032case RISCV::BI__builtin_rvv_vzext_vf4_u32m2:
16033case RISCV::BI__builtin_rvv_vzext_vf4_u32m4:
16034case RISCV::BI__builtin_rvv_vzext_vf4_u32m8:
16035case RISCV::BI__builtin_rvv_vzext_vf4_u64m1:
16036case RISCV::BI__builtin_rvv_vzext_vf4_u64m2:
16037case RISCV::BI__builtin_rvv_vzext_vf4_u64m4:
16038case RISCV::BI__builtin_rvv_vzext_vf4_u64m8:
16039case RISCV::BI__builtin_rvv_vzext_vf8_u64m1:
16040case RISCV::BI__builtin_rvv_vzext_vf8_u64m2:
16041case RISCV::BI__builtin_rvv_vzext_vf8_u64m4:
16042case RISCV::BI__builtin_rvv_vzext_vf8_u64m8:
16043 ID = Intrinsic::riscv_vzext;
16044 IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()};
16045 break;
16046case RISCV::BI__builtin_rvv_vzext_vf2_u16mf4_m:
16047case RISCV::BI__builtin_rvv_vzext_vf2_u16mf2_m:
16048case RISCV::BI__builtin_rvv_vzext_vf2_u16m1_m:
16049case RISCV::BI__builtin_rvv_vzext_vf2_u16m2_m:
16050case RISCV::BI__builtin_rvv_vzext_vf2_u16m4_m:
16051case RISCV::BI__builtin_rvv_vzext_vf2_u16m8_m:
16052case RISCV::BI__builtin_rvv_vzext_vf2_u32mf2_m:
16053case RISCV::BI__builtin_rvv_vzext_vf2_u32m1_m:
16054case RISCV::BI__builtin_rvv_vzext_vf2_u32m2_m:
16055case RISCV::BI__builtin_rvv_vzext_vf2_u32m4_m:
16056case RISCV::BI__builtin_rvv_vzext_vf2_u32m8_m:
16057case RISCV::BI__builtin_rvv_vzext_vf2_u64m1_m:
16058case RISCV::BI__builtin_rvv_vzext_vf2_u64m2_m:
16059case RISCV::BI__builtin_rvv_vzext_vf2_u64m4_m:
16060case RISCV::BI__builtin_rvv_vzext_vf2_u64m8_m:
16061case RISCV::BI__builtin_rvv_vzext_vf4_u32mf2_m:
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16063case RISCV::BI__builtin_rvv_vzext_vf4_u32m2_m:
16064case RISCV::BI__builtin_rvv_vzext_vf4_u32m4_m:
16065case RISCV::BI__builtin_rvv_vzext_vf4_u32m8_m:
16066case RISCV::BI__builtin_rvv_vzext_vf4_u64m1_m:
16067case RISCV::BI__builtin_rvv_vzext_vf4_u64m2_m:
16068case RISCV::BI__builtin_rvv_vzext_vf4_u64m4_m:
16069case RISCV::BI__builtin_rvv_vzext_vf4_u64m8_m:
16070case RISCV::BI__builtin_rvv_vzext_vf8_u64m1_m:
16071case RISCV::BI__builtin_rvv_vzext_vf8_u64m2_m:
16072case RISCV::BI__builtin_rvv_vzext_vf8_u64m4_m:
16073case RISCV::BI__builtin_rvv_vzext_vf8_u64m8_m:
16074 ID = Intrinsic::riscv_vzext_mask;
16075 std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1);
16076 IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()};
16077 break;
16078