File: | build-llvm/tools/clang/include/clang/Basic/riscv_vector_builtin_cg.inc |
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Keyboard shortcuts:
1 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i8mf2_i8m1: |
2 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i8mf4_i8m1: |
3 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i8mf8_i8m1: |
4 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i16mf2_i16m1: |
5 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i16mf4_i16m1: |
6 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i32mf2_i32m1: |
7 | case RISCV::BI__builtin_rvv_vlmul_ext_v_f32mf2_f32m1: |
8 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i8mf4_i8mf2: |
9 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i8mf8_i8mf2: |
10 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i16mf4_i16mf2: |
11 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i8mf8_i8mf4: |
12 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i8m1_i8m2: |
13 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i8mf2_i8m2: |
14 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i8mf4_i8m2: |
15 | case RISCV::BI__builtin_rvv_vlmul_ext_v_i8mf8_i8m2: |
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117 | case RISCV::BI__builtin_rvv_vlmul_ext_v_u32mf2_u32m8: |
118 | case RISCV::BI__builtin_rvv_vlmul_ext_v_u64m1_u64m8: |
119 | case RISCV::BI__builtin_rvv_vlmul_ext_v_u64m2_u64m8: |
120 | case RISCV::BI__builtin_rvv_vlmul_ext_v_u64m4_u64m8: |
121 | |
122 | ID = Intrinsic::experimental_vector_insert; |
123 | IntrinsicTypes = {ResultType, Ops[0]->getType()}; |
124 | Ops.push_back(llvm::UndefValue::get(ResultType)); |
125 | std::swap(Ops[0], Ops[1]); |
126 | Ops.push_back(ConstantInt::get(Int64Ty, 0)); |
127 | return Builder.CreateCall(CGM.getIntrinsic(ID, IntrinsicTypes), Ops, ""); |
128 | break; |
129 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m1_i8mf2: |
130 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m2_i8mf2: |
131 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m4_i8mf2: |
132 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m8_i8mf2: |
133 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m1_i16mf2: |
134 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m2_i16mf2: |
135 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m4_i16mf2: |
136 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m8_i16mf2: |
137 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m1_i32mf2: |
138 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m2_i32mf2: |
139 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m4_i32mf2: |
140 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i32m8_i32mf2: |
141 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_f32m1_f32mf2: |
142 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_f32m2_f32mf2: |
143 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_f32m4_f32mf2: |
144 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_f32m8_f32mf2: |
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149 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8mf2_i8mf4: |
150 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m1_i16mf4: |
151 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16m2_i16mf4: |
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154 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i16mf2_i16mf4: |
155 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m1_i8mf8: |
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158 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m8_i8mf8: |
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160 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8mf4_i8mf8: |
161 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m2_i8m1: |
162 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_i8m4_i8m1: |
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199 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m4_u8mf2: |
200 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m8_u8mf2: |
201 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m1_u16mf2: |
202 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m2_u16mf2: |
203 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m4_u16mf2: |
204 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m8_u16mf2: |
205 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u32m1_u32mf2: |
206 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u32m2_u32mf2: |
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211 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m4_u8mf4: |
212 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m8_u8mf4: |
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216 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m4_u16mf4: |
217 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m8_u16mf4: |
218 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16mf2_u16mf4: |
219 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m1_u8mf8: |
220 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m2_u8mf8: |
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222 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m8_u8mf8: |
223 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8mf2_u8mf8: |
224 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8mf4_u8mf8: |
225 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m2_u8m1: |
226 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m4_u8m1: |
227 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m8_u8m1: |
228 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m2_u16m1: |
229 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m4_u16m1: |
230 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m8_u16m1: |
231 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u32m2_u32m1: |
232 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u32m4_u32m1: |
233 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u32m8_u32m1: |
234 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u64m2_u64m1: |
235 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u64m4_u64m1: |
236 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u64m8_u64m1: |
237 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m4_u8m2: |
238 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m8_u8m2: |
239 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m4_u16m2: |
240 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m8_u16m2: |
241 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u32m4_u32m2: |
242 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u32m8_u32m2: |
243 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u64m4_u64m2: |
244 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u64m8_u64m2: |
245 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u8m8_u8m4: |
246 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u16m8_u16m4: |
247 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u32m8_u32m4: |
248 | case RISCV::BI__builtin_rvv_vlmul_trunc_v_u64m8_u64m4: |
249 | { |
250 | ID = Intrinsic::experimental_vector_extract; |
251 | IntrinsicTypes = {ResultType, Ops[0]->getType()}; |
252 | Ops.push_back(ConstantInt::get(Int64Ty, 0)); |
253 | return Builder.CreateCall(CGM.getIntrinsic(ID, IntrinsicTypes), Ops, ""); |
254 | } break; |
255 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m1_f32m1: |
256 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m2_f32m2: |
257 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m4_f32m4: |
258 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m8_f32m8: |
259 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32mf2_f32mf2: |
260 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m1_f64m1: |
261 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m2_f64m2: |
262 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m4_f64m4: |
263 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m8_f64m8: |
264 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m1_f32m1: |
265 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m2_f32m2: |
266 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m4_f32m4: |
267 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m8_f32m8: |
268 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32mf2_f32mf2: |
269 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m1_f64m1: |
270 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m2_f64m2: |
271 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m4_f64m4: |
272 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m8_f64m8: |
273 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m1_i16m1: |
274 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m2_i16m2: |
275 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m4_i16m4: |
276 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m8_i16m8: |
277 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8mf2_i16mf2: |
278 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8mf4_i16mf4: |
279 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m1_i16m1: |
280 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m2_i16m2: |
281 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m4_i16m4: |
282 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m8_i16m8: |
283 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32mf2_i16mf2: |
284 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m1_i16m1: |
285 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m2_i16m2: |
286 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m4_i16m4: |
287 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m8_i16m8: |
288 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m1_i32m1: |
289 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m2_i32m2: |
290 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m4_i32m4: |
291 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m8_i32m8: |
292 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8mf2_i32mf2: |
293 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m1_i32m1: |
294 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m2_i32m2: |
295 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m4_i32m4: |
296 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m8_i32m8: |
297 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16mf2_i32mf2: |
298 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m1_i32m1: |
299 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m2_i32m2: |
300 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m4_i32m4: |
301 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m8_i32m8: |
302 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m1_i64m1: |
303 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m2_i64m2: |
304 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m4_i64m4: |
305 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m8_i64m8: |
306 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m1_i64m1: |
307 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m2_i64m2: |
308 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m4_i64m4: |
309 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m8_i64m8: |
310 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m1_i64m1: |
311 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m2_i64m2: |
312 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m4_i64m4: |
313 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m8_i64m8: |
314 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m1_i8m1: |
315 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m2_i8m2: |
316 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m4_i8m4: |
317 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m8_i8m8: |
318 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16mf2_i8mf2: |
319 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16mf4_i8mf4: |
320 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m1_i8m1: |
321 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m2_i8m2: |
322 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m4_i8m4: |
323 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m8_i8m8: |
324 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32mf2_i8mf2: |
325 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m1_i8m1: |
326 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m2_i8m2: |
327 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m4_i8m4: |
328 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m8_i8m8: |
329 | case RISCV::BI__builtin_rvv_vreinterpret_v_f32m1_i32m1: |
330 | case RISCV::BI__builtin_rvv_vreinterpret_v_f32m2_i32m2: |
331 | case RISCV::BI__builtin_rvv_vreinterpret_v_f32m4_i32m4: |
332 | case RISCV::BI__builtin_rvv_vreinterpret_v_f32m8_i32m8: |
333 | case RISCV::BI__builtin_rvv_vreinterpret_v_f32mf2_i32mf2: |
334 | case RISCV::BI__builtin_rvv_vreinterpret_v_f64m1_i64m1: |
335 | case RISCV::BI__builtin_rvv_vreinterpret_v_f64m2_i64m2: |
336 | case RISCV::BI__builtin_rvv_vreinterpret_v_f64m4_i64m4: |
337 | case RISCV::BI__builtin_rvv_vreinterpret_v_f64m8_i64m8: |
338 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m1_i8m1: |
339 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m2_i8m2: |
340 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m4_i8m4: |
341 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m8_i8m8: |
342 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8mf2_i8mf2: |
343 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8mf4_i8mf4: |
344 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8mf8_i8mf8: |
345 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m1_i16m1: |
346 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m2_i16m2: |
347 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m4_i16m4: |
348 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m8_i16m8: |
349 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16mf2_i16mf2: |
350 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16mf4_i16mf4: |
351 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m1_i32m1: |
352 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m2_i32m2: |
353 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m4_i32m4: |
354 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m8_i32m8: |
355 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32mf2_i32mf2: |
356 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m1_i64m1: |
357 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m2_i64m2: |
358 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m4_i64m4: |
359 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m8_i64m8: |
360 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m1_u16m1: |
361 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m2_u16m2: |
362 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m4_u16m4: |
363 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m8_u16m8: |
364 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8mf2_u16mf2: |
365 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8mf4_u16mf4: |
366 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m1_u16m1: |
367 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m2_u16m2: |
368 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m4_u16m4: |
369 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m8_u16m8: |
370 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32mf2_u16mf2: |
371 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m1_u16m1: |
372 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m2_u16m2: |
373 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m4_u16m4: |
374 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m8_u16m8: |
375 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m1_u32m1: |
376 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m2_u32m2: |
377 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m4_u32m4: |
378 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m8_u32m8: |
379 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8mf2_u32mf2: |
380 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m1_u32m1: |
381 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m2_u32m2: |
382 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m4_u32m4: |
383 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m8_u32m8: |
384 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16mf2_u32mf2: |
385 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m1_u32m1: |
386 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m2_u32m2: |
387 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m4_u32m4: |
388 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m8_u32m8: |
389 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m1_u64m1: |
390 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m2_u64m2: |
391 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m4_u64m4: |
392 | case RISCV::BI__builtin_rvv_vreinterpret_v_u8m8_u64m8: |
393 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m1_u64m1: |
394 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m2_u64m2: |
395 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m4_u64m4: |
396 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m8_u64m8: |
397 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m1_u64m1: |
398 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m2_u64m2: |
399 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m4_u64m4: |
400 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m8_u64m8: |
401 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m1_u8m1: |
402 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m2_u8m2: |
403 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m4_u8m4: |
404 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16m8_u8m8: |
405 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16mf2_u8mf2: |
406 | case RISCV::BI__builtin_rvv_vreinterpret_v_u16mf4_u8mf4: |
407 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m1_u8m1: |
408 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m2_u8m2: |
409 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m4_u8m4: |
410 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32m8_u8m8: |
411 | case RISCV::BI__builtin_rvv_vreinterpret_v_u32mf2_u8mf2: |
412 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m1_u8m1: |
413 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m2_u8m2: |
414 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m4_u8m4: |
415 | case RISCV::BI__builtin_rvv_vreinterpret_v_u64m8_u8m8: |
416 | case RISCV::BI__builtin_rvv_vreinterpret_v_f32m1_u32m1: |
417 | case RISCV::BI__builtin_rvv_vreinterpret_v_f32m2_u32m2: |
418 | case RISCV::BI__builtin_rvv_vreinterpret_v_f32m4_u32m4: |
419 | case RISCV::BI__builtin_rvv_vreinterpret_v_f32m8_u32m8: |
420 | case RISCV::BI__builtin_rvv_vreinterpret_v_f32mf2_u32mf2: |
421 | case RISCV::BI__builtin_rvv_vreinterpret_v_f64m1_u64m1: |
422 | case RISCV::BI__builtin_rvv_vreinterpret_v_f64m2_u64m2: |
423 | case RISCV::BI__builtin_rvv_vreinterpret_v_f64m4_u64m4: |
424 | case RISCV::BI__builtin_rvv_vreinterpret_v_f64m8_u64m8: |
425 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m1_u8m1: |
426 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m2_u8m2: |
427 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m4_u8m4: |
428 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8m8_u8m8: |
429 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8mf2_u8mf2: |
430 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8mf4_u8mf4: |
431 | case RISCV::BI__builtin_rvv_vreinterpret_v_i8mf8_u8mf8: |
432 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m1_u16m1: |
433 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m2_u16m2: |
434 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m4_u16m4: |
435 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16m8_u16m8: |
436 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16mf2_u16mf2: |
437 | case RISCV::BI__builtin_rvv_vreinterpret_v_i16mf4_u16mf4: |
438 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m1_u32m1: |
439 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m2_u32m2: |
440 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m4_u32m4: |
441 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32m8_u32m8: |
442 | case RISCV::BI__builtin_rvv_vreinterpret_v_i32mf2_u32mf2: |
443 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m1_u64m1: |
444 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m2_u64m2: |
445 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m4_u64m4: |
446 | case RISCV::BI__builtin_rvv_vreinterpret_v_i64m8_u64m8: |
447 | |
448 | return Builder.CreateBitCast(Ops[0], ResultType); |
449 | break; |
450 | case RISCV::BI__builtin_rvv_vundefined_i8m1: |
451 | case RISCV::BI__builtin_rvv_vundefined_i8m2: |
452 | case RISCV::BI__builtin_rvv_vundefined_i8m4: |
453 | case RISCV::BI__builtin_rvv_vundefined_i8m8: |
454 | case RISCV::BI__builtin_rvv_vundefined_i8mf2: |
455 | case RISCV::BI__builtin_rvv_vundefined_i8mf4: |
456 | case RISCV::BI__builtin_rvv_vundefined_i8mf8: |
457 | case RISCV::BI__builtin_rvv_vundefined_i16m1: |
458 | case RISCV::BI__builtin_rvv_vundefined_i16m2: |
459 | case RISCV::BI__builtin_rvv_vundefined_i16m4: |
460 | case RISCV::BI__builtin_rvv_vundefined_i16m8: |
461 | case RISCV::BI__builtin_rvv_vundefined_i16mf2: |
462 | case RISCV::BI__builtin_rvv_vundefined_i16mf4: |
463 | case RISCV::BI__builtin_rvv_vundefined_i32m1: |
464 | case RISCV::BI__builtin_rvv_vundefined_i32m2: |
465 | case RISCV::BI__builtin_rvv_vundefined_i32m4: |
466 | case RISCV::BI__builtin_rvv_vundefined_i32m8: |
467 | case RISCV::BI__builtin_rvv_vundefined_i32mf2: |
468 | case RISCV::BI__builtin_rvv_vundefined_i64m1: |
469 | case RISCV::BI__builtin_rvv_vundefined_i64m2: |
470 | case RISCV::BI__builtin_rvv_vundefined_i64m4: |
471 | case RISCV::BI__builtin_rvv_vundefined_i64m8: |
472 | case RISCV::BI__builtin_rvv_vundefined_f32m1: |
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478 | case RISCV::BI__builtin_rvv_vundefined_f64m2: |
479 | case RISCV::BI__builtin_rvv_vundefined_f64m4: |
480 | case RISCV::BI__builtin_rvv_vundefined_f64m8: |
481 | case RISCV::BI__builtin_rvv_vundefined_u8m1: |
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483 | case RISCV::BI__builtin_rvv_vundefined_u8m4: |
484 | case RISCV::BI__builtin_rvv_vundefined_u8m8: |
485 | case RISCV::BI__builtin_rvv_vundefined_u8mf2: |
486 | case RISCV::BI__builtin_rvv_vundefined_u8mf4: |
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490 | case RISCV::BI__builtin_rvv_vundefined_u16m4: |
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494 | case RISCV::BI__builtin_rvv_vundefined_u32m1: |
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497 | case RISCV::BI__builtin_rvv_vundefined_u32m8: |
498 | case RISCV::BI__builtin_rvv_vundefined_u32mf2: |
499 | case RISCV::BI__builtin_rvv_vundefined_u64m1: |
500 | case RISCV::BI__builtin_rvv_vundefined_u64m2: |
501 | case RISCV::BI__builtin_rvv_vundefined_u64m4: |
502 | case RISCV::BI__builtin_rvv_vundefined_u64m8: |
503 | |
504 | return llvm::UndefValue::get(ResultType); |
505 | break; |
506 | case RISCV::BI__builtin_rvv_vaadd_vv_i8m1: |
507 | case RISCV::BI__builtin_rvv_vaadd_vv_i8m2: |
508 | case RISCV::BI__builtin_rvv_vaadd_vv_i8m4: |
509 | case RISCV::BI__builtin_rvv_vaadd_vv_i8m8: |
510 | case RISCV::BI__builtin_rvv_vaadd_vv_i8mf2: |
511 | case RISCV::BI__builtin_rvv_vaadd_vv_i8mf4: |
512 | case RISCV::BI__builtin_rvv_vaadd_vv_i8mf8: |
513 | case RISCV::BI__builtin_rvv_vaadd_vv_i16m1: |
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517 | case RISCV::BI__builtin_rvv_vaadd_vv_i16mf2: |
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519 | case RISCV::BI__builtin_rvv_vaadd_vv_i32m1: |
520 | case RISCV::BI__builtin_rvv_vaadd_vv_i32m2: |
521 | case RISCV::BI__builtin_rvv_vaadd_vv_i32m4: |
522 | case RISCV::BI__builtin_rvv_vaadd_vv_i32m8: |
523 | case RISCV::BI__builtin_rvv_vaadd_vv_i32mf2: |
524 | case RISCV::BI__builtin_rvv_vaadd_vv_i64m1: |
525 | case RISCV::BI__builtin_rvv_vaadd_vv_i64m2: |
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527 | case RISCV::BI__builtin_rvv_vaadd_vv_i64m8: |
528 | case RISCV::BI__builtin_rvv_vaadd_vx_i8m1: |
529 | case RISCV::BI__builtin_rvv_vaadd_vx_i8m2: |
530 | case RISCV::BI__builtin_rvv_vaadd_vx_i8m4: |
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537 | case RISCV::BI__builtin_rvv_vaadd_vx_i16m4: |
538 | case RISCV::BI__builtin_rvv_vaadd_vx_i16m8: |
539 | case RISCV::BI__builtin_rvv_vaadd_vx_i16mf2: |
540 | case RISCV::BI__builtin_rvv_vaadd_vx_i16mf4: |
541 | case RISCV::BI__builtin_rvv_vaadd_vx_i32m1: |
542 | case RISCV::BI__builtin_rvv_vaadd_vx_i32m2: |
543 | case RISCV::BI__builtin_rvv_vaadd_vx_i32m4: |
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545 | case RISCV::BI__builtin_rvv_vaadd_vx_i32mf2: |
546 | case RISCV::BI__builtin_rvv_vaadd_vx_i64m1: |
547 | case RISCV::BI__builtin_rvv_vaadd_vx_i64m2: |
548 | case RISCV::BI__builtin_rvv_vaadd_vx_i64m4: |
549 | case RISCV::BI__builtin_rvv_vaadd_vx_i64m8: |
550 | ID = Intrinsic::riscv_vaadd; |
551 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
552 | break; |
553 | case RISCV::BI__builtin_rvv_vaadd_vv_i8m1_m: |
554 | case RISCV::BI__builtin_rvv_vaadd_vv_i8m2_m: |
555 | case RISCV::BI__builtin_rvv_vaadd_vv_i8m4_m: |
556 | case RISCV::BI__builtin_rvv_vaadd_vv_i8m8_m: |
557 | case RISCV::BI__builtin_rvv_vaadd_vv_i8mf2_m: |
558 | case RISCV::BI__builtin_rvv_vaadd_vv_i8mf4_m: |
559 | case RISCV::BI__builtin_rvv_vaadd_vv_i8mf8_m: |
560 | case RISCV::BI__builtin_rvv_vaadd_vv_i16m1_m: |
561 | case RISCV::BI__builtin_rvv_vaadd_vv_i16m2_m: |
562 | case RISCV::BI__builtin_rvv_vaadd_vv_i16m4_m: |
563 | case RISCV::BI__builtin_rvv_vaadd_vv_i16m8_m: |
564 | case RISCV::BI__builtin_rvv_vaadd_vv_i16mf2_m: |
565 | case RISCV::BI__builtin_rvv_vaadd_vv_i16mf4_m: |
566 | case RISCV::BI__builtin_rvv_vaadd_vv_i32m1_m: |
567 | case RISCV::BI__builtin_rvv_vaadd_vv_i32m2_m: |
568 | case RISCV::BI__builtin_rvv_vaadd_vv_i32m4_m: |
569 | case RISCV::BI__builtin_rvv_vaadd_vv_i32m8_m: |
570 | case RISCV::BI__builtin_rvv_vaadd_vv_i32mf2_m: |
571 | case RISCV::BI__builtin_rvv_vaadd_vv_i64m1_m: |
572 | case RISCV::BI__builtin_rvv_vaadd_vv_i64m2_m: |
573 | case RISCV::BI__builtin_rvv_vaadd_vv_i64m4_m: |
574 | case RISCV::BI__builtin_rvv_vaadd_vv_i64m8_m: |
575 | case RISCV::BI__builtin_rvv_vaadd_vx_i8m1_m: |
576 | case RISCV::BI__builtin_rvv_vaadd_vx_i8m2_m: |
577 | case RISCV::BI__builtin_rvv_vaadd_vx_i8m4_m: |
578 | case RISCV::BI__builtin_rvv_vaadd_vx_i8m8_m: |
579 | case RISCV::BI__builtin_rvv_vaadd_vx_i8mf2_m: |
580 | case RISCV::BI__builtin_rvv_vaadd_vx_i8mf4_m: |
581 | case RISCV::BI__builtin_rvv_vaadd_vx_i8mf8_m: |
582 | case RISCV::BI__builtin_rvv_vaadd_vx_i16m1_m: |
583 | case RISCV::BI__builtin_rvv_vaadd_vx_i16m2_m: |
584 | case RISCV::BI__builtin_rvv_vaadd_vx_i16m4_m: |
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587 | case RISCV::BI__builtin_rvv_vaadd_vx_i16mf4_m: |
588 | case RISCV::BI__builtin_rvv_vaadd_vx_i32m1_m: |
589 | case RISCV::BI__builtin_rvv_vaadd_vx_i32m2_m: |
590 | case RISCV::BI__builtin_rvv_vaadd_vx_i32m4_m: |
591 | case RISCV::BI__builtin_rvv_vaadd_vx_i32m8_m: |
592 | case RISCV::BI__builtin_rvv_vaadd_vx_i32mf2_m: |
593 | case RISCV::BI__builtin_rvv_vaadd_vx_i64m1_m: |
594 | case RISCV::BI__builtin_rvv_vaadd_vx_i64m2_m: |
595 | case RISCV::BI__builtin_rvv_vaadd_vx_i64m4_m: |
596 | case RISCV::BI__builtin_rvv_vaadd_vx_i64m8_m: |
597 | ID = Intrinsic::riscv_vaadd_mask; |
598 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
599 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
600 | break; |
601 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8m1: |
602 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8m2: |
603 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8m4: |
604 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8m8: |
605 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf2: |
606 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf4: |
607 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf8: |
608 | case RISCV::BI__builtin_rvv_vaaddu_vv_u16m1: |
609 | case RISCV::BI__builtin_rvv_vaaddu_vv_u16m2: |
610 | case RISCV::BI__builtin_rvv_vaaddu_vv_u16m4: |
611 | case RISCV::BI__builtin_rvv_vaaddu_vv_u16m8: |
612 | case RISCV::BI__builtin_rvv_vaaddu_vv_u16mf2: |
613 | case RISCV::BI__builtin_rvv_vaaddu_vv_u16mf4: |
614 | case RISCV::BI__builtin_rvv_vaaddu_vv_u32m1: |
615 | case RISCV::BI__builtin_rvv_vaaddu_vv_u32m2: |
616 | case RISCV::BI__builtin_rvv_vaaddu_vv_u32m4: |
617 | case RISCV::BI__builtin_rvv_vaaddu_vv_u32m8: |
618 | case RISCV::BI__builtin_rvv_vaaddu_vv_u32mf2: |
619 | case RISCV::BI__builtin_rvv_vaaddu_vv_u64m1: |
620 | case RISCV::BI__builtin_rvv_vaaddu_vv_u64m2: |
621 | case RISCV::BI__builtin_rvv_vaaddu_vv_u64m4: |
622 | case RISCV::BI__builtin_rvv_vaaddu_vv_u64m8: |
623 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8m1: |
624 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8m2: |
625 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8m4: |
626 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8m8: |
627 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8mf2: |
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629 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8mf8: |
630 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16m1: |
631 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16m2: |
632 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16m4: |
633 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16m8: |
634 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16mf2: |
635 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16mf4: |
636 | case RISCV::BI__builtin_rvv_vaaddu_vx_u32m1: |
637 | case RISCV::BI__builtin_rvv_vaaddu_vx_u32m2: |
638 | case RISCV::BI__builtin_rvv_vaaddu_vx_u32m4: |
639 | case RISCV::BI__builtin_rvv_vaaddu_vx_u32m8: |
640 | case RISCV::BI__builtin_rvv_vaaddu_vx_u32mf2: |
641 | case RISCV::BI__builtin_rvv_vaaddu_vx_u64m1: |
642 | case RISCV::BI__builtin_rvv_vaaddu_vx_u64m2: |
643 | case RISCV::BI__builtin_rvv_vaaddu_vx_u64m4: |
644 | case RISCV::BI__builtin_rvv_vaaddu_vx_u64m8: |
645 | ID = Intrinsic::riscv_vaaddu; |
646 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
647 | break; |
648 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8m1_m: |
649 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8m2_m: |
650 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8m4_m: |
651 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8m8_m: |
652 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf2_m: |
653 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf4_m: |
654 | case RISCV::BI__builtin_rvv_vaaddu_vv_u8mf8_m: |
655 | case RISCV::BI__builtin_rvv_vaaddu_vv_u16m1_m: |
656 | case RISCV::BI__builtin_rvv_vaaddu_vv_u16m2_m: |
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658 | case RISCV::BI__builtin_rvv_vaaddu_vv_u16m8_m: |
659 | case RISCV::BI__builtin_rvv_vaaddu_vv_u16mf2_m: |
660 | case RISCV::BI__builtin_rvv_vaaddu_vv_u16mf4_m: |
661 | case RISCV::BI__builtin_rvv_vaaddu_vv_u32m1_m: |
662 | case RISCV::BI__builtin_rvv_vaaddu_vv_u32m2_m: |
663 | case RISCV::BI__builtin_rvv_vaaddu_vv_u32m4_m: |
664 | case RISCV::BI__builtin_rvv_vaaddu_vv_u32m8_m: |
665 | case RISCV::BI__builtin_rvv_vaaddu_vv_u32mf2_m: |
666 | case RISCV::BI__builtin_rvv_vaaddu_vv_u64m1_m: |
667 | case RISCV::BI__builtin_rvv_vaaddu_vv_u64m2_m: |
668 | case RISCV::BI__builtin_rvv_vaaddu_vv_u64m4_m: |
669 | case RISCV::BI__builtin_rvv_vaaddu_vv_u64m8_m: |
670 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8m1_m: |
671 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8m2_m: |
672 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8m4_m: |
673 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8m8_m: |
674 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8mf2_m: |
675 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8mf4_m: |
676 | case RISCV::BI__builtin_rvv_vaaddu_vx_u8mf8_m: |
677 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16m1_m: |
678 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16m2_m: |
679 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16m4_m: |
680 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16m8_m: |
681 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16mf2_m: |
682 | case RISCV::BI__builtin_rvv_vaaddu_vx_u16mf4_m: |
683 | case RISCV::BI__builtin_rvv_vaaddu_vx_u32m1_m: |
684 | case RISCV::BI__builtin_rvv_vaaddu_vx_u32m2_m: |
685 | case RISCV::BI__builtin_rvv_vaaddu_vx_u32m4_m: |
686 | case RISCV::BI__builtin_rvv_vaaddu_vx_u32m8_m: |
687 | case RISCV::BI__builtin_rvv_vaaddu_vx_u32mf2_m: |
688 | case RISCV::BI__builtin_rvv_vaaddu_vx_u64m1_m: |
689 | case RISCV::BI__builtin_rvv_vaaddu_vx_u64m2_m: |
690 | case RISCV::BI__builtin_rvv_vaaddu_vx_u64m4_m: |
691 | case RISCV::BI__builtin_rvv_vaaddu_vx_u64m8_m: |
692 | ID = Intrinsic::riscv_vaaddu_mask; |
693 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
694 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
695 | break; |
696 | case RISCV::BI__builtin_rvv_vadc_vvm_i8m1: |
697 | case RISCV::BI__builtin_rvv_vadc_vvm_i8m2: |
698 | case RISCV::BI__builtin_rvv_vadc_vvm_i8m4: |
699 | case RISCV::BI__builtin_rvv_vadc_vvm_i8m8: |
700 | case RISCV::BI__builtin_rvv_vadc_vvm_i8mf2: |
701 | case RISCV::BI__builtin_rvv_vadc_vvm_i8mf4: |
702 | case RISCV::BI__builtin_rvv_vadc_vvm_i8mf8: |
703 | case RISCV::BI__builtin_rvv_vadc_vvm_i16m1: |
704 | case RISCV::BI__builtin_rvv_vadc_vvm_i16m2: |
705 | case RISCV::BI__builtin_rvv_vadc_vvm_i16m4: |
706 | case RISCV::BI__builtin_rvv_vadc_vvm_i16m8: |
707 | case RISCV::BI__builtin_rvv_vadc_vvm_i16mf2: |
708 | case RISCV::BI__builtin_rvv_vadc_vvm_i16mf4: |
709 | case RISCV::BI__builtin_rvv_vadc_vvm_i32m1: |
710 | case RISCV::BI__builtin_rvv_vadc_vvm_i32m2: |
711 | case RISCV::BI__builtin_rvv_vadc_vvm_i32m4: |
712 | case RISCV::BI__builtin_rvv_vadc_vvm_i32m8: |
713 | case RISCV::BI__builtin_rvv_vadc_vvm_i32mf2: |
714 | case RISCV::BI__builtin_rvv_vadc_vvm_i64m1: |
715 | case RISCV::BI__builtin_rvv_vadc_vvm_i64m2: |
716 | case RISCV::BI__builtin_rvv_vadc_vvm_i64m4: |
717 | case RISCV::BI__builtin_rvv_vadc_vvm_i64m8: |
718 | case RISCV::BI__builtin_rvv_vadc_vxm_i8m1: |
719 | case RISCV::BI__builtin_rvv_vadc_vxm_i8m2: |
720 | case RISCV::BI__builtin_rvv_vadc_vxm_i8m4: |
721 | case RISCV::BI__builtin_rvv_vadc_vxm_i8m8: |
722 | case RISCV::BI__builtin_rvv_vadc_vxm_i8mf2: |
723 | case RISCV::BI__builtin_rvv_vadc_vxm_i8mf4: |
724 | case RISCV::BI__builtin_rvv_vadc_vxm_i8mf8: |
725 | case RISCV::BI__builtin_rvv_vadc_vxm_i16m1: |
726 | case RISCV::BI__builtin_rvv_vadc_vxm_i16m2: |
727 | case RISCV::BI__builtin_rvv_vadc_vxm_i16m4: |
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969 | break; |
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994 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i32mf2: |
995 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m1: |
996 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m2: |
997 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m4: |
998 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m8: |
999 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u32mf2: |
1000 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i32m1: |
1001 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i32m2: |
1002 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i32m4: |
1003 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i32mf2: |
1004 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u32m1: |
1005 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u32m2: |
1006 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u32m4: |
1007 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u32mf2: |
1008 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i64m1: |
1009 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i64m2: |
1010 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i64m4: |
1011 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i64m8: |
1012 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m1: |
1013 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m2: |
1014 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m4: |
1015 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m8: |
1016 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m1: |
1017 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m2: |
1018 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m4: |
1019 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m8: |
1020 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m1: |
1021 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m2: |
1022 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m4: |
1023 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m8: |
1024 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m1: |
1025 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m2: |
1026 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m4: |
1027 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m8: |
1028 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m1: |
1029 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m2: |
1030 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m4: |
1031 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m8: |
1032 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m1: |
1033 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m2: |
1034 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m4: |
1035 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m8: |
1036 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m1: |
1037 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m2: |
1038 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m4: |
1039 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m8: |
1040 | ID = Intrinsic::riscv_vamoadd; |
1041 | |
1042 | // base, bindex, value, vl |
1043 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()}; |
1044 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1045 | break; |
1046 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i32m1_m: |
1047 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i32m2_m: |
1048 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i32m4_m: |
1049 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i32m8_m: |
1050 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i32mf2_m: |
1051 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u32m1_m: |
1052 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u32m2_m: |
1053 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u32m4_m: |
1054 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u32m8_m: |
1055 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u32mf2_m: |
1056 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i32m1_m: |
1057 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i32m2_m: |
1058 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i32m4_m: |
1059 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i32m8_m: |
1060 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i32mf2_m: |
1061 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u32m1_m: |
1062 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u32m2_m: |
1063 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u32m4_m: |
1064 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u32m8_m: |
1065 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u32mf2_m: |
1066 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i32m1_m: |
1067 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i32m2_m: |
1068 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i32m4_m: |
1069 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i32m8_m: |
1070 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i32mf2_m: |
1071 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m1_m: |
1072 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m2_m: |
1073 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m4_m: |
1074 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u32m8_m: |
1075 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u32mf2_m: |
1076 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i32m1_m: |
1077 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i32m2_m: |
1078 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i32m4_m: |
1079 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i32mf2_m: |
1080 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u32m1_m: |
1081 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u32m2_m: |
1082 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u32m4_m: |
1083 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u32mf2_m: |
1084 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i64m1_m: |
1085 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i64m2_m: |
1086 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i64m4_m: |
1087 | case RISCV::BI__builtin_rvv_vamoaddei8_v_i64m8_m: |
1088 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m1_m: |
1089 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m2_m: |
1090 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m4_m: |
1091 | case RISCV::BI__builtin_rvv_vamoaddei8_v_u64m8_m: |
1092 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m1_m: |
1093 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m2_m: |
1094 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m4_m: |
1095 | case RISCV::BI__builtin_rvv_vamoaddei16_v_i64m8_m: |
1096 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m1_m: |
1097 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m2_m: |
1098 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m4_m: |
1099 | case RISCV::BI__builtin_rvv_vamoaddei16_v_u64m8_m: |
1100 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m1_m: |
1101 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m2_m: |
1102 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m4_m: |
1103 | case RISCV::BI__builtin_rvv_vamoaddei32_v_i64m8_m: |
1104 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m1_m: |
1105 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m2_m: |
1106 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m4_m: |
1107 | case RISCV::BI__builtin_rvv_vamoaddei32_v_u64m8_m: |
1108 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m1_m: |
1109 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m2_m: |
1110 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m4_m: |
1111 | case RISCV::BI__builtin_rvv_vamoaddei64_v_i64m8_m: |
1112 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m1_m: |
1113 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m2_m: |
1114 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m4_m: |
1115 | case RISCV::BI__builtin_rvv_vamoaddei64_v_u64m8_m: |
1116 | ID = Intrinsic::riscv_vamoadd_mask; |
1117 | |
1118 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
1119 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()}; |
1120 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1121 | break; |
1122 | case RISCV::BI__builtin_rvv_vamoandei8_v_i32m1: |
1123 | case RISCV::BI__builtin_rvv_vamoandei8_v_i32m2: |
1124 | case RISCV::BI__builtin_rvv_vamoandei8_v_i32m4: |
1125 | case RISCV::BI__builtin_rvv_vamoandei8_v_i32m8: |
1126 | case RISCV::BI__builtin_rvv_vamoandei8_v_i32mf2: |
1127 | case RISCV::BI__builtin_rvv_vamoandei8_v_u32m1: |
1128 | case RISCV::BI__builtin_rvv_vamoandei8_v_u32m2: |
1129 | case RISCV::BI__builtin_rvv_vamoandei8_v_u32m4: |
1130 | case RISCV::BI__builtin_rvv_vamoandei8_v_u32m8: |
1131 | case RISCV::BI__builtin_rvv_vamoandei8_v_u32mf2: |
1132 | case RISCV::BI__builtin_rvv_vamoandei16_v_i32m1: |
1133 | case RISCV::BI__builtin_rvv_vamoandei16_v_i32m2: |
1134 | case RISCV::BI__builtin_rvv_vamoandei16_v_i32m4: |
1135 | case RISCV::BI__builtin_rvv_vamoandei16_v_i32m8: |
1136 | case RISCV::BI__builtin_rvv_vamoandei16_v_i32mf2: |
1137 | case RISCV::BI__builtin_rvv_vamoandei16_v_u32m1: |
1138 | case RISCV::BI__builtin_rvv_vamoandei16_v_u32m2: |
1139 | case RISCV::BI__builtin_rvv_vamoandei16_v_u32m4: |
1140 | case RISCV::BI__builtin_rvv_vamoandei16_v_u32m8: |
1141 | case RISCV::BI__builtin_rvv_vamoandei16_v_u32mf2: |
1142 | case RISCV::BI__builtin_rvv_vamoandei32_v_i32m1: |
1143 | case RISCV::BI__builtin_rvv_vamoandei32_v_i32m2: |
1144 | case RISCV::BI__builtin_rvv_vamoandei32_v_i32m4: |
1145 | case RISCV::BI__builtin_rvv_vamoandei32_v_i32m8: |
1146 | case RISCV::BI__builtin_rvv_vamoandei32_v_i32mf2: |
1147 | case RISCV::BI__builtin_rvv_vamoandei32_v_u32m1: |
1148 | case RISCV::BI__builtin_rvv_vamoandei32_v_u32m2: |
1149 | case RISCV::BI__builtin_rvv_vamoandei32_v_u32m4: |
1150 | case RISCV::BI__builtin_rvv_vamoandei32_v_u32m8: |
1151 | case RISCV::BI__builtin_rvv_vamoandei32_v_u32mf2: |
1152 | case RISCV::BI__builtin_rvv_vamoandei64_v_i32m1: |
1153 | case RISCV::BI__builtin_rvv_vamoandei64_v_i32m2: |
1154 | case RISCV::BI__builtin_rvv_vamoandei64_v_i32m4: |
1155 | case RISCV::BI__builtin_rvv_vamoandei64_v_i32mf2: |
1156 | case RISCV::BI__builtin_rvv_vamoandei64_v_u32m1: |
1157 | case RISCV::BI__builtin_rvv_vamoandei64_v_u32m2: |
1158 | case RISCV::BI__builtin_rvv_vamoandei64_v_u32m4: |
1159 | case RISCV::BI__builtin_rvv_vamoandei64_v_u32mf2: |
1160 | case RISCV::BI__builtin_rvv_vamoandei8_v_i64m1: |
1161 | case RISCV::BI__builtin_rvv_vamoandei8_v_i64m2: |
1162 | case RISCV::BI__builtin_rvv_vamoandei8_v_i64m4: |
1163 | case RISCV::BI__builtin_rvv_vamoandei8_v_i64m8: |
1164 | case RISCV::BI__builtin_rvv_vamoandei8_v_u64m1: |
1165 | case RISCV::BI__builtin_rvv_vamoandei8_v_u64m2: |
1166 | case RISCV::BI__builtin_rvv_vamoandei8_v_u64m4: |
1167 | case RISCV::BI__builtin_rvv_vamoandei8_v_u64m8: |
1168 | case RISCV::BI__builtin_rvv_vamoandei16_v_i64m1: |
1169 | case RISCV::BI__builtin_rvv_vamoandei16_v_i64m2: |
1170 | case RISCV::BI__builtin_rvv_vamoandei16_v_i64m4: |
1171 | case RISCV::BI__builtin_rvv_vamoandei16_v_i64m8: |
1172 | case RISCV::BI__builtin_rvv_vamoandei16_v_u64m1: |
1173 | case RISCV::BI__builtin_rvv_vamoandei16_v_u64m2: |
1174 | case RISCV::BI__builtin_rvv_vamoandei16_v_u64m4: |
1175 | case RISCV::BI__builtin_rvv_vamoandei16_v_u64m8: |
1176 | case RISCV::BI__builtin_rvv_vamoandei32_v_i64m1: |
1177 | case RISCV::BI__builtin_rvv_vamoandei32_v_i64m2: |
1178 | case RISCV::BI__builtin_rvv_vamoandei32_v_i64m4: |
1179 | case RISCV::BI__builtin_rvv_vamoandei32_v_i64m8: |
1180 | case RISCV::BI__builtin_rvv_vamoandei32_v_u64m1: |
1181 | case RISCV::BI__builtin_rvv_vamoandei32_v_u64m2: |
1182 | case RISCV::BI__builtin_rvv_vamoandei32_v_u64m4: |
1183 | case RISCV::BI__builtin_rvv_vamoandei32_v_u64m8: |
1184 | case RISCV::BI__builtin_rvv_vamoandei64_v_i64m1: |
1185 | case RISCV::BI__builtin_rvv_vamoandei64_v_i64m2: |
1186 | case RISCV::BI__builtin_rvv_vamoandei64_v_i64m4: |
1187 | case RISCV::BI__builtin_rvv_vamoandei64_v_i64m8: |
1188 | case RISCV::BI__builtin_rvv_vamoandei64_v_u64m1: |
1189 | case RISCV::BI__builtin_rvv_vamoandei64_v_u64m2: |
1190 | case RISCV::BI__builtin_rvv_vamoandei64_v_u64m4: |
1191 | case RISCV::BI__builtin_rvv_vamoandei64_v_u64m8: |
1192 | ID = Intrinsic::riscv_vamoand; |
1193 | |
1194 | // base, bindex, value, vl |
1195 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()}; |
1196 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1197 | break; |
1198 | case RISCV::BI__builtin_rvv_vamoandei8_v_i32m1_m: |
1199 | case RISCV::BI__builtin_rvv_vamoandei8_v_i32m2_m: |
1200 | case RISCV::BI__builtin_rvv_vamoandei8_v_i32m4_m: |
1201 | case RISCV::BI__builtin_rvv_vamoandei8_v_i32m8_m: |
1202 | case RISCV::BI__builtin_rvv_vamoandei8_v_i32mf2_m: |
1203 | case RISCV::BI__builtin_rvv_vamoandei8_v_u32m1_m: |
1204 | case RISCV::BI__builtin_rvv_vamoandei8_v_u32m2_m: |
1205 | case RISCV::BI__builtin_rvv_vamoandei8_v_u32m4_m: |
1206 | case RISCV::BI__builtin_rvv_vamoandei8_v_u32m8_m: |
1207 | case RISCV::BI__builtin_rvv_vamoandei8_v_u32mf2_m: |
1208 | case RISCV::BI__builtin_rvv_vamoandei16_v_i32m1_m: |
1209 | case RISCV::BI__builtin_rvv_vamoandei16_v_i32m2_m: |
1210 | case RISCV::BI__builtin_rvv_vamoandei16_v_i32m4_m: |
1211 | case RISCV::BI__builtin_rvv_vamoandei16_v_i32m8_m: |
1212 | case RISCV::BI__builtin_rvv_vamoandei16_v_i32mf2_m: |
1213 | case RISCV::BI__builtin_rvv_vamoandei16_v_u32m1_m: |
1214 | case RISCV::BI__builtin_rvv_vamoandei16_v_u32m2_m: |
1215 | case RISCV::BI__builtin_rvv_vamoandei16_v_u32m4_m: |
1216 | case RISCV::BI__builtin_rvv_vamoandei16_v_u32m8_m: |
1217 | case RISCV::BI__builtin_rvv_vamoandei16_v_u32mf2_m: |
1218 | case RISCV::BI__builtin_rvv_vamoandei32_v_i32m1_m: |
1219 | case RISCV::BI__builtin_rvv_vamoandei32_v_i32m2_m: |
1220 | case RISCV::BI__builtin_rvv_vamoandei32_v_i32m4_m: |
1221 | case RISCV::BI__builtin_rvv_vamoandei32_v_i32m8_m: |
1222 | case RISCV::BI__builtin_rvv_vamoandei32_v_i32mf2_m: |
1223 | case RISCV::BI__builtin_rvv_vamoandei32_v_u32m1_m: |
1224 | case RISCV::BI__builtin_rvv_vamoandei32_v_u32m2_m: |
1225 | case RISCV::BI__builtin_rvv_vamoandei32_v_u32m4_m: |
1226 | case RISCV::BI__builtin_rvv_vamoandei32_v_u32m8_m: |
1227 | case RISCV::BI__builtin_rvv_vamoandei32_v_u32mf2_m: |
1228 | case RISCV::BI__builtin_rvv_vamoandei64_v_i32m1_m: |
1229 | case RISCV::BI__builtin_rvv_vamoandei64_v_i32m2_m: |
1230 | case RISCV::BI__builtin_rvv_vamoandei64_v_i32m4_m: |
1231 | case RISCV::BI__builtin_rvv_vamoandei64_v_i32mf2_m: |
1232 | case RISCV::BI__builtin_rvv_vamoandei64_v_u32m1_m: |
1233 | case RISCV::BI__builtin_rvv_vamoandei64_v_u32m2_m: |
1234 | case RISCV::BI__builtin_rvv_vamoandei64_v_u32m4_m: |
1235 | case RISCV::BI__builtin_rvv_vamoandei64_v_u32mf2_m: |
1236 | case RISCV::BI__builtin_rvv_vamoandei8_v_i64m1_m: |
1237 | case RISCV::BI__builtin_rvv_vamoandei8_v_i64m2_m: |
1238 | case RISCV::BI__builtin_rvv_vamoandei8_v_i64m4_m: |
1239 | case RISCV::BI__builtin_rvv_vamoandei8_v_i64m8_m: |
1240 | case RISCV::BI__builtin_rvv_vamoandei8_v_u64m1_m: |
1241 | case RISCV::BI__builtin_rvv_vamoandei8_v_u64m2_m: |
1242 | case RISCV::BI__builtin_rvv_vamoandei8_v_u64m4_m: |
1243 | case RISCV::BI__builtin_rvv_vamoandei8_v_u64m8_m: |
1244 | case RISCV::BI__builtin_rvv_vamoandei16_v_i64m1_m: |
1245 | case RISCV::BI__builtin_rvv_vamoandei16_v_i64m2_m: |
1246 | case RISCV::BI__builtin_rvv_vamoandei16_v_i64m4_m: |
1247 | case RISCV::BI__builtin_rvv_vamoandei16_v_i64m8_m: |
1248 | case RISCV::BI__builtin_rvv_vamoandei16_v_u64m1_m: |
1249 | case RISCV::BI__builtin_rvv_vamoandei16_v_u64m2_m: |
1250 | case RISCV::BI__builtin_rvv_vamoandei16_v_u64m4_m: |
1251 | case RISCV::BI__builtin_rvv_vamoandei16_v_u64m8_m: |
1252 | case RISCV::BI__builtin_rvv_vamoandei32_v_i64m1_m: |
1253 | case RISCV::BI__builtin_rvv_vamoandei32_v_i64m2_m: |
1254 | case RISCV::BI__builtin_rvv_vamoandei32_v_i64m4_m: |
1255 | case RISCV::BI__builtin_rvv_vamoandei32_v_i64m8_m: |
1256 | case RISCV::BI__builtin_rvv_vamoandei32_v_u64m1_m: |
1257 | case RISCV::BI__builtin_rvv_vamoandei32_v_u64m2_m: |
1258 | case RISCV::BI__builtin_rvv_vamoandei32_v_u64m4_m: |
1259 | case RISCV::BI__builtin_rvv_vamoandei32_v_u64m8_m: |
1260 | case RISCV::BI__builtin_rvv_vamoandei64_v_i64m1_m: |
1261 | case RISCV::BI__builtin_rvv_vamoandei64_v_i64m2_m: |
1262 | case RISCV::BI__builtin_rvv_vamoandei64_v_i64m4_m: |
1263 | case RISCV::BI__builtin_rvv_vamoandei64_v_i64m8_m: |
1264 | case RISCV::BI__builtin_rvv_vamoandei64_v_u64m1_m: |
1265 | case RISCV::BI__builtin_rvv_vamoandei64_v_u64m2_m: |
1266 | case RISCV::BI__builtin_rvv_vamoandei64_v_u64m4_m: |
1267 | case RISCV::BI__builtin_rvv_vamoandei64_v_u64m8_m: |
1268 | ID = Intrinsic::riscv_vamoand_mask; |
1269 | |
1270 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
1271 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()}; |
1272 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1273 | break; |
1274 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m1: |
1275 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m2: |
1276 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m4: |
1277 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m8: |
1278 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i32mf2: |
1279 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m1: |
1280 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m2: |
1281 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m4: |
1282 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m8: |
1283 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i32mf2: |
1284 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m1: |
1285 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m2: |
1286 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m4: |
1287 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m8: |
1288 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i32mf2: |
1289 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m1: |
1290 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m2: |
1291 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m4: |
1292 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i32mf2: |
1293 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m1: |
1294 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m2: |
1295 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m4: |
1296 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m8: |
1297 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m1: |
1298 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m2: |
1299 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m4: |
1300 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m8: |
1301 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m1: |
1302 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m2: |
1303 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m4: |
1304 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m8: |
1305 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m1: |
1306 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m2: |
1307 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m4: |
1308 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m8: |
1309 | ID = Intrinsic::riscv_vamomax; |
1310 | |
1311 | // base, bindex, value, vl |
1312 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()}; |
1313 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1314 | break; |
1315 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m1_m: |
1316 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m2_m: |
1317 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m4_m: |
1318 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i32m8_m: |
1319 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i32mf2_m: |
1320 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m1_m: |
1321 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m2_m: |
1322 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m4_m: |
1323 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i32m8_m: |
1324 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i32mf2_m: |
1325 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m1_m: |
1326 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m2_m: |
1327 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m4_m: |
1328 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i32m8_m: |
1329 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i32mf2_m: |
1330 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m1_m: |
1331 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m2_m: |
1332 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i32m4_m: |
1333 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i32mf2_m: |
1334 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m1_m: |
1335 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m2_m: |
1336 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m4_m: |
1337 | case RISCV::BI__builtin_rvv_vamomaxei8_v_i64m8_m: |
1338 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m1_m: |
1339 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m2_m: |
1340 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m4_m: |
1341 | case RISCV::BI__builtin_rvv_vamomaxei16_v_i64m8_m: |
1342 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m1_m: |
1343 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m2_m: |
1344 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m4_m: |
1345 | case RISCV::BI__builtin_rvv_vamomaxei32_v_i64m8_m: |
1346 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m1_m: |
1347 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m2_m: |
1348 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m4_m: |
1349 | case RISCV::BI__builtin_rvv_vamomaxei64_v_i64m8_m: |
1350 | ID = Intrinsic::riscv_vamomax_mask; |
1351 | |
1352 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
1353 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()}; |
1354 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1355 | break; |
1356 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m1: |
1357 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m2: |
1358 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m4: |
1359 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m8: |
1360 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32mf2: |
1361 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m1: |
1362 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m2: |
1363 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m4: |
1364 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m8: |
1365 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32mf2: |
1366 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m1: |
1367 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m2: |
1368 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m4: |
1369 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m8: |
1370 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32mf2: |
1371 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m1: |
1372 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m2: |
1373 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m4: |
1374 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32mf2: |
1375 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m1: |
1376 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m2: |
1377 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m4: |
1378 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m8: |
1379 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m1: |
1380 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m2: |
1381 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m4: |
1382 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m8: |
1383 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m1: |
1384 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m2: |
1385 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m4: |
1386 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m8: |
1387 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m1: |
1388 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m2: |
1389 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m4: |
1390 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m8: |
1391 | ID = Intrinsic::riscv_vamomaxu; |
1392 | |
1393 | // base, bindex, value, vl |
1394 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()}; |
1395 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1396 | break; |
1397 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m1_m: |
1398 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m2_m: |
1399 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m4_m: |
1400 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32m8_m: |
1401 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u32mf2_m: |
1402 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m1_m: |
1403 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m2_m: |
1404 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m4_m: |
1405 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32m8_m: |
1406 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u32mf2_m: |
1407 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m1_m: |
1408 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m2_m: |
1409 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m4_m: |
1410 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32m8_m: |
1411 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u32mf2_m: |
1412 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m1_m: |
1413 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m2_m: |
1414 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32m4_m: |
1415 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u32mf2_m: |
1416 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m1_m: |
1417 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m2_m: |
1418 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m4_m: |
1419 | case RISCV::BI__builtin_rvv_vamomaxuei8_v_u64m8_m: |
1420 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m1_m: |
1421 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m2_m: |
1422 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m4_m: |
1423 | case RISCV::BI__builtin_rvv_vamomaxuei16_v_u64m8_m: |
1424 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m1_m: |
1425 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m2_m: |
1426 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m4_m: |
1427 | case RISCV::BI__builtin_rvv_vamomaxuei32_v_u64m8_m: |
1428 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m1_m: |
1429 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m2_m: |
1430 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m4_m: |
1431 | case RISCV::BI__builtin_rvv_vamomaxuei64_v_u64m8_m: |
1432 | ID = Intrinsic::riscv_vamomaxu_mask; |
1433 | |
1434 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
1435 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()}; |
1436 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1437 | break; |
1438 | case RISCV::BI__builtin_rvv_vamominei8_v_i32m1: |
1439 | case RISCV::BI__builtin_rvv_vamominei8_v_i32m2: |
1440 | case RISCV::BI__builtin_rvv_vamominei8_v_i32m4: |
1441 | case RISCV::BI__builtin_rvv_vamominei8_v_i32m8: |
1442 | case RISCV::BI__builtin_rvv_vamominei8_v_i32mf2: |
1443 | case RISCV::BI__builtin_rvv_vamominei16_v_i32m1: |
1444 | case RISCV::BI__builtin_rvv_vamominei16_v_i32m2: |
1445 | case RISCV::BI__builtin_rvv_vamominei16_v_i32m4: |
1446 | case RISCV::BI__builtin_rvv_vamominei16_v_i32m8: |
1447 | case RISCV::BI__builtin_rvv_vamominei16_v_i32mf2: |
1448 | case RISCV::BI__builtin_rvv_vamominei32_v_i32m1: |
1449 | case RISCV::BI__builtin_rvv_vamominei32_v_i32m2: |
1450 | case RISCV::BI__builtin_rvv_vamominei32_v_i32m4: |
1451 | case RISCV::BI__builtin_rvv_vamominei32_v_i32m8: |
1452 | case RISCV::BI__builtin_rvv_vamominei32_v_i32mf2: |
1453 | case RISCV::BI__builtin_rvv_vamominei64_v_i32m1: |
1454 | case RISCV::BI__builtin_rvv_vamominei64_v_i32m2: |
1455 | case RISCV::BI__builtin_rvv_vamominei64_v_i32m4: |
1456 | case RISCV::BI__builtin_rvv_vamominei64_v_i32mf2: |
1457 | case RISCV::BI__builtin_rvv_vamominei8_v_i64m1: |
1458 | case RISCV::BI__builtin_rvv_vamominei8_v_i64m2: |
1459 | case RISCV::BI__builtin_rvv_vamominei8_v_i64m4: |
1460 | case RISCV::BI__builtin_rvv_vamominei8_v_i64m8: |
1461 | case RISCV::BI__builtin_rvv_vamominei16_v_i64m1: |
1462 | case RISCV::BI__builtin_rvv_vamominei16_v_i64m2: |
1463 | case RISCV::BI__builtin_rvv_vamominei16_v_i64m4: |
1464 | case RISCV::BI__builtin_rvv_vamominei16_v_i64m8: |
1465 | case RISCV::BI__builtin_rvv_vamominei32_v_i64m1: |
1466 | case RISCV::BI__builtin_rvv_vamominei32_v_i64m2: |
1467 | case RISCV::BI__builtin_rvv_vamominei32_v_i64m4: |
1468 | case RISCV::BI__builtin_rvv_vamominei32_v_i64m8: |
1469 | case RISCV::BI__builtin_rvv_vamominei64_v_i64m1: |
1470 | case RISCV::BI__builtin_rvv_vamominei64_v_i64m2: |
1471 | case RISCV::BI__builtin_rvv_vamominei64_v_i64m4: |
1472 | case RISCV::BI__builtin_rvv_vamominei64_v_i64m8: |
1473 | ID = Intrinsic::riscv_vamomin; |
1474 | |
1475 | // base, bindex, value, vl |
1476 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()}; |
1477 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1478 | break; |
1479 | case RISCV::BI__builtin_rvv_vamominei8_v_i32m1_m: |
1480 | case RISCV::BI__builtin_rvv_vamominei8_v_i32m2_m: |
1481 | case RISCV::BI__builtin_rvv_vamominei8_v_i32m4_m: |
1482 | case RISCV::BI__builtin_rvv_vamominei8_v_i32m8_m: |
1483 | case RISCV::BI__builtin_rvv_vamominei8_v_i32mf2_m: |
1484 | case RISCV::BI__builtin_rvv_vamominei16_v_i32m1_m: |
1485 | case RISCV::BI__builtin_rvv_vamominei16_v_i32m2_m: |
1486 | case RISCV::BI__builtin_rvv_vamominei16_v_i32m4_m: |
1487 | case RISCV::BI__builtin_rvv_vamominei16_v_i32m8_m: |
1488 | case RISCV::BI__builtin_rvv_vamominei16_v_i32mf2_m: |
1489 | case RISCV::BI__builtin_rvv_vamominei32_v_i32m1_m: |
1490 | case RISCV::BI__builtin_rvv_vamominei32_v_i32m2_m: |
1491 | case RISCV::BI__builtin_rvv_vamominei32_v_i32m4_m: |
1492 | case RISCV::BI__builtin_rvv_vamominei32_v_i32m8_m: |
1493 | case RISCV::BI__builtin_rvv_vamominei32_v_i32mf2_m: |
1494 | case RISCV::BI__builtin_rvv_vamominei64_v_i32m1_m: |
1495 | case RISCV::BI__builtin_rvv_vamominei64_v_i32m2_m: |
1496 | case RISCV::BI__builtin_rvv_vamominei64_v_i32m4_m: |
1497 | case RISCV::BI__builtin_rvv_vamominei64_v_i32mf2_m: |
1498 | case RISCV::BI__builtin_rvv_vamominei8_v_i64m1_m: |
1499 | case RISCV::BI__builtin_rvv_vamominei8_v_i64m2_m: |
1500 | case RISCV::BI__builtin_rvv_vamominei8_v_i64m4_m: |
1501 | case RISCV::BI__builtin_rvv_vamominei8_v_i64m8_m: |
1502 | case RISCV::BI__builtin_rvv_vamominei16_v_i64m1_m: |
1503 | case RISCV::BI__builtin_rvv_vamominei16_v_i64m2_m: |
1504 | case RISCV::BI__builtin_rvv_vamominei16_v_i64m4_m: |
1505 | case RISCV::BI__builtin_rvv_vamominei16_v_i64m8_m: |
1506 | case RISCV::BI__builtin_rvv_vamominei32_v_i64m1_m: |
1507 | case RISCV::BI__builtin_rvv_vamominei32_v_i64m2_m: |
1508 | case RISCV::BI__builtin_rvv_vamominei32_v_i64m4_m: |
1509 | case RISCV::BI__builtin_rvv_vamominei32_v_i64m8_m: |
1510 | case RISCV::BI__builtin_rvv_vamominei64_v_i64m1_m: |
1511 | case RISCV::BI__builtin_rvv_vamominei64_v_i64m2_m: |
1512 | case RISCV::BI__builtin_rvv_vamominei64_v_i64m4_m: |
1513 | case RISCV::BI__builtin_rvv_vamominei64_v_i64m8_m: |
1514 | ID = Intrinsic::riscv_vamomin_mask; |
1515 | |
1516 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
1517 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()}; |
1518 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1519 | break; |
1520 | case RISCV::BI__builtin_rvv_vamominuei8_v_u32m1: |
1521 | case RISCV::BI__builtin_rvv_vamominuei8_v_u32m2: |
1522 | case RISCV::BI__builtin_rvv_vamominuei8_v_u32m4: |
1523 | case RISCV::BI__builtin_rvv_vamominuei8_v_u32m8: |
1524 | case RISCV::BI__builtin_rvv_vamominuei8_v_u32mf2: |
1525 | case RISCV::BI__builtin_rvv_vamominuei16_v_u32m1: |
1526 | case RISCV::BI__builtin_rvv_vamominuei16_v_u32m2: |
1527 | case RISCV::BI__builtin_rvv_vamominuei16_v_u32m4: |
1528 | case RISCV::BI__builtin_rvv_vamominuei16_v_u32m8: |
1529 | case RISCV::BI__builtin_rvv_vamominuei16_v_u32mf2: |
1530 | case RISCV::BI__builtin_rvv_vamominuei32_v_u32m1: |
1531 | case RISCV::BI__builtin_rvv_vamominuei32_v_u32m2: |
1532 | case RISCV::BI__builtin_rvv_vamominuei32_v_u32m4: |
1533 | case RISCV::BI__builtin_rvv_vamominuei32_v_u32m8: |
1534 | case RISCV::BI__builtin_rvv_vamominuei32_v_u32mf2: |
1535 | case RISCV::BI__builtin_rvv_vamominuei64_v_u32m1: |
1536 | case RISCV::BI__builtin_rvv_vamominuei64_v_u32m2: |
1537 | case RISCV::BI__builtin_rvv_vamominuei64_v_u32m4: |
1538 | case RISCV::BI__builtin_rvv_vamominuei64_v_u32mf2: |
1539 | case RISCV::BI__builtin_rvv_vamominuei8_v_u64m1: |
1540 | case RISCV::BI__builtin_rvv_vamominuei8_v_u64m2: |
1541 | case RISCV::BI__builtin_rvv_vamominuei8_v_u64m4: |
1542 | case RISCV::BI__builtin_rvv_vamominuei8_v_u64m8: |
1543 | case RISCV::BI__builtin_rvv_vamominuei16_v_u64m1: |
1544 | case RISCV::BI__builtin_rvv_vamominuei16_v_u64m2: |
1545 | case RISCV::BI__builtin_rvv_vamominuei16_v_u64m4: |
1546 | case RISCV::BI__builtin_rvv_vamominuei16_v_u64m8: |
1547 | case RISCV::BI__builtin_rvv_vamominuei32_v_u64m1: |
1548 | case RISCV::BI__builtin_rvv_vamominuei32_v_u64m2: |
1549 | case RISCV::BI__builtin_rvv_vamominuei32_v_u64m4: |
1550 | case RISCV::BI__builtin_rvv_vamominuei32_v_u64m8: |
1551 | case RISCV::BI__builtin_rvv_vamominuei64_v_u64m1: |
1552 | case RISCV::BI__builtin_rvv_vamominuei64_v_u64m2: |
1553 | case RISCV::BI__builtin_rvv_vamominuei64_v_u64m4: |
1554 | case RISCV::BI__builtin_rvv_vamominuei64_v_u64m8: |
1555 | ID = Intrinsic::riscv_vamominu; |
1556 | |
1557 | // base, bindex, value, vl |
1558 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()}; |
1559 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1560 | break; |
1561 | case RISCV::BI__builtin_rvv_vamominuei8_v_u32m1_m: |
1562 | case RISCV::BI__builtin_rvv_vamominuei8_v_u32m2_m: |
1563 | case RISCV::BI__builtin_rvv_vamominuei8_v_u32m4_m: |
1564 | case RISCV::BI__builtin_rvv_vamominuei8_v_u32m8_m: |
1565 | case RISCV::BI__builtin_rvv_vamominuei8_v_u32mf2_m: |
1566 | case RISCV::BI__builtin_rvv_vamominuei16_v_u32m1_m: |
1567 | case RISCV::BI__builtin_rvv_vamominuei16_v_u32m2_m: |
1568 | case RISCV::BI__builtin_rvv_vamominuei16_v_u32m4_m: |
1569 | case RISCV::BI__builtin_rvv_vamominuei16_v_u32m8_m: |
1570 | case RISCV::BI__builtin_rvv_vamominuei16_v_u32mf2_m: |
1571 | case RISCV::BI__builtin_rvv_vamominuei32_v_u32m1_m: |
1572 | case RISCV::BI__builtin_rvv_vamominuei32_v_u32m2_m: |
1573 | case RISCV::BI__builtin_rvv_vamominuei32_v_u32m4_m: |
1574 | case RISCV::BI__builtin_rvv_vamominuei32_v_u32m8_m: |
1575 | case RISCV::BI__builtin_rvv_vamominuei32_v_u32mf2_m: |
1576 | case RISCV::BI__builtin_rvv_vamominuei64_v_u32m1_m: |
1577 | case RISCV::BI__builtin_rvv_vamominuei64_v_u32m2_m: |
1578 | case RISCV::BI__builtin_rvv_vamominuei64_v_u32m4_m: |
1579 | case RISCV::BI__builtin_rvv_vamominuei64_v_u32mf2_m: |
1580 | case RISCV::BI__builtin_rvv_vamominuei8_v_u64m1_m: |
1581 | case RISCV::BI__builtin_rvv_vamominuei8_v_u64m2_m: |
1582 | case RISCV::BI__builtin_rvv_vamominuei8_v_u64m4_m: |
1583 | case RISCV::BI__builtin_rvv_vamominuei8_v_u64m8_m: |
1584 | case RISCV::BI__builtin_rvv_vamominuei16_v_u64m1_m: |
1585 | case RISCV::BI__builtin_rvv_vamominuei16_v_u64m2_m: |
1586 | case RISCV::BI__builtin_rvv_vamominuei16_v_u64m4_m: |
1587 | case RISCV::BI__builtin_rvv_vamominuei16_v_u64m8_m: |
1588 | case RISCV::BI__builtin_rvv_vamominuei32_v_u64m1_m: |
1589 | case RISCV::BI__builtin_rvv_vamominuei32_v_u64m2_m: |
1590 | case RISCV::BI__builtin_rvv_vamominuei32_v_u64m4_m: |
1591 | case RISCV::BI__builtin_rvv_vamominuei32_v_u64m8_m: |
1592 | case RISCV::BI__builtin_rvv_vamominuei64_v_u64m1_m: |
1593 | case RISCV::BI__builtin_rvv_vamominuei64_v_u64m2_m: |
1594 | case RISCV::BI__builtin_rvv_vamominuei64_v_u64m4_m: |
1595 | case RISCV::BI__builtin_rvv_vamominuei64_v_u64m8_m: |
1596 | ID = Intrinsic::riscv_vamominu_mask; |
1597 | |
1598 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
1599 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()}; |
1600 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1601 | break; |
1602 | case RISCV::BI__builtin_rvv_vamoorei8_v_i32m1: |
1603 | case RISCV::BI__builtin_rvv_vamoorei8_v_i32m2: |
1604 | case RISCV::BI__builtin_rvv_vamoorei8_v_i32m4: |
1605 | case RISCV::BI__builtin_rvv_vamoorei8_v_i32m8: |
1606 | case RISCV::BI__builtin_rvv_vamoorei8_v_i32mf2: |
1607 | case RISCV::BI__builtin_rvv_vamoorei8_v_u32m1: |
1608 | case RISCV::BI__builtin_rvv_vamoorei8_v_u32m2: |
1609 | case RISCV::BI__builtin_rvv_vamoorei8_v_u32m4: |
1610 | case RISCV::BI__builtin_rvv_vamoorei8_v_u32m8: |
1611 | case RISCV::BI__builtin_rvv_vamoorei8_v_u32mf2: |
1612 | case RISCV::BI__builtin_rvv_vamoorei16_v_i32m1: |
1613 | case RISCV::BI__builtin_rvv_vamoorei16_v_i32m2: |
1614 | case RISCV::BI__builtin_rvv_vamoorei16_v_i32m4: |
1615 | case RISCV::BI__builtin_rvv_vamoorei16_v_i32m8: |
1616 | case RISCV::BI__builtin_rvv_vamoorei16_v_i32mf2: |
1617 | case RISCV::BI__builtin_rvv_vamoorei16_v_u32m1: |
1618 | case RISCV::BI__builtin_rvv_vamoorei16_v_u32m2: |
1619 | case RISCV::BI__builtin_rvv_vamoorei16_v_u32m4: |
1620 | case RISCV::BI__builtin_rvv_vamoorei16_v_u32m8: |
1621 | case RISCV::BI__builtin_rvv_vamoorei16_v_u32mf2: |
1622 | case RISCV::BI__builtin_rvv_vamoorei32_v_i32m1: |
1623 | case RISCV::BI__builtin_rvv_vamoorei32_v_i32m2: |
1624 | case RISCV::BI__builtin_rvv_vamoorei32_v_i32m4: |
1625 | case RISCV::BI__builtin_rvv_vamoorei32_v_i32m8: |
1626 | case RISCV::BI__builtin_rvv_vamoorei32_v_i32mf2: |
1627 | case RISCV::BI__builtin_rvv_vamoorei32_v_u32m1: |
1628 | case RISCV::BI__builtin_rvv_vamoorei32_v_u32m2: |
1629 | case RISCV::BI__builtin_rvv_vamoorei32_v_u32m4: |
1630 | case RISCV::BI__builtin_rvv_vamoorei32_v_u32m8: |
1631 | case RISCV::BI__builtin_rvv_vamoorei32_v_u32mf2: |
1632 | case RISCV::BI__builtin_rvv_vamoorei64_v_i32m1: |
1633 | case RISCV::BI__builtin_rvv_vamoorei64_v_i32m2: |
1634 | case RISCV::BI__builtin_rvv_vamoorei64_v_i32m4: |
1635 | case RISCV::BI__builtin_rvv_vamoorei64_v_i32mf2: |
1636 | case RISCV::BI__builtin_rvv_vamoorei64_v_u32m1: |
1637 | case RISCV::BI__builtin_rvv_vamoorei64_v_u32m2: |
1638 | case RISCV::BI__builtin_rvv_vamoorei64_v_u32m4: |
1639 | case RISCV::BI__builtin_rvv_vamoorei64_v_u32mf2: |
1640 | case RISCV::BI__builtin_rvv_vamoorei8_v_i64m1: |
1641 | case RISCV::BI__builtin_rvv_vamoorei8_v_i64m2: |
1642 | case RISCV::BI__builtin_rvv_vamoorei8_v_i64m4: |
1643 | case RISCV::BI__builtin_rvv_vamoorei8_v_i64m8: |
1644 | case RISCV::BI__builtin_rvv_vamoorei8_v_u64m1: |
1645 | case RISCV::BI__builtin_rvv_vamoorei8_v_u64m2: |
1646 | case RISCV::BI__builtin_rvv_vamoorei8_v_u64m4: |
1647 | case RISCV::BI__builtin_rvv_vamoorei8_v_u64m8: |
1648 | case RISCV::BI__builtin_rvv_vamoorei16_v_i64m1: |
1649 | case RISCV::BI__builtin_rvv_vamoorei16_v_i64m2: |
1650 | case RISCV::BI__builtin_rvv_vamoorei16_v_i64m4: |
1651 | case RISCV::BI__builtin_rvv_vamoorei16_v_i64m8: |
1652 | case RISCV::BI__builtin_rvv_vamoorei16_v_u64m1: |
1653 | case RISCV::BI__builtin_rvv_vamoorei16_v_u64m2: |
1654 | case RISCV::BI__builtin_rvv_vamoorei16_v_u64m4: |
1655 | case RISCV::BI__builtin_rvv_vamoorei16_v_u64m8: |
1656 | case RISCV::BI__builtin_rvv_vamoorei32_v_i64m1: |
1657 | case RISCV::BI__builtin_rvv_vamoorei32_v_i64m2: |
1658 | case RISCV::BI__builtin_rvv_vamoorei32_v_i64m4: |
1659 | case RISCV::BI__builtin_rvv_vamoorei32_v_i64m8: |
1660 | case RISCV::BI__builtin_rvv_vamoorei32_v_u64m1: |
1661 | case RISCV::BI__builtin_rvv_vamoorei32_v_u64m2: |
1662 | case RISCV::BI__builtin_rvv_vamoorei32_v_u64m4: |
1663 | case RISCV::BI__builtin_rvv_vamoorei32_v_u64m8: |
1664 | case RISCV::BI__builtin_rvv_vamoorei64_v_i64m1: |
1665 | case RISCV::BI__builtin_rvv_vamoorei64_v_i64m2: |
1666 | case RISCV::BI__builtin_rvv_vamoorei64_v_i64m4: |
1667 | case RISCV::BI__builtin_rvv_vamoorei64_v_i64m8: |
1668 | case RISCV::BI__builtin_rvv_vamoorei64_v_u64m1: |
1669 | case RISCV::BI__builtin_rvv_vamoorei64_v_u64m2: |
1670 | case RISCV::BI__builtin_rvv_vamoorei64_v_u64m4: |
1671 | case RISCV::BI__builtin_rvv_vamoorei64_v_u64m8: |
1672 | ID = Intrinsic::riscv_vamoor; |
1673 | |
1674 | // base, bindex, value, vl |
1675 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()}; |
1676 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1677 | break; |
1678 | case RISCV::BI__builtin_rvv_vamoorei8_v_i32m1_m: |
1679 | case RISCV::BI__builtin_rvv_vamoorei8_v_i32m2_m: |
1680 | case RISCV::BI__builtin_rvv_vamoorei8_v_i32m4_m: |
1681 | case RISCV::BI__builtin_rvv_vamoorei8_v_i32m8_m: |
1682 | case RISCV::BI__builtin_rvv_vamoorei8_v_i32mf2_m: |
1683 | case RISCV::BI__builtin_rvv_vamoorei8_v_u32m1_m: |
1684 | case RISCV::BI__builtin_rvv_vamoorei8_v_u32m2_m: |
1685 | case RISCV::BI__builtin_rvv_vamoorei8_v_u32m4_m: |
1686 | case RISCV::BI__builtin_rvv_vamoorei8_v_u32m8_m: |
1687 | case RISCV::BI__builtin_rvv_vamoorei8_v_u32mf2_m: |
1688 | case RISCV::BI__builtin_rvv_vamoorei16_v_i32m1_m: |
1689 | case RISCV::BI__builtin_rvv_vamoorei16_v_i32m2_m: |
1690 | case RISCV::BI__builtin_rvv_vamoorei16_v_i32m4_m: |
1691 | case RISCV::BI__builtin_rvv_vamoorei16_v_i32m8_m: |
1692 | case RISCV::BI__builtin_rvv_vamoorei16_v_i32mf2_m: |
1693 | case RISCV::BI__builtin_rvv_vamoorei16_v_u32m1_m: |
1694 | case RISCV::BI__builtin_rvv_vamoorei16_v_u32m2_m: |
1695 | case RISCV::BI__builtin_rvv_vamoorei16_v_u32m4_m: |
1696 | case RISCV::BI__builtin_rvv_vamoorei16_v_u32m8_m: |
1697 | case RISCV::BI__builtin_rvv_vamoorei16_v_u32mf2_m: |
1698 | case RISCV::BI__builtin_rvv_vamoorei32_v_i32m1_m: |
1699 | case RISCV::BI__builtin_rvv_vamoorei32_v_i32m2_m: |
1700 | case RISCV::BI__builtin_rvv_vamoorei32_v_i32m4_m: |
1701 | case RISCV::BI__builtin_rvv_vamoorei32_v_i32m8_m: |
1702 | case RISCV::BI__builtin_rvv_vamoorei32_v_i32mf2_m: |
1703 | case RISCV::BI__builtin_rvv_vamoorei32_v_u32m1_m: |
1704 | case RISCV::BI__builtin_rvv_vamoorei32_v_u32m2_m: |
1705 | case RISCV::BI__builtin_rvv_vamoorei32_v_u32m4_m: |
1706 | case RISCV::BI__builtin_rvv_vamoorei32_v_u32m8_m: |
1707 | case RISCV::BI__builtin_rvv_vamoorei32_v_u32mf2_m: |
1708 | case RISCV::BI__builtin_rvv_vamoorei64_v_i32m1_m: |
1709 | case RISCV::BI__builtin_rvv_vamoorei64_v_i32m2_m: |
1710 | case RISCV::BI__builtin_rvv_vamoorei64_v_i32m4_m: |
1711 | case RISCV::BI__builtin_rvv_vamoorei64_v_i32mf2_m: |
1712 | case RISCV::BI__builtin_rvv_vamoorei64_v_u32m1_m: |
1713 | case RISCV::BI__builtin_rvv_vamoorei64_v_u32m2_m: |
1714 | case RISCV::BI__builtin_rvv_vamoorei64_v_u32m4_m: |
1715 | case RISCV::BI__builtin_rvv_vamoorei64_v_u32mf2_m: |
1716 | case RISCV::BI__builtin_rvv_vamoorei8_v_i64m1_m: |
1717 | case RISCV::BI__builtin_rvv_vamoorei8_v_i64m2_m: |
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1719 | case RISCV::BI__builtin_rvv_vamoorei8_v_i64m8_m: |
1720 | case RISCV::BI__builtin_rvv_vamoorei8_v_u64m1_m: |
1721 | case RISCV::BI__builtin_rvv_vamoorei8_v_u64m2_m: |
1722 | case RISCV::BI__builtin_rvv_vamoorei8_v_u64m4_m: |
1723 | case RISCV::BI__builtin_rvv_vamoorei8_v_u64m8_m: |
1724 | case RISCV::BI__builtin_rvv_vamoorei16_v_i64m1_m: |
1725 | case RISCV::BI__builtin_rvv_vamoorei16_v_i64m2_m: |
1726 | case RISCV::BI__builtin_rvv_vamoorei16_v_i64m4_m: |
1727 | case RISCV::BI__builtin_rvv_vamoorei16_v_i64m8_m: |
1728 | case RISCV::BI__builtin_rvv_vamoorei16_v_u64m1_m: |
1729 | case RISCV::BI__builtin_rvv_vamoorei16_v_u64m2_m: |
1730 | case RISCV::BI__builtin_rvv_vamoorei16_v_u64m4_m: |
1731 | case RISCV::BI__builtin_rvv_vamoorei16_v_u64m8_m: |
1732 | case RISCV::BI__builtin_rvv_vamoorei32_v_i64m1_m: |
1733 | case RISCV::BI__builtin_rvv_vamoorei32_v_i64m2_m: |
1734 | case RISCV::BI__builtin_rvv_vamoorei32_v_i64m4_m: |
1735 | case RISCV::BI__builtin_rvv_vamoorei32_v_i64m8_m: |
1736 | case RISCV::BI__builtin_rvv_vamoorei32_v_u64m1_m: |
1737 | case RISCV::BI__builtin_rvv_vamoorei32_v_u64m2_m: |
1738 | case RISCV::BI__builtin_rvv_vamoorei32_v_u64m4_m: |
1739 | case RISCV::BI__builtin_rvv_vamoorei32_v_u64m8_m: |
1740 | case RISCV::BI__builtin_rvv_vamoorei64_v_i64m1_m: |
1741 | case RISCV::BI__builtin_rvv_vamoorei64_v_i64m2_m: |
1742 | case RISCV::BI__builtin_rvv_vamoorei64_v_i64m4_m: |
1743 | case RISCV::BI__builtin_rvv_vamoorei64_v_i64m8_m: |
1744 | case RISCV::BI__builtin_rvv_vamoorei64_v_u64m1_m: |
1745 | case RISCV::BI__builtin_rvv_vamoorei64_v_u64m2_m: |
1746 | case RISCV::BI__builtin_rvv_vamoorei64_v_u64m4_m: |
1747 | case RISCV::BI__builtin_rvv_vamoorei64_v_u64m8_m: |
1748 | ID = Intrinsic::riscv_vamoor_mask; |
1749 | |
1750 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
1751 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()}; |
1752 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1753 | break; |
1754 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m1: |
1755 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m2: |
1756 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m4: |
1757 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m8: |
1758 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i32mf2: |
1759 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m1: |
1760 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m2: |
1761 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m4: |
1762 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m8: |
1763 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i32mf2: |
1764 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m1: |
1765 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m2: |
1766 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m4: |
1767 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m8: |
1768 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u32mf2: |
1769 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m1: |
1770 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m2: |
1771 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m4: |
1772 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m8: |
1773 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i32mf2: |
1774 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m1: |
1775 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m2: |
1776 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m4: |
1777 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m8: |
1778 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u32mf2: |
1779 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i32m1: |
1780 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i32m2: |
1781 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i32m4: |
1782 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i32mf2: |
1783 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u32m1: |
1784 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u32m2: |
1785 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u32m4: |
1786 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u32mf2: |
1787 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m1: |
1788 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m2: |
1789 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m4: |
1790 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m8: |
1791 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m1: |
1792 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m2: |
1793 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m4: |
1794 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m8: |
1795 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u32m1: |
1796 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u32m2: |
1797 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u32m4: |
1798 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u32m8: |
1799 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u32mf2: |
1800 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i64m1: |
1801 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i64m2: |
1802 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i64m4: |
1803 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i64m8: |
1804 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u64m1: |
1805 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u64m2: |
1806 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u64m4: |
1807 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u64m8: |
1808 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i64m1: |
1809 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i64m2: |
1810 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i64m4: |
1811 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i64m8: |
1812 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u64m1: |
1813 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u64m2: |
1814 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u64m4: |
1815 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u64m8: |
1816 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i64m1: |
1817 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i64m2: |
1818 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i64m4: |
1819 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i64m8: |
1820 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u64m1: |
1821 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u64m2: |
1822 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u64m4: |
1823 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u64m8: |
1824 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f32m1: |
1825 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f32m2: |
1826 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f32m4: |
1827 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f32m8: |
1828 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f32mf2: |
1829 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f32m1: |
1830 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f32m2: |
1831 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f32m4: |
1832 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f32m8: |
1833 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f32mf2: |
1834 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f32m1: |
1835 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f32m2: |
1836 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f32m4: |
1837 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f32m8: |
1838 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f32mf2: |
1839 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f32m1: |
1840 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f32m2: |
1841 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f32m4: |
1842 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f32mf2: |
1843 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f64m1: |
1844 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f64m2: |
1845 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f64m4: |
1846 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f64m8: |
1847 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f64m1: |
1848 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f64m2: |
1849 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f64m4: |
1850 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f64m8: |
1851 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f64m1: |
1852 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f64m2: |
1853 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f64m4: |
1854 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f64m8: |
1855 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f64m1: |
1856 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f64m2: |
1857 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f64m4: |
1858 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f64m8: |
1859 | ID = Intrinsic::riscv_vamoswap; |
1860 | |
1861 | // base, bindex, value, vl |
1862 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()}; |
1863 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1864 | break; |
1865 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m1_m: |
1866 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m2_m: |
1867 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m4_m: |
1868 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i32m8_m: |
1869 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i32mf2_m: |
1870 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m1_m: |
1871 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m2_m: |
1872 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m4_m: |
1873 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i32m8_m: |
1874 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i32mf2_m: |
1875 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m1_m: |
1876 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m2_m: |
1877 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m4_m: |
1878 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u32m8_m: |
1879 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u32mf2_m: |
1880 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m1_m: |
1881 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m2_m: |
1882 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m4_m: |
1883 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i32m8_m: |
1884 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i32mf2_m: |
1885 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m1_m: |
1886 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m2_m: |
1887 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m4_m: |
1888 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u32m8_m: |
1889 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u32mf2_m: |
1890 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i32m1_m: |
1891 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i32m2_m: |
1892 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i32m4_m: |
1893 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i32mf2_m: |
1894 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u32m1_m: |
1895 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u32m2_m: |
1896 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u32m4_m: |
1897 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u32mf2_m: |
1898 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m1_m: |
1899 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m2_m: |
1900 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m4_m: |
1901 | case RISCV::BI__builtin_rvv_vamoswapei8_v_i64m8_m: |
1902 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m1_m: |
1903 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m2_m: |
1904 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m4_m: |
1905 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u64m8_m: |
1906 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u32m1_m: |
1907 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u32m2_m: |
1908 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u32m4_m: |
1909 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u32m8_m: |
1910 | case RISCV::BI__builtin_rvv_vamoswapei8_v_u32mf2_m: |
1911 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i64m1_m: |
1912 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i64m2_m: |
1913 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i64m4_m: |
1914 | case RISCV::BI__builtin_rvv_vamoswapei16_v_i64m8_m: |
1915 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u64m1_m: |
1916 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u64m2_m: |
1917 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u64m4_m: |
1918 | case RISCV::BI__builtin_rvv_vamoswapei16_v_u64m8_m: |
1919 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i64m1_m: |
1920 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i64m2_m: |
1921 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i64m4_m: |
1922 | case RISCV::BI__builtin_rvv_vamoswapei32_v_i64m8_m: |
1923 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u64m1_m: |
1924 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u64m2_m: |
1925 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u64m4_m: |
1926 | case RISCV::BI__builtin_rvv_vamoswapei32_v_u64m8_m: |
1927 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i64m1_m: |
1928 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i64m2_m: |
1929 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i64m4_m: |
1930 | case RISCV::BI__builtin_rvv_vamoswapei64_v_i64m8_m: |
1931 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u64m1_m: |
1932 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u64m2_m: |
1933 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u64m4_m: |
1934 | case RISCV::BI__builtin_rvv_vamoswapei64_v_u64m8_m: |
1935 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f32m1_m: |
1936 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f32m2_m: |
1937 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f32m4_m: |
1938 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f32m8_m: |
1939 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f32mf2_m: |
1940 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f32m1_m: |
1941 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f32m2_m: |
1942 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f32m4_m: |
1943 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f32m8_m: |
1944 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f32mf2_m: |
1945 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f32m1_m: |
1946 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f32m2_m: |
1947 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f32m4_m: |
1948 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f32m8_m: |
1949 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f32mf2_m: |
1950 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f32m1_m: |
1951 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f32m2_m: |
1952 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f32m4_m: |
1953 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f32mf2_m: |
1954 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f64m1_m: |
1955 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f64m2_m: |
1956 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f64m4_m: |
1957 | case RISCV::BI__builtin_rvv_vamoswapei8_v_f64m8_m: |
1958 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f64m1_m: |
1959 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f64m2_m: |
1960 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f64m4_m: |
1961 | case RISCV::BI__builtin_rvv_vamoswapei16_v_f64m8_m: |
1962 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f64m1_m: |
1963 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f64m2_m: |
1964 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f64m4_m: |
1965 | case RISCV::BI__builtin_rvv_vamoswapei32_v_f64m8_m: |
1966 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f64m1_m: |
1967 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f64m2_m: |
1968 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f64m4_m: |
1969 | case RISCV::BI__builtin_rvv_vamoswapei64_v_f64m8_m: |
1970 | ID = Intrinsic::riscv_vamoswap_mask; |
1971 | |
1972 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
1973 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()}; |
1974 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
1975 | break; |
1976 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i32m1: |
1977 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i32m2: |
1978 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i32m4: |
1979 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i32m8: |
1980 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i32mf2: |
1981 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u32m1: |
1982 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u32m2: |
1983 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u32m4: |
1984 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u32m8: |
1985 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u32mf2: |
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1989 | case RISCV::BI__builtin_rvv_vamoxorei16_v_i32m8: |
1990 | case RISCV::BI__builtin_rvv_vamoxorei16_v_i32mf2: |
1991 | case RISCV::BI__builtin_rvv_vamoxorei16_v_u32m1: |
1992 | case RISCV::BI__builtin_rvv_vamoxorei16_v_u32m2: |
1993 | case RISCV::BI__builtin_rvv_vamoxorei16_v_u32m4: |
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1999 | case RISCV::BI__builtin_rvv_vamoxorei32_v_i32m8: |
2000 | case RISCV::BI__builtin_rvv_vamoxorei32_v_i32mf2: |
2001 | case RISCV::BI__builtin_rvv_vamoxorei32_v_u32m1: |
2002 | case RISCV::BI__builtin_rvv_vamoxorei32_v_u32m2: |
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2040 | case RISCV::BI__builtin_rvv_vamoxorei64_v_i64m4: |
2041 | case RISCV::BI__builtin_rvv_vamoxorei64_v_i64m8: |
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2043 | case RISCV::BI__builtin_rvv_vamoxorei64_v_u64m2: |
2044 | case RISCV::BI__builtin_rvv_vamoxorei64_v_u64m4: |
2045 | case RISCV::BI__builtin_rvv_vamoxorei64_v_u64m8: |
2046 | ID = Intrinsic::riscv_vamoxor; |
2047 | |
2048 | // base, bindex, value, vl |
2049 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()}; |
2050 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
2051 | break; |
2052 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i32m1_m: |
2053 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i32m2_m: |
2054 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i32m4_m: |
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2056 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i32mf2_m: |
2057 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u32m1_m: |
2058 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u32m2_m: |
2059 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u32m4_m: |
2060 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u32m8_m: |
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2065 | case RISCV::BI__builtin_rvv_vamoxorei16_v_i32m8_m: |
2066 | case RISCV::BI__builtin_rvv_vamoxorei16_v_i32mf2_m: |
2067 | case RISCV::BI__builtin_rvv_vamoxorei16_v_u32m1_m: |
2068 | case RISCV::BI__builtin_rvv_vamoxorei16_v_u32m2_m: |
2069 | case RISCV::BI__builtin_rvv_vamoxorei16_v_u32m4_m: |
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2073 | case RISCV::BI__builtin_rvv_vamoxorei32_v_i32m2_m: |
2074 | case RISCV::BI__builtin_rvv_vamoxorei32_v_i32m4_m: |
2075 | case RISCV::BI__builtin_rvv_vamoxorei32_v_i32m8_m: |
2076 | case RISCV::BI__builtin_rvv_vamoxorei32_v_i32mf2_m: |
2077 | case RISCV::BI__builtin_rvv_vamoxorei32_v_u32m1_m: |
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2079 | case RISCV::BI__builtin_rvv_vamoxorei32_v_u32m4_m: |
2080 | case RISCV::BI__builtin_rvv_vamoxorei32_v_u32m8_m: |
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2082 | case RISCV::BI__builtin_rvv_vamoxorei64_v_i32m1_m: |
2083 | case RISCV::BI__builtin_rvv_vamoxorei64_v_i32m2_m: |
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2086 | case RISCV::BI__builtin_rvv_vamoxorei64_v_u32m1_m: |
2087 | case RISCV::BI__builtin_rvv_vamoxorei64_v_u32m2_m: |
2088 | case RISCV::BI__builtin_rvv_vamoxorei64_v_u32m4_m: |
2089 | case RISCV::BI__builtin_rvv_vamoxorei64_v_u32mf2_m: |
2090 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i64m1_m: |
2091 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i64m2_m: |
2092 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i64m4_m: |
2093 | case RISCV::BI__builtin_rvv_vamoxorei8_v_i64m8_m: |
2094 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u64m1_m: |
2095 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u64m2_m: |
2096 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u64m4_m: |
2097 | case RISCV::BI__builtin_rvv_vamoxorei8_v_u64m8_m: |
2098 | case RISCV::BI__builtin_rvv_vamoxorei16_v_i64m1_m: |
2099 | case RISCV::BI__builtin_rvv_vamoxorei16_v_i64m2_m: |
2100 | case RISCV::BI__builtin_rvv_vamoxorei16_v_i64m4_m: |
2101 | case RISCV::BI__builtin_rvv_vamoxorei16_v_i64m8_m: |
2102 | case RISCV::BI__builtin_rvv_vamoxorei16_v_u64m1_m: |
2103 | case RISCV::BI__builtin_rvv_vamoxorei16_v_u64m2_m: |
2104 | case RISCV::BI__builtin_rvv_vamoxorei16_v_u64m4_m: |
2105 | case RISCV::BI__builtin_rvv_vamoxorei16_v_u64m8_m: |
2106 | case RISCV::BI__builtin_rvv_vamoxorei32_v_i64m1_m: |
2107 | case RISCV::BI__builtin_rvv_vamoxorei32_v_i64m2_m: |
2108 | case RISCV::BI__builtin_rvv_vamoxorei32_v_i64m4_m: |
2109 | case RISCV::BI__builtin_rvv_vamoxorei32_v_i64m8_m: |
2110 | case RISCV::BI__builtin_rvv_vamoxorei32_v_u64m1_m: |
2111 | case RISCV::BI__builtin_rvv_vamoxorei32_v_u64m2_m: |
2112 | case RISCV::BI__builtin_rvv_vamoxorei32_v_u64m4_m: |
2113 | case RISCV::BI__builtin_rvv_vamoxorei32_v_u64m8_m: |
2114 | case RISCV::BI__builtin_rvv_vamoxorei64_v_i64m1_m: |
2115 | case RISCV::BI__builtin_rvv_vamoxorei64_v_i64m2_m: |
2116 | case RISCV::BI__builtin_rvv_vamoxorei64_v_i64m4_m: |
2117 | case RISCV::BI__builtin_rvv_vamoxorei64_v_i64m8_m: |
2118 | case RISCV::BI__builtin_rvv_vamoxorei64_v_u64m1_m: |
2119 | case RISCV::BI__builtin_rvv_vamoxorei64_v_u64m2_m: |
2120 | case RISCV::BI__builtin_rvv_vamoxorei64_v_u64m4_m: |
2121 | case RISCV::BI__builtin_rvv_vamoxorei64_v_u64m8_m: |
2122 | ID = Intrinsic::riscv_vamoxor_mask; |
2123 | |
2124 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2125 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[4]->getType()}; |
2126 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
2127 | break; |
2128 | case RISCV::BI__builtin_rvv_vand_vv_i8m1: |
2129 | case RISCV::BI__builtin_rvv_vand_vv_i8m2: |
2130 | case RISCV::BI__builtin_rvv_vand_vv_i8m4: |
2131 | case RISCV::BI__builtin_rvv_vand_vv_i8m8: |
2132 | case RISCV::BI__builtin_rvv_vand_vv_i8mf2: |
2133 | case RISCV::BI__builtin_rvv_vand_vv_i8mf4: |
2134 | case RISCV::BI__builtin_rvv_vand_vv_i8mf8: |
2135 | case RISCV::BI__builtin_rvv_vand_vv_i16m1: |
2136 | case RISCV::BI__builtin_rvv_vand_vv_i16m2: |
2137 | case RISCV::BI__builtin_rvv_vand_vv_i16m4: |
2138 | case RISCV::BI__builtin_rvv_vand_vv_i16m8: |
2139 | case RISCV::BI__builtin_rvv_vand_vv_i16mf2: |
2140 | case RISCV::BI__builtin_rvv_vand_vv_i16mf4: |
2141 | case RISCV::BI__builtin_rvv_vand_vv_i32m1: |
2142 | case RISCV::BI__builtin_rvv_vand_vv_i32m2: |
2143 | case RISCV::BI__builtin_rvv_vand_vv_i32m4: |
2144 | case RISCV::BI__builtin_rvv_vand_vv_i32m8: |
2145 | case RISCV::BI__builtin_rvv_vand_vv_i32mf2: |
2146 | case RISCV::BI__builtin_rvv_vand_vv_i64m1: |
2147 | case RISCV::BI__builtin_rvv_vand_vv_i64m2: |
2148 | case RISCV::BI__builtin_rvv_vand_vv_i64m4: |
2149 | case RISCV::BI__builtin_rvv_vand_vv_i64m8: |
2150 | case RISCV::BI__builtin_rvv_vand_vx_i8m1: |
2151 | case RISCV::BI__builtin_rvv_vand_vx_i8m2: |
2152 | case RISCV::BI__builtin_rvv_vand_vx_i8m4: |
2153 | case RISCV::BI__builtin_rvv_vand_vx_i8m8: |
2154 | case RISCV::BI__builtin_rvv_vand_vx_i8mf2: |
2155 | case RISCV::BI__builtin_rvv_vand_vx_i8mf4: |
2156 | case RISCV::BI__builtin_rvv_vand_vx_i8mf8: |
2157 | case RISCV::BI__builtin_rvv_vand_vx_i16m1: |
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2159 | case RISCV::BI__builtin_rvv_vand_vx_i16m4: |
2160 | case RISCV::BI__builtin_rvv_vand_vx_i16m8: |
2161 | case RISCV::BI__builtin_rvv_vand_vx_i16mf2: |
2162 | case RISCV::BI__builtin_rvv_vand_vx_i16mf4: |
2163 | case RISCV::BI__builtin_rvv_vand_vx_i32m1: |
2164 | case RISCV::BI__builtin_rvv_vand_vx_i32m2: |
2165 | case RISCV::BI__builtin_rvv_vand_vx_i32m4: |
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2167 | case RISCV::BI__builtin_rvv_vand_vx_i32mf2: |
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2169 | case RISCV::BI__builtin_rvv_vand_vx_i64m2: |
2170 | case RISCV::BI__builtin_rvv_vand_vx_i64m4: |
2171 | case RISCV::BI__builtin_rvv_vand_vx_i64m8: |
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2173 | case RISCV::BI__builtin_rvv_vand_vv_u8m2: |
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2179 | case RISCV::BI__builtin_rvv_vand_vv_u16m1: |
2180 | case RISCV::BI__builtin_rvv_vand_vv_u16m2: |
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2183 | case RISCV::BI__builtin_rvv_vand_vv_u16mf2: |
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2185 | case RISCV::BI__builtin_rvv_vand_vv_u32m1: |
2186 | case RISCV::BI__builtin_rvv_vand_vv_u32m2: |
2187 | case RISCV::BI__builtin_rvv_vand_vv_u32m4: |
2188 | case RISCV::BI__builtin_rvv_vand_vv_u32m8: |
2189 | case RISCV::BI__builtin_rvv_vand_vv_u32mf2: |
2190 | case RISCV::BI__builtin_rvv_vand_vv_u64m1: |
2191 | case RISCV::BI__builtin_rvv_vand_vv_u64m2: |
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2193 | case RISCV::BI__builtin_rvv_vand_vv_u64m8: |
2194 | case RISCV::BI__builtin_rvv_vand_vx_u8m1: |
2195 | case RISCV::BI__builtin_rvv_vand_vx_u8m2: |
2196 | case RISCV::BI__builtin_rvv_vand_vx_u8m4: |
2197 | case RISCV::BI__builtin_rvv_vand_vx_u8m8: |
2198 | case RISCV::BI__builtin_rvv_vand_vx_u8mf2: |
2199 | case RISCV::BI__builtin_rvv_vand_vx_u8mf4: |
2200 | case RISCV::BI__builtin_rvv_vand_vx_u8mf8: |
2201 | case RISCV::BI__builtin_rvv_vand_vx_u16m1: |
2202 | case RISCV::BI__builtin_rvv_vand_vx_u16m2: |
2203 | case RISCV::BI__builtin_rvv_vand_vx_u16m4: |
2204 | case RISCV::BI__builtin_rvv_vand_vx_u16m8: |
2205 | case RISCV::BI__builtin_rvv_vand_vx_u16mf2: |
2206 | case RISCV::BI__builtin_rvv_vand_vx_u16mf4: |
2207 | case RISCV::BI__builtin_rvv_vand_vx_u32m1: |
2208 | case RISCV::BI__builtin_rvv_vand_vx_u32m2: |
2209 | case RISCV::BI__builtin_rvv_vand_vx_u32m4: |
2210 | case RISCV::BI__builtin_rvv_vand_vx_u32m8: |
2211 | case RISCV::BI__builtin_rvv_vand_vx_u32mf2: |
2212 | case RISCV::BI__builtin_rvv_vand_vx_u64m1: |
2213 | case RISCV::BI__builtin_rvv_vand_vx_u64m2: |
2214 | case RISCV::BI__builtin_rvv_vand_vx_u64m4: |
2215 | case RISCV::BI__builtin_rvv_vand_vx_u64m8: |
2216 | ID = Intrinsic::riscv_vand; |
2217 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2218 | break; |
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2355 | ID = Intrinsic::riscv_vasub; |
2356 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2357 | break; |
2358 | case RISCV::BI__builtin_rvv_vasub_vv_i8m1_m: |
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2397 | case RISCV::BI__builtin_rvv_vasub_vx_i32mf2_m: |
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2399 | case RISCV::BI__builtin_rvv_vasub_vx_i64m2_m: |
2400 | case RISCV::BI__builtin_rvv_vasub_vx_i64m4_m: |
2401 | case RISCV::BI__builtin_rvv_vasub_vx_i64m8_m: |
2402 | ID = Intrinsic::riscv_vasub_mask; |
2403 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2404 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
2405 | break; |
2406 | case RISCV::BI__builtin_rvv_vasubu_vv_u8m1: |
2407 | case RISCV::BI__builtin_rvv_vasubu_vv_u8m2: |
2408 | case RISCV::BI__builtin_rvv_vasubu_vv_u8m4: |
2409 | case RISCV::BI__builtin_rvv_vasubu_vv_u8m8: |
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2419 | case RISCV::BI__builtin_rvv_vasubu_vv_u32m1: |
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2424 | case RISCV::BI__builtin_rvv_vasubu_vv_u64m1: |
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2445 | case RISCV::BI__builtin_rvv_vasubu_vx_u32mf2: |
2446 | case RISCV::BI__builtin_rvv_vasubu_vx_u64m1: |
2447 | case RISCV::BI__builtin_rvv_vasubu_vx_u64m2: |
2448 | case RISCV::BI__builtin_rvv_vasubu_vx_u64m4: |
2449 | case RISCV::BI__builtin_rvv_vasubu_vx_u64m8: |
2450 | ID = Intrinsic::riscv_vasubu; |
2451 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2452 | break; |
2453 | case RISCV::BI__builtin_rvv_vasubu_vv_u8m1_m: |
2454 | case RISCV::BI__builtin_rvv_vasubu_vv_u8m2_m: |
2455 | case RISCV::BI__builtin_rvv_vasubu_vv_u8m4_m: |
2456 | case RISCV::BI__builtin_rvv_vasubu_vv_u8m8_m: |
2457 | case RISCV::BI__builtin_rvv_vasubu_vv_u8mf2_m: |
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2499 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
2500 | break; |
2501 | case RISCV::BI__builtin_rvv_vcompress_vm_i8m1: |
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2545 | case RISCV::BI__builtin_rvv_vcompress_vm_u32m1: |
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2550 | case RISCV::BI__builtin_rvv_vcompress_vm_u64m1: |
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2553 | case RISCV::BI__builtin_rvv_vcompress_vm_u64m8: |
2554 | ID = Intrinsic::riscv_vcompress; |
Value stored to 'ID' is never read | |
2555 | |
2556 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.begin() + 3); |
2557 | ID = Intrinsic::riscv_vcompress; |
2558 | IntrinsicTypes = {ResultType, Ops[3]->getType()}; |
2559 | break; |
2560 | case RISCV::BI__builtin_rvv_vdiv_vv_i8m1: |
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2579 | case RISCV::BI__builtin_rvv_vdiv_vv_i64m2: |
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2599 | case RISCV::BI__builtin_rvv_vdiv_vx_i32mf2: |
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2601 | case RISCV::BI__builtin_rvv_vdiv_vx_i64m2: |
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2603 | case RISCV::BI__builtin_rvv_vdiv_vx_i64m8: |
2604 | ID = Intrinsic::riscv_vdiv; |
2605 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2606 | break; |
2607 | case RISCV::BI__builtin_rvv_vdiv_vv_i8m1_m: |
2608 | case RISCV::BI__builtin_rvv_vdiv_vv_i8m2_m: |
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2611 | case RISCV::BI__builtin_rvv_vdiv_vv_i8mf2_m: |
2612 | case RISCV::BI__builtin_rvv_vdiv_vv_i8mf4_m: |
2613 | case RISCV::BI__builtin_rvv_vdiv_vv_i8mf8_m: |
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2615 | case RISCV::BI__builtin_rvv_vdiv_vv_i16m2_m: |
2616 | case RISCV::BI__builtin_rvv_vdiv_vv_i16m4_m: |
2617 | case RISCV::BI__builtin_rvv_vdiv_vv_i16m8_m: |
2618 | case RISCV::BI__builtin_rvv_vdiv_vv_i16mf2_m: |
2619 | case RISCV::BI__builtin_rvv_vdiv_vv_i16mf4_m: |
2620 | case RISCV::BI__builtin_rvv_vdiv_vv_i32m1_m: |
2621 | case RISCV::BI__builtin_rvv_vdiv_vv_i32m2_m: |
2622 | case RISCV::BI__builtin_rvv_vdiv_vv_i32m4_m: |
2623 | case RISCV::BI__builtin_rvv_vdiv_vv_i32m8_m: |
2624 | case RISCV::BI__builtin_rvv_vdiv_vv_i32mf2_m: |
2625 | case RISCV::BI__builtin_rvv_vdiv_vv_i64m1_m: |
2626 | case RISCV::BI__builtin_rvv_vdiv_vv_i64m2_m: |
2627 | case RISCV::BI__builtin_rvv_vdiv_vv_i64m4_m: |
2628 | case RISCV::BI__builtin_rvv_vdiv_vv_i64m8_m: |
2629 | case RISCV::BI__builtin_rvv_vdiv_vx_i8m1_m: |
2630 | case RISCV::BI__builtin_rvv_vdiv_vx_i8m2_m: |
2631 | case RISCV::BI__builtin_rvv_vdiv_vx_i8m4_m: |
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2633 | case RISCV::BI__builtin_rvv_vdiv_vx_i8mf2_m: |
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2637 | case RISCV::BI__builtin_rvv_vdiv_vx_i16m2_m: |
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2640 | case RISCV::BI__builtin_rvv_vdiv_vx_i16mf2_m: |
2641 | case RISCV::BI__builtin_rvv_vdiv_vx_i16mf4_m: |
2642 | case RISCV::BI__builtin_rvv_vdiv_vx_i32m1_m: |
2643 | case RISCV::BI__builtin_rvv_vdiv_vx_i32m2_m: |
2644 | case RISCV::BI__builtin_rvv_vdiv_vx_i32m4_m: |
2645 | case RISCV::BI__builtin_rvv_vdiv_vx_i32m8_m: |
2646 | case RISCV::BI__builtin_rvv_vdiv_vx_i32mf2_m: |
2647 | case RISCV::BI__builtin_rvv_vdiv_vx_i64m1_m: |
2648 | case RISCV::BI__builtin_rvv_vdiv_vx_i64m2_m: |
2649 | case RISCV::BI__builtin_rvv_vdiv_vx_i64m4_m: |
2650 | case RISCV::BI__builtin_rvv_vdiv_vx_i64m8_m: |
2651 | ID = Intrinsic::riscv_vdiv_mask; |
2652 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2653 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
2654 | break; |
2655 | case RISCV::BI__builtin_rvv_vdivu_vv_u8m1: |
2656 | case RISCV::BI__builtin_rvv_vdivu_vv_u8m2: |
2657 | case RISCV::BI__builtin_rvv_vdivu_vv_u8m4: |
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2659 | case RISCV::BI__builtin_rvv_vdivu_vv_u8mf2: |
2660 | case RISCV::BI__builtin_rvv_vdivu_vv_u8mf4: |
2661 | case RISCV::BI__builtin_rvv_vdivu_vv_u8mf8: |
2662 | case RISCV::BI__builtin_rvv_vdivu_vv_u16m1: |
2663 | case RISCV::BI__builtin_rvv_vdivu_vv_u16m2: |
2664 | case RISCV::BI__builtin_rvv_vdivu_vv_u16m4: |
2665 | case RISCV::BI__builtin_rvv_vdivu_vv_u16m8: |
2666 | case RISCV::BI__builtin_rvv_vdivu_vv_u16mf2: |
2667 | case RISCV::BI__builtin_rvv_vdivu_vv_u16mf4: |
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2669 | case RISCV::BI__builtin_rvv_vdivu_vv_u32m2: |
2670 | case RISCV::BI__builtin_rvv_vdivu_vv_u32m4: |
2671 | case RISCV::BI__builtin_rvv_vdivu_vv_u32m8: |
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2683 | case RISCV::BI__builtin_rvv_vdivu_vx_u8mf8: |
2684 | case RISCV::BI__builtin_rvv_vdivu_vx_u16m1: |
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2686 | case RISCV::BI__builtin_rvv_vdivu_vx_u16m4: |
2687 | case RISCV::BI__builtin_rvv_vdivu_vx_u16m8: |
2688 | case RISCV::BI__builtin_rvv_vdivu_vx_u16mf2: |
2689 | case RISCV::BI__builtin_rvv_vdivu_vx_u16mf4: |
2690 | case RISCV::BI__builtin_rvv_vdivu_vx_u32m1: |
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2693 | case RISCV::BI__builtin_rvv_vdivu_vx_u32m8: |
2694 | case RISCV::BI__builtin_rvv_vdivu_vx_u32mf2: |
2695 | case RISCV::BI__builtin_rvv_vdivu_vx_u64m1: |
2696 | case RISCV::BI__builtin_rvv_vdivu_vx_u64m2: |
2697 | case RISCV::BI__builtin_rvv_vdivu_vx_u64m4: |
2698 | case RISCV::BI__builtin_rvv_vdivu_vx_u64m8: |
2699 | ID = Intrinsic::riscv_vdivu; |
2700 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2701 | break; |
2702 | case RISCV::BI__builtin_rvv_vdivu_vv_u8m1_m: |
2703 | case RISCV::BI__builtin_rvv_vdivu_vv_u8m2_m: |
2704 | case RISCV::BI__builtin_rvv_vdivu_vv_u8m4_m: |
2705 | case RISCV::BI__builtin_rvv_vdivu_vv_u8m8_m: |
2706 | case RISCV::BI__builtin_rvv_vdivu_vv_u8mf2_m: |
2707 | case RISCV::BI__builtin_rvv_vdivu_vv_u8mf4_m: |
2708 | case RISCV::BI__builtin_rvv_vdivu_vv_u8mf8_m: |
2709 | case RISCV::BI__builtin_rvv_vdivu_vv_u16m1_m: |
2710 | case RISCV::BI__builtin_rvv_vdivu_vv_u16m2_m: |
2711 | case RISCV::BI__builtin_rvv_vdivu_vv_u16m4_m: |
2712 | case RISCV::BI__builtin_rvv_vdivu_vv_u16m8_m: |
2713 | case RISCV::BI__builtin_rvv_vdivu_vv_u16mf2_m: |
2714 | case RISCV::BI__builtin_rvv_vdivu_vv_u16mf4_m: |
2715 | case RISCV::BI__builtin_rvv_vdivu_vv_u32m1_m: |
2716 | case RISCV::BI__builtin_rvv_vdivu_vv_u32m2_m: |
2717 | case RISCV::BI__builtin_rvv_vdivu_vv_u32m4_m: |
2718 | case RISCV::BI__builtin_rvv_vdivu_vv_u32m8_m: |
2719 | case RISCV::BI__builtin_rvv_vdivu_vv_u32mf2_m: |
2720 | case RISCV::BI__builtin_rvv_vdivu_vv_u64m1_m: |
2721 | case RISCV::BI__builtin_rvv_vdivu_vv_u64m2_m: |
2722 | case RISCV::BI__builtin_rvv_vdivu_vv_u64m4_m: |
2723 | case RISCV::BI__builtin_rvv_vdivu_vv_u64m8_m: |
2724 | case RISCV::BI__builtin_rvv_vdivu_vx_u8m1_m: |
2725 | case RISCV::BI__builtin_rvv_vdivu_vx_u8m2_m: |
2726 | case RISCV::BI__builtin_rvv_vdivu_vx_u8m4_m: |
2727 | case RISCV::BI__builtin_rvv_vdivu_vx_u8m8_m: |
2728 | case RISCV::BI__builtin_rvv_vdivu_vx_u8mf2_m: |
2729 | case RISCV::BI__builtin_rvv_vdivu_vx_u8mf4_m: |
2730 | case RISCV::BI__builtin_rvv_vdivu_vx_u8mf8_m: |
2731 | case RISCV::BI__builtin_rvv_vdivu_vx_u16m1_m: |
2732 | case RISCV::BI__builtin_rvv_vdivu_vx_u16m2_m: |
2733 | case RISCV::BI__builtin_rvv_vdivu_vx_u16m4_m: |
2734 | case RISCV::BI__builtin_rvv_vdivu_vx_u16m8_m: |
2735 | case RISCV::BI__builtin_rvv_vdivu_vx_u16mf2_m: |
2736 | case RISCV::BI__builtin_rvv_vdivu_vx_u16mf4_m: |
2737 | case RISCV::BI__builtin_rvv_vdivu_vx_u32m1_m: |
2738 | case RISCV::BI__builtin_rvv_vdivu_vx_u32m2_m: |
2739 | case RISCV::BI__builtin_rvv_vdivu_vx_u32m4_m: |
2740 | case RISCV::BI__builtin_rvv_vdivu_vx_u32m8_m: |
2741 | case RISCV::BI__builtin_rvv_vdivu_vx_u32mf2_m: |
2742 | case RISCV::BI__builtin_rvv_vdivu_vx_u64m1_m: |
2743 | case RISCV::BI__builtin_rvv_vdivu_vx_u64m2_m: |
2744 | case RISCV::BI__builtin_rvv_vdivu_vx_u64m4_m: |
2745 | case RISCV::BI__builtin_rvv_vdivu_vx_u64m8_m: |
2746 | ID = Intrinsic::riscv_vdivu_mask; |
2747 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2748 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
2749 | break; |
2750 | case RISCV::BI__builtin_rvv_vfadd_vv_f32m1: |
2751 | case RISCV::BI__builtin_rvv_vfadd_vv_f32m2: |
2752 | case RISCV::BI__builtin_rvv_vfadd_vv_f32m4: |
2753 | case RISCV::BI__builtin_rvv_vfadd_vv_f32m8: |
2754 | case RISCV::BI__builtin_rvv_vfadd_vv_f32mf2: |
2755 | case RISCV::BI__builtin_rvv_vfadd_vv_f64m1: |
2756 | case RISCV::BI__builtin_rvv_vfadd_vv_f64m2: |
2757 | case RISCV::BI__builtin_rvv_vfadd_vv_f64m4: |
2758 | case RISCV::BI__builtin_rvv_vfadd_vv_f64m8: |
2759 | case RISCV::BI__builtin_rvv_vfadd_vf_f32m1: |
2760 | case RISCV::BI__builtin_rvv_vfadd_vf_f32m2: |
2761 | case RISCV::BI__builtin_rvv_vfadd_vf_f32m4: |
2762 | case RISCV::BI__builtin_rvv_vfadd_vf_f32m8: |
2763 | case RISCV::BI__builtin_rvv_vfadd_vf_f32mf2: |
2764 | case RISCV::BI__builtin_rvv_vfadd_vf_f64m1: |
2765 | case RISCV::BI__builtin_rvv_vfadd_vf_f64m2: |
2766 | case RISCV::BI__builtin_rvv_vfadd_vf_f64m4: |
2767 | case RISCV::BI__builtin_rvv_vfadd_vf_f64m8: |
2768 | ID = Intrinsic::riscv_vfadd; |
2769 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2770 | break; |
2771 | case RISCV::BI__builtin_rvv_vfadd_vv_f32m1_m: |
2772 | case RISCV::BI__builtin_rvv_vfadd_vv_f32m2_m: |
2773 | case RISCV::BI__builtin_rvv_vfadd_vv_f32m4_m: |
2774 | case RISCV::BI__builtin_rvv_vfadd_vv_f32m8_m: |
2775 | case RISCV::BI__builtin_rvv_vfadd_vv_f32mf2_m: |
2776 | case RISCV::BI__builtin_rvv_vfadd_vv_f64m1_m: |
2777 | case RISCV::BI__builtin_rvv_vfadd_vv_f64m2_m: |
2778 | case RISCV::BI__builtin_rvv_vfadd_vv_f64m4_m: |
2779 | case RISCV::BI__builtin_rvv_vfadd_vv_f64m8_m: |
2780 | case RISCV::BI__builtin_rvv_vfadd_vf_f32m1_m: |
2781 | case RISCV::BI__builtin_rvv_vfadd_vf_f32m2_m: |
2782 | case RISCV::BI__builtin_rvv_vfadd_vf_f32m4_m: |
2783 | case RISCV::BI__builtin_rvv_vfadd_vf_f32m8_m: |
2784 | case RISCV::BI__builtin_rvv_vfadd_vf_f32mf2_m: |
2785 | case RISCV::BI__builtin_rvv_vfadd_vf_f64m1_m: |
2786 | case RISCV::BI__builtin_rvv_vfadd_vf_f64m2_m: |
2787 | case RISCV::BI__builtin_rvv_vfadd_vf_f64m4_m: |
2788 | case RISCV::BI__builtin_rvv_vfadd_vf_f64m8_m: |
2789 | ID = Intrinsic::riscv_vfadd_mask; |
2790 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2791 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
2792 | break; |
2793 | case RISCV::BI__builtin_rvv_vfclass_v_u32m1: |
2794 | case RISCV::BI__builtin_rvv_vfclass_v_u32m2: |
2795 | case RISCV::BI__builtin_rvv_vfclass_v_u32m4: |
2796 | case RISCV::BI__builtin_rvv_vfclass_v_u32m8: |
2797 | case RISCV::BI__builtin_rvv_vfclass_v_u32mf2: |
2798 | case RISCV::BI__builtin_rvv_vfclass_v_u64m1: |
2799 | case RISCV::BI__builtin_rvv_vfclass_v_u64m2: |
2800 | case RISCV::BI__builtin_rvv_vfclass_v_u64m4: |
2801 | case RISCV::BI__builtin_rvv_vfclass_v_u64m8: |
2802 | ID = Intrinsic::riscv_vfclass; |
2803 | IntrinsicTypes = {Ops[0]->getType(), Ops.back()->getType()}; |
2804 | break; |
2805 | case RISCV::BI__builtin_rvv_vfclass_v_u32m1_m: |
2806 | case RISCV::BI__builtin_rvv_vfclass_v_u32m2_m: |
2807 | case RISCV::BI__builtin_rvv_vfclass_v_u32m4_m: |
2808 | case RISCV::BI__builtin_rvv_vfclass_v_u32m8_m: |
2809 | case RISCV::BI__builtin_rvv_vfclass_v_u32mf2_m: |
2810 | case RISCV::BI__builtin_rvv_vfclass_v_u64m1_m: |
2811 | case RISCV::BI__builtin_rvv_vfclass_v_u64m2_m: |
2812 | case RISCV::BI__builtin_rvv_vfclass_v_u64m4_m: |
2813 | case RISCV::BI__builtin_rvv_vfclass_v_u64m8_m: |
2814 | ID = Intrinsic::riscv_vfclass_mask; |
2815 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2816 | IntrinsicTypes = {Ops[1]->getType(), Ops.back()->getType()}; |
2817 | break; |
2818 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m1: |
2819 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m2: |
2820 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m4: |
2821 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m8: |
2822 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16mf2: |
2823 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16mf4: |
2824 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m1: |
2825 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m2: |
2826 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m4: |
2827 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m8: |
2828 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32mf2: |
2829 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m1: |
2830 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m2: |
2831 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m4: |
2832 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m8: |
2833 | ID = Intrinsic::riscv_vfcvt_f_x_v; |
2834 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
2835 | break; |
2836 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m1_m: |
2837 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m2_m: |
2838 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m4_m: |
2839 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16m8_m: |
2840 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16mf2_m: |
2841 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f16mf4_m: |
2842 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m1_m: |
2843 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m2_m: |
2844 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m4_m: |
2845 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32m8_m: |
2846 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f32mf2_m: |
2847 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m1_m: |
2848 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m2_m: |
2849 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m4_m: |
2850 | case RISCV::BI__builtin_rvv_vfcvt_f_x_v_f64m8_m: |
2851 | ID = Intrinsic::riscv_vfcvt_f_x_v_mask; |
2852 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2853 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2854 | break; |
2855 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m1: |
2856 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m2: |
2857 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m4: |
2858 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m8: |
2859 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16mf2: |
2860 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16mf4: |
2861 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m1: |
2862 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m2: |
2863 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m4: |
2864 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m8: |
2865 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32mf2: |
2866 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m1: |
2867 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m2: |
2868 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m4: |
2869 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m8: |
2870 | ID = Intrinsic::riscv_vfcvt_f_xu_v; |
2871 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
2872 | break; |
2873 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m1_m: |
2874 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m2_m: |
2875 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m4_m: |
2876 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16m8_m: |
2877 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16mf2_m: |
2878 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f16mf4_m: |
2879 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m1_m: |
2880 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m2_m: |
2881 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m4_m: |
2882 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32m8_m: |
2883 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f32mf2_m: |
2884 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m1_m: |
2885 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m2_m: |
2886 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m4_m: |
2887 | case RISCV::BI__builtin_rvv_vfcvt_f_xu_v_f64m8_m: |
2888 | ID = Intrinsic::riscv_vfcvt_f_xu_v_mask; |
2889 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2890 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2891 | break; |
2892 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m1: |
2893 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m2: |
2894 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m4: |
2895 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m8: |
2896 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32mf2: |
2897 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m1: |
2898 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m2: |
2899 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m4: |
2900 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m8: |
2901 | ID = Intrinsic::riscv_vfcvt_rtz_x_f_v; |
2902 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
2903 | break; |
2904 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m1_m: |
2905 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m2_m: |
2906 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m4_m: |
2907 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32m8_m: |
2908 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i32mf2_m: |
2909 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m1_m: |
2910 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m2_m: |
2911 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m4_m: |
2912 | case RISCV::BI__builtin_rvv_vfcvt_rtz_x_f_v_i64m8_m: |
2913 | ID = Intrinsic::riscv_vfcvt_rtz_x_f_v_mask; |
2914 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2915 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2916 | break; |
2917 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m1: |
2918 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m2: |
2919 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m4: |
2920 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m8: |
2921 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32mf2: |
2922 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m1: |
2923 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m2: |
2924 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m4: |
2925 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m8: |
2926 | ID = Intrinsic::riscv_vfcvt_rtz_xu_f_v; |
2927 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
2928 | break; |
2929 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m1_m: |
2930 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m2_m: |
2931 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m4_m: |
2932 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32m8_m: |
2933 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u32mf2_m: |
2934 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m1_m: |
2935 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m2_m: |
2936 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m4_m: |
2937 | case RISCV::BI__builtin_rvv_vfcvt_rtz_xu_f_v_u64m8_m: |
2938 | ID = Intrinsic::riscv_vfcvt_rtz_xu_f_v_mask; |
2939 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2940 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2941 | break; |
2942 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m1: |
2943 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m2: |
2944 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m4: |
2945 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m8: |
2946 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32mf2: |
2947 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m1: |
2948 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m2: |
2949 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m4: |
2950 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m8: |
2951 | ID = Intrinsic::riscv_vfcvt_x_f_v; |
2952 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
2953 | break; |
2954 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m1_m: |
2955 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m2_m: |
2956 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m4_m: |
2957 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32m8_m: |
2958 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i32mf2_m: |
2959 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m1_m: |
2960 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m2_m: |
2961 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m4_m: |
2962 | case RISCV::BI__builtin_rvv_vfcvt_x_f_v_i64m8_m: |
2963 | ID = Intrinsic::riscv_vfcvt_x_f_v_mask; |
2964 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2965 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2966 | break; |
2967 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m1: |
2968 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m2: |
2969 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m4: |
2970 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m8: |
2971 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32mf2: |
2972 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m1: |
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2974 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m4: |
2975 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m8: |
2976 | ID = Intrinsic::riscv_vfcvt_xu_f_v; |
2977 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
2978 | break; |
2979 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m1_m: |
2980 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m2_m: |
2981 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m4_m: |
2982 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32m8_m: |
2983 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u32mf2_m: |
2984 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m1_m: |
2985 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m2_m: |
2986 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m4_m: |
2987 | case RISCV::BI__builtin_rvv_vfcvt_xu_f_v_u64m8_m: |
2988 | ID = Intrinsic::riscv_vfcvt_xu_f_v_mask; |
2989 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
2990 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
2991 | break; |
2992 | case RISCV::BI__builtin_rvv_vfdiv_vv_f32m1: |
2993 | case RISCV::BI__builtin_rvv_vfdiv_vv_f32m2: |
2994 | case RISCV::BI__builtin_rvv_vfdiv_vv_f32m4: |
2995 | case RISCV::BI__builtin_rvv_vfdiv_vv_f32m8: |
2996 | case RISCV::BI__builtin_rvv_vfdiv_vv_f32mf2: |
2997 | case RISCV::BI__builtin_rvv_vfdiv_vv_f64m1: |
2998 | case RISCV::BI__builtin_rvv_vfdiv_vv_f64m2: |
2999 | case RISCV::BI__builtin_rvv_vfdiv_vv_f64m4: |
3000 | case RISCV::BI__builtin_rvv_vfdiv_vv_f64m8: |
3001 | case RISCV::BI__builtin_rvv_vfdiv_vf_f32m1: |
3002 | case RISCV::BI__builtin_rvv_vfdiv_vf_f32m2: |
3003 | case RISCV::BI__builtin_rvv_vfdiv_vf_f32m4: |
3004 | case RISCV::BI__builtin_rvv_vfdiv_vf_f32m8: |
3005 | case RISCV::BI__builtin_rvv_vfdiv_vf_f32mf2: |
3006 | case RISCV::BI__builtin_rvv_vfdiv_vf_f64m1: |
3007 | case RISCV::BI__builtin_rvv_vfdiv_vf_f64m2: |
3008 | case RISCV::BI__builtin_rvv_vfdiv_vf_f64m4: |
3009 | case RISCV::BI__builtin_rvv_vfdiv_vf_f64m8: |
3010 | ID = Intrinsic::riscv_vfdiv; |
3011 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3012 | break; |
3013 | case RISCV::BI__builtin_rvv_vfdiv_vv_f32m1_m: |
3014 | case RISCV::BI__builtin_rvv_vfdiv_vv_f32m2_m: |
3015 | case RISCV::BI__builtin_rvv_vfdiv_vv_f32m4_m: |
3016 | case RISCV::BI__builtin_rvv_vfdiv_vv_f32m8_m: |
3017 | case RISCV::BI__builtin_rvv_vfdiv_vv_f32mf2_m: |
3018 | case RISCV::BI__builtin_rvv_vfdiv_vv_f64m1_m: |
3019 | case RISCV::BI__builtin_rvv_vfdiv_vv_f64m2_m: |
3020 | case RISCV::BI__builtin_rvv_vfdiv_vv_f64m4_m: |
3021 | case RISCV::BI__builtin_rvv_vfdiv_vv_f64m8_m: |
3022 | case RISCV::BI__builtin_rvv_vfdiv_vf_f32m1_m: |
3023 | case RISCV::BI__builtin_rvv_vfdiv_vf_f32m2_m: |
3024 | case RISCV::BI__builtin_rvv_vfdiv_vf_f32m4_m: |
3025 | case RISCV::BI__builtin_rvv_vfdiv_vf_f32m8_m: |
3026 | case RISCV::BI__builtin_rvv_vfdiv_vf_f32mf2_m: |
3027 | case RISCV::BI__builtin_rvv_vfdiv_vf_f64m1_m: |
3028 | case RISCV::BI__builtin_rvv_vfdiv_vf_f64m2_m: |
3029 | case RISCV::BI__builtin_rvv_vfdiv_vf_f64m4_m: |
3030 | case RISCV::BI__builtin_rvv_vfdiv_vf_f64m8_m: |
3031 | ID = Intrinsic::riscv_vfdiv_mask; |
3032 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3033 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
3034 | break; |
3035 | case RISCV::BI__builtin_rvv_vfirst_m_b8: |
3036 | case RISCV::BI__builtin_rvv_vfirst_m_b4: |
3037 | case RISCV::BI__builtin_rvv_vfirst_m_b2: |
3038 | case RISCV::BI__builtin_rvv_vfirst_m_b1: |
3039 | case RISCV::BI__builtin_rvv_vfirst_m_b16: |
3040 | case RISCV::BI__builtin_rvv_vfirst_m_b32: |
3041 | case RISCV::BI__builtin_rvv_vfirst_m_b64: |
3042 | ID = Intrinsic::riscv_vfirst; |
3043 | IntrinsicTypes = {Ops[0]->getType(), Ops.back()->getType()}; |
3044 | break; |
3045 | case RISCV::BI__builtin_rvv_vfirst_m_b8_m: |
3046 | case RISCV::BI__builtin_rvv_vfirst_m_b4_m: |
3047 | case RISCV::BI__builtin_rvv_vfirst_m_b2_m: |
3048 | case RISCV::BI__builtin_rvv_vfirst_m_b1_m: |
3049 | case RISCV::BI__builtin_rvv_vfirst_m_b16_m: |
3050 | case RISCV::BI__builtin_rvv_vfirst_m_b32_m: |
3051 | case RISCV::BI__builtin_rvv_vfirst_m_b64_m: |
3052 | ID = Intrinsic::riscv_vfirst_mask; |
3053 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3054 | IntrinsicTypes = {Ops[0]->getType(), Ops.back()->getType()}; |
3055 | break; |
3056 | case RISCV::BI__builtin_rvv_vfmacc_vv_f32m1: |
3057 | case RISCV::BI__builtin_rvv_vfmacc_vv_f32m2: |
3058 | case RISCV::BI__builtin_rvv_vfmacc_vv_f32m4: |
3059 | case RISCV::BI__builtin_rvv_vfmacc_vv_f32m8: |
3060 | case RISCV::BI__builtin_rvv_vfmacc_vv_f32mf2: |
3061 | case RISCV::BI__builtin_rvv_vfmacc_vv_f64m1: |
3062 | case RISCV::BI__builtin_rvv_vfmacc_vv_f64m2: |
3063 | case RISCV::BI__builtin_rvv_vfmacc_vv_f64m4: |
3064 | case RISCV::BI__builtin_rvv_vfmacc_vv_f64m8: |
3065 | case RISCV::BI__builtin_rvv_vfmacc_vf_f32m1: |
3066 | case RISCV::BI__builtin_rvv_vfmacc_vf_f32m2: |
3067 | case RISCV::BI__builtin_rvv_vfmacc_vf_f32m4: |
3068 | case RISCV::BI__builtin_rvv_vfmacc_vf_f32m8: |
3069 | case RISCV::BI__builtin_rvv_vfmacc_vf_f32mf2: |
3070 | case RISCV::BI__builtin_rvv_vfmacc_vf_f64m1: |
3071 | case RISCV::BI__builtin_rvv_vfmacc_vf_f64m2: |
3072 | case RISCV::BI__builtin_rvv_vfmacc_vf_f64m4: |
3073 | case RISCV::BI__builtin_rvv_vfmacc_vf_f64m8: |
3074 | ID = Intrinsic::riscv_vfmacc; |
3075 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3076 | break; |
3077 | case RISCV::BI__builtin_rvv_vfmacc_vv_f32m1_m: |
3078 | case RISCV::BI__builtin_rvv_vfmacc_vv_f32m2_m: |
3079 | case RISCV::BI__builtin_rvv_vfmacc_vv_f32m4_m: |
3080 | case RISCV::BI__builtin_rvv_vfmacc_vv_f32m8_m: |
3081 | case RISCV::BI__builtin_rvv_vfmacc_vv_f32mf2_m: |
3082 | case RISCV::BI__builtin_rvv_vfmacc_vv_f64m1_m: |
3083 | case RISCV::BI__builtin_rvv_vfmacc_vv_f64m2_m: |
3084 | case RISCV::BI__builtin_rvv_vfmacc_vv_f64m4_m: |
3085 | case RISCV::BI__builtin_rvv_vfmacc_vv_f64m8_m: |
3086 | case RISCV::BI__builtin_rvv_vfmacc_vf_f32m1_m: |
3087 | case RISCV::BI__builtin_rvv_vfmacc_vf_f32m2_m: |
3088 | case RISCV::BI__builtin_rvv_vfmacc_vf_f32m4_m: |
3089 | case RISCV::BI__builtin_rvv_vfmacc_vf_f32m8_m: |
3090 | case RISCV::BI__builtin_rvv_vfmacc_vf_f32mf2_m: |
3091 | case RISCV::BI__builtin_rvv_vfmacc_vf_f64m1_m: |
3092 | case RISCV::BI__builtin_rvv_vfmacc_vf_f64m2_m: |
3093 | case RISCV::BI__builtin_rvv_vfmacc_vf_f64m4_m: |
3094 | case RISCV::BI__builtin_rvv_vfmacc_vf_f64m8_m: |
3095 | ID = Intrinsic::riscv_vfmacc_mask; |
3096 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3097 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3098 | break; |
3099 | case RISCV::BI__builtin_rvv_vfmadd_vv_f32m1: |
3100 | case RISCV::BI__builtin_rvv_vfmadd_vv_f32m2: |
3101 | case RISCV::BI__builtin_rvv_vfmadd_vv_f32m4: |
3102 | case RISCV::BI__builtin_rvv_vfmadd_vv_f32m8: |
3103 | case RISCV::BI__builtin_rvv_vfmadd_vv_f32mf2: |
3104 | case RISCV::BI__builtin_rvv_vfmadd_vv_f64m1: |
3105 | case RISCV::BI__builtin_rvv_vfmadd_vv_f64m2: |
3106 | case RISCV::BI__builtin_rvv_vfmadd_vv_f64m4: |
3107 | case RISCV::BI__builtin_rvv_vfmadd_vv_f64m8: |
3108 | case RISCV::BI__builtin_rvv_vfmadd_vf_f32m1: |
3109 | case RISCV::BI__builtin_rvv_vfmadd_vf_f32m2: |
3110 | case RISCV::BI__builtin_rvv_vfmadd_vf_f32m4: |
3111 | case RISCV::BI__builtin_rvv_vfmadd_vf_f32m8: |
3112 | case RISCV::BI__builtin_rvv_vfmadd_vf_f32mf2: |
3113 | case RISCV::BI__builtin_rvv_vfmadd_vf_f64m1: |
3114 | case RISCV::BI__builtin_rvv_vfmadd_vf_f64m2: |
3115 | case RISCV::BI__builtin_rvv_vfmadd_vf_f64m4: |
3116 | case RISCV::BI__builtin_rvv_vfmadd_vf_f64m8: |
3117 | ID = Intrinsic::riscv_vfmadd; |
3118 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3119 | break; |
3120 | case RISCV::BI__builtin_rvv_vfmadd_vv_f32m1_m: |
3121 | case RISCV::BI__builtin_rvv_vfmadd_vv_f32m2_m: |
3122 | case RISCV::BI__builtin_rvv_vfmadd_vv_f32m4_m: |
3123 | case RISCV::BI__builtin_rvv_vfmadd_vv_f32m8_m: |
3124 | case RISCV::BI__builtin_rvv_vfmadd_vv_f32mf2_m: |
3125 | case RISCV::BI__builtin_rvv_vfmadd_vv_f64m1_m: |
3126 | case RISCV::BI__builtin_rvv_vfmadd_vv_f64m2_m: |
3127 | case RISCV::BI__builtin_rvv_vfmadd_vv_f64m4_m: |
3128 | case RISCV::BI__builtin_rvv_vfmadd_vv_f64m8_m: |
3129 | case RISCV::BI__builtin_rvv_vfmadd_vf_f32m1_m: |
3130 | case RISCV::BI__builtin_rvv_vfmadd_vf_f32m2_m: |
3131 | case RISCV::BI__builtin_rvv_vfmadd_vf_f32m4_m: |
3132 | case RISCV::BI__builtin_rvv_vfmadd_vf_f32m8_m: |
3133 | case RISCV::BI__builtin_rvv_vfmadd_vf_f32mf2_m: |
3134 | case RISCV::BI__builtin_rvv_vfmadd_vf_f64m1_m: |
3135 | case RISCV::BI__builtin_rvv_vfmadd_vf_f64m2_m: |
3136 | case RISCV::BI__builtin_rvv_vfmadd_vf_f64m4_m: |
3137 | case RISCV::BI__builtin_rvv_vfmadd_vf_f64m8_m: |
3138 | ID = Intrinsic::riscv_vfmadd_mask; |
3139 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3140 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3141 | break; |
3142 | case RISCV::BI__builtin_rvv_vfmax_vv_f32m1: |
3143 | case RISCV::BI__builtin_rvv_vfmax_vv_f32m2: |
3144 | case RISCV::BI__builtin_rvv_vfmax_vv_f32m4: |
3145 | case RISCV::BI__builtin_rvv_vfmax_vv_f32m8: |
3146 | case RISCV::BI__builtin_rvv_vfmax_vv_f32mf2: |
3147 | case RISCV::BI__builtin_rvv_vfmax_vv_f64m1: |
3148 | case RISCV::BI__builtin_rvv_vfmax_vv_f64m2: |
3149 | case RISCV::BI__builtin_rvv_vfmax_vv_f64m4: |
3150 | case RISCV::BI__builtin_rvv_vfmax_vv_f64m8: |
3151 | case RISCV::BI__builtin_rvv_vfmax_vf_f32m1: |
3152 | case RISCV::BI__builtin_rvv_vfmax_vf_f32m2: |
3153 | case RISCV::BI__builtin_rvv_vfmax_vf_f32m4: |
3154 | case RISCV::BI__builtin_rvv_vfmax_vf_f32m8: |
3155 | case RISCV::BI__builtin_rvv_vfmax_vf_f32mf2: |
3156 | case RISCV::BI__builtin_rvv_vfmax_vf_f64m1: |
3157 | case RISCV::BI__builtin_rvv_vfmax_vf_f64m2: |
3158 | case RISCV::BI__builtin_rvv_vfmax_vf_f64m4: |
3159 | case RISCV::BI__builtin_rvv_vfmax_vf_f64m8: |
3160 | ID = Intrinsic::riscv_vfmax; |
3161 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3162 | break; |
3163 | case RISCV::BI__builtin_rvv_vfmax_vv_f32m1_m: |
3164 | case RISCV::BI__builtin_rvv_vfmax_vv_f32m2_m: |
3165 | case RISCV::BI__builtin_rvv_vfmax_vv_f32m4_m: |
3166 | case RISCV::BI__builtin_rvv_vfmax_vv_f32m8_m: |
3167 | case RISCV::BI__builtin_rvv_vfmax_vv_f32mf2_m: |
3168 | case RISCV::BI__builtin_rvv_vfmax_vv_f64m1_m: |
3169 | case RISCV::BI__builtin_rvv_vfmax_vv_f64m2_m: |
3170 | case RISCV::BI__builtin_rvv_vfmax_vv_f64m4_m: |
3171 | case RISCV::BI__builtin_rvv_vfmax_vv_f64m8_m: |
3172 | case RISCV::BI__builtin_rvv_vfmax_vf_f32m1_m: |
3173 | case RISCV::BI__builtin_rvv_vfmax_vf_f32m2_m: |
3174 | case RISCV::BI__builtin_rvv_vfmax_vf_f32m4_m: |
3175 | case RISCV::BI__builtin_rvv_vfmax_vf_f32m8_m: |
3176 | case RISCV::BI__builtin_rvv_vfmax_vf_f32mf2_m: |
3177 | case RISCV::BI__builtin_rvv_vfmax_vf_f64m1_m: |
3178 | case RISCV::BI__builtin_rvv_vfmax_vf_f64m2_m: |
3179 | case RISCV::BI__builtin_rvv_vfmax_vf_f64m4_m: |
3180 | case RISCV::BI__builtin_rvv_vfmax_vf_f64m8_m: |
3181 | ID = Intrinsic::riscv_vfmax_mask; |
3182 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3183 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
3184 | break; |
3185 | case RISCV::BI__builtin_rvv_vmerge_vvm_f32m1: |
3186 | case RISCV::BI__builtin_rvv_vmerge_vvm_f32m2: |
3187 | case RISCV::BI__builtin_rvv_vmerge_vvm_f32m4: |
3188 | case RISCV::BI__builtin_rvv_vmerge_vvm_f32m8: |
3189 | case RISCV::BI__builtin_rvv_vmerge_vvm_f32mf2: |
3190 | case RISCV::BI__builtin_rvv_vmerge_vvm_f64m1: |
3191 | case RISCV::BI__builtin_rvv_vmerge_vvm_f64m2: |
3192 | case RISCV::BI__builtin_rvv_vmerge_vvm_f64m4: |
3193 | case RISCV::BI__builtin_rvv_vmerge_vvm_f64m8: |
3194 | case RISCV::BI__builtin_rvv_vfmerge_vfm_f32m1: |
3195 | case RISCV::BI__builtin_rvv_vfmerge_vfm_f32m2: |
3196 | case RISCV::BI__builtin_rvv_vfmerge_vfm_f32m4: |
3197 | case RISCV::BI__builtin_rvv_vfmerge_vfm_f32m8: |
3198 | case RISCV::BI__builtin_rvv_vfmerge_vfm_f32mf2: |
3199 | case RISCV::BI__builtin_rvv_vfmerge_vfm_f64m1: |
3200 | case RISCV::BI__builtin_rvv_vfmerge_vfm_f64m2: |
3201 | case RISCV::BI__builtin_rvv_vfmerge_vfm_f64m4: |
3202 | case RISCV::BI__builtin_rvv_vfmerge_vfm_f64m8: |
3203 | ID = Intrinsic::riscv_vfmerge; |
3204 | |
3205 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.begin() + 3); |
3206 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()}; |
3207 | break; |
3208 | case RISCV::BI__builtin_rvv_vfmin_vv_f32m1: |
3209 | case RISCV::BI__builtin_rvv_vfmin_vv_f32m2: |
3210 | case RISCV::BI__builtin_rvv_vfmin_vv_f32m4: |
3211 | case RISCV::BI__builtin_rvv_vfmin_vv_f32m8: |
3212 | case RISCV::BI__builtin_rvv_vfmin_vv_f32mf2: |
3213 | case RISCV::BI__builtin_rvv_vfmin_vv_f64m1: |
3214 | case RISCV::BI__builtin_rvv_vfmin_vv_f64m2: |
3215 | case RISCV::BI__builtin_rvv_vfmin_vv_f64m4: |
3216 | case RISCV::BI__builtin_rvv_vfmin_vv_f64m8: |
3217 | case RISCV::BI__builtin_rvv_vfmin_vf_f32m1: |
3218 | case RISCV::BI__builtin_rvv_vfmin_vf_f32m2: |
3219 | case RISCV::BI__builtin_rvv_vfmin_vf_f32m4: |
3220 | case RISCV::BI__builtin_rvv_vfmin_vf_f32m8: |
3221 | case RISCV::BI__builtin_rvv_vfmin_vf_f32mf2: |
3222 | case RISCV::BI__builtin_rvv_vfmin_vf_f64m1: |
3223 | case RISCV::BI__builtin_rvv_vfmin_vf_f64m2: |
3224 | case RISCV::BI__builtin_rvv_vfmin_vf_f64m4: |
3225 | case RISCV::BI__builtin_rvv_vfmin_vf_f64m8: |
3226 | ID = Intrinsic::riscv_vfmin; |
3227 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3228 | break; |
3229 | case RISCV::BI__builtin_rvv_vfmin_vv_f32m1_m: |
3230 | case RISCV::BI__builtin_rvv_vfmin_vv_f32m2_m: |
3231 | case RISCV::BI__builtin_rvv_vfmin_vv_f32m4_m: |
3232 | case RISCV::BI__builtin_rvv_vfmin_vv_f32m8_m: |
3233 | case RISCV::BI__builtin_rvv_vfmin_vv_f32mf2_m: |
3234 | case RISCV::BI__builtin_rvv_vfmin_vv_f64m1_m: |
3235 | case RISCV::BI__builtin_rvv_vfmin_vv_f64m2_m: |
3236 | case RISCV::BI__builtin_rvv_vfmin_vv_f64m4_m: |
3237 | case RISCV::BI__builtin_rvv_vfmin_vv_f64m8_m: |
3238 | case RISCV::BI__builtin_rvv_vfmin_vf_f32m1_m: |
3239 | case RISCV::BI__builtin_rvv_vfmin_vf_f32m2_m: |
3240 | case RISCV::BI__builtin_rvv_vfmin_vf_f32m4_m: |
3241 | case RISCV::BI__builtin_rvv_vfmin_vf_f32m8_m: |
3242 | case RISCV::BI__builtin_rvv_vfmin_vf_f32mf2_m: |
3243 | case RISCV::BI__builtin_rvv_vfmin_vf_f64m1_m: |
3244 | case RISCV::BI__builtin_rvv_vfmin_vf_f64m2_m: |
3245 | case RISCV::BI__builtin_rvv_vfmin_vf_f64m4_m: |
3246 | case RISCV::BI__builtin_rvv_vfmin_vf_f64m8_m: |
3247 | ID = Intrinsic::riscv_vfmin_mask; |
3248 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3249 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
3250 | break; |
3251 | case RISCV::BI__builtin_rvv_vfmsac_vv_f32m1: |
3252 | case RISCV::BI__builtin_rvv_vfmsac_vv_f32m2: |
3253 | case RISCV::BI__builtin_rvv_vfmsac_vv_f32m4: |
3254 | case RISCV::BI__builtin_rvv_vfmsac_vv_f32m8: |
3255 | case RISCV::BI__builtin_rvv_vfmsac_vv_f32mf2: |
3256 | case RISCV::BI__builtin_rvv_vfmsac_vv_f64m1: |
3257 | case RISCV::BI__builtin_rvv_vfmsac_vv_f64m2: |
3258 | case RISCV::BI__builtin_rvv_vfmsac_vv_f64m4: |
3259 | case RISCV::BI__builtin_rvv_vfmsac_vv_f64m8: |
3260 | case RISCV::BI__builtin_rvv_vfmsac_vf_f32m1: |
3261 | case RISCV::BI__builtin_rvv_vfmsac_vf_f32m2: |
3262 | case RISCV::BI__builtin_rvv_vfmsac_vf_f32m4: |
3263 | case RISCV::BI__builtin_rvv_vfmsac_vf_f32m8: |
3264 | case RISCV::BI__builtin_rvv_vfmsac_vf_f32mf2: |
3265 | case RISCV::BI__builtin_rvv_vfmsac_vf_f64m1: |
3266 | case RISCV::BI__builtin_rvv_vfmsac_vf_f64m2: |
3267 | case RISCV::BI__builtin_rvv_vfmsac_vf_f64m4: |
3268 | case RISCV::BI__builtin_rvv_vfmsac_vf_f64m8: |
3269 | ID = Intrinsic::riscv_vfmsac; |
3270 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3271 | break; |
3272 | case RISCV::BI__builtin_rvv_vfmsac_vv_f32m1_m: |
3273 | case RISCV::BI__builtin_rvv_vfmsac_vv_f32m2_m: |
3274 | case RISCV::BI__builtin_rvv_vfmsac_vv_f32m4_m: |
3275 | case RISCV::BI__builtin_rvv_vfmsac_vv_f32m8_m: |
3276 | case RISCV::BI__builtin_rvv_vfmsac_vv_f32mf2_m: |
3277 | case RISCV::BI__builtin_rvv_vfmsac_vv_f64m1_m: |
3278 | case RISCV::BI__builtin_rvv_vfmsac_vv_f64m2_m: |
3279 | case RISCV::BI__builtin_rvv_vfmsac_vv_f64m4_m: |
3280 | case RISCV::BI__builtin_rvv_vfmsac_vv_f64m8_m: |
3281 | case RISCV::BI__builtin_rvv_vfmsac_vf_f32m1_m: |
3282 | case RISCV::BI__builtin_rvv_vfmsac_vf_f32m2_m: |
3283 | case RISCV::BI__builtin_rvv_vfmsac_vf_f32m4_m: |
3284 | case RISCV::BI__builtin_rvv_vfmsac_vf_f32m8_m: |
3285 | case RISCV::BI__builtin_rvv_vfmsac_vf_f32mf2_m: |
3286 | case RISCV::BI__builtin_rvv_vfmsac_vf_f64m1_m: |
3287 | case RISCV::BI__builtin_rvv_vfmsac_vf_f64m2_m: |
3288 | case RISCV::BI__builtin_rvv_vfmsac_vf_f64m4_m: |
3289 | case RISCV::BI__builtin_rvv_vfmsac_vf_f64m8_m: |
3290 | ID = Intrinsic::riscv_vfmsac_mask; |
3291 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3292 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3293 | break; |
3294 | case RISCV::BI__builtin_rvv_vfmsub_vv_f32m1: |
3295 | case RISCV::BI__builtin_rvv_vfmsub_vv_f32m2: |
3296 | case RISCV::BI__builtin_rvv_vfmsub_vv_f32m4: |
3297 | case RISCV::BI__builtin_rvv_vfmsub_vv_f32m8: |
3298 | case RISCV::BI__builtin_rvv_vfmsub_vv_f32mf2: |
3299 | case RISCV::BI__builtin_rvv_vfmsub_vv_f64m1: |
3300 | case RISCV::BI__builtin_rvv_vfmsub_vv_f64m2: |
3301 | case RISCV::BI__builtin_rvv_vfmsub_vv_f64m4: |
3302 | case RISCV::BI__builtin_rvv_vfmsub_vv_f64m8: |
3303 | case RISCV::BI__builtin_rvv_vfmsub_vf_f32m1: |
3304 | case RISCV::BI__builtin_rvv_vfmsub_vf_f32m2: |
3305 | case RISCV::BI__builtin_rvv_vfmsub_vf_f32m4: |
3306 | case RISCV::BI__builtin_rvv_vfmsub_vf_f32m8: |
3307 | case RISCV::BI__builtin_rvv_vfmsub_vf_f32mf2: |
3308 | case RISCV::BI__builtin_rvv_vfmsub_vf_f64m1: |
3309 | case RISCV::BI__builtin_rvv_vfmsub_vf_f64m2: |
3310 | case RISCV::BI__builtin_rvv_vfmsub_vf_f64m4: |
3311 | case RISCV::BI__builtin_rvv_vfmsub_vf_f64m8: |
3312 | ID = Intrinsic::riscv_vfmsub; |
3313 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3314 | break; |
3315 | case RISCV::BI__builtin_rvv_vfmsub_vv_f32m1_m: |
3316 | case RISCV::BI__builtin_rvv_vfmsub_vv_f32m2_m: |
3317 | case RISCV::BI__builtin_rvv_vfmsub_vv_f32m4_m: |
3318 | case RISCV::BI__builtin_rvv_vfmsub_vv_f32m8_m: |
3319 | case RISCV::BI__builtin_rvv_vfmsub_vv_f32mf2_m: |
3320 | case RISCV::BI__builtin_rvv_vfmsub_vv_f64m1_m: |
3321 | case RISCV::BI__builtin_rvv_vfmsub_vv_f64m2_m: |
3322 | case RISCV::BI__builtin_rvv_vfmsub_vv_f64m4_m: |
3323 | case RISCV::BI__builtin_rvv_vfmsub_vv_f64m8_m: |
3324 | case RISCV::BI__builtin_rvv_vfmsub_vf_f32m1_m: |
3325 | case RISCV::BI__builtin_rvv_vfmsub_vf_f32m2_m: |
3326 | case RISCV::BI__builtin_rvv_vfmsub_vf_f32m4_m: |
3327 | case RISCV::BI__builtin_rvv_vfmsub_vf_f32m8_m: |
3328 | case RISCV::BI__builtin_rvv_vfmsub_vf_f32mf2_m: |
3329 | case RISCV::BI__builtin_rvv_vfmsub_vf_f64m1_m: |
3330 | case RISCV::BI__builtin_rvv_vfmsub_vf_f64m2_m: |
3331 | case RISCV::BI__builtin_rvv_vfmsub_vf_f64m4_m: |
3332 | case RISCV::BI__builtin_rvv_vfmsub_vf_f64m8_m: |
3333 | ID = Intrinsic::riscv_vfmsub_mask; |
3334 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3335 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3336 | break; |
3337 | case RISCV::BI__builtin_rvv_vfmul_vv_f32m1: |
3338 | case RISCV::BI__builtin_rvv_vfmul_vv_f32m2: |
3339 | case RISCV::BI__builtin_rvv_vfmul_vv_f32m4: |
3340 | case RISCV::BI__builtin_rvv_vfmul_vv_f32m8: |
3341 | case RISCV::BI__builtin_rvv_vfmul_vv_f32mf2: |
3342 | case RISCV::BI__builtin_rvv_vfmul_vv_f64m1: |
3343 | case RISCV::BI__builtin_rvv_vfmul_vv_f64m2: |
3344 | case RISCV::BI__builtin_rvv_vfmul_vv_f64m4: |
3345 | case RISCV::BI__builtin_rvv_vfmul_vv_f64m8: |
3346 | case RISCV::BI__builtin_rvv_vfmul_vf_f32m1: |
3347 | case RISCV::BI__builtin_rvv_vfmul_vf_f32m2: |
3348 | case RISCV::BI__builtin_rvv_vfmul_vf_f32m4: |
3349 | case RISCV::BI__builtin_rvv_vfmul_vf_f32m8: |
3350 | case RISCV::BI__builtin_rvv_vfmul_vf_f32mf2: |
3351 | case RISCV::BI__builtin_rvv_vfmul_vf_f64m1: |
3352 | case RISCV::BI__builtin_rvv_vfmul_vf_f64m2: |
3353 | case RISCV::BI__builtin_rvv_vfmul_vf_f64m4: |
3354 | case RISCV::BI__builtin_rvv_vfmul_vf_f64m8: |
3355 | ID = Intrinsic::riscv_vfmul; |
3356 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3357 | break; |
3358 | case RISCV::BI__builtin_rvv_vfmul_vv_f32m1_m: |
3359 | case RISCV::BI__builtin_rvv_vfmul_vv_f32m2_m: |
3360 | case RISCV::BI__builtin_rvv_vfmul_vv_f32m4_m: |
3361 | case RISCV::BI__builtin_rvv_vfmul_vv_f32m8_m: |
3362 | case RISCV::BI__builtin_rvv_vfmul_vv_f32mf2_m: |
3363 | case RISCV::BI__builtin_rvv_vfmul_vv_f64m1_m: |
3364 | case RISCV::BI__builtin_rvv_vfmul_vv_f64m2_m: |
3365 | case RISCV::BI__builtin_rvv_vfmul_vv_f64m4_m: |
3366 | case RISCV::BI__builtin_rvv_vfmul_vv_f64m8_m: |
3367 | case RISCV::BI__builtin_rvv_vfmul_vf_f32m1_m: |
3368 | case RISCV::BI__builtin_rvv_vfmul_vf_f32m2_m: |
3369 | case RISCV::BI__builtin_rvv_vfmul_vf_f32m4_m: |
3370 | case RISCV::BI__builtin_rvv_vfmul_vf_f32m8_m: |
3371 | case RISCV::BI__builtin_rvv_vfmul_vf_f32mf2_m: |
3372 | case RISCV::BI__builtin_rvv_vfmul_vf_f64m1_m: |
3373 | case RISCV::BI__builtin_rvv_vfmul_vf_f64m2_m: |
3374 | case RISCV::BI__builtin_rvv_vfmul_vf_f64m4_m: |
3375 | case RISCV::BI__builtin_rvv_vfmul_vf_f64m8_m: |
3376 | ID = Intrinsic::riscv_vfmul_mask; |
3377 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3378 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
3379 | break; |
3380 | case RISCV::BI__builtin_rvv_vfmv_f_s_f32m1_f32: |
3381 | case RISCV::BI__builtin_rvv_vfmv_f_s_f32m2_f32: |
3382 | case RISCV::BI__builtin_rvv_vfmv_f_s_f32m4_f32: |
3383 | case RISCV::BI__builtin_rvv_vfmv_f_s_f32m8_f32: |
3384 | case RISCV::BI__builtin_rvv_vfmv_f_s_f32mf2_f32: |
3385 | case RISCV::BI__builtin_rvv_vfmv_f_s_f64m1_f64: |
3386 | case RISCV::BI__builtin_rvv_vfmv_f_s_f64m2_f64: |
3387 | case RISCV::BI__builtin_rvv_vfmv_f_s_f64m4_f64: |
3388 | case RISCV::BI__builtin_rvv_vfmv_f_s_f64m8_f64: |
3389 | ID = Intrinsic::riscv_vfmv_f_s; |
3390 | IntrinsicTypes = {Ops[0]->getType()}; |
3391 | break; |
3392 | case RISCV::BI__builtin_rvv_vfmv_s_f_f32m1: |
3393 | case RISCV::BI__builtin_rvv_vfmv_s_f_f32m2: |
3394 | case RISCV::BI__builtin_rvv_vfmv_s_f_f32m4: |
3395 | case RISCV::BI__builtin_rvv_vfmv_s_f_f32m8: |
3396 | case RISCV::BI__builtin_rvv_vfmv_s_f_f32mf2: |
3397 | case RISCV::BI__builtin_rvv_vfmv_s_f_f64m1: |
3398 | case RISCV::BI__builtin_rvv_vfmv_s_f_f64m2: |
3399 | case RISCV::BI__builtin_rvv_vfmv_s_f_f64m4: |
3400 | case RISCV::BI__builtin_rvv_vfmv_s_f_f64m8: |
3401 | case RISCV::BI__builtin_rvv_vfmv_s_x_u32m1: |
3402 | case RISCV::BI__builtin_rvv_vfmv_s_x_u32m2: |
3403 | case RISCV::BI__builtin_rvv_vfmv_s_x_u32m4: |
3404 | case RISCV::BI__builtin_rvv_vfmv_s_x_u32m8: |
3405 | case RISCV::BI__builtin_rvv_vfmv_s_x_u32mf2: |
3406 | case RISCV::BI__builtin_rvv_vfmv_s_x_u64m1: |
3407 | case RISCV::BI__builtin_rvv_vfmv_s_x_u64m2: |
3408 | case RISCV::BI__builtin_rvv_vfmv_s_x_u64m4: |
3409 | case RISCV::BI__builtin_rvv_vfmv_s_x_u64m8: |
3410 | ID = Intrinsic::riscv_vfmv_s_f; |
3411 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
3412 | break; |
3413 | case RISCV::BI__builtin_rvv_vfmv_v_f_f32m1: |
3414 | case RISCV::BI__builtin_rvv_vfmv_v_f_f32m2: |
3415 | case RISCV::BI__builtin_rvv_vfmv_v_f_f32m4: |
3416 | case RISCV::BI__builtin_rvv_vfmv_v_f_f32m8: |
3417 | case RISCV::BI__builtin_rvv_vfmv_v_f_f32mf2: |
3418 | case RISCV::BI__builtin_rvv_vfmv_v_f_f64m1: |
3419 | case RISCV::BI__builtin_rvv_vfmv_v_f_f64m2: |
3420 | case RISCV::BI__builtin_rvv_vfmv_v_f_f64m4: |
3421 | case RISCV::BI__builtin_rvv_vfmv_v_f_f64m8: |
3422 | ID = Intrinsic::riscv_vfmv_v_f; |
3423 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
3424 | break; |
3425 | case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32mf2: |
3426 | case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m1: |
3427 | case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m2: |
3428 | case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m4: |
3429 | ID = Intrinsic::riscv_vfncvt_f_f_w; |
3430 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
3431 | break; |
3432 | case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32mf2_m: |
3433 | case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m1_m: |
3434 | case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m2_m: |
3435 | case RISCV::BI__builtin_rvv_vfncvt_f_f_w_f32m4_m: |
3436 | ID = Intrinsic::riscv_vfncvt_f_f_w_mask; |
3437 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3438 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3439 | break; |
3440 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16mf4: |
3441 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16mf2: |
3442 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m1: |
3443 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m2: |
3444 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m4: |
3445 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32mf2: |
3446 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m1: |
3447 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m2: |
3448 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m4: |
3449 | ID = Intrinsic::riscv_vfncvt_f_x_w; |
3450 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
3451 | break; |
3452 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16mf4_m: |
3453 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16mf2_m: |
3454 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m1_m: |
3455 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m2_m: |
3456 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f16m4_m: |
3457 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32mf2_m: |
3458 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m1_m: |
3459 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m2_m: |
3460 | case RISCV::BI__builtin_rvv_vfncvt_f_x_w_f32m4_m: |
3461 | ID = Intrinsic::riscv_vfncvt_f_x_w_mask; |
3462 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3463 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3464 | break; |
3465 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16mf4: |
3466 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16mf2: |
3467 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m1: |
3468 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m2: |
3469 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m4: |
3470 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32mf2: |
3471 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m1: |
3472 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m2: |
3473 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m4: |
3474 | ID = Intrinsic::riscv_vfncvt_f_xu_w; |
3475 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
3476 | break; |
3477 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16mf4_m: |
3478 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16mf2_m: |
3479 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m1_m: |
3480 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m2_m: |
3481 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f16m4_m: |
3482 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32mf2_m: |
3483 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m1_m: |
3484 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m2_m: |
3485 | case RISCV::BI__builtin_rvv_vfncvt_f_xu_w_f32m4_m: |
3486 | ID = Intrinsic::riscv_vfncvt_f_xu_w_mask; |
3487 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3488 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3489 | break; |
3490 | case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32mf2: |
3491 | case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m1: |
3492 | case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m2: |
3493 | case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m4: |
3494 | ID = Intrinsic::riscv_vfncvt_rod_f_f_w; |
3495 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
3496 | break; |
3497 | case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32mf2_m: |
3498 | case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m1_m: |
3499 | case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m2_m: |
3500 | case RISCV::BI__builtin_rvv_vfncvt_rod_f_f_w_f32m4_m: |
3501 | ID = Intrinsic::riscv_vfncvt_rod_f_f_w_mask; |
3502 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3503 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3504 | break; |
3505 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16mf4: |
3506 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16mf2: |
3507 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m1: |
3508 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m2: |
3509 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m4: |
3510 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32mf2: |
3511 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m1: |
3512 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m2: |
3513 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m4: |
3514 | ID = Intrinsic::riscv_vfncvt_rtz_x_f_w; |
3515 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
3516 | break; |
3517 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16mf4_m: |
3518 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16mf2_m: |
3519 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m1_m: |
3520 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m2_m: |
3521 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i16m4_m: |
3522 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32mf2_m: |
3523 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m1_m: |
3524 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m2_m: |
3525 | case RISCV::BI__builtin_rvv_vfncvt_rtz_x_f_w_i32m4_m: |
3526 | ID = Intrinsic::riscv_vfncvt_rtz_x_f_w_mask; |
3527 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3528 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3529 | break; |
3530 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16mf4: |
3531 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16mf2: |
3532 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m1: |
3533 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m2: |
3534 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m4: |
3535 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32mf2: |
3536 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m1: |
3537 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m2: |
3538 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m4: |
3539 | ID = Intrinsic::riscv_vfncvt_rtz_xu_f_w; |
3540 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
3541 | break; |
3542 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16mf4_m: |
3543 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16mf2_m: |
3544 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m1_m: |
3545 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m2_m: |
3546 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u16m4_m: |
3547 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32mf2_m: |
3548 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m1_m: |
3549 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m2_m: |
3550 | case RISCV::BI__builtin_rvv_vfncvt_rtz_xu_f_w_u32m4_m: |
3551 | ID = Intrinsic::riscv_vfncvt_rtz_xu_f_w_mask; |
3552 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3553 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3554 | break; |
3555 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16mf4: |
3556 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16mf2: |
3557 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16m1: |
3558 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16m2: |
3559 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16m4: |
3560 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32mf2: |
3561 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m1: |
3562 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m2: |
3563 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m4: |
3564 | ID = Intrinsic::riscv_vfncvt_x_f_w; |
3565 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
3566 | break; |
3567 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16mf4_m: |
3568 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16mf2_m: |
3569 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16m1_m: |
3570 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16m2_m: |
3571 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i16m4_m: |
3572 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32mf2_m: |
3573 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m1_m: |
3574 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m2_m: |
3575 | case RISCV::BI__builtin_rvv_vfncvt_x_f_w_i32m4_m: |
3576 | ID = Intrinsic::riscv_vfncvt_x_f_w_mask; |
3577 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3578 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3579 | break; |
3580 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16mf4: |
3581 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16mf2: |
3582 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m1: |
3583 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m2: |
3584 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m4: |
3585 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32mf2: |
3586 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32m1: |
3587 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32m2: |
3588 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32m4: |
3589 | ID = Intrinsic::riscv_vfncvt_xu_f_w; |
3590 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
3591 | break; |
3592 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16mf4_m: |
3593 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16mf2_m: |
3594 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m1_m: |
3595 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m2_m: |
3596 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u16m4_m: |
3597 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32mf2_m: |
3598 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32m1_m: |
3599 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32m2_m: |
3600 | case RISCV::BI__builtin_rvv_vfncvt_xu_f_w_u32m4_m: |
3601 | ID = Intrinsic::riscv_vfncvt_xu_f_w_mask; |
3602 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3603 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3604 | break; |
3605 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m1: |
3606 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m2: |
3607 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m4: |
3608 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m8: |
3609 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f32mf2: |
3610 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m1: |
3611 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m2: |
3612 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m4: |
3613 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m8: |
3614 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m1: |
3615 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m2: |
3616 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m4: |
3617 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m8: |
3618 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f32mf2: |
3619 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m1: |
3620 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m2: |
3621 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m4: |
3622 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m8: |
3623 | ID = Intrinsic::riscv_vfnmacc; |
3624 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3625 | break; |
3626 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m1_m: |
3627 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m2_m: |
3628 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m4_m: |
3629 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f32m8_m: |
3630 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f32mf2_m: |
3631 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m1_m: |
3632 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m2_m: |
3633 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m4_m: |
3634 | case RISCV::BI__builtin_rvv_vfnmacc_vv_f64m8_m: |
3635 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m1_m: |
3636 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m2_m: |
3637 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m4_m: |
3638 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f32m8_m: |
3639 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f32mf2_m: |
3640 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m1_m: |
3641 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m2_m: |
3642 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m4_m: |
3643 | case RISCV::BI__builtin_rvv_vfnmacc_vf_f64m8_m: |
3644 | ID = Intrinsic::riscv_vfnmacc_mask; |
3645 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3646 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3647 | break; |
3648 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m1: |
3649 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m2: |
3650 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m4: |
3651 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m8: |
3652 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f32mf2: |
3653 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m1: |
3654 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m2: |
3655 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m4: |
3656 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m8: |
3657 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m1: |
3658 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m2: |
3659 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m4: |
3660 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m8: |
3661 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f32mf2: |
3662 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m1: |
3663 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m2: |
3664 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m4: |
3665 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m8: |
3666 | ID = Intrinsic::riscv_vfnmadd; |
3667 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3668 | break; |
3669 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m1_m: |
3670 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m2_m: |
3671 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m4_m: |
3672 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f32m8_m: |
3673 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f32mf2_m: |
3674 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m1_m: |
3675 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m2_m: |
3676 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m4_m: |
3677 | case RISCV::BI__builtin_rvv_vfnmadd_vv_f64m8_m: |
3678 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m1_m: |
3679 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m2_m: |
3680 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m4_m: |
3681 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f32m8_m: |
3682 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f32mf2_m: |
3683 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m1_m: |
3684 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m2_m: |
3685 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m4_m: |
3686 | case RISCV::BI__builtin_rvv_vfnmadd_vf_f64m8_m: |
3687 | ID = Intrinsic::riscv_vfnmadd_mask; |
3688 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3689 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3690 | break; |
3691 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m1: |
3692 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m2: |
3693 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m4: |
3694 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m8: |
3695 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f32mf2: |
3696 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m1: |
3697 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m2: |
3698 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m4: |
3699 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m8: |
3700 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m1: |
3701 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m2: |
3702 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m4: |
3703 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m8: |
3704 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f32mf2: |
3705 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m1: |
3706 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m2: |
3707 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m4: |
3708 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m8: |
3709 | ID = Intrinsic::riscv_vfnmsac; |
3710 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3711 | break; |
3712 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m1_m: |
3713 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m2_m: |
3714 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m4_m: |
3715 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f32m8_m: |
3716 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f32mf2_m: |
3717 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m1_m: |
3718 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m2_m: |
3719 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m4_m: |
3720 | case RISCV::BI__builtin_rvv_vfnmsac_vv_f64m8_m: |
3721 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m1_m: |
3722 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m2_m: |
3723 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m4_m: |
3724 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f32m8_m: |
3725 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f32mf2_m: |
3726 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m1_m: |
3727 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m2_m: |
3728 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m4_m: |
3729 | case RISCV::BI__builtin_rvv_vfnmsac_vf_f64m8_m: |
3730 | ID = Intrinsic::riscv_vfnmsac_mask; |
3731 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3732 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3733 | break; |
3734 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m1: |
3735 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m2: |
3736 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m4: |
3737 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m8: |
3738 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f32mf2: |
3739 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m1: |
3740 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m2: |
3741 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m4: |
3742 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m8: |
3743 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m1: |
3744 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m2: |
3745 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m4: |
3746 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m8: |
3747 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f32mf2: |
3748 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m1: |
3749 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m2: |
3750 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m4: |
3751 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m8: |
3752 | ID = Intrinsic::riscv_vfnmsub; |
3753 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3754 | break; |
3755 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m1_m: |
3756 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m2_m: |
3757 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m4_m: |
3758 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f32m8_m: |
3759 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f32mf2_m: |
3760 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m1_m: |
3761 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m2_m: |
3762 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m4_m: |
3763 | case RISCV::BI__builtin_rvv_vfnmsub_vv_f64m8_m: |
3764 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m1_m: |
3765 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m2_m: |
3766 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m4_m: |
3767 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f32m8_m: |
3768 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f32mf2_m: |
3769 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m1_m: |
3770 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m2_m: |
3771 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m4_m: |
3772 | case RISCV::BI__builtin_rvv_vfnmsub_vf_f64m8_m: |
3773 | ID = Intrinsic::riscv_vfnmsub_mask; |
3774 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3775 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3776 | break; |
3777 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m1: |
3778 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m2: |
3779 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m4: |
3780 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m8: |
3781 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f32mf2: |
3782 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m1: |
3783 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m2: |
3784 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m4: |
3785 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m8: |
3786 | ID = Intrinsic::riscv_vfrdiv; |
3787 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3788 | break; |
3789 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m1_m: |
3790 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m2_m: |
3791 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m4_m: |
3792 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f32m8_m: |
3793 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f32mf2_m: |
3794 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m1_m: |
3795 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m2_m: |
3796 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m4_m: |
3797 | case RISCV::BI__builtin_rvv_vfrdiv_vf_f64m8_m: |
3798 | ID = Intrinsic::riscv_vfrdiv_mask; |
3799 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3800 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
3801 | break; |
3802 | case RISCV::BI__builtin_rvv_vfrec7_v_f32m1: |
3803 | case RISCV::BI__builtin_rvv_vfrec7_v_f32m2: |
3804 | case RISCV::BI__builtin_rvv_vfrec7_v_f32m4: |
3805 | case RISCV::BI__builtin_rvv_vfrec7_v_f32m8: |
3806 | case RISCV::BI__builtin_rvv_vfrec7_v_f32mf2: |
3807 | case RISCV::BI__builtin_rvv_vfrec7_v_f64m1: |
3808 | case RISCV::BI__builtin_rvv_vfrec7_v_f64m2: |
3809 | case RISCV::BI__builtin_rvv_vfrec7_v_f64m4: |
3810 | case RISCV::BI__builtin_rvv_vfrec7_v_f64m8: |
3811 | ID = Intrinsic::riscv_vfrec7; |
3812 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
3813 | break; |
3814 | case RISCV::BI__builtin_rvv_vfrec7_v_f32m1_m: |
3815 | case RISCV::BI__builtin_rvv_vfrec7_v_f32m2_m: |
3816 | case RISCV::BI__builtin_rvv_vfrec7_v_f32m4_m: |
3817 | case RISCV::BI__builtin_rvv_vfrec7_v_f32m8_m: |
3818 | case RISCV::BI__builtin_rvv_vfrec7_v_f32mf2_m: |
3819 | case RISCV::BI__builtin_rvv_vfrec7_v_f64m1_m: |
3820 | case RISCV::BI__builtin_rvv_vfrec7_v_f64m2_m: |
3821 | case RISCV::BI__builtin_rvv_vfrec7_v_f64m4_m: |
3822 | case RISCV::BI__builtin_rvv_vfrec7_v_f64m8_m: |
3823 | ID = Intrinsic::riscv_vfrec7_mask; |
3824 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3825 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
3826 | break; |
3827 | case RISCV::BI__builtin_rvv_vfredmax_vs_f32m1_f32m1: |
3828 | case RISCV::BI__builtin_rvv_vfredmax_vs_f32m2_f32m1: |
3829 | case RISCV::BI__builtin_rvv_vfredmax_vs_f32m4_f32m1: |
3830 | case RISCV::BI__builtin_rvv_vfredmax_vs_f32m8_f32m1: |
3831 | case RISCV::BI__builtin_rvv_vfredmax_vs_f32mf2_f32m1: |
3832 | case RISCV::BI__builtin_rvv_vfredmax_vs_f64m1_f64m1: |
3833 | case RISCV::BI__builtin_rvv_vfredmax_vs_f64m2_f64m1: |
3834 | case RISCV::BI__builtin_rvv_vfredmax_vs_f64m4_f64m1: |
3835 | case RISCV::BI__builtin_rvv_vfredmax_vs_f64m8_f64m1: |
3836 | ID = Intrinsic::riscv_vfredmax; |
3837 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3838 | break; |
3839 | case RISCV::BI__builtin_rvv_vfredmax_vs_f32m1_f32m1_m: |
3840 | case RISCV::BI__builtin_rvv_vfredmax_vs_f32m2_f32m1_m: |
3841 | case RISCV::BI__builtin_rvv_vfredmax_vs_f32m4_f32m1_m: |
3842 | case RISCV::BI__builtin_rvv_vfredmax_vs_f32m8_f32m1_m: |
3843 | case RISCV::BI__builtin_rvv_vfredmax_vs_f32mf2_f32m1_m: |
3844 | case RISCV::BI__builtin_rvv_vfredmax_vs_f64m1_f64m1_m: |
3845 | case RISCV::BI__builtin_rvv_vfredmax_vs_f64m2_f64m1_m: |
3846 | case RISCV::BI__builtin_rvv_vfredmax_vs_f64m4_f64m1_m: |
3847 | case RISCV::BI__builtin_rvv_vfredmax_vs_f64m8_f64m1_m: |
3848 | ID = Intrinsic::riscv_vfredmax_mask; |
3849 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3850 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3851 | break; |
3852 | case RISCV::BI__builtin_rvv_vfredmin_vs_f32m1_f32m1: |
3853 | case RISCV::BI__builtin_rvv_vfredmin_vs_f32m2_f32m1: |
3854 | case RISCV::BI__builtin_rvv_vfredmin_vs_f32m4_f32m1: |
3855 | case RISCV::BI__builtin_rvv_vfredmin_vs_f32m8_f32m1: |
3856 | case RISCV::BI__builtin_rvv_vfredmin_vs_f32mf2_f32m1: |
3857 | case RISCV::BI__builtin_rvv_vfredmin_vs_f64m1_f64m1: |
3858 | case RISCV::BI__builtin_rvv_vfredmin_vs_f64m2_f64m1: |
3859 | case RISCV::BI__builtin_rvv_vfredmin_vs_f64m4_f64m1: |
3860 | case RISCV::BI__builtin_rvv_vfredmin_vs_f64m8_f64m1: |
3861 | ID = Intrinsic::riscv_vfredmin; |
3862 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3863 | break; |
3864 | case RISCV::BI__builtin_rvv_vfredmin_vs_f32m1_f32m1_m: |
3865 | case RISCV::BI__builtin_rvv_vfredmin_vs_f32m2_f32m1_m: |
3866 | case RISCV::BI__builtin_rvv_vfredmin_vs_f32m4_f32m1_m: |
3867 | case RISCV::BI__builtin_rvv_vfredmin_vs_f32m8_f32m1_m: |
3868 | case RISCV::BI__builtin_rvv_vfredmin_vs_f32mf2_f32m1_m: |
3869 | case RISCV::BI__builtin_rvv_vfredmin_vs_f64m1_f64m1_m: |
3870 | case RISCV::BI__builtin_rvv_vfredmin_vs_f64m2_f64m1_m: |
3871 | case RISCV::BI__builtin_rvv_vfredmin_vs_f64m4_f64m1_m: |
3872 | case RISCV::BI__builtin_rvv_vfredmin_vs_f64m8_f64m1_m: |
3873 | ID = Intrinsic::riscv_vfredmin_mask; |
3874 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3875 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3876 | break; |
3877 | case RISCV::BI__builtin_rvv_vfredosum_vs_f32m1_f32m1: |
3878 | case RISCV::BI__builtin_rvv_vfredosum_vs_f32m2_f32m1: |
3879 | case RISCV::BI__builtin_rvv_vfredosum_vs_f32m4_f32m1: |
3880 | case RISCV::BI__builtin_rvv_vfredosum_vs_f32m8_f32m1: |
3881 | case RISCV::BI__builtin_rvv_vfredosum_vs_f32mf2_f32m1: |
3882 | case RISCV::BI__builtin_rvv_vfredosum_vs_f64m1_f64m1: |
3883 | case RISCV::BI__builtin_rvv_vfredosum_vs_f64m2_f64m1: |
3884 | case RISCV::BI__builtin_rvv_vfredosum_vs_f64m4_f64m1: |
3885 | case RISCV::BI__builtin_rvv_vfredosum_vs_f64m8_f64m1: |
3886 | ID = Intrinsic::riscv_vfredosum; |
3887 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3888 | break; |
3889 | case RISCV::BI__builtin_rvv_vfredosum_vs_f32m1_f32m1_m: |
3890 | case RISCV::BI__builtin_rvv_vfredosum_vs_f32m2_f32m1_m: |
3891 | case RISCV::BI__builtin_rvv_vfredosum_vs_f32m4_f32m1_m: |
3892 | case RISCV::BI__builtin_rvv_vfredosum_vs_f32m8_f32m1_m: |
3893 | case RISCV::BI__builtin_rvv_vfredosum_vs_f32mf2_f32m1_m: |
3894 | case RISCV::BI__builtin_rvv_vfredosum_vs_f64m1_f64m1_m: |
3895 | case RISCV::BI__builtin_rvv_vfredosum_vs_f64m2_f64m1_m: |
3896 | case RISCV::BI__builtin_rvv_vfredosum_vs_f64m4_f64m1_m: |
3897 | case RISCV::BI__builtin_rvv_vfredosum_vs_f64m8_f64m1_m: |
3898 | ID = Intrinsic::riscv_vfredosum_mask; |
3899 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3900 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3901 | break; |
3902 | case RISCV::BI__builtin_rvv_vfredsum_vs_f32m1_f32m1: |
3903 | case RISCV::BI__builtin_rvv_vfredsum_vs_f32m2_f32m1: |
3904 | case RISCV::BI__builtin_rvv_vfredsum_vs_f32m4_f32m1: |
3905 | case RISCV::BI__builtin_rvv_vfredsum_vs_f32m8_f32m1: |
3906 | case RISCV::BI__builtin_rvv_vfredsum_vs_f32mf2_f32m1: |
3907 | case RISCV::BI__builtin_rvv_vfredsum_vs_f64m1_f64m1: |
3908 | case RISCV::BI__builtin_rvv_vfredsum_vs_f64m2_f64m1: |
3909 | case RISCV::BI__builtin_rvv_vfredsum_vs_f64m4_f64m1: |
3910 | case RISCV::BI__builtin_rvv_vfredsum_vs_f64m8_f64m1: |
3911 | ID = Intrinsic::riscv_vfredsum; |
3912 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3913 | break; |
3914 | case RISCV::BI__builtin_rvv_vfredsum_vs_f32m1_f32m1_m: |
3915 | case RISCV::BI__builtin_rvv_vfredsum_vs_f32m2_f32m1_m: |
3916 | case RISCV::BI__builtin_rvv_vfredsum_vs_f32m4_f32m1_m: |
3917 | case RISCV::BI__builtin_rvv_vfredsum_vs_f32m8_f32m1_m: |
3918 | case RISCV::BI__builtin_rvv_vfredsum_vs_f32mf2_f32m1_m: |
3919 | case RISCV::BI__builtin_rvv_vfredsum_vs_f64m1_f64m1_m: |
3920 | case RISCV::BI__builtin_rvv_vfredsum_vs_f64m2_f64m1_m: |
3921 | case RISCV::BI__builtin_rvv_vfredsum_vs_f64m4_f64m1_m: |
3922 | case RISCV::BI__builtin_rvv_vfredsum_vs_f64m8_f64m1_m: |
3923 | ID = Intrinsic::riscv_vfredsum_mask; |
3924 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3925 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3926 | break; |
3927 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m1: |
3928 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m2: |
3929 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m4: |
3930 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m8: |
3931 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32mf2: |
3932 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m1: |
3933 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m2: |
3934 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m4: |
3935 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m8: |
3936 | ID = Intrinsic::riscv_vfrsqrt7; |
3937 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
3938 | break; |
3939 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m1_m: |
3940 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m2_m: |
3941 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m4_m: |
3942 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32m8_m: |
3943 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f32mf2_m: |
3944 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m1_m: |
3945 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m2_m: |
3946 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m4_m: |
3947 | case RISCV::BI__builtin_rvv_vfrsqrt7_v_f64m8_m: |
3948 | ID = Intrinsic::riscv_vfrsqrt7_mask; |
3949 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3950 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
3951 | break; |
3952 | case RISCV::BI__builtin_rvv_vfrsub_vf_f32m1: |
3953 | case RISCV::BI__builtin_rvv_vfrsub_vf_f32m2: |
3954 | case RISCV::BI__builtin_rvv_vfrsub_vf_f32m4: |
3955 | case RISCV::BI__builtin_rvv_vfrsub_vf_f32m8: |
3956 | case RISCV::BI__builtin_rvv_vfrsub_vf_f32mf2: |
3957 | case RISCV::BI__builtin_rvv_vfrsub_vf_f64m1: |
3958 | case RISCV::BI__builtin_rvv_vfrsub_vf_f64m2: |
3959 | case RISCV::BI__builtin_rvv_vfrsub_vf_f64m4: |
3960 | case RISCV::BI__builtin_rvv_vfrsub_vf_f64m8: |
3961 | ID = Intrinsic::riscv_vfrsub; |
3962 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3963 | break; |
3964 | case RISCV::BI__builtin_rvv_vfrsub_vf_f32m1_m: |
3965 | case RISCV::BI__builtin_rvv_vfrsub_vf_f32m2_m: |
3966 | case RISCV::BI__builtin_rvv_vfrsub_vf_f32m4_m: |
3967 | case RISCV::BI__builtin_rvv_vfrsub_vf_f32m8_m: |
3968 | case RISCV::BI__builtin_rvv_vfrsub_vf_f32mf2_m: |
3969 | case RISCV::BI__builtin_rvv_vfrsub_vf_f64m1_m: |
3970 | case RISCV::BI__builtin_rvv_vfrsub_vf_f64m2_m: |
3971 | case RISCV::BI__builtin_rvv_vfrsub_vf_f64m4_m: |
3972 | case RISCV::BI__builtin_rvv_vfrsub_vf_f64m8_m: |
3973 | ID = Intrinsic::riscv_vfrsub_mask; |
3974 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
3975 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
3976 | break; |
3977 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m1: |
3978 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m2: |
3979 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m4: |
3980 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m8: |
3981 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f32mf2: |
3982 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m1: |
3983 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m2: |
3984 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m4: |
3985 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m8: |
3986 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m1: |
3987 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m2: |
3988 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m4: |
3989 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m8: |
3990 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f32mf2: |
3991 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m1: |
3992 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m2: |
3993 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m4: |
3994 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m8: |
3995 | ID = Intrinsic::riscv_vfsgnj; |
3996 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
3997 | break; |
3998 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m1_m: |
3999 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m2_m: |
4000 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m4_m: |
4001 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f32m8_m: |
4002 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f32mf2_m: |
4003 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m1_m: |
4004 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m2_m: |
4005 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m4_m: |
4006 | case RISCV::BI__builtin_rvv_vfsgnj_vv_f64m8_m: |
4007 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m1_m: |
4008 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m2_m: |
4009 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m4_m: |
4010 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f32m8_m: |
4011 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f32mf2_m: |
4012 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m1_m: |
4013 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m2_m: |
4014 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m4_m: |
4015 | case RISCV::BI__builtin_rvv_vfsgnj_vf_f64m8_m: |
4016 | ID = Intrinsic::riscv_vfsgnj_mask; |
4017 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4018 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
4019 | break; |
4020 | case RISCV::BI__builtin_rvv_vfneg_v_f32m1: |
4021 | case RISCV::BI__builtin_rvv_vfneg_v_f32m2: |
4022 | case RISCV::BI__builtin_rvv_vfneg_v_f32m4: |
4023 | case RISCV::BI__builtin_rvv_vfneg_v_f32m8: |
4024 | case RISCV::BI__builtin_rvv_vfneg_v_f32mf2: |
4025 | case RISCV::BI__builtin_rvv_vfneg_v_f64m1: |
4026 | case RISCV::BI__builtin_rvv_vfneg_v_f64m2: |
4027 | case RISCV::BI__builtin_rvv_vfneg_v_f64m4: |
4028 | case RISCV::BI__builtin_rvv_vfneg_v_f64m8: |
4029 | ID = Intrinsic::riscv_vfsgnjn; |
4030 | |
4031 | { |
4032 | // op1, vl |
4033 | IntrinsicTypes = {ResultType, |
4034 | Ops[0]->getType(), Ops[1]->getType()}; |
4035 | Ops.insert(Ops.begin() + 1, Ops[0]); |
4036 | break; |
4037 | } |
4038 | break; |
4039 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m1: |
4040 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m2: |
4041 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m4: |
4042 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m8: |
4043 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32mf2: |
4044 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m1: |
4045 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m2: |
4046 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m4: |
4047 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m8: |
4048 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m1: |
4049 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m2: |
4050 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m4: |
4051 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m8: |
4052 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32mf2: |
4053 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m1: |
4054 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m2: |
4055 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m4: |
4056 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m8: |
4057 | ID = Intrinsic::riscv_vfsgnjn; |
4058 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4059 | break; |
4060 | case RISCV::BI__builtin_rvv_vfneg_v_f32m1_m: |
4061 | case RISCV::BI__builtin_rvv_vfneg_v_f32m2_m: |
4062 | case RISCV::BI__builtin_rvv_vfneg_v_f32m4_m: |
4063 | case RISCV::BI__builtin_rvv_vfneg_v_f32m8_m: |
4064 | case RISCV::BI__builtin_rvv_vfneg_v_f32mf2_m: |
4065 | case RISCV::BI__builtin_rvv_vfneg_v_f64m1_m: |
4066 | case RISCV::BI__builtin_rvv_vfneg_v_f64m2_m: |
4067 | case RISCV::BI__builtin_rvv_vfneg_v_f64m4_m: |
4068 | case RISCV::BI__builtin_rvv_vfneg_v_f64m8_m: |
4069 | ID = Intrinsic::riscv_vfsgnjn_mask; |
4070 | |
4071 | { |
4072 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4073 | // maskedoff, op1, mask, vl |
4074 | IntrinsicTypes = {ResultType, |
4075 | Ops[1]->getType(), |
4076 | Ops[3]->getType()}; |
4077 | Ops.insert(Ops.begin() + 2, Ops[1]); |
4078 | break; |
4079 | } |
4080 | break; |
4081 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m1_m: |
4082 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m2_m: |
4083 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m4_m: |
4084 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32m8_m: |
4085 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f32mf2_m: |
4086 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m1_m: |
4087 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m2_m: |
4088 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m4_m: |
4089 | case RISCV::BI__builtin_rvv_vfsgnjn_vv_f64m8_m: |
4090 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m1_m: |
4091 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m2_m: |
4092 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m4_m: |
4093 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32m8_m: |
4094 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f32mf2_m: |
4095 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m1_m: |
4096 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m2_m: |
4097 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m4_m: |
4098 | case RISCV::BI__builtin_rvv_vfsgnjn_vf_f64m8_m: |
4099 | ID = Intrinsic::riscv_vfsgnjn_mask; |
4100 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4101 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
4102 | break; |
4103 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m1: |
4104 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m2: |
4105 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m4: |
4106 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m8: |
4107 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32mf2: |
4108 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m1: |
4109 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m2: |
4110 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m4: |
4111 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m8: |
4112 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m1: |
4113 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m2: |
4114 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m4: |
4115 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m8: |
4116 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32mf2: |
4117 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m1: |
4118 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m2: |
4119 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m4: |
4120 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m8: |
4121 | ID = Intrinsic::riscv_vfsgnjx; |
4122 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4123 | break; |
4124 | case RISCV::BI__builtin_rvv_vfabs_v_f32m1: |
4125 | case RISCV::BI__builtin_rvv_vfabs_v_f32m2: |
4126 | case RISCV::BI__builtin_rvv_vfabs_v_f32m4: |
4127 | case RISCV::BI__builtin_rvv_vfabs_v_f32m8: |
4128 | case RISCV::BI__builtin_rvv_vfabs_v_f32mf2: |
4129 | case RISCV::BI__builtin_rvv_vfabs_v_f64m1: |
4130 | case RISCV::BI__builtin_rvv_vfabs_v_f64m2: |
4131 | case RISCV::BI__builtin_rvv_vfabs_v_f64m4: |
4132 | case RISCV::BI__builtin_rvv_vfabs_v_f64m8: |
4133 | ID = Intrinsic::riscv_vfsgnjx; |
4134 | |
4135 | { |
4136 | // op1, vl |
4137 | IntrinsicTypes = {ResultType, |
4138 | Ops[0]->getType(), Ops[1]->getType()}; |
4139 | Ops.insert(Ops.begin() + 1, Ops[0]); |
4140 | break; |
4141 | } |
4142 | break; |
4143 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m1_m: |
4144 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m2_m: |
4145 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m4_m: |
4146 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32m8_m: |
4147 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f32mf2_m: |
4148 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m1_m: |
4149 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m2_m: |
4150 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m4_m: |
4151 | case RISCV::BI__builtin_rvv_vfsgnjx_vv_f64m8_m: |
4152 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m1_m: |
4153 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m2_m: |
4154 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m4_m: |
4155 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32m8_m: |
4156 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f32mf2_m: |
4157 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m1_m: |
4158 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m2_m: |
4159 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m4_m: |
4160 | case RISCV::BI__builtin_rvv_vfsgnjx_vf_f64m8_m: |
4161 | ID = Intrinsic::riscv_vfsgnjx_mask; |
4162 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4163 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
4164 | break; |
4165 | case RISCV::BI__builtin_rvv_vfabs_v_f32m1_m: |
4166 | case RISCV::BI__builtin_rvv_vfabs_v_f32m2_m: |
4167 | case RISCV::BI__builtin_rvv_vfabs_v_f32m4_m: |
4168 | case RISCV::BI__builtin_rvv_vfabs_v_f32m8_m: |
4169 | case RISCV::BI__builtin_rvv_vfabs_v_f32mf2_m: |
4170 | case RISCV::BI__builtin_rvv_vfabs_v_f64m1_m: |
4171 | case RISCV::BI__builtin_rvv_vfabs_v_f64m2_m: |
4172 | case RISCV::BI__builtin_rvv_vfabs_v_f64m4_m: |
4173 | case RISCV::BI__builtin_rvv_vfabs_v_f64m8_m: |
4174 | ID = Intrinsic::riscv_vfsgnjx_mask; |
4175 | |
4176 | { |
4177 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4178 | // maskedoff, op1, mask, vl |
4179 | IntrinsicTypes = {ResultType, |
4180 | Ops[1]->getType(), |
4181 | Ops[3]->getType()}; |
4182 | Ops.insert(Ops.begin() + 2, Ops[1]); |
4183 | break; |
4184 | } |
4185 | break; |
4186 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m1: |
4187 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m2: |
4188 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m4: |
4189 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m8: |
4190 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f32mf2: |
4191 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m1: |
4192 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m2: |
4193 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m4: |
4194 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m8: |
4195 | ID = Intrinsic::riscv_vfslide1down; |
4196 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4197 | break; |
4198 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m1_m: |
4199 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m2_m: |
4200 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m4_m: |
4201 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f32m8_m: |
4202 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f32mf2_m: |
4203 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m1_m: |
4204 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m2_m: |
4205 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m4_m: |
4206 | case RISCV::BI__builtin_rvv_vfslide1down_vf_f64m8_m: |
4207 | ID = Intrinsic::riscv_vfslide1down_mask; |
4208 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4209 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
4210 | break; |
4211 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m1: |
4212 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m2: |
4213 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m4: |
4214 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m8: |
4215 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f32mf2: |
4216 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m1: |
4217 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m2: |
4218 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m4: |
4219 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m8: |
4220 | ID = Intrinsic::riscv_vfslide1up; |
4221 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4222 | break; |
4223 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m1_m: |
4224 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m2_m: |
4225 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m4_m: |
4226 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f32m8_m: |
4227 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f32mf2_m: |
4228 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m1_m: |
4229 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m2_m: |
4230 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m4_m: |
4231 | case RISCV::BI__builtin_rvv_vfslide1up_vf_f64m8_m: |
4232 | ID = Intrinsic::riscv_vfslide1up_mask; |
4233 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4234 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
4235 | break; |
4236 | case RISCV::BI__builtin_rvv_vfsqrt_v_f32m1: |
4237 | case RISCV::BI__builtin_rvv_vfsqrt_v_f32m2: |
4238 | case RISCV::BI__builtin_rvv_vfsqrt_v_f32m4: |
4239 | case RISCV::BI__builtin_rvv_vfsqrt_v_f32m8: |
4240 | case RISCV::BI__builtin_rvv_vfsqrt_v_f32mf2: |
4241 | case RISCV::BI__builtin_rvv_vfsqrt_v_f64m1: |
4242 | case RISCV::BI__builtin_rvv_vfsqrt_v_f64m2: |
4243 | case RISCV::BI__builtin_rvv_vfsqrt_v_f64m4: |
4244 | case RISCV::BI__builtin_rvv_vfsqrt_v_f64m8: |
4245 | ID = Intrinsic::riscv_vfsqrt; |
4246 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
4247 | break; |
4248 | case RISCV::BI__builtin_rvv_vfsqrt_v_f32m1_m: |
4249 | case RISCV::BI__builtin_rvv_vfsqrt_v_f32m2_m: |
4250 | case RISCV::BI__builtin_rvv_vfsqrt_v_f32m4_m: |
4251 | case RISCV::BI__builtin_rvv_vfsqrt_v_f32m8_m: |
4252 | case RISCV::BI__builtin_rvv_vfsqrt_v_f32mf2_m: |
4253 | case RISCV::BI__builtin_rvv_vfsqrt_v_f64m1_m: |
4254 | case RISCV::BI__builtin_rvv_vfsqrt_v_f64m2_m: |
4255 | case RISCV::BI__builtin_rvv_vfsqrt_v_f64m4_m: |
4256 | case RISCV::BI__builtin_rvv_vfsqrt_v_f64m8_m: |
4257 | ID = Intrinsic::riscv_vfsqrt_mask; |
4258 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4259 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
4260 | break; |
4261 | case RISCV::BI__builtin_rvv_vfsub_vv_f32m1: |
4262 | case RISCV::BI__builtin_rvv_vfsub_vv_f32m2: |
4263 | case RISCV::BI__builtin_rvv_vfsub_vv_f32m4: |
4264 | case RISCV::BI__builtin_rvv_vfsub_vv_f32m8: |
4265 | case RISCV::BI__builtin_rvv_vfsub_vv_f32mf2: |
4266 | case RISCV::BI__builtin_rvv_vfsub_vv_f64m1: |
4267 | case RISCV::BI__builtin_rvv_vfsub_vv_f64m2: |
4268 | case RISCV::BI__builtin_rvv_vfsub_vv_f64m4: |
4269 | case RISCV::BI__builtin_rvv_vfsub_vv_f64m8: |
4270 | case RISCV::BI__builtin_rvv_vfsub_vf_f32m1: |
4271 | case RISCV::BI__builtin_rvv_vfsub_vf_f32m2: |
4272 | case RISCV::BI__builtin_rvv_vfsub_vf_f32m4: |
4273 | case RISCV::BI__builtin_rvv_vfsub_vf_f32m8: |
4274 | case RISCV::BI__builtin_rvv_vfsub_vf_f32mf2: |
4275 | case RISCV::BI__builtin_rvv_vfsub_vf_f64m1: |
4276 | case RISCV::BI__builtin_rvv_vfsub_vf_f64m2: |
4277 | case RISCV::BI__builtin_rvv_vfsub_vf_f64m4: |
4278 | case RISCV::BI__builtin_rvv_vfsub_vf_f64m8: |
4279 | ID = Intrinsic::riscv_vfsub; |
4280 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4281 | break; |
4282 | case RISCV::BI__builtin_rvv_vfsub_vv_f32m1_m: |
4283 | case RISCV::BI__builtin_rvv_vfsub_vv_f32m2_m: |
4284 | case RISCV::BI__builtin_rvv_vfsub_vv_f32m4_m: |
4285 | case RISCV::BI__builtin_rvv_vfsub_vv_f32m8_m: |
4286 | case RISCV::BI__builtin_rvv_vfsub_vv_f32mf2_m: |
4287 | case RISCV::BI__builtin_rvv_vfsub_vv_f64m1_m: |
4288 | case RISCV::BI__builtin_rvv_vfsub_vv_f64m2_m: |
4289 | case RISCV::BI__builtin_rvv_vfsub_vv_f64m4_m: |
4290 | case RISCV::BI__builtin_rvv_vfsub_vv_f64m8_m: |
4291 | case RISCV::BI__builtin_rvv_vfsub_vf_f32m1_m: |
4292 | case RISCV::BI__builtin_rvv_vfsub_vf_f32m2_m: |
4293 | case RISCV::BI__builtin_rvv_vfsub_vf_f32m4_m: |
4294 | case RISCV::BI__builtin_rvv_vfsub_vf_f32m8_m: |
4295 | case RISCV::BI__builtin_rvv_vfsub_vf_f32mf2_m: |
4296 | case RISCV::BI__builtin_rvv_vfsub_vf_f64m1_m: |
4297 | case RISCV::BI__builtin_rvv_vfsub_vf_f64m2_m: |
4298 | case RISCV::BI__builtin_rvv_vfsub_vf_f64m4_m: |
4299 | case RISCV::BI__builtin_rvv_vfsub_vf_f64m8_m: |
4300 | ID = Intrinsic::riscv_vfsub_mask; |
4301 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4302 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
4303 | break; |
4304 | case RISCV::BI__builtin_rvv_vfwadd_vv_f64m1: |
4305 | case RISCV::BI__builtin_rvv_vfwadd_vv_f64m2: |
4306 | case RISCV::BI__builtin_rvv_vfwadd_vv_f64m4: |
4307 | case RISCV::BI__builtin_rvv_vfwadd_vv_f64m8: |
4308 | case RISCV::BI__builtin_rvv_vfwadd_vf_f64m1: |
4309 | case RISCV::BI__builtin_rvv_vfwadd_vf_f64m2: |
4310 | case RISCV::BI__builtin_rvv_vfwadd_vf_f64m4: |
4311 | case RISCV::BI__builtin_rvv_vfwadd_vf_f64m8: |
4312 | ID = Intrinsic::riscv_vfwadd; |
4313 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
4314 | break; |
4315 | case RISCV::BI__builtin_rvv_vfwadd_vv_f64m1_m: |
4316 | case RISCV::BI__builtin_rvv_vfwadd_vv_f64m2_m: |
4317 | case RISCV::BI__builtin_rvv_vfwadd_vv_f64m4_m: |
4318 | case RISCV::BI__builtin_rvv_vfwadd_vv_f64m8_m: |
4319 | case RISCV::BI__builtin_rvv_vfwadd_vf_f64m1_m: |
4320 | case RISCV::BI__builtin_rvv_vfwadd_vf_f64m2_m: |
4321 | case RISCV::BI__builtin_rvv_vfwadd_vf_f64m4_m: |
4322 | case RISCV::BI__builtin_rvv_vfwadd_vf_f64m8_m: |
4323 | ID = Intrinsic::riscv_vfwadd_mask; |
4324 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4325 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
4326 | break; |
4327 | case RISCV::BI__builtin_rvv_vfwadd_wv_f64m1: |
4328 | case RISCV::BI__builtin_rvv_vfwadd_wv_f64m2: |
4329 | case RISCV::BI__builtin_rvv_vfwadd_wv_f64m4: |
4330 | case RISCV::BI__builtin_rvv_vfwadd_wv_f64m8: |
4331 | case RISCV::BI__builtin_rvv_vfwadd_wf_f64m1: |
4332 | case RISCV::BI__builtin_rvv_vfwadd_wf_f64m2: |
4333 | case RISCV::BI__builtin_rvv_vfwadd_wf_f64m4: |
4334 | case RISCV::BI__builtin_rvv_vfwadd_wf_f64m8: |
4335 | ID = Intrinsic::riscv_vfwadd_w; |
4336 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4337 | break; |
4338 | case RISCV::BI__builtin_rvv_vfwadd_wv_f64m1_m: |
4339 | case RISCV::BI__builtin_rvv_vfwadd_wv_f64m2_m: |
4340 | case RISCV::BI__builtin_rvv_vfwadd_wv_f64m4_m: |
4341 | case RISCV::BI__builtin_rvv_vfwadd_wv_f64m8_m: |
4342 | case RISCV::BI__builtin_rvv_vfwadd_wf_f64m1_m: |
4343 | case RISCV::BI__builtin_rvv_vfwadd_wf_f64m2_m: |
4344 | case RISCV::BI__builtin_rvv_vfwadd_wf_f64m4_m: |
4345 | case RISCV::BI__builtin_rvv_vfwadd_wf_f64m8_m: |
4346 | ID = Intrinsic::riscv_vfwadd_w_mask; |
4347 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4348 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
4349 | break; |
4350 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32mf2: |
4351 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m1: |
4352 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m2: |
4353 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m4: |
4354 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m8: |
4355 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m1: |
4356 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m2: |
4357 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m4: |
4358 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m8: |
4359 | ID = Intrinsic::riscv_vfwcvt_f_f_v; |
4360 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
4361 | break; |
4362 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32mf2_m: |
4363 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m1_m: |
4364 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m2_m: |
4365 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m4_m: |
4366 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f32m8_m: |
4367 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m1_m: |
4368 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m2_m: |
4369 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m4_m: |
4370 | case RISCV::BI__builtin_rvv_vfwcvt_f_f_v_f64m8_m: |
4371 | ID = Intrinsic::riscv_vfwcvt_f_f_v_mask; |
4372 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4373 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4374 | break; |
4375 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16mf4: |
4376 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16mf2: |
4377 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m1: |
4378 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m2: |
4379 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m4: |
4380 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m8: |
4381 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32mf2: |
4382 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m1: |
4383 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m2: |
4384 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m4: |
4385 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m8: |
4386 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m1: |
4387 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m2: |
4388 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m4: |
4389 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m8: |
4390 | ID = Intrinsic::riscv_vfwcvt_f_x_v; |
4391 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
4392 | break; |
4393 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16mf4_m: |
4394 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16mf2_m: |
4395 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m1_m: |
4396 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m2_m: |
4397 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m4_m: |
4398 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f16m8_m: |
4399 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32mf2_m: |
4400 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m1_m: |
4401 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m2_m: |
4402 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m4_m: |
4403 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f32m8_m: |
4404 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m1_m: |
4405 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m2_m: |
4406 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m4_m: |
4407 | case RISCV::BI__builtin_rvv_vfwcvt_f_x_v_f64m8_m: |
4408 | ID = Intrinsic::riscv_vfwcvt_f_x_v_mask; |
4409 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4410 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4411 | break; |
4412 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16mf4: |
4413 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16mf2: |
4414 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m1: |
4415 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m2: |
4416 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m4: |
4417 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m8: |
4418 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32mf2: |
4419 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m1: |
4420 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m2: |
4421 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m4: |
4422 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m8: |
4423 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m1: |
4424 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m2: |
4425 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m4: |
4426 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m8: |
4427 | ID = Intrinsic::riscv_vfwcvt_f_xu_v; |
4428 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
4429 | break; |
4430 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16mf4_m: |
4431 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16mf2_m: |
4432 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m1_m: |
4433 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m2_m: |
4434 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m4_m: |
4435 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f16m8_m: |
4436 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32mf2_m: |
4437 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m1_m: |
4438 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m2_m: |
4439 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m4_m: |
4440 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f32m8_m: |
4441 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m1_m: |
4442 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m2_m: |
4443 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m4_m: |
4444 | case RISCV::BI__builtin_rvv_vfwcvt_f_xu_v_f64m8_m: |
4445 | ID = Intrinsic::riscv_vfwcvt_f_xu_v_mask; |
4446 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4447 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4448 | break; |
4449 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m1: |
4450 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m2: |
4451 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m4: |
4452 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m8: |
4453 | ID = Intrinsic::riscv_vfwcvt_rtz_x_f_v; |
4454 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
4455 | break; |
4456 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m1_m: |
4457 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m2_m: |
4458 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m4_m: |
4459 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_x_f_v_i64m8_m: |
4460 | ID = Intrinsic::riscv_vfwcvt_rtz_x_f_v_mask; |
4461 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4462 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4463 | break; |
4464 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m1: |
4465 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m2: |
4466 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m4: |
4467 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m8: |
4468 | ID = Intrinsic::riscv_vfwcvt_rtz_xu_f_v; |
4469 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
4470 | break; |
4471 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m1_m: |
4472 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m2_m: |
4473 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m4_m: |
4474 | case RISCV::BI__builtin_rvv_vfwcvt_rtz_xu_f_v_u64m8_m: |
4475 | ID = Intrinsic::riscv_vfwcvt_rtz_xu_f_v_mask; |
4476 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4477 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4478 | break; |
4479 | case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m1: |
4480 | case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m2: |
4481 | case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m4: |
4482 | case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m8: |
4483 | ID = Intrinsic::riscv_vfwcvt_x_f_v; |
4484 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
4485 | break; |
4486 | case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m1_m: |
4487 | case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m2_m: |
4488 | case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m4_m: |
4489 | case RISCV::BI__builtin_rvv_vfwcvt_x_f_v_i64m8_m: |
4490 | ID = Intrinsic::riscv_vfwcvt_x_f_v_mask; |
4491 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4492 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4493 | break; |
4494 | case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m1: |
4495 | case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m2: |
4496 | case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m4: |
4497 | case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m8: |
4498 | ID = Intrinsic::riscv_vfwcvt_xu_f_v; |
4499 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
4500 | break; |
4501 | case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m1_m: |
4502 | case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m2_m: |
4503 | case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m4_m: |
4504 | case RISCV::BI__builtin_rvv_vfwcvt_xu_f_v_u64m8_m: |
4505 | ID = Intrinsic::riscv_vfwcvt_xu_f_v_mask; |
4506 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4507 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4508 | break; |
4509 | case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m1: |
4510 | case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m2: |
4511 | case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m4: |
4512 | case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m8: |
4513 | case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m1: |
4514 | case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m2: |
4515 | case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m4: |
4516 | case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m8: |
4517 | ID = Intrinsic::riscv_vfwmacc; |
4518 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
4519 | break; |
4520 | case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m1_m: |
4521 | case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m2_m: |
4522 | case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m4_m: |
4523 | case RISCV::BI__builtin_rvv_vfwmacc_vv_f64m8_m: |
4524 | case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m1_m: |
4525 | case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m2_m: |
4526 | case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m4_m: |
4527 | case RISCV::BI__builtin_rvv_vfwmacc_vf_f64m8_m: |
4528 | ID = Intrinsic::riscv_vfwmacc_mask; |
4529 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4530 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
4531 | break; |
4532 | case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m1: |
4533 | case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m2: |
4534 | case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m4: |
4535 | case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m8: |
4536 | case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m1: |
4537 | case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m2: |
4538 | case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m4: |
4539 | case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m8: |
4540 | ID = Intrinsic::riscv_vfwmsac; |
4541 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
4542 | break; |
4543 | case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m1_m: |
4544 | case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m2_m: |
4545 | case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m4_m: |
4546 | case RISCV::BI__builtin_rvv_vfwmsac_vv_f64m8_m: |
4547 | case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m1_m: |
4548 | case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m2_m: |
4549 | case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m4_m: |
4550 | case RISCV::BI__builtin_rvv_vfwmsac_vf_f64m8_m: |
4551 | ID = Intrinsic::riscv_vfwmsac_mask; |
4552 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4553 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
4554 | break; |
4555 | case RISCV::BI__builtin_rvv_vfwmul_vv_f64m1: |
4556 | case RISCV::BI__builtin_rvv_vfwmul_vv_f64m2: |
4557 | case RISCV::BI__builtin_rvv_vfwmul_vv_f64m4: |
4558 | case RISCV::BI__builtin_rvv_vfwmul_vv_f64m8: |
4559 | case RISCV::BI__builtin_rvv_vfwmul_vf_f64m1: |
4560 | case RISCV::BI__builtin_rvv_vfwmul_vf_f64m2: |
4561 | case RISCV::BI__builtin_rvv_vfwmul_vf_f64m4: |
4562 | case RISCV::BI__builtin_rvv_vfwmul_vf_f64m8: |
4563 | ID = Intrinsic::riscv_vfwmul; |
4564 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
4565 | break; |
4566 | case RISCV::BI__builtin_rvv_vfwmul_vv_f64m1_m: |
4567 | case RISCV::BI__builtin_rvv_vfwmul_vv_f64m2_m: |
4568 | case RISCV::BI__builtin_rvv_vfwmul_vv_f64m4_m: |
4569 | case RISCV::BI__builtin_rvv_vfwmul_vv_f64m8_m: |
4570 | case RISCV::BI__builtin_rvv_vfwmul_vf_f64m1_m: |
4571 | case RISCV::BI__builtin_rvv_vfwmul_vf_f64m2_m: |
4572 | case RISCV::BI__builtin_rvv_vfwmul_vf_f64m4_m: |
4573 | case RISCV::BI__builtin_rvv_vfwmul_vf_f64m8_m: |
4574 | ID = Intrinsic::riscv_vfwmul_mask; |
4575 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4576 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
4577 | break; |
4578 | case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m1: |
4579 | case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m2: |
4580 | case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m4: |
4581 | case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m8: |
4582 | case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m1: |
4583 | case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m2: |
4584 | case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m4: |
4585 | case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m8: |
4586 | ID = Intrinsic::riscv_vfwnmacc; |
4587 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
4588 | break; |
4589 | case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m1_m: |
4590 | case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m2_m: |
4591 | case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m4_m: |
4592 | case RISCV::BI__builtin_rvv_vfwnmacc_vv_f64m8_m: |
4593 | case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m1_m: |
4594 | case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m2_m: |
4595 | case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m4_m: |
4596 | case RISCV::BI__builtin_rvv_vfwnmacc_vf_f64m8_m: |
4597 | ID = Intrinsic::riscv_vfwnmacc_mask; |
4598 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4599 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
4600 | break; |
4601 | case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m1: |
4602 | case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m2: |
4603 | case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m4: |
4604 | case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m8: |
4605 | case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m1: |
4606 | case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m2: |
4607 | case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m4: |
4608 | case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m8: |
4609 | ID = Intrinsic::riscv_vfwnmsac; |
4610 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
4611 | break; |
4612 | case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m1_m: |
4613 | case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m2_m: |
4614 | case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m4_m: |
4615 | case RISCV::BI__builtin_rvv_vfwnmsac_vv_f64m8_m: |
4616 | case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m1_m: |
4617 | case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m2_m: |
4618 | case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m4_m: |
4619 | case RISCV::BI__builtin_rvv_vfwnmsac_vf_f64m8_m: |
4620 | ID = Intrinsic::riscv_vfwnmsac_mask; |
4621 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4622 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
4623 | break; |
4624 | case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m1_f64m1: |
4625 | case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m2_f64m1: |
4626 | case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m4_f64m1: |
4627 | case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m8_f64m1: |
4628 | case RISCV::BI__builtin_rvv_vfwredosum_vs_f32mf2_f64m1: |
4629 | ID = Intrinsic::riscv_vfwredosum; |
4630 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4631 | break; |
4632 | case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m1_f64m1_m: |
4633 | case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m2_f64m1_m: |
4634 | case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m4_f64m1_m: |
4635 | case RISCV::BI__builtin_rvv_vfwredosum_vs_f32m8_f64m1_m: |
4636 | case RISCV::BI__builtin_rvv_vfwredosum_vs_f32mf2_f64m1_m: |
4637 | ID = Intrinsic::riscv_vfwredosum_mask; |
4638 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4639 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4640 | break; |
4641 | case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m1_f64m1: |
4642 | case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m2_f64m1: |
4643 | case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m4_f64m1: |
4644 | case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m8_f64m1: |
4645 | case RISCV::BI__builtin_rvv_vfwredsum_vs_f32mf2_f64m1: |
4646 | ID = Intrinsic::riscv_vfwredsum; |
4647 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4648 | break; |
4649 | case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m1_f64m1_m: |
4650 | case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m2_f64m1_m: |
4651 | case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m4_f64m1_m: |
4652 | case RISCV::BI__builtin_rvv_vfwredsum_vs_f32m8_f64m1_m: |
4653 | case RISCV::BI__builtin_rvv_vfwredsum_vs_f32mf2_f64m1_m: |
4654 | ID = Intrinsic::riscv_vfwredsum_mask; |
4655 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4656 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4657 | break; |
4658 | case RISCV::BI__builtin_rvv_vfwsub_vv_f64m1: |
4659 | case RISCV::BI__builtin_rvv_vfwsub_vv_f64m2: |
4660 | case RISCV::BI__builtin_rvv_vfwsub_vv_f64m4: |
4661 | case RISCV::BI__builtin_rvv_vfwsub_vv_f64m8: |
4662 | case RISCV::BI__builtin_rvv_vfwsub_vf_f64m1: |
4663 | case RISCV::BI__builtin_rvv_vfwsub_vf_f64m2: |
4664 | case RISCV::BI__builtin_rvv_vfwsub_vf_f64m4: |
4665 | case RISCV::BI__builtin_rvv_vfwsub_vf_f64m8: |
4666 | ID = Intrinsic::riscv_vfwsub; |
4667 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
4668 | break; |
4669 | case RISCV::BI__builtin_rvv_vfwsub_vv_f64m1_m: |
4670 | case RISCV::BI__builtin_rvv_vfwsub_vv_f64m2_m: |
4671 | case RISCV::BI__builtin_rvv_vfwsub_vv_f64m4_m: |
4672 | case RISCV::BI__builtin_rvv_vfwsub_vv_f64m8_m: |
4673 | case RISCV::BI__builtin_rvv_vfwsub_vf_f64m1_m: |
4674 | case RISCV::BI__builtin_rvv_vfwsub_vf_f64m2_m: |
4675 | case RISCV::BI__builtin_rvv_vfwsub_vf_f64m4_m: |
4676 | case RISCV::BI__builtin_rvv_vfwsub_vf_f64m8_m: |
4677 | ID = Intrinsic::riscv_vfwsub_mask; |
4678 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4679 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
4680 | break; |
4681 | case RISCV::BI__builtin_rvv_vfwsub_wv_f64m1: |
4682 | case RISCV::BI__builtin_rvv_vfwsub_wv_f64m2: |
4683 | case RISCV::BI__builtin_rvv_vfwsub_wv_f64m4: |
4684 | case RISCV::BI__builtin_rvv_vfwsub_wv_f64m8: |
4685 | case RISCV::BI__builtin_rvv_vfwsub_wf_f64m1: |
4686 | case RISCV::BI__builtin_rvv_vfwsub_wf_f64m2: |
4687 | case RISCV::BI__builtin_rvv_vfwsub_wf_f64m4: |
4688 | case RISCV::BI__builtin_rvv_vfwsub_wf_f64m8: |
4689 | ID = Intrinsic::riscv_vfwsub_w; |
4690 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
4691 | break; |
4692 | case RISCV::BI__builtin_rvv_vfwsub_wv_f64m1_m: |
4693 | case RISCV::BI__builtin_rvv_vfwsub_wv_f64m2_m: |
4694 | case RISCV::BI__builtin_rvv_vfwsub_wv_f64m4_m: |
4695 | case RISCV::BI__builtin_rvv_vfwsub_wv_f64m8_m: |
4696 | case RISCV::BI__builtin_rvv_vfwsub_wf_f64m1_m: |
4697 | case RISCV::BI__builtin_rvv_vfwsub_wf_f64m2_m: |
4698 | case RISCV::BI__builtin_rvv_vfwsub_wf_f64m4_m: |
4699 | case RISCV::BI__builtin_rvv_vfwsub_wf_f64m8_m: |
4700 | ID = Intrinsic::riscv_vfwsub_w_mask; |
4701 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4702 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
4703 | break; |
4704 | case RISCV::BI__builtin_rvv_vid_v_i8m1: |
4705 | case RISCV::BI__builtin_rvv_vid_v_i8m2: |
4706 | case RISCV::BI__builtin_rvv_vid_v_i8m4: |
4707 | case RISCV::BI__builtin_rvv_vid_v_i8m8: |
4708 | case RISCV::BI__builtin_rvv_vid_v_i8mf2: |
4709 | case RISCV::BI__builtin_rvv_vid_v_i8mf4: |
4710 | case RISCV::BI__builtin_rvv_vid_v_i8mf8: |
4711 | case RISCV::BI__builtin_rvv_vid_v_i16m1: |
4712 | case RISCV::BI__builtin_rvv_vid_v_i16m2: |
4713 | case RISCV::BI__builtin_rvv_vid_v_i16m4: |
4714 | case RISCV::BI__builtin_rvv_vid_v_i16m8: |
4715 | case RISCV::BI__builtin_rvv_vid_v_i16mf2: |
4716 | case RISCV::BI__builtin_rvv_vid_v_i16mf4: |
4717 | case RISCV::BI__builtin_rvv_vid_v_i32m1: |
4718 | case RISCV::BI__builtin_rvv_vid_v_i32m2: |
4719 | case RISCV::BI__builtin_rvv_vid_v_i32m4: |
4720 | case RISCV::BI__builtin_rvv_vid_v_i32m8: |
4721 | case RISCV::BI__builtin_rvv_vid_v_i32mf2: |
4722 | case RISCV::BI__builtin_rvv_vid_v_i64m1: |
4723 | case RISCV::BI__builtin_rvv_vid_v_i64m2: |
4724 | case RISCV::BI__builtin_rvv_vid_v_i64m4: |
4725 | case RISCV::BI__builtin_rvv_vid_v_i64m8: |
4726 | case RISCV::BI__builtin_rvv_vid_v_u8m1: |
4727 | case RISCV::BI__builtin_rvv_vid_v_u8m2: |
4728 | case RISCV::BI__builtin_rvv_vid_v_u8m4: |
4729 | case RISCV::BI__builtin_rvv_vid_v_u8m8: |
4730 | case RISCV::BI__builtin_rvv_vid_v_u8mf2: |
4731 | case RISCV::BI__builtin_rvv_vid_v_u8mf4: |
4732 | case RISCV::BI__builtin_rvv_vid_v_u8mf8: |
4733 | case RISCV::BI__builtin_rvv_vid_v_u16m1: |
4734 | case RISCV::BI__builtin_rvv_vid_v_u16m2: |
4735 | case RISCV::BI__builtin_rvv_vid_v_u16m4: |
4736 | case RISCV::BI__builtin_rvv_vid_v_u16m8: |
4737 | case RISCV::BI__builtin_rvv_vid_v_u16mf2: |
4738 | case RISCV::BI__builtin_rvv_vid_v_u16mf4: |
4739 | case RISCV::BI__builtin_rvv_vid_v_u32m1: |
4740 | case RISCV::BI__builtin_rvv_vid_v_u32m2: |
4741 | case RISCV::BI__builtin_rvv_vid_v_u32m4: |
4742 | case RISCV::BI__builtin_rvv_vid_v_u32m8: |
4743 | case RISCV::BI__builtin_rvv_vid_v_u32mf2: |
4744 | case RISCV::BI__builtin_rvv_vid_v_u64m1: |
4745 | case RISCV::BI__builtin_rvv_vid_v_u64m2: |
4746 | case RISCV::BI__builtin_rvv_vid_v_u64m4: |
4747 | case RISCV::BI__builtin_rvv_vid_v_u64m8: |
4748 | ID = Intrinsic::riscv_vid; |
4749 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
4750 | break; |
4751 | case RISCV::BI__builtin_rvv_vid_v_i8m1_m: |
4752 | case RISCV::BI__builtin_rvv_vid_v_i8m2_m: |
4753 | case RISCV::BI__builtin_rvv_vid_v_i8m4_m: |
4754 | case RISCV::BI__builtin_rvv_vid_v_i8m8_m: |
4755 | case RISCV::BI__builtin_rvv_vid_v_i8mf2_m: |
4756 | case RISCV::BI__builtin_rvv_vid_v_i8mf4_m: |
4757 | case RISCV::BI__builtin_rvv_vid_v_i8mf8_m: |
4758 | case RISCV::BI__builtin_rvv_vid_v_i16m1_m: |
4759 | case RISCV::BI__builtin_rvv_vid_v_i16m2_m: |
4760 | case RISCV::BI__builtin_rvv_vid_v_i16m4_m: |
4761 | case RISCV::BI__builtin_rvv_vid_v_i16m8_m: |
4762 | case RISCV::BI__builtin_rvv_vid_v_i16mf2_m: |
4763 | case RISCV::BI__builtin_rvv_vid_v_i16mf4_m: |
4764 | case RISCV::BI__builtin_rvv_vid_v_i32m1_m: |
4765 | case RISCV::BI__builtin_rvv_vid_v_i32m2_m: |
4766 | case RISCV::BI__builtin_rvv_vid_v_i32m4_m: |
4767 | case RISCV::BI__builtin_rvv_vid_v_i32m8_m: |
4768 | case RISCV::BI__builtin_rvv_vid_v_i32mf2_m: |
4769 | case RISCV::BI__builtin_rvv_vid_v_i64m1_m: |
4770 | case RISCV::BI__builtin_rvv_vid_v_i64m2_m: |
4771 | case RISCV::BI__builtin_rvv_vid_v_i64m4_m: |
4772 | case RISCV::BI__builtin_rvv_vid_v_i64m8_m: |
4773 | case RISCV::BI__builtin_rvv_vid_v_u8m1_m: |
4774 | case RISCV::BI__builtin_rvv_vid_v_u8m2_m: |
4775 | case RISCV::BI__builtin_rvv_vid_v_u8m4_m: |
4776 | case RISCV::BI__builtin_rvv_vid_v_u8m8_m: |
4777 | case RISCV::BI__builtin_rvv_vid_v_u8mf2_m: |
4778 | case RISCV::BI__builtin_rvv_vid_v_u8mf4_m: |
4779 | case RISCV::BI__builtin_rvv_vid_v_u8mf8_m: |
4780 | case RISCV::BI__builtin_rvv_vid_v_u16m1_m: |
4781 | case RISCV::BI__builtin_rvv_vid_v_u16m2_m: |
4782 | case RISCV::BI__builtin_rvv_vid_v_u16m4_m: |
4783 | case RISCV::BI__builtin_rvv_vid_v_u16m8_m: |
4784 | case RISCV::BI__builtin_rvv_vid_v_u16mf2_m: |
4785 | case RISCV::BI__builtin_rvv_vid_v_u16mf4_m: |
4786 | case RISCV::BI__builtin_rvv_vid_v_u32m1_m: |
4787 | case RISCV::BI__builtin_rvv_vid_v_u32m2_m: |
4788 | case RISCV::BI__builtin_rvv_vid_v_u32m4_m: |
4789 | case RISCV::BI__builtin_rvv_vid_v_u32m8_m: |
4790 | case RISCV::BI__builtin_rvv_vid_v_u32mf2_m: |
4791 | case RISCV::BI__builtin_rvv_vid_v_u64m1_m: |
4792 | case RISCV::BI__builtin_rvv_vid_v_u64m2_m: |
4793 | case RISCV::BI__builtin_rvv_vid_v_u64m4_m: |
4794 | case RISCV::BI__builtin_rvv_vid_v_u64m8_m: |
4795 | ID = Intrinsic::riscv_vid_mask; |
4796 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4797 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
4798 | break; |
4799 | case RISCV::BI__builtin_rvv_viota_m_u8m1: |
4800 | case RISCV::BI__builtin_rvv_viota_m_u8m2: |
4801 | case RISCV::BI__builtin_rvv_viota_m_u8m4: |
4802 | case RISCV::BI__builtin_rvv_viota_m_u8m8: |
4803 | case RISCV::BI__builtin_rvv_viota_m_u8mf2: |
4804 | case RISCV::BI__builtin_rvv_viota_m_u8mf4: |
4805 | case RISCV::BI__builtin_rvv_viota_m_u8mf8: |
4806 | case RISCV::BI__builtin_rvv_viota_m_u16m1: |
4807 | case RISCV::BI__builtin_rvv_viota_m_u16m2: |
4808 | case RISCV::BI__builtin_rvv_viota_m_u16m4: |
4809 | case RISCV::BI__builtin_rvv_viota_m_u16m8: |
4810 | case RISCV::BI__builtin_rvv_viota_m_u16mf2: |
4811 | case RISCV::BI__builtin_rvv_viota_m_u16mf4: |
4812 | case RISCV::BI__builtin_rvv_viota_m_u32m1: |
4813 | case RISCV::BI__builtin_rvv_viota_m_u32m2: |
4814 | case RISCV::BI__builtin_rvv_viota_m_u32m4: |
4815 | case RISCV::BI__builtin_rvv_viota_m_u32m8: |
4816 | case RISCV::BI__builtin_rvv_viota_m_u32mf2: |
4817 | case RISCV::BI__builtin_rvv_viota_m_u64m1: |
4818 | case RISCV::BI__builtin_rvv_viota_m_u64m2: |
4819 | case RISCV::BI__builtin_rvv_viota_m_u64m4: |
4820 | case RISCV::BI__builtin_rvv_viota_m_u64m8: |
4821 | ID = Intrinsic::riscv_viota; |
4822 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
4823 | break; |
4824 | case RISCV::BI__builtin_rvv_viota_m_u8m1_m: |
4825 | case RISCV::BI__builtin_rvv_viota_m_u8m2_m: |
4826 | case RISCV::BI__builtin_rvv_viota_m_u8m4_m: |
4827 | case RISCV::BI__builtin_rvv_viota_m_u8m8_m: |
4828 | case RISCV::BI__builtin_rvv_viota_m_u8mf2_m: |
4829 | case RISCV::BI__builtin_rvv_viota_m_u8mf4_m: |
4830 | case RISCV::BI__builtin_rvv_viota_m_u8mf8_m: |
4831 | case RISCV::BI__builtin_rvv_viota_m_u16m1_m: |
4832 | case RISCV::BI__builtin_rvv_viota_m_u16m2_m: |
4833 | case RISCV::BI__builtin_rvv_viota_m_u16m4_m: |
4834 | case RISCV::BI__builtin_rvv_viota_m_u16m8_m: |
4835 | case RISCV::BI__builtin_rvv_viota_m_u16mf2_m: |
4836 | case RISCV::BI__builtin_rvv_viota_m_u16mf4_m: |
4837 | case RISCV::BI__builtin_rvv_viota_m_u32m1_m: |
4838 | case RISCV::BI__builtin_rvv_viota_m_u32m2_m: |
4839 | case RISCV::BI__builtin_rvv_viota_m_u32m4_m: |
4840 | case RISCV::BI__builtin_rvv_viota_m_u32m8_m: |
4841 | case RISCV::BI__builtin_rvv_viota_m_u32mf2_m: |
4842 | case RISCV::BI__builtin_rvv_viota_m_u64m1_m: |
4843 | case RISCV::BI__builtin_rvv_viota_m_u64m2_m: |
4844 | case RISCV::BI__builtin_rvv_viota_m_u64m4_m: |
4845 | case RISCV::BI__builtin_rvv_viota_m_u64m8_m: |
4846 | ID = Intrinsic::riscv_viota_mask; |
4847 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4848 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
4849 | break; |
4850 | case RISCV::BI__builtin_rvv_vle8_v_i8m1: |
4851 | case RISCV::BI__builtin_rvv_vle8_v_i8m2: |
4852 | case RISCV::BI__builtin_rvv_vle8_v_i8m4: |
4853 | case RISCV::BI__builtin_rvv_vle8_v_i8m8: |
4854 | case RISCV::BI__builtin_rvv_vle8_v_i8mf2: |
4855 | case RISCV::BI__builtin_rvv_vle8_v_i8mf4: |
4856 | case RISCV::BI__builtin_rvv_vle8_v_i8mf8: |
4857 | case RISCV::BI__builtin_rvv_vle16_v_i16m1: |
4858 | case RISCV::BI__builtin_rvv_vle16_v_i16m2: |
4859 | case RISCV::BI__builtin_rvv_vle16_v_i16m4: |
4860 | case RISCV::BI__builtin_rvv_vle16_v_i16m8: |
4861 | case RISCV::BI__builtin_rvv_vle16_v_i16mf2: |
4862 | case RISCV::BI__builtin_rvv_vle16_v_i16mf4: |
4863 | case RISCV::BI__builtin_rvv_vle16_v_u16m1: |
4864 | case RISCV::BI__builtin_rvv_vle16_v_u16m2: |
4865 | case RISCV::BI__builtin_rvv_vle16_v_u16m4: |
4866 | case RISCV::BI__builtin_rvv_vle16_v_u16m8: |
4867 | case RISCV::BI__builtin_rvv_vle16_v_u16mf2: |
4868 | case RISCV::BI__builtin_rvv_vle16_v_u16mf4: |
4869 | case RISCV::BI__builtin_rvv_vle32_v_i32m1: |
4870 | case RISCV::BI__builtin_rvv_vle32_v_i32m2: |
4871 | case RISCV::BI__builtin_rvv_vle32_v_i32m4: |
4872 | case RISCV::BI__builtin_rvv_vle32_v_i32m8: |
4873 | case RISCV::BI__builtin_rvv_vle32_v_i32mf2: |
4874 | case RISCV::BI__builtin_rvv_vle32_v_u32m1: |
4875 | case RISCV::BI__builtin_rvv_vle32_v_u32m2: |
4876 | case RISCV::BI__builtin_rvv_vle32_v_u32m4: |
4877 | case RISCV::BI__builtin_rvv_vle32_v_u32m8: |
4878 | case RISCV::BI__builtin_rvv_vle32_v_u32mf2: |
4879 | case RISCV::BI__builtin_rvv_vle32_v_f32m1: |
4880 | case RISCV::BI__builtin_rvv_vle32_v_f32m2: |
4881 | case RISCV::BI__builtin_rvv_vle32_v_f32m4: |
4882 | case RISCV::BI__builtin_rvv_vle32_v_f32m8: |
4883 | case RISCV::BI__builtin_rvv_vle32_v_f32mf2: |
4884 | case RISCV::BI__builtin_rvv_vle64_v_i64m1: |
4885 | case RISCV::BI__builtin_rvv_vle64_v_i64m2: |
4886 | case RISCV::BI__builtin_rvv_vle64_v_i64m4: |
4887 | case RISCV::BI__builtin_rvv_vle64_v_i64m8: |
4888 | case RISCV::BI__builtin_rvv_vle64_v_u64m1: |
4889 | case RISCV::BI__builtin_rvv_vle64_v_u64m2: |
4890 | case RISCV::BI__builtin_rvv_vle64_v_u64m4: |
4891 | case RISCV::BI__builtin_rvv_vle64_v_u64m8: |
4892 | case RISCV::BI__builtin_rvv_vle64_v_f64m1: |
4893 | case RISCV::BI__builtin_rvv_vle64_v_f64m2: |
4894 | case RISCV::BI__builtin_rvv_vle64_v_f64m4: |
4895 | case RISCV::BI__builtin_rvv_vle64_v_f64m8: |
4896 | case RISCV::BI__builtin_rvv_vle8_v_u8m1: |
4897 | case RISCV::BI__builtin_rvv_vle8_v_u8m2: |
4898 | case RISCV::BI__builtin_rvv_vle8_v_u8m4: |
4899 | case RISCV::BI__builtin_rvv_vle8_v_u8m8: |
4900 | case RISCV::BI__builtin_rvv_vle8_v_u8mf2: |
4901 | case RISCV::BI__builtin_rvv_vle8_v_u8mf4: |
4902 | case RISCV::BI__builtin_rvv_vle8_v_u8mf8: |
4903 | ID = Intrinsic::riscv_vle; |
4904 | |
4905 | IntrinsicTypes = {ResultType, Ops[1]->getType()}; |
4906 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
4907 | break; |
4908 | case RISCV::BI__builtin_rvv_vle1_v_b8: |
4909 | case RISCV::BI__builtin_rvv_vle1_v_b4: |
4910 | case RISCV::BI__builtin_rvv_vle1_v_b2: |
4911 | case RISCV::BI__builtin_rvv_vle1_v_b1: |
4912 | case RISCV::BI__builtin_rvv_vle1_v_b16: |
4913 | case RISCV::BI__builtin_rvv_vle1_v_b32: |
4914 | case RISCV::BI__builtin_rvv_vle1_v_b64: |
4915 | ID = Intrinsic::riscv_vle1; |
4916 | |
4917 | IntrinsicTypes = {ResultType, Ops[1]->getType()}; |
4918 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
4919 | break; |
4920 | case RISCV::BI__builtin_rvv_vle8_v_i8m1_m: |
4921 | case RISCV::BI__builtin_rvv_vle8_v_i8m2_m: |
4922 | case RISCV::BI__builtin_rvv_vle8_v_i8m4_m: |
4923 | case RISCV::BI__builtin_rvv_vle8_v_i8m8_m: |
4924 | case RISCV::BI__builtin_rvv_vle8_v_i8mf2_m: |
4925 | case RISCV::BI__builtin_rvv_vle8_v_i8mf4_m: |
4926 | case RISCV::BI__builtin_rvv_vle8_v_i8mf8_m: |
4927 | case RISCV::BI__builtin_rvv_vle16_v_i16m1_m: |
4928 | case RISCV::BI__builtin_rvv_vle16_v_i16m2_m: |
4929 | case RISCV::BI__builtin_rvv_vle16_v_i16m4_m: |
4930 | case RISCV::BI__builtin_rvv_vle16_v_i16m8_m: |
4931 | case RISCV::BI__builtin_rvv_vle16_v_i16mf2_m: |
4932 | case RISCV::BI__builtin_rvv_vle16_v_i16mf4_m: |
4933 | case RISCV::BI__builtin_rvv_vle16_v_u16m1_m: |
4934 | case RISCV::BI__builtin_rvv_vle16_v_u16m2_m: |
4935 | case RISCV::BI__builtin_rvv_vle16_v_u16m4_m: |
4936 | case RISCV::BI__builtin_rvv_vle16_v_u16m8_m: |
4937 | case RISCV::BI__builtin_rvv_vle16_v_u16mf2_m: |
4938 | case RISCV::BI__builtin_rvv_vle16_v_u16mf4_m: |
4939 | case RISCV::BI__builtin_rvv_vle32_v_i32m1_m: |
4940 | case RISCV::BI__builtin_rvv_vle32_v_i32m2_m: |
4941 | case RISCV::BI__builtin_rvv_vle32_v_i32m4_m: |
4942 | case RISCV::BI__builtin_rvv_vle32_v_i32m8_m: |
4943 | case RISCV::BI__builtin_rvv_vle32_v_i32mf2_m: |
4944 | case RISCV::BI__builtin_rvv_vle32_v_u32m1_m: |
4945 | case RISCV::BI__builtin_rvv_vle32_v_u32m2_m: |
4946 | case RISCV::BI__builtin_rvv_vle32_v_u32m4_m: |
4947 | case RISCV::BI__builtin_rvv_vle32_v_u32m8_m: |
4948 | case RISCV::BI__builtin_rvv_vle32_v_u32mf2_m: |
4949 | case RISCV::BI__builtin_rvv_vle32_v_f32m1_m: |
4950 | case RISCV::BI__builtin_rvv_vle32_v_f32m2_m: |
4951 | case RISCV::BI__builtin_rvv_vle32_v_f32m4_m: |
4952 | case RISCV::BI__builtin_rvv_vle32_v_f32m8_m: |
4953 | case RISCV::BI__builtin_rvv_vle32_v_f32mf2_m: |
4954 | case RISCV::BI__builtin_rvv_vle64_v_i64m1_m: |
4955 | case RISCV::BI__builtin_rvv_vle64_v_i64m2_m: |
4956 | case RISCV::BI__builtin_rvv_vle64_v_i64m4_m: |
4957 | case RISCV::BI__builtin_rvv_vle64_v_i64m8_m: |
4958 | case RISCV::BI__builtin_rvv_vle64_v_u64m1_m: |
4959 | case RISCV::BI__builtin_rvv_vle64_v_u64m2_m: |
4960 | case RISCV::BI__builtin_rvv_vle64_v_u64m4_m: |
4961 | case RISCV::BI__builtin_rvv_vle64_v_u64m8_m: |
4962 | case RISCV::BI__builtin_rvv_vle64_v_f64m1_m: |
4963 | case RISCV::BI__builtin_rvv_vle64_v_f64m2_m: |
4964 | case RISCV::BI__builtin_rvv_vle64_v_f64m4_m: |
4965 | case RISCV::BI__builtin_rvv_vle64_v_f64m8_m: |
4966 | case RISCV::BI__builtin_rvv_vle8_v_u8m1_m: |
4967 | case RISCV::BI__builtin_rvv_vle8_v_u8m2_m: |
4968 | case RISCV::BI__builtin_rvv_vle8_v_u8m4_m: |
4969 | case RISCV::BI__builtin_rvv_vle8_v_u8m8_m: |
4970 | case RISCV::BI__builtin_rvv_vle8_v_u8mf2_m: |
4971 | case RISCV::BI__builtin_rvv_vle8_v_u8mf4_m: |
4972 | case RISCV::BI__builtin_rvv_vle8_v_u8mf8_m: |
4973 | ID = Intrinsic::riscv_vle_mask; |
4974 | |
4975 | // Move mask to right before vl. |
4976 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
4977 | IntrinsicTypes = {ResultType, Ops[3]->getType()}; |
4978 | Ops[1] = Builder.CreateBitCast(Ops[1], ResultType->getPointerTo()); |
4979 | break; |
4980 | case RISCV::BI__builtin_rvv_vle16ff_v_i16m1: |
4981 | case RISCV::BI__builtin_rvv_vle16ff_v_i16m2: |
4982 | case RISCV::BI__builtin_rvv_vle16ff_v_i16m4: |
4983 | case RISCV::BI__builtin_rvv_vle16ff_v_i16m8: |
4984 | case RISCV::BI__builtin_rvv_vle16ff_v_i16mf2: |
4985 | case RISCV::BI__builtin_rvv_vle16ff_v_i16mf4: |
4986 | case RISCV::BI__builtin_rvv_vle16ff_v_u16m1: |
4987 | case RISCV::BI__builtin_rvv_vle16ff_v_u16m2: |
4988 | case RISCV::BI__builtin_rvv_vle16ff_v_u16m4: |
4989 | case RISCV::BI__builtin_rvv_vle16ff_v_u16m8: |
4990 | case RISCV::BI__builtin_rvv_vle16ff_v_u16mf2: |
4991 | case RISCV::BI__builtin_rvv_vle16ff_v_u16mf4: |
4992 | case RISCV::BI__builtin_rvv_vle32ff_v_i32m1: |
4993 | case RISCV::BI__builtin_rvv_vle32ff_v_i32m2: |
4994 | case RISCV::BI__builtin_rvv_vle32ff_v_i32m4: |
4995 | case RISCV::BI__builtin_rvv_vle32ff_v_i32m8: |
4996 | case RISCV::BI__builtin_rvv_vle32ff_v_i32mf2: |
4997 | case RISCV::BI__builtin_rvv_vle32ff_v_u32m1: |
4998 | case RISCV::BI__builtin_rvv_vle32ff_v_u32m2: |
4999 | case RISCV::BI__builtin_rvv_vle32ff_v_u32m4: |
5000 | case RISCV::BI__builtin_rvv_vle32ff_v_u32m8: |
5001 | case RISCV::BI__builtin_rvv_vle32ff_v_u32mf2: |
5002 | case RISCV::BI__builtin_rvv_vle32ff_v_f32m1: |
5003 | case RISCV::BI__builtin_rvv_vle32ff_v_f32m2: |
5004 | case RISCV::BI__builtin_rvv_vle32ff_v_f32m4: |
5005 | case RISCV::BI__builtin_rvv_vle32ff_v_f32m8: |
5006 | case RISCV::BI__builtin_rvv_vle32ff_v_f32mf2: |
5007 | case RISCV::BI__builtin_rvv_vle64ff_v_i64m1: |
5008 | case RISCV::BI__builtin_rvv_vle64ff_v_i64m2: |
5009 | case RISCV::BI__builtin_rvv_vle64ff_v_i64m4: |
5010 | case RISCV::BI__builtin_rvv_vle64ff_v_i64m8: |
5011 | case RISCV::BI__builtin_rvv_vle64ff_v_u64m1: |
5012 | case RISCV::BI__builtin_rvv_vle64ff_v_u64m2: |
5013 | case RISCV::BI__builtin_rvv_vle64ff_v_u64m4: |
5014 | case RISCV::BI__builtin_rvv_vle64ff_v_u64m8: |
5015 | case RISCV::BI__builtin_rvv_vle64ff_v_f64m1: |
5016 | case RISCV::BI__builtin_rvv_vle64ff_v_f64m2: |
5017 | case RISCV::BI__builtin_rvv_vle64ff_v_f64m4: |
5018 | case RISCV::BI__builtin_rvv_vle64ff_v_f64m8: |
5019 | case RISCV::BI__builtin_rvv_vle8ff_v_i8m1: |
5020 | case RISCV::BI__builtin_rvv_vle8ff_v_i8m2: |
5021 | case RISCV::BI__builtin_rvv_vle8ff_v_i8m4: |
5022 | case RISCV::BI__builtin_rvv_vle8ff_v_i8m8: |
5023 | case RISCV::BI__builtin_rvv_vle8ff_v_i8mf2: |
5024 | case RISCV::BI__builtin_rvv_vle8ff_v_i8mf4: |
5025 | case RISCV::BI__builtin_rvv_vle8ff_v_i8mf8: |
5026 | case RISCV::BI__builtin_rvv_vle8ff_v_u8m1: |
5027 | case RISCV::BI__builtin_rvv_vle8ff_v_u8m2: |
5028 | case RISCV::BI__builtin_rvv_vle8ff_v_u8m4: |
5029 | case RISCV::BI__builtin_rvv_vle8ff_v_u8m8: |
5030 | case RISCV::BI__builtin_rvv_vle8ff_v_u8mf2: |
5031 | case RISCV::BI__builtin_rvv_vle8ff_v_u8mf4: |
5032 | case RISCV::BI__builtin_rvv_vle8ff_v_u8mf8: |
5033 | ID = Intrinsic::riscv_vleff; |
5034 | |
5035 | { |
5036 | IntrinsicTypes = {ResultType, Ops[2]->getType()}; |
5037 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
5038 | Value *NewVL = Ops[1]; |
5039 | Ops.erase(Ops.begin() + 1); |
5040 | llvm::Function *F = CGM.getIntrinsic(ID, IntrinsicTypes); |
5041 | llvm::Value *LoadValue = Builder.CreateCall(F, Ops, ""); |
5042 | llvm::Value *V = Builder.CreateExtractValue(LoadValue, {0}); |
5043 | // Store new_vl. |
5044 | clang::CharUnits Align = |
5045 | CGM.getNaturalTypeAlignment(getContext().getSizeType()); |
5046 | Builder.CreateStore(Builder.CreateExtractValue(LoadValue, {1}), |
5047 | Address(NewVL, Align)); |
5048 | return V; |
5049 | } |
5050 | break; |
5051 | case RISCV::BI__builtin_rvv_vle16ff_v_i16m1_m: |
5052 | case RISCV::BI__builtin_rvv_vle16ff_v_i16m2_m: |
5053 | case RISCV::BI__builtin_rvv_vle16ff_v_i16m4_m: |
5054 | case RISCV::BI__builtin_rvv_vle16ff_v_i16m8_m: |
5055 | case RISCV::BI__builtin_rvv_vle16ff_v_i16mf2_m: |
5056 | case RISCV::BI__builtin_rvv_vle16ff_v_i16mf4_m: |
5057 | case RISCV::BI__builtin_rvv_vle16ff_v_u16m1_m: |
5058 | case RISCV::BI__builtin_rvv_vle16ff_v_u16m2_m: |
5059 | case RISCV::BI__builtin_rvv_vle16ff_v_u16m4_m: |
5060 | case RISCV::BI__builtin_rvv_vle16ff_v_u16m8_m: |
5061 | case RISCV::BI__builtin_rvv_vle16ff_v_u16mf2_m: |
5062 | case RISCV::BI__builtin_rvv_vle16ff_v_u16mf4_m: |
5063 | case RISCV::BI__builtin_rvv_vle32ff_v_i32m1_m: |
5064 | case RISCV::BI__builtin_rvv_vle32ff_v_i32m2_m: |
5065 | case RISCV::BI__builtin_rvv_vle32ff_v_i32m4_m: |
5066 | case RISCV::BI__builtin_rvv_vle32ff_v_i32m8_m: |
5067 | case RISCV::BI__builtin_rvv_vle32ff_v_i32mf2_m: |
5068 | case RISCV::BI__builtin_rvv_vle32ff_v_u32m1_m: |
5069 | case RISCV::BI__builtin_rvv_vle32ff_v_u32m2_m: |
5070 | case RISCV::BI__builtin_rvv_vle32ff_v_u32m4_m: |
5071 | case RISCV::BI__builtin_rvv_vle32ff_v_u32m8_m: |
5072 | case RISCV::BI__builtin_rvv_vle32ff_v_u32mf2_m: |
5073 | case RISCV::BI__builtin_rvv_vle32ff_v_f32m1_m: |
5074 | case RISCV::BI__builtin_rvv_vle32ff_v_f32m2_m: |
5075 | case RISCV::BI__builtin_rvv_vle32ff_v_f32m4_m: |
5076 | case RISCV::BI__builtin_rvv_vle32ff_v_f32m8_m: |
5077 | case RISCV::BI__builtin_rvv_vle32ff_v_f32mf2_m: |
5078 | case RISCV::BI__builtin_rvv_vle64ff_v_i64m1_m: |
5079 | case RISCV::BI__builtin_rvv_vle64ff_v_i64m2_m: |
5080 | case RISCV::BI__builtin_rvv_vle64ff_v_i64m4_m: |
5081 | case RISCV::BI__builtin_rvv_vle64ff_v_i64m8_m: |
5082 | case RISCV::BI__builtin_rvv_vle64ff_v_u64m1_m: |
5083 | case RISCV::BI__builtin_rvv_vle64ff_v_u64m2_m: |
5084 | case RISCV::BI__builtin_rvv_vle64ff_v_u64m4_m: |
5085 | case RISCV::BI__builtin_rvv_vle64ff_v_u64m8_m: |
5086 | case RISCV::BI__builtin_rvv_vle64ff_v_f64m1_m: |
5087 | case RISCV::BI__builtin_rvv_vle64ff_v_f64m2_m: |
5088 | case RISCV::BI__builtin_rvv_vle64ff_v_f64m4_m: |
5089 | case RISCV::BI__builtin_rvv_vle64ff_v_f64m8_m: |
5090 | case RISCV::BI__builtin_rvv_vle8ff_v_i8m1_m: |
5091 | case RISCV::BI__builtin_rvv_vle8ff_v_i8m2_m: |
5092 | case RISCV::BI__builtin_rvv_vle8ff_v_i8m4_m: |
5093 | case RISCV::BI__builtin_rvv_vle8ff_v_i8m8_m: |
5094 | case RISCV::BI__builtin_rvv_vle8ff_v_i8mf2_m: |
5095 | case RISCV::BI__builtin_rvv_vle8ff_v_i8mf4_m: |
5096 | case RISCV::BI__builtin_rvv_vle8ff_v_i8mf8_m: |
5097 | case RISCV::BI__builtin_rvv_vle8ff_v_u8m1_m: |
5098 | case RISCV::BI__builtin_rvv_vle8ff_v_u8m2_m: |
5099 | case RISCV::BI__builtin_rvv_vle8ff_v_u8m4_m: |
5100 | case RISCV::BI__builtin_rvv_vle8ff_v_u8m8_m: |
5101 | case RISCV::BI__builtin_rvv_vle8ff_v_u8mf2_m: |
5102 | case RISCV::BI__builtin_rvv_vle8ff_v_u8mf4_m: |
5103 | case RISCV::BI__builtin_rvv_vle8ff_v_u8mf8_m: |
5104 | ID = Intrinsic::riscv_vleff_mask; |
5105 | |
5106 | { |
5107 | // Move mask to right before vl. |
5108 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
5109 | IntrinsicTypes = {ResultType, Ops[4]->getType()}; |
5110 | Ops[1] = Builder.CreateBitCast(Ops[1], ResultType->getPointerTo()); |
5111 | Value *NewVL = Ops[2]; |
5112 | Ops.erase(Ops.begin() + 2); |
5113 | llvm::Function *F = CGM.getIntrinsic(ID, IntrinsicTypes); |
5114 | llvm::Value *LoadValue = Builder.CreateCall(F, Ops, ""); |
5115 | llvm::Value *V = Builder.CreateExtractValue(LoadValue, {0}); |
5116 | // Store new_vl. |
5117 | clang::CharUnits Align = |
5118 | CGM.getNaturalTypeAlignment(getContext().getSizeType()); |
5119 | Builder.CreateStore(Builder.CreateExtractValue(LoadValue, {1}), |
5120 | Address(NewVL, Align)); |
5121 | return V; |
5122 | } |
5123 | break; |
5124 | case RISCV::BI__builtin_rvv_vloxei8_v_i8m1: |
5125 | case RISCV::BI__builtin_rvv_vloxei8_v_i8m2: |
5126 | case RISCV::BI__builtin_rvv_vloxei8_v_i8m4: |
5127 | case RISCV::BI__builtin_rvv_vloxei8_v_i8m8: |
5128 | case RISCV::BI__builtin_rvv_vloxei8_v_i8mf2: |
5129 | case RISCV::BI__builtin_rvv_vloxei8_v_i8mf4: |
5130 | case RISCV::BI__builtin_rvv_vloxei8_v_i8mf8: |
5131 | case RISCV::BI__builtin_rvv_vloxei8_v_u8m1: |
5132 | case RISCV::BI__builtin_rvv_vloxei8_v_u8m2: |
5133 | case RISCV::BI__builtin_rvv_vloxei8_v_u8m4: |
5134 | case RISCV::BI__builtin_rvv_vloxei8_v_u8m8: |
5135 | case RISCV::BI__builtin_rvv_vloxei8_v_u8mf2: |
5136 | case RISCV::BI__builtin_rvv_vloxei8_v_u8mf4: |
5137 | case RISCV::BI__builtin_rvv_vloxei8_v_u8mf8: |
5138 | case RISCV::BI__builtin_rvv_vloxei16_v_i8m1: |
5139 | case RISCV::BI__builtin_rvv_vloxei16_v_i8m2: |
5140 | case RISCV::BI__builtin_rvv_vloxei16_v_i8m4: |
5141 | case RISCV::BI__builtin_rvv_vloxei16_v_i8mf2: |
5142 | case RISCV::BI__builtin_rvv_vloxei16_v_i8mf4: |
5143 | case RISCV::BI__builtin_rvv_vloxei16_v_i8mf8: |
5144 | case RISCV::BI__builtin_rvv_vloxei16_v_u8m1: |
5145 | case RISCV::BI__builtin_rvv_vloxei16_v_u8m2: |
5146 | case RISCV::BI__builtin_rvv_vloxei16_v_u8m4: |
5147 | case RISCV::BI__builtin_rvv_vloxei16_v_u8mf2: |
5148 | case RISCV::BI__builtin_rvv_vloxei16_v_u8mf4: |
5149 | case RISCV::BI__builtin_rvv_vloxei16_v_u8mf8: |
5150 | case RISCV::BI__builtin_rvv_vloxei32_v_i8m1: |
5151 | case RISCV::BI__builtin_rvv_vloxei32_v_i8m2: |
5152 | case RISCV::BI__builtin_rvv_vloxei32_v_i8mf2: |
5153 | case RISCV::BI__builtin_rvv_vloxei32_v_i8mf4: |
5154 | case RISCV::BI__builtin_rvv_vloxei32_v_i8mf8: |
5155 | case RISCV::BI__builtin_rvv_vloxei32_v_u8m1: |
5156 | case RISCV::BI__builtin_rvv_vloxei32_v_u8m2: |
5157 | case RISCV::BI__builtin_rvv_vloxei32_v_u8mf2: |
5158 | case RISCV::BI__builtin_rvv_vloxei32_v_u8mf4: |
5159 | case RISCV::BI__builtin_rvv_vloxei32_v_u8mf8: |
5160 | case RISCV::BI__builtin_rvv_vloxei64_v_i8m1: |
5161 | case RISCV::BI__builtin_rvv_vloxei64_v_i8mf2: |
5162 | case RISCV::BI__builtin_rvv_vloxei64_v_i8mf4: |
5163 | case RISCV::BI__builtin_rvv_vloxei64_v_i8mf8: |
5164 | case RISCV::BI__builtin_rvv_vloxei64_v_u8m1: |
5165 | case RISCV::BI__builtin_rvv_vloxei64_v_u8mf2: |
5166 | case RISCV::BI__builtin_rvv_vloxei64_v_u8mf4: |
5167 | case RISCV::BI__builtin_rvv_vloxei64_v_u8mf8: |
5168 | case RISCV::BI__builtin_rvv_vloxei8_v_i16m1: |
5169 | case RISCV::BI__builtin_rvv_vloxei8_v_i16m2: |
5170 | case RISCV::BI__builtin_rvv_vloxei8_v_i16m4: |
5171 | case RISCV::BI__builtin_rvv_vloxei8_v_i16m8: |
5172 | case RISCV::BI__builtin_rvv_vloxei8_v_i16mf2: |
5173 | case RISCV::BI__builtin_rvv_vloxei8_v_i16mf4: |
5174 | case RISCV::BI__builtin_rvv_vloxei8_v_u16m1: |
5175 | case RISCV::BI__builtin_rvv_vloxei8_v_u16m2: |
5176 | case RISCV::BI__builtin_rvv_vloxei8_v_u16m4: |
5177 | case RISCV::BI__builtin_rvv_vloxei8_v_u16m8: |
5178 | case RISCV::BI__builtin_rvv_vloxei8_v_u16mf2: |
5179 | case RISCV::BI__builtin_rvv_vloxei8_v_u16mf4: |
5180 | case RISCV::BI__builtin_rvv_vloxei16_v_i16m1: |
5181 | case RISCV::BI__builtin_rvv_vloxei16_v_i16m2: |
5182 | case RISCV::BI__builtin_rvv_vloxei16_v_i16m4: |
5183 | case RISCV::BI__builtin_rvv_vloxei16_v_i16m8: |
5184 | case RISCV::BI__builtin_rvv_vloxei16_v_i16mf2: |
5185 | case RISCV::BI__builtin_rvv_vloxei16_v_i16mf4: |
5186 | case RISCV::BI__builtin_rvv_vloxei16_v_u16m1: |
5187 | case RISCV::BI__builtin_rvv_vloxei16_v_u16m2: |
5188 | case RISCV::BI__builtin_rvv_vloxei16_v_u16m4: |
5189 | case RISCV::BI__builtin_rvv_vloxei16_v_u16m8: |
5190 | case RISCV::BI__builtin_rvv_vloxei16_v_u16mf2: |
5191 | case RISCV::BI__builtin_rvv_vloxei16_v_u16mf4: |
5192 | case RISCV::BI__builtin_rvv_vloxei32_v_i16m1: |
5193 | case RISCV::BI__builtin_rvv_vloxei32_v_i16m2: |
5194 | case RISCV::BI__builtin_rvv_vloxei32_v_i16m4: |
5195 | case RISCV::BI__builtin_rvv_vloxei32_v_i16mf2: |
5196 | case RISCV::BI__builtin_rvv_vloxei32_v_i16mf4: |
5197 | case RISCV::BI__builtin_rvv_vloxei32_v_u16m1: |
5198 | case RISCV::BI__builtin_rvv_vloxei32_v_u16m2: |
5199 | case RISCV::BI__builtin_rvv_vloxei32_v_u16m4: |
5200 | case RISCV::BI__builtin_rvv_vloxei32_v_u16mf2: |
5201 | case RISCV::BI__builtin_rvv_vloxei32_v_u16mf4: |
5202 | case RISCV::BI__builtin_rvv_vloxei64_v_i16m1: |
5203 | case RISCV::BI__builtin_rvv_vloxei64_v_i16m2: |
5204 | case RISCV::BI__builtin_rvv_vloxei64_v_i16mf2: |
5205 | case RISCV::BI__builtin_rvv_vloxei64_v_i16mf4: |
5206 | case RISCV::BI__builtin_rvv_vloxei64_v_u16m1: |
5207 | case RISCV::BI__builtin_rvv_vloxei64_v_u16m2: |
5208 | case RISCV::BI__builtin_rvv_vloxei64_v_u16mf2: |
5209 | case RISCV::BI__builtin_rvv_vloxei64_v_u16mf4: |
5210 | case RISCV::BI__builtin_rvv_vloxei8_v_i32m1: |
5211 | case RISCV::BI__builtin_rvv_vloxei8_v_i32m2: |
5212 | case RISCV::BI__builtin_rvv_vloxei8_v_i32m4: |
5213 | case RISCV::BI__builtin_rvv_vloxei8_v_i32m8: |
5214 | case RISCV::BI__builtin_rvv_vloxei8_v_i32mf2: |
5215 | case RISCV::BI__builtin_rvv_vloxei8_v_u32m1: |
5216 | case RISCV::BI__builtin_rvv_vloxei8_v_u32m2: |
5217 | case RISCV::BI__builtin_rvv_vloxei8_v_u32m4: |
5218 | case RISCV::BI__builtin_rvv_vloxei8_v_u32m8: |
5219 | case RISCV::BI__builtin_rvv_vloxei8_v_u32mf2: |
5220 | case RISCV::BI__builtin_rvv_vloxei16_v_i32m1: |
5221 | case RISCV::BI__builtin_rvv_vloxei16_v_i32m2: |
5222 | case RISCV::BI__builtin_rvv_vloxei16_v_i32m4: |
5223 | case RISCV::BI__builtin_rvv_vloxei16_v_i32m8: |
5224 | case RISCV::BI__builtin_rvv_vloxei16_v_i32mf2: |
5225 | case RISCV::BI__builtin_rvv_vloxei16_v_u32m1: |
5226 | case RISCV::BI__builtin_rvv_vloxei16_v_u32m2: |
5227 | case RISCV::BI__builtin_rvv_vloxei16_v_u32m4: |
5228 | case RISCV::BI__builtin_rvv_vloxei16_v_u32m8: |
5229 | case RISCV::BI__builtin_rvv_vloxei16_v_u32mf2: |
5230 | case RISCV::BI__builtin_rvv_vloxei32_v_i32m1: |
5231 | case RISCV::BI__builtin_rvv_vloxei32_v_i32m2: |
5232 | case RISCV::BI__builtin_rvv_vloxei32_v_i32m4: |
5233 | case RISCV::BI__builtin_rvv_vloxei32_v_i32m8: |
5234 | case RISCV::BI__builtin_rvv_vloxei32_v_i32mf2: |
5235 | case RISCV::BI__builtin_rvv_vloxei32_v_u32m1: |
5236 | case RISCV::BI__builtin_rvv_vloxei32_v_u32m2: |
5237 | case RISCV::BI__builtin_rvv_vloxei32_v_u32m4: |
5238 | case RISCV::BI__builtin_rvv_vloxei32_v_u32m8: |
5239 | case RISCV::BI__builtin_rvv_vloxei32_v_u32mf2: |
5240 | case RISCV::BI__builtin_rvv_vloxei64_v_i32m1: |
5241 | case RISCV::BI__builtin_rvv_vloxei64_v_i32m2: |
5242 | case RISCV::BI__builtin_rvv_vloxei64_v_i32m4: |
5243 | case RISCV::BI__builtin_rvv_vloxei64_v_i32mf2: |
5244 | case RISCV::BI__builtin_rvv_vloxei64_v_u32m1: |
5245 | case RISCV::BI__builtin_rvv_vloxei64_v_u32m2: |
5246 | case RISCV::BI__builtin_rvv_vloxei64_v_u32m4: |
5247 | case RISCV::BI__builtin_rvv_vloxei64_v_u32mf2: |
5248 | case RISCV::BI__builtin_rvv_vloxei8_v_i64m1: |
5249 | case RISCV::BI__builtin_rvv_vloxei8_v_i64m2: |
5250 | case RISCV::BI__builtin_rvv_vloxei8_v_i64m4: |
5251 | case RISCV::BI__builtin_rvv_vloxei8_v_i64m8: |
5252 | case RISCV::BI__builtin_rvv_vloxei8_v_u64m1: |
5253 | case RISCV::BI__builtin_rvv_vloxei8_v_u64m2: |
5254 | case RISCV::BI__builtin_rvv_vloxei8_v_u64m4: |
5255 | case RISCV::BI__builtin_rvv_vloxei8_v_u64m8: |
5256 | case RISCV::BI__builtin_rvv_vloxei16_v_i64m1: |
5257 | case RISCV::BI__builtin_rvv_vloxei16_v_i64m2: |
5258 | case RISCV::BI__builtin_rvv_vloxei16_v_i64m4: |
5259 | case RISCV::BI__builtin_rvv_vloxei16_v_i64m8: |
5260 | case RISCV::BI__builtin_rvv_vloxei16_v_u64m1: |
5261 | case RISCV::BI__builtin_rvv_vloxei16_v_u64m2: |
5262 | case RISCV::BI__builtin_rvv_vloxei16_v_u64m4: |
5263 | case RISCV::BI__builtin_rvv_vloxei16_v_u64m8: |
5264 | case RISCV::BI__builtin_rvv_vloxei32_v_i64m1: |
5265 | case RISCV::BI__builtin_rvv_vloxei32_v_i64m2: |
5266 | case RISCV::BI__builtin_rvv_vloxei32_v_i64m4: |
5267 | case RISCV::BI__builtin_rvv_vloxei32_v_i64m8: |
5268 | case RISCV::BI__builtin_rvv_vloxei32_v_u64m1: |
5269 | case RISCV::BI__builtin_rvv_vloxei32_v_u64m2: |
5270 | case RISCV::BI__builtin_rvv_vloxei32_v_u64m4: |
5271 | case RISCV::BI__builtin_rvv_vloxei32_v_u64m8: |
5272 | case RISCV::BI__builtin_rvv_vloxei64_v_i64m1: |
5273 | case RISCV::BI__builtin_rvv_vloxei64_v_i64m2: |
5274 | case RISCV::BI__builtin_rvv_vloxei64_v_i64m4: |
5275 | case RISCV::BI__builtin_rvv_vloxei64_v_i64m8: |
5276 | case RISCV::BI__builtin_rvv_vloxei64_v_u64m1: |
5277 | case RISCV::BI__builtin_rvv_vloxei64_v_u64m2: |
5278 | case RISCV::BI__builtin_rvv_vloxei64_v_u64m4: |
5279 | case RISCV::BI__builtin_rvv_vloxei64_v_u64m8: |
5280 | case RISCV::BI__builtin_rvv_vloxei8_v_f32m1: |
5281 | case RISCV::BI__builtin_rvv_vloxei8_v_f32m2: |
5282 | case RISCV::BI__builtin_rvv_vloxei8_v_f32m4: |
5283 | case RISCV::BI__builtin_rvv_vloxei8_v_f32m8: |
5284 | case RISCV::BI__builtin_rvv_vloxei8_v_f32mf2: |
5285 | case RISCV::BI__builtin_rvv_vloxei16_v_f32m1: |
5286 | case RISCV::BI__builtin_rvv_vloxei16_v_f32m2: |
5287 | case RISCV::BI__builtin_rvv_vloxei16_v_f32m4: |
5288 | case RISCV::BI__builtin_rvv_vloxei16_v_f32m8: |
5289 | case RISCV::BI__builtin_rvv_vloxei16_v_f32mf2: |
5290 | case RISCV::BI__builtin_rvv_vloxei32_v_f32m1: |
5291 | case RISCV::BI__builtin_rvv_vloxei32_v_f32m2: |
5292 | case RISCV::BI__builtin_rvv_vloxei32_v_f32m4: |
5293 | case RISCV::BI__builtin_rvv_vloxei32_v_f32m8: |
5294 | case RISCV::BI__builtin_rvv_vloxei32_v_f32mf2: |
5295 | case RISCV::BI__builtin_rvv_vloxei64_v_f32m1: |
5296 | case RISCV::BI__builtin_rvv_vloxei64_v_f32m2: |
5297 | case RISCV::BI__builtin_rvv_vloxei64_v_f32m4: |
5298 | case RISCV::BI__builtin_rvv_vloxei64_v_f32mf2: |
5299 | case RISCV::BI__builtin_rvv_vloxei8_v_f64m1: |
5300 | case RISCV::BI__builtin_rvv_vloxei8_v_f64m2: |
5301 | case RISCV::BI__builtin_rvv_vloxei8_v_f64m4: |
5302 | case RISCV::BI__builtin_rvv_vloxei8_v_f64m8: |
5303 | case RISCV::BI__builtin_rvv_vloxei16_v_f64m1: |
5304 | case RISCV::BI__builtin_rvv_vloxei16_v_f64m2: |
5305 | case RISCV::BI__builtin_rvv_vloxei16_v_f64m4: |
5306 | case RISCV::BI__builtin_rvv_vloxei16_v_f64m8: |
5307 | case RISCV::BI__builtin_rvv_vloxei32_v_f64m1: |
5308 | case RISCV::BI__builtin_rvv_vloxei32_v_f64m2: |
5309 | case RISCV::BI__builtin_rvv_vloxei32_v_f64m4: |
5310 | case RISCV::BI__builtin_rvv_vloxei32_v_f64m8: |
5311 | case RISCV::BI__builtin_rvv_vloxei64_v_f64m1: |
5312 | case RISCV::BI__builtin_rvv_vloxei64_v_f64m2: |
5313 | case RISCV::BI__builtin_rvv_vloxei64_v_f64m4: |
5314 | case RISCV::BI__builtin_rvv_vloxei64_v_f64m8: |
5315 | ID = Intrinsic::riscv_vloxei; |
5316 | |
5317 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType()}; |
5318 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
5319 | break; |
5320 | case RISCV::BI__builtin_rvv_vloxei8_v_i8m1_m: |
5321 | case RISCV::BI__builtin_rvv_vloxei8_v_i8m2_m: |
5322 | case RISCV::BI__builtin_rvv_vloxei8_v_i8m4_m: |
5323 | case RISCV::BI__builtin_rvv_vloxei8_v_i8m8_m: |
5324 | case RISCV::BI__builtin_rvv_vloxei8_v_i8mf2_m: |
5325 | case RISCV::BI__builtin_rvv_vloxei8_v_i8mf4_m: |
5326 | case RISCV::BI__builtin_rvv_vloxei8_v_i8mf8_m: |
5327 | case RISCV::BI__builtin_rvv_vloxei8_v_u8m1_m: |
5328 | case RISCV::BI__builtin_rvv_vloxei8_v_u8m2_m: |
5329 | case RISCV::BI__builtin_rvv_vloxei8_v_u8m4_m: |
5330 | case RISCV::BI__builtin_rvv_vloxei8_v_u8m8_m: |
5331 | case RISCV::BI__builtin_rvv_vloxei8_v_u8mf2_m: |
5332 | case RISCV::BI__builtin_rvv_vloxei8_v_u8mf4_m: |
5333 | case RISCV::BI__builtin_rvv_vloxei8_v_u8mf8_m: |
5334 | case RISCV::BI__builtin_rvv_vloxei16_v_i8m1_m: |
5335 | case RISCV::BI__builtin_rvv_vloxei16_v_i8m2_m: |
5336 | case RISCV::BI__builtin_rvv_vloxei16_v_i8m4_m: |
5337 | case RISCV::BI__builtin_rvv_vloxei16_v_i8mf2_m: |
5338 | case RISCV::BI__builtin_rvv_vloxei16_v_i8mf4_m: |
5339 | case RISCV::BI__builtin_rvv_vloxei16_v_i8mf8_m: |
5340 | case RISCV::BI__builtin_rvv_vloxei16_v_u8m1_m: |
5341 | case RISCV::BI__builtin_rvv_vloxei16_v_u8m2_m: |
5342 | case RISCV::BI__builtin_rvv_vloxei16_v_u8m4_m: |
5343 | case RISCV::BI__builtin_rvv_vloxei16_v_u8mf2_m: |
5344 | case RISCV::BI__builtin_rvv_vloxei16_v_u8mf4_m: |
5345 | case RISCV::BI__builtin_rvv_vloxei16_v_u8mf8_m: |
5346 | case RISCV::BI__builtin_rvv_vloxei32_v_i8m1_m: |
5347 | case RISCV::BI__builtin_rvv_vloxei32_v_i8m2_m: |
5348 | case RISCV::BI__builtin_rvv_vloxei32_v_i8mf2_m: |
5349 | case RISCV::BI__builtin_rvv_vloxei32_v_i8mf4_m: |
5350 | case RISCV::BI__builtin_rvv_vloxei32_v_i8mf8_m: |
5351 | case RISCV::BI__builtin_rvv_vloxei32_v_u8m1_m: |
5352 | case RISCV::BI__builtin_rvv_vloxei32_v_u8m2_m: |
5353 | case RISCV::BI__builtin_rvv_vloxei32_v_u8mf2_m: |
5354 | case RISCV::BI__builtin_rvv_vloxei32_v_u8mf4_m: |
5355 | case RISCV::BI__builtin_rvv_vloxei32_v_u8mf8_m: |
5356 | case RISCV::BI__builtin_rvv_vloxei64_v_i8m1_m: |
5357 | case RISCV::BI__builtin_rvv_vloxei64_v_i8mf2_m: |
5358 | case RISCV::BI__builtin_rvv_vloxei64_v_i8mf4_m: |
5359 | case RISCV::BI__builtin_rvv_vloxei64_v_i8mf8_m: |
5360 | case RISCV::BI__builtin_rvv_vloxei64_v_u8m1_m: |
5361 | case RISCV::BI__builtin_rvv_vloxei64_v_u8mf2_m: |
5362 | case RISCV::BI__builtin_rvv_vloxei64_v_u8mf4_m: |
5363 | case RISCV::BI__builtin_rvv_vloxei64_v_u8mf8_m: |
5364 | case RISCV::BI__builtin_rvv_vloxei8_v_i16m1_m: |
5365 | case RISCV::BI__builtin_rvv_vloxei8_v_i16m2_m: |
5366 | case RISCV::BI__builtin_rvv_vloxei8_v_i16m4_m: |
5367 | case RISCV::BI__builtin_rvv_vloxei8_v_i16m8_m: |
5368 | case RISCV::BI__builtin_rvv_vloxei8_v_i16mf2_m: |
5369 | case RISCV::BI__builtin_rvv_vloxei8_v_i16mf4_m: |
5370 | case RISCV::BI__builtin_rvv_vloxei8_v_u16m1_m: |
5371 | case RISCV::BI__builtin_rvv_vloxei8_v_u16m2_m: |
5372 | case RISCV::BI__builtin_rvv_vloxei8_v_u16m4_m: |
5373 | case RISCV::BI__builtin_rvv_vloxei8_v_u16m8_m: |
5374 | case RISCV::BI__builtin_rvv_vloxei8_v_u16mf2_m: |
5375 | case RISCV::BI__builtin_rvv_vloxei8_v_u16mf4_m: |
5376 | case RISCV::BI__builtin_rvv_vloxei16_v_i16m1_m: |
5377 | case RISCV::BI__builtin_rvv_vloxei16_v_i16m2_m: |
5378 | case RISCV::BI__builtin_rvv_vloxei16_v_i16m4_m: |
5379 | case RISCV::BI__builtin_rvv_vloxei16_v_i16m8_m: |
5380 | case RISCV::BI__builtin_rvv_vloxei16_v_i16mf2_m: |
5381 | case RISCV::BI__builtin_rvv_vloxei16_v_i16mf4_m: |
5382 | case RISCV::BI__builtin_rvv_vloxei16_v_u16m1_m: |
5383 | case RISCV::BI__builtin_rvv_vloxei16_v_u16m2_m: |
5384 | case RISCV::BI__builtin_rvv_vloxei16_v_u16m4_m: |
5385 | case RISCV::BI__builtin_rvv_vloxei16_v_u16m8_m: |
5386 | case RISCV::BI__builtin_rvv_vloxei16_v_u16mf2_m: |
5387 | case RISCV::BI__builtin_rvv_vloxei16_v_u16mf4_m: |
5388 | case RISCV::BI__builtin_rvv_vloxei32_v_i16m1_m: |
5389 | case RISCV::BI__builtin_rvv_vloxei32_v_i16m2_m: |
5390 | case RISCV::BI__builtin_rvv_vloxei32_v_i16m4_m: |
5391 | case RISCV::BI__builtin_rvv_vloxei32_v_i16mf2_m: |
5392 | case RISCV::BI__builtin_rvv_vloxei32_v_i16mf4_m: |
5393 | case RISCV::BI__builtin_rvv_vloxei32_v_u16m1_m: |
5394 | case RISCV::BI__builtin_rvv_vloxei32_v_u16m2_m: |
5395 | case RISCV::BI__builtin_rvv_vloxei32_v_u16m4_m: |
5396 | case RISCV::BI__builtin_rvv_vloxei32_v_u16mf2_m: |
5397 | case RISCV::BI__builtin_rvv_vloxei32_v_u16mf4_m: |
5398 | case RISCV::BI__builtin_rvv_vloxei64_v_i16m1_m: |
5399 | case RISCV::BI__builtin_rvv_vloxei64_v_i16m2_m: |
5400 | case RISCV::BI__builtin_rvv_vloxei64_v_i16mf2_m: |
5401 | case RISCV::BI__builtin_rvv_vloxei64_v_i16mf4_m: |
5402 | case RISCV::BI__builtin_rvv_vloxei64_v_u16m1_m: |
5403 | case RISCV::BI__builtin_rvv_vloxei64_v_u16m2_m: |
5404 | case RISCV::BI__builtin_rvv_vloxei64_v_u16mf2_m: |
5405 | case RISCV::BI__builtin_rvv_vloxei64_v_u16mf4_m: |
5406 | case RISCV::BI__builtin_rvv_vloxei8_v_i32m1_m: |
5407 | case RISCV::BI__builtin_rvv_vloxei8_v_i32m2_m: |
5408 | case RISCV::BI__builtin_rvv_vloxei8_v_i32m4_m: |
5409 | case RISCV::BI__builtin_rvv_vloxei8_v_i32m8_m: |
5410 | case RISCV::BI__builtin_rvv_vloxei8_v_i32mf2_m: |
5411 | case RISCV::BI__builtin_rvv_vloxei8_v_u32m1_m: |
5412 | case RISCV::BI__builtin_rvv_vloxei8_v_u32m2_m: |
5413 | case RISCV::BI__builtin_rvv_vloxei8_v_u32m4_m: |
5414 | case RISCV::BI__builtin_rvv_vloxei8_v_u32m8_m: |
5415 | case RISCV::BI__builtin_rvv_vloxei8_v_u32mf2_m: |
5416 | case RISCV::BI__builtin_rvv_vloxei16_v_i32m1_m: |
5417 | case RISCV::BI__builtin_rvv_vloxei16_v_i32m2_m: |
5418 | case RISCV::BI__builtin_rvv_vloxei16_v_i32m4_m: |
5419 | case RISCV::BI__builtin_rvv_vloxei16_v_i32m8_m: |
5420 | case RISCV::BI__builtin_rvv_vloxei16_v_i32mf2_m: |
5421 | case RISCV::BI__builtin_rvv_vloxei16_v_u32m1_m: |
5422 | case RISCV::BI__builtin_rvv_vloxei16_v_u32m2_m: |
5423 | case RISCV::BI__builtin_rvv_vloxei16_v_u32m4_m: |
5424 | case RISCV::BI__builtin_rvv_vloxei16_v_u32m8_m: |
5425 | case RISCV::BI__builtin_rvv_vloxei16_v_u32mf2_m: |
5426 | case RISCV::BI__builtin_rvv_vloxei32_v_i32m1_m: |
5427 | case RISCV::BI__builtin_rvv_vloxei32_v_i32m2_m: |
5428 | case RISCV::BI__builtin_rvv_vloxei32_v_i32m4_m: |
5429 | case RISCV::BI__builtin_rvv_vloxei32_v_i32m8_m: |
5430 | case RISCV::BI__builtin_rvv_vloxei32_v_i32mf2_m: |
5431 | case RISCV::BI__builtin_rvv_vloxei32_v_u32m1_m: |
5432 | case RISCV::BI__builtin_rvv_vloxei32_v_u32m2_m: |
5433 | case RISCV::BI__builtin_rvv_vloxei32_v_u32m4_m: |
5434 | case RISCV::BI__builtin_rvv_vloxei32_v_u32m8_m: |
5435 | case RISCV::BI__builtin_rvv_vloxei32_v_u32mf2_m: |
5436 | case RISCV::BI__builtin_rvv_vloxei64_v_i32m1_m: |
5437 | case RISCV::BI__builtin_rvv_vloxei64_v_i32m2_m: |
5438 | case RISCV::BI__builtin_rvv_vloxei64_v_i32m4_m: |
5439 | case RISCV::BI__builtin_rvv_vloxei64_v_i32mf2_m: |
5440 | case RISCV::BI__builtin_rvv_vloxei64_v_u32m1_m: |
5441 | case RISCV::BI__builtin_rvv_vloxei64_v_u32m2_m: |
5442 | case RISCV::BI__builtin_rvv_vloxei64_v_u32m4_m: |
5443 | case RISCV::BI__builtin_rvv_vloxei64_v_u32mf2_m: |
5444 | case RISCV::BI__builtin_rvv_vloxei8_v_i64m1_m: |
5445 | case RISCV::BI__builtin_rvv_vloxei8_v_i64m2_m: |
5446 | case RISCV::BI__builtin_rvv_vloxei8_v_i64m4_m: |
5447 | case RISCV::BI__builtin_rvv_vloxei8_v_i64m8_m: |
5448 | case RISCV::BI__builtin_rvv_vloxei8_v_u64m1_m: |
5449 | case RISCV::BI__builtin_rvv_vloxei8_v_u64m2_m: |
5450 | case RISCV::BI__builtin_rvv_vloxei8_v_u64m4_m: |
5451 | case RISCV::BI__builtin_rvv_vloxei8_v_u64m8_m: |
5452 | case RISCV::BI__builtin_rvv_vloxei16_v_i64m1_m: |
5453 | case RISCV::BI__builtin_rvv_vloxei16_v_i64m2_m: |
5454 | case RISCV::BI__builtin_rvv_vloxei16_v_i64m4_m: |
5455 | case RISCV::BI__builtin_rvv_vloxei16_v_i64m8_m: |
5456 | case RISCV::BI__builtin_rvv_vloxei16_v_u64m1_m: |
5457 | case RISCV::BI__builtin_rvv_vloxei16_v_u64m2_m: |
5458 | case RISCV::BI__builtin_rvv_vloxei16_v_u64m4_m: |
5459 | case RISCV::BI__builtin_rvv_vloxei16_v_u64m8_m: |
5460 | case RISCV::BI__builtin_rvv_vloxei32_v_i64m1_m: |
5461 | case RISCV::BI__builtin_rvv_vloxei32_v_i64m2_m: |
5462 | case RISCV::BI__builtin_rvv_vloxei32_v_i64m4_m: |
5463 | case RISCV::BI__builtin_rvv_vloxei32_v_i64m8_m: |
5464 | case RISCV::BI__builtin_rvv_vloxei32_v_u64m1_m: |
5465 | case RISCV::BI__builtin_rvv_vloxei32_v_u64m2_m: |
5466 | case RISCV::BI__builtin_rvv_vloxei32_v_u64m4_m: |
5467 | case RISCV::BI__builtin_rvv_vloxei32_v_u64m8_m: |
5468 | case RISCV::BI__builtin_rvv_vloxei64_v_i64m1_m: |
5469 | case RISCV::BI__builtin_rvv_vloxei64_v_i64m2_m: |
5470 | case RISCV::BI__builtin_rvv_vloxei64_v_i64m4_m: |
5471 | case RISCV::BI__builtin_rvv_vloxei64_v_i64m8_m: |
5472 | case RISCV::BI__builtin_rvv_vloxei64_v_u64m1_m: |
5473 | case RISCV::BI__builtin_rvv_vloxei64_v_u64m2_m: |
5474 | case RISCV::BI__builtin_rvv_vloxei64_v_u64m4_m: |
5475 | case RISCV::BI__builtin_rvv_vloxei64_v_u64m8_m: |
5476 | case RISCV::BI__builtin_rvv_vloxei8_v_f32m1_m: |
5477 | case RISCV::BI__builtin_rvv_vloxei8_v_f32m2_m: |
5478 | case RISCV::BI__builtin_rvv_vloxei8_v_f32m4_m: |
5479 | case RISCV::BI__builtin_rvv_vloxei8_v_f32m8_m: |
5480 | case RISCV::BI__builtin_rvv_vloxei8_v_f32mf2_m: |
5481 | case RISCV::BI__builtin_rvv_vloxei16_v_f32m1_m: |
5482 | case RISCV::BI__builtin_rvv_vloxei16_v_f32m2_m: |
5483 | case RISCV::BI__builtin_rvv_vloxei16_v_f32m4_m: |
5484 | case RISCV::BI__builtin_rvv_vloxei16_v_f32m8_m: |
5485 | case RISCV::BI__builtin_rvv_vloxei16_v_f32mf2_m: |
5486 | case RISCV::BI__builtin_rvv_vloxei32_v_f32m1_m: |
5487 | case RISCV::BI__builtin_rvv_vloxei32_v_f32m2_m: |
5488 | case RISCV::BI__builtin_rvv_vloxei32_v_f32m4_m: |
5489 | case RISCV::BI__builtin_rvv_vloxei32_v_f32m8_m: |
5490 | case RISCV::BI__builtin_rvv_vloxei32_v_f32mf2_m: |
5491 | case RISCV::BI__builtin_rvv_vloxei64_v_f32m1_m: |
5492 | case RISCV::BI__builtin_rvv_vloxei64_v_f32m2_m: |
5493 | case RISCV::BI__builtin_rvv_vloxei64_v_f32m4_m: |
5494 | case RISCV::BI__builtin_rvv_vloxei64_v_f32mf2_m: |
5495 | case RISCV::BI__builtin_rvv_vloxei8_v_f64m1_m: |
5496 | case RISCV::BI__builtin_rvv_vloxei8_v_f64m2_m: |
5497 | case RISCV::BI__builtin_rvv_vloxei8_v_f64m4_m: |
5498 | case RISCV::BI__builtin_rvv_vloxei8_v_f64m8_m: |
5499 | case RISCV::BI__builtin_rvv_vloxei16_v_f64m1_m: |
5500 | case RISCV::BI__builtin_rvv_vloxei16_v_f64m2_m: |
5501 | case RISCV::BI__builtin_rvv_vloxei16_v_f64m4_m: |
5502 | case RISCV::BI__builtin_rvv_vloxei16_v_f64m8_m: |
5503 | case RISCV::BI__builtin_rvv_vloxei32_v_f64m1_m: |
5504 | case RISCV::BI__builtin_rvv_vloxei32_v_f64m2_m: |
5505 | case RISCV::BI__builtin_rvv_vloxei32_v_f64m4_m: |
5506 | case RISCV::BI__builtin_rvv_vloxei32_v_f64m8_m: |
5507 | case RISCV::BI__builtin_rvv_vloxei64_v_f64m1_m: |
5508 | case RISCV::BI__builtin_rvv_vloxei64_v_f64m2_m: |
5509 | case RISCV::BI__builtin_rvv_vloxei64_v_f64m4_m: |
5510 | case RISCV::BI__builtin_rvv_vloxei64_v_f64m8_m: |
5511 | ID = Intrinsic::riscv_vloxei_mask; |
5512 | |
5513 | // Move mask to right before vl. |
5514 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
5515 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops[4]->getType()}; |
5516 | Ops[1] = Builder.CreateBitCast(Ops[1], ResultType->getPointerTo()); |
5517 | break; |
5518 | case RISCV::BI__builtin_rvv_vlse16_v_i16m1: |
5519 | case RISCV::BI__builtin_rvv_vlse16_v_i16m2: |
5520 | case RISCV::BI__builtin_rvv_vlse16_v_i16m4: |
5521 | case RISCV::BI__builtin_rvv_vlse16_v_i16m8: |
5522 | case RISCV::BI__builtin_rvv_vlse16_v_i16mf2: |
5523 | case RISCV::BI__builtin_rvv_vlse16_v_i16mf4: |
5524 | case RISCV::BI__builtin_rvv_vlse16_v_u16m1: |
5525 | case RISCV::BI__builtin_rvv_vlse16_v_u16m2: |
5526 | case RISCV::BI__builtin_rvv_vlse16_v_u16m4: |
5527 | case RISCV::BI__builtin_rvv_vlse16_v_u16m8: |
5528 | case RISCV::BI__builtin_rvv_vlse16_v_u16mf2: |
5529 | case RISCV::BI__builtin_rvv_vlse16_v_u16mf4: |
5530 | case RISCV::BI__builtin_rvv_vlse32_v_i32m1: |
5531 | case RISCV::BI__builtin_rvv_vlse32_v_i32m2: |
5532 | case RISCV::BI__builtin_rvv_vlse32_v_i32m4: |
5533 | case RISCV::BI__builtin_rvv_vlse32_v_i32m8: |
5534 | case RISCV::BI__builtin_rvv_vlse32_v_i32mf2: |
5535 | case RISCV::BI__builtin_rvv_vlse32_v_u32m1: |
5536 | case RISCV::BI__builtin_rvv_vlse32_v_u32m2: |
5537 | case RISCV::BI__builtin_rvv_vlse32_v_u32m4: |
5538 | case RISCV::BI__builtin_rvv_vlse32_v_u32m8: |
5539 | case RISCV::BI__builtin_rvv_vlse32_v_u32mf2: |
5540 | case RISCV::BI__builtin_rvv_vlse32_v_f32m1: |
5541 | case RISCV::BI__builtin_rvv_vlse32_v_f32m2: |
5542 | case RISCV::BI__builtin_rvv_vlse32_v_f32m4: |
5543 | case RISCV::BI__builtin_rvv_vlse32_v_f32m8: |
5544 | case RISCV::BI__builtin_rvv_vlse32_v_f32mf2: |
5545 | case RISCV::BI__builtin_rvv_vlse64_v_i64m1: |
5546 | case RISCV::BI__builtin_rvv_vlse64_v_i64m2: |
5547 | case RISCV::BI__builtin_rvv_vlse64_v_i64m4: |
5548 | case RISCV::BI__builtin_rvv_vlse64_v_i64m8: |
5549 | case RISCV::BI__builtin_rvv_vlse64_v_u64m1: |
5550 | case RISCV::BI__builtin_rvv_vlse64_v_u64m2: |
5551 | case RISCV::BI__builtin_rvv_vlse64_v_u64m4: |
5552 | case RISCV::BI__builtin_rvv_vlse64_v_u64m8: |
5553 | case RISCV::BI__builtin_rvv_vlse64_v_f64m1: |
5554 | case RISCV::BI__builtin_rvv_vlse64_v_f64m2: |
5555 | case RISCV::BI__builtin_rvv_vlse64_v_f64m4: |
5556 | case RISCV::BI__builtin_rvv_vlse64_v_f64m8: |
5557 | case RISCV::BI__builtin_rvv_vlse8_v_i8m1: |
5558 | case RISCV::BI__builtin_rvv_vlse8_v_i8m2: |
5559 | case RISCV::BI__builtin_rvv_vlse8_v_i8m4: |
5560 | case RISCV::BI__builtin_rvv_vlse8_v_i8m8: |
5561 | case RISCV::BI__builtin_rvv_vlse8_v_i8mf2: |
5562 | case RISCV::BI__builtin_rvv_vlse8_v_i8mf4: |
5563 | case RISCV::BI__builtin_rvv_vlse8_v_i8mf8: |
5564 | case RISCV::BI__builtin_rvv_vlse8_v_u8m1: |
5565 | case RISCV::BI__builtin_rvv_vlse8_v_u8m2: |
5566 | case RISCV::BI__builtin_rvv_vlse8_v_u8m4: |
5567 | case RISCV::BI__builtin_rvv_vlse8_v_u8m8: |
5568 | case RISCV::BI__builtin_rvv_vlse8_v_u8mf2: |
5569 | case RISCV::BI__builtin_rvv_vlse8_v_u8mf4: |
5570 | case RISCV::BI__builtin_rvv_vlse8_v_u8mf8: |
5571 | ID = Intrinsic::riscv_vlse; |
5572 | |
5573 | IntrinsicTypes = {ResultType, Ops[2]->getType()}; |
5574 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
5575 | break; |
5576 | case RISCV::BI__builtin_rvv_vlse16_v_i16m1_m: |
5577 | case RISCV::BI__builtin_rvv_vlse16_v_i16m2_m: |
5578 | case RISCV::BI__builtin_rvv_vlse16_v_i16m4_m: |
5579 | case RISCV::BI__builtin_rvv_vlse16_v_i16m8_m: |
5580 | case RISCV::BI__builtin_rvv_vlse16_v_i16mf2_m: |
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5600 | case RISCV::BI__builtin_rvv_vlse32_v_f32m4_m: |
5601 | case RISCV::BI__builtin_rvv_vlse32_v_f32m8_m: |
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5606 | case RISCV::BI__builtin_rvv_vlse64_v_i64m8_m: |
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5608 | case RISCV::BI__builtin_rvv_vlse64_v_u64m2_m: |
5609 | case RISCV::BI__builtin_rvv_vlse64_v_u64m4_m: |
5610 | case RISCV::BI__builtin_rvv_vlse64_v_u64m8_m: |
5611 | case RISCV::BI__builtin_rvv_vlse64_v_f64m1_m: |
5612 | case RISCV::BI__builtin_rvv_vlse64_v_f64m2_m: |
5613 | case RISCV::BI__builtin_rvv_vlse64_v_f64m4_m: |
5614 | case RISCV::BI__builtin_rvv_vlse64_v_f64m8_m: |
5615 | case RISCV::BI__builtin_rvv_vlse8_v_i8m1_m: |
5616 | case RISCV::BI__builtin_rvv_vlse8_v_i8m2_m: |
5617 | case RISCV::BI__builtin_rvv_vlse8_v_i8m4_m: |
5618 | case RISCV::BI__builtin_rvv_vlse8_v_i8m8_m: |
5619 | case RISCV::BI__builtin_rvv_vlse8_v_i8mf2_m: |
5620 | case RISCV::BI__builtin_rvv_vlse8_v_i8mf4_m: |
5621 | case RISCV::BI__builtin_rvv_vlse8_v_i8mf8_m: |
5622 | case RISCV::BI__builtin_rvv_vlse8_v_u8m1_m: |
5623 | case RISCV::BI__builtin_rvv_vlse8_v_u8m2_m: |
5624 | case RISCV::BI__builtin_rvv_vlse8_v_u8m4_m: |
5625 | case RISCV::BI__builtin_rvv_vlse8_v_u8m8_m: |
5626 | case RISCV::BI__builtin_rvv_vlse8_v_u8mf2_m: |
5627 | case RISCV::BI__builtin_rvv_vlse8_v_u8mf4_m: |
5628 | case RISCV::BI__builtin_rvv_vlse8_v_u8mf8_m: |
5629 | ID = Intrinsic::riscv_vlse_mask; |
5630 | |
5631 | // Move mask to right before vl. |
5632 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
5633 | IntrinsicTypes = {ResultType, Ops[4]->getType()}; |
5634 | Ops[1] = Builder.CreateBitCast(Ops[1], ResultType->getPointerTo()); |
5635 | break; |
5636 | case RISCV::BI__builtin_rvv_vluxei8_v_u8m1: |
5637 | case RISCV::BI__builtin_rvv_vluxei8_v_u8m2: |
5638 | case RISCV::BI__builtin_rvv_vluxei8_v_u8m4: |
5639 | case RISCV::BI__builtin_rvv_vluxei8_v_u8m8: |
5640 | case RISCV::BI__builtin_rvv_vluxei8_v_u8mf2: |
5641 | case RISCV::BI__builtin_rvv_vluxei8_v_u8mf4: |
5642 | case RISCV::BI__builtin_rvv_vluxei8_v_u8mf8: |
5643 | case RISCV::BI__builtin_rvv_vluxei16_v_f64m1: |
5644 | case RISCV::BI__builtin_rvv_vluxei16_v_f64m2: |
5645 | case RISCV::BI__builtin_rvv_vluxei16_v_f64m4: |
5646 | case RISCV::BI__builtin_rvv_vluxei16_v_f64m8: |
5647 | case RISCV::BI__builtin_rvv_vluxei32_v_f64m1: |
5648 | case RISCV::BI__builtin_rvv_vluxei32_v_f64m2: |
5649 | case RISCV::BI__builtin_rvv_vluxei32_v_f64m4: |
5650 | case RISCV::BI__builtin_rvv_vluxei32_v_f64m8: |
5651 | case RISCV::BI__builtin_rvv_vluxei64_v_f64m1: |
5652 | case RISCV::BI__builtin_rvv_vluxei64_v_f64m2: |
5653 | case RISCV::BI__builtin_rvv_vluxei64_v_f64m4: |
5654 | case RISCV::BI__builtin_rvv_vluxei64_v_f64m8: |
5655 | case RISCV::BI__builtin_rvv_vluxei16_v_i8m1: |
5656 | case RISCV::BI__builtin_rvv_vluxei16_v_i8m2: |
5657 | case RISCV::BI__builtin_rvv_vluxei16_v_i8m4: |
5658 | case RISCV::BI__builtin_rvv_vluxei16_v_i8mf2: |
5659 | case RISCV::BI__builtin_rvv_vluxei16_v_i8mf4: |
5660 | case RISCV::BI__builtin_rvv_vluxei16_v_i8mf8: |
5661 | case RISCV::BI__builtin_rvv_vluxei16_v_u8m1: |
5662 | case RISCV::BI__builtin_rvv_vluxei16_v_u8m2: |
5663 | case RISCV::BI__builtin_rvv_vluxei16_v_u8m4: |
5664 | case RISCV::BI__builtin_rvv_vluxei16_v_u8mf2: |
5665 | case RISCV::BI__builtin_rvv_vluxei16_v_u8mf4: |
5666 | case RISCV::BI__builtin_rvv_vluxei16_v_u8mf8: |
5667 | case RISCV::BI__builtin_rvv_vluxei32_v_i8m1: |
5668 | case RISCV::BI__builtin_rvv_vluxei32_v_i8m2: |
5669 | case RISCV::BI__builtin_rvv_vluxei32_v_i8mf2: |
5670 | case RISCV::BI__builtin_rvv_vluxei32_v_i8mf4: |
5671 | case RISCV::BI__builtin_rvv_vluxei32_v_i8mf8: |
5672 | case RISCV::BI__builtin_rvv_vluxei32_v_u8m1: |
5673 | case RISCV::BI__builtin_rvv_vluxei32_v_u8m2: |
5674 | case RISCV::BI__builtin_rvv_vluxei32_v_u8mf2: |
5675 | case RISCV::BI__builtin_rvv_vluxei32_v_u8mf4: |
5676 | case RISCV::BI__builtin_rvv_vluxei32_v_u8mf8: |
5677 | case RISCV::BI__builtin_rvv_vluxei64_v_i8m1: |
5678 | case RISCV::BI__builtin_rvv_vluxei64_v_i8mf2: |
5679 | case RISCV::BI__builtin_rvv_vluxei64_v_i8mf4: |
5680 | case RISCV::BI__builtin_rvv_vluxei64_v_i8mf8: |
5681 | case RISCV::BI__builtin_rvv_vluxei64_v_u8m1: |
5682 | case RISCV::BI__builtin_rvv_vluxei64_v_u8mf2: |
5683 | case RISCV::BI__builtin_rvv_vluxei64_v_u8mf4: |
5684 | case RISCV::BI__builtin_rvv_vluxei64_v_u8mf8: |
5685 | case RISCV::BI__builtin_rvv_vluxei8_v_i16m1: |
5686 | case RISCV::BI__builtin_rvv_vluxei8_v_i16m2: |
5687 | case RISCV::BI__builtin_rvv_vluxei8_v_i16m4: |
5688 | case RISCV::BI__builtin_rvv_vluxei8_v_i16m8: |
5689 | case RISCV::BI__builtin_rvv_vluxei8_v_i16mf2: |
5690 | case RISCV::BI__builtin_rvv_vluxei8_v_i16mf4: |
5691 | case RISCV::BI__builtin_rvv_vluxei8_v_u16m1: |
5692 | case RISCV::BI__builtin_rvv_vluxei8_v_u16m2: |
5693 | case RISCV::BI__builtin_rvv_vluxei8_v_u16m4: |
5694 | case RISCV::BI__builtin_rvv_vluxei8_v_u16m8: |
5695 | case RISCV::BI__builtin_rvv_vluxei8_v_u16mf2: |
5696 | case RISCV::BI__builtin_rvv_vluxei8_v_u16mf4: |
5697 | case RISCV::BI__builtin_rvv_vluxei16_v_i16m1: |
5698 | case RISCV::BI__builtin_rvv_vluxei16_v_i16m2: |
5699 | case RISCV::BI__builtin_rvv_vluxei16_v_i16m4: |
5700 | case RISCV::BI__builtin_rvv_vluxei16_v_i16m8: |
5701 | case RISCV::BI__builtin_rvv_vluxei16_v_i16mf2: |
5702 | case RISCV::BI__builtin_rvv_vluxei16_v_i16mf4: |
5703 | case RISCV::BI__builtin_rvv_vluxei16_v_u16m1: |
5704 | case RISCV::BI__builtin_rvv_vluxei16_v_u16m2: |
5705 | case RISCV::BI__builtin_rvv_vluxei16_v_u16m4: |
5706 | case RISCV::BI__builtin_rvv_vluxei16_v_u16m8: |
5707 | case RISCV::BI__builtin_rvv_vluxei16_v_u16mf2: |
5708 | case RISCV::BI__builtin_rvv_vluxei16_v_u16mf4: |
5709 | case RISCV::BI__builtin_rvv_vluxei32_v_i16m1: |
5710 | case RISCV::BI__builtin_rvv_vluxei32_v_i16m2: |
5711 | case RISCV::BI__builtin_rvv_vluxei32_v_i16m4: |
5712 | case RISCV::BI__builtin_rvv_vluxei32_v_i16mf2: |
5713 | case RISCV::BI__builtin_rvv_vluxei32_v_i16mf4: |
5714 | case RISCV::BI__builtin_rvv_vluxei32_v_u16m1: |
5715 | case RISCV::BI__builtin_rvv_vluxei32_v_u16m2: |
5716 | case RISCV::BI__builtin_rvv_vluxei32_v_u16m4: |
5717 | case RISCV::BI__builtin_rvv_vluxei32_v_u16mf2: |
5718 | case RISCV::BI__builtin_rvv_vluxei32_v_u16mf4: |
5719 | case RISCV::BI__builtin_rvv_vluxei64_v_i16m1: |
5720 | case RISCV::BI__builtin_rvv_vluxei64_v_i16m2: |
5721 | case RISCV::BI__builtin_rvv_vluxei64_v_i16mf2: |
5722 | case RISCV::BI__builtin_rvv_vluxei64_v_i16mf4: |
5723 | case RISCV::BI__builtin_rvv_vluxei64_v_u16m1: |
5724 | case RISCV::BI__builtin_rvv_vluxei64_v_u16m2: |
5725 | case RISCV::BI__builtin_rvv_vluxei64_v_u16mf2: |
5726 | case RISCV::BI__builtin_rvv_vluxei64_v_u16mf4: |
5727 | case RISCV::BI__builtin_rvv_vluxei8_v_i32m1: |
5728 | case RISCV::BI__builtin_rvv_vluxei8_v_i32m2: |
5729 | case RISCV::BI__builtin_rvv_vluxei8_v_i32m4: |
5730 | case RISCV::BI__builtin_rvv_vluxei8_v_i32m8: |
5731 | case RISCV::BI__builtin_rvv_vluxei8_v_i32mf2: |
5732 | case RISCV::BI__builtin_rvv_vluxei8_v_u32m1: |
5733 | case RISCV::BI__builtin_rvv_vluxei8_v_u32m2: |
5734 | case RISCV::BI__builtin_rvv_vluxei8_v_u32m4: |
5735 | case RISCV::BI__builtin_rvv_vluxei8_v_u32m8: |
5736 | case RISCV::BI__builtin_rvv_vluxei8_v_u32mf2: |
5737 | case RISCV::BI__builtin_rvv_vluxei16_v_i32m1: |
5738 | case RISCV::BI__builtin_rvv_vluxei16_v_i32m2: |
5739 | case RISCV::BI__builtin_rvv_vluxei16_v_i32m4: |
5740 | case RISCV::BI__builtin_rvv_vluxei16_v_i32m8: |
5741 | case RISCV::BI__builtin_rvv_vluxei16_v_i32mf2: |
5742 | case RISCV::BI__builtin_rvv_vluxei16_v_u32m1: |
5743 | case RISCV::BI__builtin_rvv_vluxei16_v_u32m2: |
5744 | case RISCV::BI__builtin_rvv_vluxei16_v_u32m4: |
5745 | case RISCV::BI__builtin_rvv_vluxei16_v_u32m8: |
5746 | case RISCV::BI__builtin_rvv_vluxei16_v_u32mf2: |
5747 | case RISCV::BI__builtin_rvv_vluxei32_v_i32m1: |
5748 | case RISCV::BI__builtin_rvv_vluxei32_v_i32m2: |
5749 | case RISCV::BI__builtin_rvv_vluxei32_v_i32m4: |
5750 | case RISCV::BI__builtin_rvv_vluxei32_v_i32m8: |
5751 | case RISCV::BI__builtin_rvv_vluxei32_v_i32mf2: |
5752 | case RISCV::BI__builtin_rvv_vluxei32_v_u32m1: |
5753 | case RISCV::BI__builtin_rvv_vluxei32_v_u32m2: |
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5756 | case RISCV::BI__builtin_rvv_vluxei32_v_u32mf2: |
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5760 | case RISCV::BI__builtin_rvv_vluxei64_v_i32mf2: |
5761 | case RISCV::BI__builtin_rvv_vluxei64_v_u32m1: |
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5764 | case RISCV::BI__builtin_rvv_vluxei64_v_u32mf2: |
5765 | case RISCV::BI__builtin_rvv_vluxei8_v_i64m1: |
5766 | case RISCV::BI__builtin_rvv_vluxei8_v_i64m2: |
5767 | case RISCV::BI__builtin_rvv_vluxei8_v_i64m4: |
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5770 | case RISCV::BI__builtin_rvv_vluxei8_v_u64m2: |
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5772 | case RISCV::BI__builtin_rvv_vluxei8_v_u64m8: |
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5779 | case RISCV::BI__builtin_rvv_vluxei8_v_i8m4: |
5780 | case RISCV::BI__builtin_rvv_vluxei8_v_i8m8: |
5781 | case RISCV::BI__builtin_rvv_vluxei8_v_i8mf2: |
5782 | case RISCV::BI__builtin_rvv_vluxei8_v_i8mf4: |
5783 | case RISCV::BI__builtin_rvv_vluxei8_v_i8mf8: |
5784 | case RISCV::BI__builtin_rvv_vluxei16_v_u64m1: |
5785 | case RISCV::BI__builtin_rvv_vluxei16_v_u64m2: |
5786 | case RISCV::BI__builtin_rvv_vluxei16_v_u64m4: |
5787 | case RISCV::BI__builtin_rvv_vluxei16_v_u64m8: |
5788 | case RISCV::BI__builtin_rvv_vluxei32_v_i64m1: |
5789 | case RISCV::BI__builtin_rvv_vluxei32_v_i64m2: |
5790 | case RISCV::BI__builtin_rvv_vluxei32_v_i64m4: |
5791 | case RISCV::BI__builtin_rvv_vluxei32_v_i64m8: |
5792 | case RISCV::BI__builtin_rvv_vluxei32_v_u64m1: |
5793 | case RISCV::BI__builtin_rvv_vluxei32_v_u64m2: |
5794 | case RISCV::BI__builtin_rvv_vluxei32_v_u64m4: |
5795 | case RISCV::BI__builtin_rvv_vluxei32_v_u64m8: |
5796 | case RISCV::BI__builtin_rvv_vluxei64_v_i64m1: |
5797 | case RISCV::BI__builtin_rvv_vluxei64_v_i64m2: |
5798 | case RISCV::BI__builtin_rvv_vluxei64_v_i64m4: |
5799 | case RISCV::BI__builtin_rvv_vluxei64_v_i64m8: |
5800 | case RISCV::BI__builtin_rvv_vluxei64_v_u64m1: |
5801 | case RISCV::BI__builtin_rvv_vluxei64_v_u64m2: |
5802 | case RISCV::BI__builtin_rvv_vluxei64_v_u64m4: |
5803 | case RISCV::BI__builtin_rvv_vluxei64_v_u64m8: |
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5819 | case RISCV::BI__builtin_rvv_vluxei64_v_f32m1: |
5820 | case RISCV::BI__builtin_rvv_vluxei64_v_f32m2: |
5821 | case RISCV::BI__builtin_rvv_vluxei64_v_f32m4: |
5822 | case RISCV::BI__builtin_rvv_vluxei64_v_f32mf2: |
5823 | case RISCV::BI__builtin_rvv_vluxei8_v_f64m1: |
5824 | case RISCV::BI__builtin_rvv_vluxei8_v_f64m2: |
5825 | case RISCV::BI__builtin_rvv_vluxei8_v_f64m4: |
5826 | case RISCV::BI__builtin_rvv_vluxei8_v_f64m8: |
5827 | ID = Intrinsic::riscv_vluxei; |
5828 | |
5829 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType()}; |
5830 | Ops[0] = Builder.CreateBitCast(Ops[0], ResultType->getPointerTo()); |
5831 | break; |
5832 | case RISCV::BI__builtin_rvv_vluxei8_v_u8m1_m: |
5833 | case RISCV::BI__builtin_rvv_vluxei8_v_u8m2_m: |
5834 | case RISCV::BI__builtin_rvv_vluxei8_v_u8m4_m: |
5835 | case RISCV::BI__builtin_rvv_vluxei8_v_u8m8_m: |
5836 | case RISCV::BI__builtin_rvv_vluxei8_v_u8mf2_m: |
5837 | case RISCV::BI__builtin_rvv_vluxei8_v_u8mf4_m: |
5838 | case RISCV::BI__builtin_rvv_vluxei8_v_u8mf8_m: |
5839 | case RISCV::BI__builtin_rvv_vluxei16_v_f64m1_m: |
5840 | case RISCV::BI__builtin_rvv_vluxei16_v_f64m2_m: |
5841 | case RISCV::BI__builtin_rvv_vluxei16_v_f64m4_m: |
5842 | case RISCV::BI__builtin_rvv_vluxei16_v_f64m8_m: |
5843 | case RISCV::BI__builtin_rvv_vluxei32_v_f64m1_m: |
5844 | case RISCV::BI__builtin_rvv_vluxei32_v_f64m2_m: |
5845 | case RISCV::BI__builtin_rvv_vluxei32_v_f64m4_m: |
5846 | case RISCV::BI__builtin_rvv_vluxei32_v_f64m8_m: |
5847 | case RISCV::BI__builtin_rvv_vluxei64_v_f64m1_m: |
5848 | case RISCV::BI__builtin_rvv_vluxei64_v_f64m2_m: |
5849 | case RISCV::BI__builtin_rvv_vluxei64_v_f64m4_m: |
5850 | case RISCV::BI__builtin_rvv_vluxei64_v_f64m8_m: |
5851 | case RISCV::BI__builtin_rvv_vluxei16_v_i8m1_m: |
5852 | case RISCV::BI__builtin_rvv_vluxei16_v_i8m2_m: |
5853 | case RISCV::BI__builtin_rvv_vluxei16_v_i8m4_m: |
5854 | case RISCV::BI__builtin_rvv_vluxei16_v_i8mf2_m: |
5855 | case RISCV::BI__builtin_rvv_vluxei16_v_i8mf4_m: |
5856 | case RISCV::BI__builtin_rvv_vluxei16_v_i8mf8_m: |
5857 | case RISCV::BI__builtin_rvv_vluxei16_v_u8m1_m: |
5858 | case RISCV::BI__builtin_rvv_vluxei16_v_u8m2_m: |
5859 | case RISCV::BI__builtin_rvv_vluxei16_v_u8m4_m: |
5860 | case RISCV::BI__builtin_rvv_vluxei16_v_u8mf2_m: |
5861 | case RISCV::BI__builtin_rvv_vluxei16_v_u8mf4_m: |
5862 | case RISCV::BI__builtin_rvv_vluxei16_v_u8mf8_m: |
5863 | case RISCV::BI__builtin_rvv_vluxei32_v_i8m1_m: |
5864 | case RISCV::BI__builtin_rvv_vluxei32_v_i8m2_m: |
5865 | case RISCV::BI__builtin_rvv_vluxei32_v_i8mf2_m: |
5866 | case RISCV::BI__builtin_rvv_vluxei32_v_i8mf4_m: |
5867 | case RISCV::BI__builtin_rvv_vluxei32_v_i8mf8_m: |
5868 | case RISCV::BI__builtin_rvv_vluxei32_v_u8m1_m: |
5869 | case RISCV::BI__builtin_rvv_vluxei32_v_u8m2_m: |
5870 | case RISCV::BI__builtin_rvv_vluxei32_v_u8mf2_m: |
5871 | case RISCV::BI__builtin_rvv_vluxei32_v_u8mf4_m: |
5872 | case RISCV::BI__builtin_rvv_vluxei32_v_u8mf8_m: |
5873 | case RISCV::BI__builtin_rvv_vluxei64_v_i8m1_m: |
5874 | case RISCV::BI__builtin_rvv_vluxei64_v_i8mf2_m: |
5875 | case RISCV::BI__builtin_rvv_vluxei64_v_i8mf4_m: |
5876 | case RISCV::BI__builtin_rvv_vluxei64_v_i8mf8_m: |
5877 | case RISCV::BI__builtin_rvv_vluxei64_v_u8m1_m: |
5878 | case RISCV::BI__builtin_rvv_vluxei64_v_u8mf2_m: |
5879 | case RISCV::BI__builtin_rvv_vluxei64_v_u8mf4_m: |
5880 | case RISCV::BI__builtin_rvv_vluxei64_v_u8mf8_m: |
5881 | case RISCV::BI__builtin_rvv_vluxei8_v_i16m1_m: |
5882 | case RISCV::BI__builtin_rvv_vluxei8_v_i16m2_m: |
5883 | case RISCV::BI__builtin_rvv_vluxei8_v_i16m4_m: |
5884 | case RISCV::BI__builtin_rvv_vluxei8_v_i16m8_m: |
5885 | case RISCV::BI__builtin_rvv_vluxei8_v_i16mf2_m: |
5886 | case RISCV::BI__builtin_rvv_vluxei8_v_i16mf4_m: |
5887 | case RISCV::BI__builtin_rvv_vluxei8_v_u16m1_m: |
5888 | case RISCV::BI__builtin_rvv_vluxei8_v_u16m2_m: |
5889 | case RISCV::BI__builtin_rvv_vluxei8_v_u16m4_m: |
5890 | case RISCV::BI__builtin_rvv_vluxei8_v_u16m8_m: |
5891 | case RISCV::BI__builtin_rvv_vluxei8_v_u16mf2_m: |
5892 | case RISCV::BI__builtin_rvv_vluxei8_v_u16mf4_m: |
5893 | case RISCV::BI__builtin_rvv_vluxei16_v_i16m1_m: |
5894 | case RISCV::BI__builtin_rvv_vluxei16_v_i16m2_m: |
5895 | case RISCV::BI__builtin_rvv_vluxei16_v_i16m4_m: |
5896 | case RISCV::BI__builtin_rvv_vluxei16_v_i16m8_m: |
5897 | case RISCV::BI__builtin_rvv_vluxei16_v_i16mf2_m: |
5898 | case RISCV::BI__builtin_rvv_vluxei16_v_i16mf4_m: |
5899 | case RISCV::BI__builtin_rvv_vluxei16_v_u16m1_m: |
5900 | case RISCV::BI__builtin_rvv_vluxei16_v_u16m2_m: |
5901 | case RISCV::BI__builtin_rvv_vluxei16_v_u16m4_m: |
5902 | case RISCV::BI__builtin_rvv_vluxei16_v_u16m8_m: |
5903 | case RISCV::BI__builtin_rvv_vluxei16_v_u16mf2_m: |
5904 | case RISCV::BI__builtin_rvv_vluxei16_v_u16mf4_m: |
5905 | case RISCV::BI__builtin_rvv_vluxei32_v_i16m1_m: |
5906 | case RISCV::BI__builtin_rvv_vluxei32_v_i16m2_m: |
5907 | case RISCV::BI__builtin_rvv_vluxei32_v_i16m4_m: |
5908 | case RISCV::BI__builtin_rvv_vluxei32_v_i16mf2_m: |
5909 | case RISCV::BI__builtin_rvv_vluxei32_v_i16mf4_m: |
5910 | case RISCV::BI__builtin_rvv_vluxei32_v_u16m1_m: |
5911 | case RISCV::BI__builtin_rvv_vluxei32_v_u16m2_m: |
5912 | case RISCV::BI__builtin_rvv_vluxei32_v_u16m4_m: |
5913 | case RISCV::BI__builtin_rvv_vluxei32_v_u16mf2_m: |
5914 | case RISCV::BI__builtin_rvv_vluxei32_v_u16mf4_m: |
5915 | case RISCV::BI__builtin_rvv_vluxei64_v_i16m1_m: |
5916 | case RISCV::BI__builtin_rvv_vluxei64_v_i16m2_m: |
5917 | case RISCV::BI__builtin_rvv_vluxei64_v_i16mf2_m: |
5918 | case RISCV::BI__builtin_rvv_vluxei64_v_i16mf4_m: |
5919 | case RISCV::BI__builtin_rvv_vluxei64_v_u16m1_m: |
5920 | case RISCV::BI__builtin_rvv_vluxei64_v_u16m2_m: |
5921 | case RISCV::BI__builtin_rvv_vluxei64_v_u16mf2_m: |
5922 | case RISCV::BI__builtin_rvv_vluxei64_v_u16mf4_m: |
5923 | case RISCV::BI__builtin_rvv_vluxei8_v_i32m1_m: |
5924 | case RISCV::BI__builtin_rvv_vluxei8_v_i32m2_m: |
5925 | case RISCV::BI__builtin_rvv_vluxei8_v_i32m4_m: |
5926 | case RISCV::BI__builtin_rvv_vluxei8_v_i32m8_m: |
5927 | case RISCV::BI__builtin_rvv_vluxei8_v_i32mf2_m: |
5928 | case RISCV::BI__builtin_rvv_vluxei8_v_u32m1_m: |
5929 | case RISCV::BI__builtin_rvv_vluxei8_v_u32m2_m: |
5930 | case RISCV::BI__builtin_rvv_vluxei8_v_u32m4_m: |
5931 | case RISCV::BI__builtin_rvv_vluxei8_v_u32m8_m: |
5932 | case RISCV::BI__builtin_rvv_vluxei8_v_u32mf2_m: |
5933 | case RISCV::BI__builtin_rvv_vluxei16_v_i32m1_m: |
5934 | case RISCV::BI__builtin_rvv_vluxei16_v_i32m2_m: |
5935 | case RISCV::BI__builtin_rvv_vluxei16_v_i32m4_m: |
5936 | case RISCV::BI__builtin_rvv_vluxei16_v_i32m8_m: |
5937 | case RISCV::BI__builtin_rvv_vluxei16_v_i32mf2_m: |
5938 | case RISCV::BI__builtin_rvv_vluxei16_v_u32m1_m: |
5939 | case RISCV::BI__builtin_rvv_vluxei16_v_u32m2_m: |
5940 | case RISCV::BI__builtin_rvv_vluxei16_v_u32m4_m: |
5941 | case RISCV::BI__builtin_rvv_vluxei16_v_u32m8_m: |
5942 | case RISCV::BI__builtin_rvv_vluxei16_v_u32mf2_m: |
5943 | case RISCV::BI__builtin_rvv_vluxei32_v_i32m1_m: |
5944 | case RISCV::BI__builtin_rvv_vluxei32_v_i32m2_m: |
5945 | case RISCV::BI__builtin_rvv_vluxei32_v_i32m4_m: |
5946 | case RISCV::BI__builtin_rvv_vluxei32_v_i32m8_m: |
5947 | case RISCV::BI__builtin_rvv_vluxei32_v_i32mf2_m: |
5948 | case RISCV::BI__builtin_rvv_vluxei32_v_u32m1_m: |
5949 | case RISCV::BI__builtin_rvv_vluxei32_v_u32m2_m: |
5950 | case RISCV::BI__builtin_rvv_vluxei32_v_u32m4_m: |
5951 | case RISCV::BI__builtin_rvv_vluxei32_v_u32m8_m: |
5952 | case RISCV::BI__builtin_rvv_vluxei32_v_u32mf2_m: |
5953 | case RISCV::BI__builtin_rvv_vluxei64_v_i32m1_m: |
5954 | case RISCV::BI__builtin_rvv_vluxei64_v_i32m2_m: |
5955 | case RISCV::BI__builtin_rvv_vluxei64_v_i32m4_m: |
5956 | case RISCV::BI__builtin_rvv_vluxei64_v_i32mf2_m: |
5957 | case RISCV::BI__builtin_rvv_vluxei64_v_u32m1_m: |
5958 | case RISCV::BI__builtin_rvv_vluxei64_v_u32m2_m: |
5959 | case RISCV::BI__builtin_rvv_vluxei64_v_u32m4_m: |
5960 | case RISCV::BI__builtin_rvv_vluxei64_v_u32mf2_m: |
5961 | case RISCV::BI__builtin_rvv_vluxei8_v_i64m1_m: |
5962 | case RISCV::BI__builtin_rvv_vluxei8_v_i64m2_m: |
5963 | case RISCV::BI__builtin_rvv_vluxei8_v_i64m4_m: |
5964 | case RISCV::BI__builtin_rvv_vluxei8_v_i64m8_m: |
5965 | case RISCV::BI__builtin_rvv_vluxei8_v_u64m1_m: |
5966 | case RISCV::BI__builtin_rvv_vluxei8_v_u64m2_m: |
5967 | case RISCV::BI__builtin_rvv_vluxei8_v_u64m4_m: |
5968 | case RISCV::BI__builtin_rvv_vluxei8_v_u64m8_m: |
5969 | case RISCV::BI__builtin_rvv_vluxei16_v_i64m1_m: |
5970 | case RISCV::BI__builtin_rvv_vluxei16_v_i64m2_m: |
5971 | case RISCV::BI__builtin_rvv_vluxei16_v_i64m4_m: |
5972 | case RISCV::BI__builtin_rvv_vluxei16_v_i64m8_m: |
5973 | case RISCV::BI__builtin_rvv_vluxei8_v_i8m1_m: |
5974 | case RISCV::BI__builtin_rvv_vluxei8_v_i8m2_m: |
5975 | case RISCV::BI__builtin_rvv_vluxei8_v_i8m4_m: |
5976 | case RISCV::BI__builtin_rvv_vluxei8_v_i8m8_m: |
5977 | case RISCV::BI__builtin_rvv_vluxei8_v_i8mf2_m: |
5978 | case RISCV::BI__builtin_rvv_vluxei8_v_i8mf4_m: |
5979 | case RISCV::BI__builtin_rvv_vluxei8_v_i8mf8_m: |
5980 | case RISCV::BI__builtin_rvv_vluxei16_v_u64m1_m: |
5981 | case RISCV::BI__builtin_rvv_vluxei16_v_u64m2_m: |
5982 | case RISCV::BI__builtin_rvv_vluxei16_v_u64m4_m: |
5983 | case RISCV::BI__builtin_rvv_vluxei16_v_u64m8_m: |
5984 | case RISCV::BI__builtin_rvv_vluxei32_v_i64m1_m: |
5985 | case RISCV::BI__builtin_rvv_vluxei32_v_i64m2_m: |
5986 | case RISCV::BI__builtin_rvv_vluxei32_v_i64m4_m: |
5987 | case RISCV::BI__builtin_rvv_vluxei32_v_i64m8_m: |
5988 | case RISCV::BI__builtin_rvv_vluxei32_v_u64m1_m: |
5989 | case RISCV::BI__builtin_rvv_vluxei32_v_u64m2_m: |
5990 | case RISCV::BI__builtin_rvv_vluxei32_v_u64m4_m: |
5991 | case RISCV::BI__builtin_rvv_vluxei32_v_u64m8_m: |
5992 | case RISCV::BI__builtin_rvv_vluxei64_v_i64m1_m: |
5993 | case RISCV::BI__builtin_rvv_vluxei64_v_i64m2_m: |
5994 | case RISCV::BI__builtin_rvv_vluxei64_v_i64m4_m: |
5995 | case RISCV::BI__builtin_rvv_vluxei64_v_i64m8_m: |
5996 | case RISCV::BI__builtin_rvv_vluxei64_v_u64m1_m: |
5997 | case RISCV::BI__builtin_rvv_vluxei64_v_u64m2_m: |
5998 | case RISCV::BI__builtin_rvv_vluxei64_v_u64m4_m: |
5999 | case RISCV::BI__builtin_rvv_vluxei64_v_u64m8_m: |
6000 | case RISCV::BI__builtin_rvv_vluxei8_v_f32m1_m: |
6001 | case RISCV::BI__builtin_rvv_vluxei8_v_f32m2_m: |
6002 | case RISCV::BI__builtin_rvv_vluxei8_v_f32m4_m: |
6003 | case RISCV::BI__builtin_rvv_vluxei8_v_f32m8_m: |
6004 | case RISCV::BI__builtin_rvv_vluxei8_v_f32mf2_m: |
6005 | case RISCV::BI__builtin_rvv_vluxei16_v_f32m1_m: |
6006 | case RISCV::BI__builtin_rvv_vluxei16_v_f32m2_m: |
6007 | case RISCV::BI__builtin_rvv_vluxei16_v_f32m4_m: |
6008 | case RISCV::BI__builtin_rvv_vluxei16_v_f32m8_m: |
6009 | case RISCV::BI__builtin_rvv_vluxei16_v_f32mf2_m: |
6010 | case RISCV::BI__builtin_rvv_vluxei32_v_f32m1_m: |
6011 | case RISCV::BI__builtin_rvv_vluxei32_v_f32m2_m: |
6012 | case RISCV::BI__builtin_rvv_vluxei32_v_f32m4_m: |
6013 | case RISCV::BI__builtin_rvv_vluxei32_v_f32m8_m: |
6014 | case RISCV::BI__builtin_rvv_vluxei32_v_f32mf2_m: |
6015 | case RISCV::BI__builtin_rvv_vluxei64_v_f32m1_m: |
6016 | case RISCV::BI__builtin_rvv_vluxei64_v_f32m2_m: |
6017 | case RISCV::BI__builtin_rvv_vluxei64_v_f32m4_m: |
6018 | case RISCV::BI__builtin_rvv_vluxei64_v_f32mf2_m: |
6019 | case RISCV::BI__builtin_rvv_vluxei8_v_f64m1_m: |
6020 | case RISCV::BI__builtin_rvv_vluxei8_v_f64m2_m: |
6021 | case RISCV::BI__builtin_rvv_vluxei8_v_f64m4_m: |
6022 | case RISCV::BI__builtin_rvv_vluxei8_v_f64m8_m: |
6023 | ID = Intrinsic::riscv_vluxei_mask; |
6024 | |
6025 | // Move mask to right before vl. |
6026 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
6027 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops[4]->getType()}; |
6028 | Ops[1] = Builder.CreateBitCast(Ops[1], ResultType->getPointerTo()); |
6029 | break; |
6030 | case RISCV::BI__builtin_rvv_vmacc_vv_i8m1: |
6031 | case RISCV::BI__builtin_rvv_vmacc_vv_i8m2: |
6032 | case RISCV::BI__builtin_rvv_vmacc_vv_i8m4: |
6033 | case RISCV::BI__builtin_rvv_vmacc_vv_i8m8: |
6034 | case RISCV::BI__builtin_rvv_vmacc_vv_i8mf2: |
6035 | case RISCV::BI__builtin_rvv_vmacc_vv_i8mf4: |
6036 | case RISCV::BI__builtin_rvv_vmacc_vv_i8mf8: |
6037 | case RISCV::BI__builtin_rvv_vmacc_vv_i16m1: |
6038 | case RISCV::BI__builtin_rvv_vmacc_vv_i16m2: |
6039 | case RISCV::BI__builtin_rvv_vmacc_vv_i16m4: |
6040 | case RISCV::BI__builtin_rvv_vmacc_vv_i16m8: |
6041 | case RISCV::BI__builtin_rvv_vmacc_vv_i16mf2: |
6042 | case RISCV::BI__builtin_rvv_vmacc_vv_i16mf4: |
6043 | case RISCV::BI__builtin_rvv_vmacc_vv_i32m1: |
6044 | case RISCV::BI__builtin_rvv_vmacc_vv_i32m2: |
6045 | case RISCV::BI__builtin_rvv_vmacc_vv_i32m4: |
6046 | case RISCV::BI__builtin_rvv_vmacc_vv_i32m8: |
6047 | case RISCV::BI__builtin_rvv_vmacc_vv_i32mf2: |
6048 | case RISCV::BI__builtin_rvv_vmacc_vv_i64m1: |
6049 | case RISCV::BI__builtin_rvv_vmacc_vv_i64m2: |
6050 | case RISCV::BI__builtin_rvv_vmacc_vv_i64m4: |
6051 | case RISCV::BI__builtin_rvv_vmacc_vv_i64m8: |
6052 | case RISCV::BI__builtin_rvv_vmacc_vx_i8m1: |
6053 | case RISCV::BI__builtin_rvv_vmacc_vx_i8m2: |
6054 | case RISCV::BI__builtin_rvv_vmacc_vx_i8m4: |
6055 | case RISCV::BI__builtin_rvv_vmacc_vx_i8m8: |
6056 | case RISCV::BI__builtin_rvv_vmacc_vx_i8mf2: |
6057 | case RISCV::BI__builtin_rvv_vmacc_vx_i8mf4: |
6058 | case RISCV::BI__builtin_rvv_vmacc_vx_i8mf8: |
6059 | case RISCV::BI__builtin_rvv_vmacc_vx_i16m1: |
6060 | case RISCV::BI__builtin_rvv_vmacc_vx_i16m2: |
6061 | case RISCV::BI__builtin_rvv_vmacc_vx_i16m4: |
6062 | case RISCV::BI__builtin_rvv_vmacc_vx_i16m8: |
6063 | case RISCV::BI__builtin_rvv_vmacc_vx_i16mf2: |
6064 | case RISCV::BI__builtin_rvv_vmacc_vx_i16mf4: |
6065 | case RISCV::BI__builtin_rvv_vmacc_vx_i32m1: |
6066 | case RISCV::BI__builtin_rvv_vmacc_vx_i32m2: |
6067 | case RISCV::BI__builtin_rvv_vmacc_vx_i32m4: |
6068 | case RISCV::BI__builtin_rvv_vmacc_vx_i32m8: |
6069 | case RISCV::BI__builtin_rvv_vmacc_vx_i32mf2: |
6070 | case RISCV::BI__builtin_rvv_vmacc_vx_i64m1: |
6071 | case RISCV::BI__builtin_rvv_vmacc_vx_i64m2: |
6072 | case RISCV::BI__builtin_rvv_vmacc_vx_i64m4: |
6073 | case RISCV::BI__builtin_rvv_vmacc_vx_i64m8: |
6074 | case RISCV::BI__builtin_rvv_vmacc_vv_u8m1: |
6075 | case RISCV::BI__builtin_rvv_vmacc_vv_u8m2: |
6076 | case RISCV::BI__builtin_rvv_vmacc_vv_u8m4: |
6077 | case RISCV::BI__builtin_rvv_vmacc_vv_u8m8: |
6078 | case RISCV::BI__builtin_rvv_vmacc_vv_u8mf2: |
6079 | case RISCV::BI__builtin_rvv_vmacc_vv_u8mf4: |
6080 | case RISCV::BI__builtin_rvv_vmacc_vv_u8mf8: |
6081 | case RISCV::BI__builtin_rvv_vmacc_vv_u16m1: |
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6083 | case RISCV::BI__builtin_rvv_vmacc_vv_u16m4: |
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6087 | case RISCV::BI__builtin_rvv_vmacc_vv_u32m1: |
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6090 | case RISCV::BI__builtin_rvv_vmacc_vv_u32m8: |
6091 | case RISCV::BI__builtin_rvv_vmacc_vv_u32mf2: |
6092 | case RISCV::BI__builtin_rvv_vmacc_vv_u64m1: |
6093 | case RISCV::BI__builtin_rvv_vmacc_vv_u64m2: |
6094 | case RISCV::BI__builtin_rvv_vmacc_vv_u64m4: |
6095 | case RISCV::BI__builtin_rvv_vmacc_vv_u64m8: |
6096 | case RISCV::BI__builtin_rvv_vmacc_vx_u8m1: |
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6100 | case RISCV::BI__builtin_rvv_vmacc_vx_u8mf2: |
6101 | case RISCV::BI__builtin_rvv_vmacc_vx_u8mf4: |
6102 | case RISCV::BI__builtin_rvv_vmacc_vx_u8mf8: |
6103 | case RISCV::BI__builtin_rvv_vmacc_vx_u16m1: |
6104 | case RISCV::BI__builtin_rvv_vmacc_vx_u16m2: |
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6107 | case RISCV::BI__builtin_rvv_vmacc_vx_u16mf2: |
6108 | case RISCV::BI__builtin_rvv_vmacc_vx_u16mf4: |
6109 | case RISCV::BI__builtin_rvv_vmacc_vx_u32m1: |
6110 | case RISCV::BI__builtin_rvv_vmacc_vx_u32m2: |
6111 | case RISCV::BI__builtin_rvv_vmacc_vx_u32m4: |
6112 | case RISCV::BI__builtin_rvv_vmacc_vx_u32m8: |
6113 | case RISCV::BI__builtin_rvv_vmacc_vx_u32mf2: |
6114 | case RISCV::BI__builtin_rvv_vmacc_vx_u64m1: |
6115 | case RISCV::BI__builtin_rvv_vmacc_vx_u64m2: |
6116 | case RISCV::BI__builtin_rvv_vmacc_vx_u64m4: |
6117 | case RISCV::BI__builtin_rvv_vmacc_vx_u64m8: |
6118 | ID = Intrinsic::riscv_vmacc; |
6119 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
6120 | break; |
6121 | case RISCV::BI__builtin_rvv_vmacc_vv_i8m1_m: |
6122 | case RISCV::BI__builtin_rvv_vmacc_vv_i8m2_m: |
6123 | case RISCV::BI__builtin_rvv_vmacc_vv_i8m4_m: |
6124 | case RISCV::BI__builtin_rvv_vmacc_vv_i8m8_m: |
6125 | case RISCV::BI__builtin_rvv_vmacc_vv_i8mf2_m: |
6126 | case RISCV::BI__builtin_rvv_vmacc_vv_i8mf4_m: |
6127 | case RISCV::BI__builtin_rvv_vmacc_vv_i8mf8_m: |
6128 | case RISCV::BI__builtin_rvv_vmacc_vv_i16m1_m: |
6129 | case RISCV::BI__builtin_rvv_vmacc_vv_i16m2_m: |
6130 | case RISCV::BI__builtin_rvv_vmacc_vv_i16m4_m: |
6131 | case RISCV::BI__builtin_rvv_vmacc_vv_i16m8_m: |
6132 | case RISCV::BI__builtin_rvv_vmacc_vv_i16mf2_m: |
6133 | case RISCV::BI__builtin_rvv_vmacc_vv_i16mf4_m: |
6134 | case RISCV::BI__builtin_rvv_vmacc_vv_i32m1_m: |
6135 | case RISCV::BI__builtin_rvv_vmacc_vv_i32m2_m: |
6136 | case RISCV::BI__builtin_rvv_vmacc_vv_i32m4_m: |
6137 | case RISCV::BI__builtin_rvv_vmacc_vv_i32m8_m: |
6138 | case RISCV::BI__builtin_rvv_vmacc_vv_i32mf2_m: |
6139 | case RISCV::BI__builtin_rvv_vmacc_vv_i64m1_m: |
6140 | case RISCV::BI__builtin_rvv_vmacc_vv_i64m2_m: |
6141 | case RISCV::BI__builtin_rvv_vmacc_vv_i64m4_m: |
6142 | case RISCV::BI__builtin_rvv_vmacc_vv_i64m8_m: |
6143 | case RISCV::BI__builtin_rvv_vmacc_vx_i8m1_m: |
6144 | case RISCV::BI__builtin_rvv_vmacc_vx_i8m2_m: |
6145 | case RISCV::BI__builtin_rvv_vmacc_vx_i8m4_m: |
6146 | case RISCV::BI__builtin_rvv_vmacc_vx_i8m8_m: |
6147 | case RISCV::BI__builtin_rvv_vmacc_vx_i8mf2_m: |
6148 | case RISCV::BI__builtin_rvv_vmacc_vx_i8mf4_m: |
6149 | case RISCV::BI__builtin_rvv_vmacc_vx_i8mf8_m: |
6150 | case RISCV::BI__builtin_rvv_vmacc_vx_i16m1_m: |
6151 | case RISCV::BI__builtin_rvv_vmacc_vx_i16m2_m: |
6152 | case RISCV::BI__builtin_rvv_vmacc_vx_i16m4_m: |
6153 | case RISCV::BI__builtin_rvv_vmacc_vx_i16m8_m: |
6154 | case RISCV::BI__builtin_rvv_vmacc_vx_i16mf2_m: |
6155 | case RISCV::BI__builtin_rvv_vmacc_vx_i16mf4_m: |
6156 | case RISCV::BI__builtin_rvv_vmacc_vx_i32m1_m: |
6157 | case RISCV::BI__builtin_rvv_vmacc_vx_i32m2_m: |
6158 | case RISCV::BI__builtin_rvv_vmacc_vx_i32m4_m: |
6159 | case RISCV::BI__builtin_rvv_vmacc_vx_i32m8_m: |
6160 | case RISCV::BI__builtin_rvv_vmacc_vx_i32mf2_m: |
6161 | case RISCV::BI__builtin_rvv_vmacc_vx_i64m1_m: |
6162 | case RISCV::BI__builtin_rvv_vmacc_vx_i64m2_m: |
6163 | case RISCV::BI__builtin_rvv_vmacc_vx_i64m4_m: |
6164 | case RISCV::BI__builtin_rvv_vmacc_vx_i64m8_m: |
6165 | case RISCV::BI__builtin_rvv_vmacc_vv_u8m1_m: |
6166 | case RISCV::BI__builtin_rvv_vmacc_vv_u8m2_m: |
6167 | case RISCV::BI__builtin_rvv_vmacc_vv_u8m4_m: |
6168 | case RISCV::BI__builtin_rvv_vmacc_vv_u8m8_m: |
6169 | case RISCV::BI__builtin_rvv_vmacc_vv_u8mf2_m: |
6170 | case RISCV::BI__builtin_rvv_vmacc_vv_u8mf4_m: |
6171 | case RISCV::BI__builtin_rvv_vmacc_vv_u8mf8_m: |
6172 | case RISCV::BI__builtin_rvv_vmacc_vv_u16m1_m: |
6173 | case RISCV::BI__builtin_rvv_vmacc_vv_u16m2_m: |
6174 | case RISCV::BI__builtin_rvv_vmacc_vv_u16m4_m: |
6175 | case RISCV::BI__builtin_rvv_vmacc_vv_u16m8_m: |
6176 | case RISCV::BI__builtin_rvv_vmacc_vv_u16mf2_m: |
6177 | case RISCV::BI__builtin_rvv_vmacc_vv_u16mf4_m: |
6178 | case RISCV::BI__builtin_rvv_vmacc_vv_u32m1_m: |
6179 | case RISCV::BI__builtin_rvv_vmacc_vv_u32m2_m: |
6180 | case RISCV::BI__builtin_rvv_vmacc_vv_u32m4_m: |
6181 | case RISCV::BI__builtin_rvv_vmacc_vv_u32m8_m: |
6182 | case RISCV::BI__builtin_rvv_vmacc_vv_u32mf2_m: |
6183 | case RISCV::BI__builtin_rvv_vmacc_vv_u64m1_m: |
6184 | case RISCV::BI__builtin_rvv_vmacc_vv_u64m2_m: |
6185 | case RISCV::BI__builtin_rvv_vmacc_vv_u64m4_m: |
6186 | case RISCV::BI__builtin_rvv_vmacc_vv_u64m8_m: |
6187 | case RISCV::BI__builtin_rvv_vmacc_vx_u8m1_m: |
6188 | case RISCV::BI__builtin_rvv_vmacc_vx_u8m2_m: |
6189 | case RISCV::BI__builtin_rvv_vmacc_vx_u8m4_m: |
6190 | case RISCV::BI__builtin_rvv_vmacc_vx_u8m8_m: |
6191 | case RISCV::BI__builtin_rvv_vmacc_vx_u8mf2_m: |
6192 | case RISCV::BI__builtin_rvv_vmacc_vx_u8mf4_m: |
6193 | case RISCV::BI__builtin_rvv_vmacc_vx_u8mf8_m: |
6194 | case RISCV::BI__builtin_rvv_vmacc_vx_u16m1_m: |
6195 | case RISCV::BI__builtin_rvv_vmacc_vx_u16m2_m: |
6196 | case RISCV::BI__builtin_rvv_vmacc_vx_u16m4_m: |
6197 | case RISCV::BI__builtin_rvv_vmacc_vx_u16m8_m: |
6198 | case RISCV::BI__builtin_rvv_vmacc_vx_u16mf2_m: |
6199 | case RISCV::BI__builtin_rvv_vmacc_vx_u16mf4_m: |
6200 | case RISCV::BI__builtin_rvv_vmacc_vx_u32m1_m: |
6201 | case RISCV::BI__builtin_rvv_vmacc_vx_u32m2_m: |
6202 | case RISCV::BI__builtin_rvv_vmacc_vx_u32m4_m: |
6203 | case RISCV::BI__builtin_rvv_vmacc_vx_u32m8_m: |
6204 | case RISCV::BI__builtin_rvv_vmacc_vx_u32mf2_m: |
6205 | case RISCV::BI__builtin_rvv_vmacc_vx_u64m1_m: |
6206 | case RISCV::BI__builtin_rvv_vmacc_vx_u64m2_m: |
6207 | case RISCV::BI__builtin_rvv_vmacc_vx_u64m4_m: |
6208 | case RISCV::BI__builtin_rvv_vmacc_vx_u64m8_m: |
6209 | ID = Intrinsic::riscv_vmacc_mask; |
6210 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
6211 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
6212 | break; |
6213 | case RISCV::BI__builtin_rvv_vmadc_vv_i8m1_b8: |
6214 | case RISCV::BI__builtin_rvv_vmadc_vv_i8m2_b4: |
6215 | case RISCV::BI__builtin_rvv_vmadc_vv_i8m4_b2: |
6216 | case RISCV::BI__builtin_rvv_vmadc_vv_i8m8_b1: |
6217 | case RISCV::BI__builtin_rvv_vmadc_vv_i8mf2_b16: |
6218 | case RISCV::BI__builtin_rvv_vmadc_vv_i8mf4_b32: |
6219 | case RISCV::BI__builtin_rvv_vmadc_vv_i8mf8_b64: |
6220 | case RISCV::BI__builtin_rvv_vmadc_vv_i16m1_b16: |
6221 | case RISCV::BI__builtin_rvv_vmadc_vv_i16m2_b8: |
6222 | case RISCV::BI__builtin_rvv_vmadc_vv_i16m4_b4: |
6223 | case RISCV::BI__builtin_rvv_vmadc_vv_i16m8_b2: |
6224 | case RISCV::BI__builtin_rvv_vmadc_vv_i16mf2_b32: |
6225 | case RISCV::BI__builtin_rvv_vmadc_vv_i16mf4_b64: |
6226 | case RISCV::BI__builtin_rvv_vmadc_vv_i32m1_b32: |
6227 | case RISCV::BI__builtin_rvv_vmadc_vv_i32m2_b16: |
6228 | case RISCV::BI__builtin_rvv_vmadc_vv_i32m4_b8: |
6229 | case RISCV::BI__builtin_rvv_vmadc_vv_i32m8_b4: |
6230 | case RISCV::BI__builtin_rvv_vmadc_vv_i32mf2_b64: |
6231 | case RISCV::BI__builtin_rvv_vmadc_vv_i64m1_b64: |
6232 | case RISCV::BI__builtin_rvv_vmadc_vv_i64m2_b32: |
6233 | case RISCV::BI__builtin_rvv_vmadc_vv_i64m4_b16: |
6234 | case RISCV::BI__builtin_rvv_vmadc_vv_i64m8_b8: |
6235 | case RISCV::BI__builtin_rvv_vmadc_vx_i8m1_b8: |
6236 | case RISCV::BI__builtin_rvv_vmadc_vx_i8m2_b4: |
6237 | case RISCV::BI__builtin_rvv_vmadc_vx_i8m4_b2: |
6238 | case RISCV::BI__builtin_rvv_vmadc_vx_i8m8_b1: |
6239 | case RISCV::BI__builtin_rvv_vmadc_vx_i8mf2_b16: |
6240 | case RISCV::BI__builtin_rvv_vmadc_vx_i8mf4_b32: |
6241 | case RISCV::BI__builtin_rvv_vmadc_vx_i8mf8_b64: |
6242 | case RISCV::BI__builtin_rvv_vmadc_vx_i16m1_b16: |
6243 | case RISCV::BI__builtin_rvv_vmadc_vx_i16m2_b8: |
6244 | case RISCV::BI__builtin_rvv_vmadc_vx_i16m4_b4: |
6245 | case RISCV::BI__builtin_rvv_vmadc_vx_i16m8_b2: |
6246 | case RISCV::BI__builtin_rvv_vmadc_vx_i16mf2_b32: |
6247 | case RISCV::BI__builtin_rvv_vmadc_vx_i16mf4_b64: |
6248 | case RISCV::BI__builtin_rvv_vmadc_vx_i32m1_b32: |
6249 | case RISCV::BI__builtin_rvv_vmadc_vx_i32m2_b16: |
6250 | case RISCV::BI__builtin_rvv_vmadc_vx_i32m4_b8: |
6251 | case RISCV::BI__builtin_rvv_vmadc_vx_i32m8_b4: |
6252 | case RISCV::BI__builtin_rvv_vmadc_vx_i32mf2_b64: |
6253 | case RISCV::BI__builtin_rvv_vmadc_vx_i64m1_b64: |
6254 | case RISCV::BI__builtin_rvv_vmadc_vx_i64m2_b32: |
6255 | case RISCV::BI__builtin_rvv_vmadc_vx_i64m4_b16: |
6256 | case RISCV::BI__builtin_rvv_vmadc_vx_i64m8_b8: |
6257 | case RISCV::BI__builtin_rvv_vmadc_vv_u8m1_b8: |
6258 | case RISCV::BI__builtin_rvv_vmadc_vv_u8m2_b4: |
6259 | case RISCV::BI__builtin_rvv_vmadc_vv_u8m4_b2: |
6260 | case RISCV::BI__builtin_rvv_vmadc_vv_u8m8_b1: |
6261 | case RISCV::BI__builtin_rvv_vmadc_vv_u8mf2_b16: |
6262 | case RISCV::BI__builtin_rvv_vmadc_vv_u8mf4_b32: |
6263 | case RISCV::BI__builtin_rvv_vmadc_vv_u8mf8_b64: |
6264 | case RISCV::BI__builtin_rvv_vmadc_vv_u16m1_b16: |
6265 | case RISCV::BI__builtin_rvv_vmadc_vv_u16m2_b8: |
6266 | case RISCV::BI__builtin_rvv_vmadc_vv_u16m4_b4: |
6267 | case RISCV::BI__builtin_rvv_vmadc_vv_u16m8_b2: |
6268 | case RISCV::BI__builtin_rvv_vmadc_vv_u16mf2_b32: |
6269 | case RISCV::BI__builtin_rvv_vmadc_vv_u16mf4_b64: |
6270 | case RISCV::BI__builtin_rvv_vmadc_vv_u32m1_b32: |
6271 | case RISCV::BI__builtin_rvv_vmadc_vv_u32m2_b16: |
6272 | case RISCV::BI__builtin_rvv_vmadc_vv_u32m4_b8: |
6273 | case RISCV::BI__builtin_rvv_vmadc_vv_u32m8_b4: |
6274 | case RISCV::BI__builtin_rvv_vmadc_vv_u32mf2_b64: |
6275 | case RISCV::BI__builtin_rvv_vmadc_vv_u64m1_b64: |
6276 | case RISCV::BI__builtin_rvv_vmadc_vv_u64m2_b32: |
6277 | case RISCV::BI__builtin_rvv_vmadc_vv_u64m4_b16: |
6278 | case RISCV::BI__builtin_rvv_vmadc_vv_u64m8_b8: |
6279 | case RISCV::BI__builtin_rvv_vmadc_vx_u8m1_b8: |
6280 | case RISCV::BI__builtin_rvv_vmadc_vx_u8m2_b4: |
6281 | case RISCV::BI__builtin_rvv_vmadc_vx_u8m4_b2: |
6282 | case RISCV::BI__builtin_rvv_vmadc_vx_u8m8_b1: |
6283 | case RISCV::BI__builtin_rvv_vmadc_vx_u8mf2_b16: |
6284 | case RISCV::BI__builtin_rvv_vmadc_vx_u8mf4_b32: |
6285 | case RISCV::BI__builtin_rvv_vmadc_vx_u8mf8_b64: |
6286 | case RISCV::BI__builtin_rvv_vmadc_vx_u16m1_b16: |
6287 | case RISCV::BI__builtin_rvv_vmadc_vx_u16m2_b8: |
6288 | case RISCV::BI__builtin_rvv_vmadc_vx_u16m4_b4: |
6289 | case RISCV::BI__builtin_rvv_vmadc_vx_u16m8_b2: |
6290 | case RISCV::BI__builtin_rvv_vmadc_vx_u16mf2_b32: |
6291 | case RISCV::BI__builtin_rvv_vmadc_vx_u16mf4_b64: |
6292 | case RISCV::BI__builtin_rvv_vmadc_vx_u32m1_b32: |
6293 | case RISCV::BI__builtin_rvv_vmadc_vx_u32m2_b16: |
6294 | case RISCV::BI__builtin_rvv_vmadc_vx_u32m4_b8: |
6295 | case RISCV::BI__builtin_rvv_vmadc_vx_u32m8_b4: |
6296 | case RISCV::BI__builtin_rvv_vmadc_vx_u32mf2_b64: |
6297 | case RISCV::BI__builtin_rvv_vmadc_vx_u64m1_b64: |
6298 | case RISCV::BI__builtin_rvv_vmadc_vx_u64m2_b32: |
6299 | case RISCV::BI__builtin_rvv_vmadc_vx_u64m4_b16: |
6300 | case RISCV::BI__builtin_rvv_vmadc_vx_u64m8_b8: |
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6392 | ID = Intrinsic::riscv_vmadc_carry_in; |
6393 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
6394 | break; |
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6400 | case RISCV::BI__builtin_rvv_vmadd_vv_i8mf4: |
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6483 | ID = Intrinsic::riscv_vmadd; |
6484 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
6485 | break; |
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6509 | case RISCV::BI__builtin_rvv_vmadd_vx_i8m2_m: |
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6511 | case RISCV::BI__builtin_rvv_vmadd_vx_i8m8_m: |
6512 | case RISCV::BI__builtin_rvv_vmadd_vx_i8mf2_m: |
6513 | case RISCV::BI__builtin_rvv_vmadd_vx_i8mf4_m: |
6514 | case RISCV::BI__builtin_rvv_vmadd_vx_i8mf8_m: |
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6517 | case RISCV::BI__builtin_rvv_vmadd_vx_i16m4_m: |
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6546 | case RISCV::BI__builtin_rvv_vmadd_vv_u32m8_m: |
6547 | case RISCV::BI__builtin_rvv_vmadd_vv_u32mf2_m: |
6548 | case RISCV::BI__builtin_rvv_vmadd_vv_u64m1_m: |
6549 | case RISCV::BI__builtin_rvv_vmadd_vv_u64m2_m: |
6550 | case RISCV::BI__builtin_rvv_vmadd_vv_u64m4_m: |
6551 | case RISCV::BI__builtin_rvv_vmadd_vv_u64m8_m: |
6552 | case RISCV::BI__builtin_rvv_vmadd_vx_u8m1_m: |
6553 | case RISCV::BI__builtin_rvv_vmadd_vx_u8m2_m: |
6554 | case RISCV::BI__builtin_rvv_vmadd_vx_u8m4_m: |
6555 | case RISCV::BI__builtin_rvv_vmadd_vx_u8m8_m: |
6556 | case RISCV::BI__builtin_rvv_vmadd_vx_u8mf2_m: |
6557 | case RISCV::BI__builtin_rvv_vmadd_vx_u8mf4_m: |
6558 | case RISCV::BI__builtin_rvv_vmadd_vx_u8mf8_m: |
6559 | case RISCV::BI__builtin_rvv_vmadd_vx_u16m1_m: |
6560 | case RISCV::BI__builtin_rvv_vmadd_vx_u16m2_m: |
6561 | case RISCV::BI__builtin_rvv_vmadd_vx_u16m4_m: |
6562 | case RISCV::BI__builtin_rvv_vmadd_vx_u16m8_m: |
6563 | case RISCV::BI__builtin_rvv_vmadd_vx_u16mf2_m: |
6564 | case RISCV::BI__builtin_rvv_vmadd_vx_u16mf4_m: |
6565 | case RISCV::BI__builtin_rvv_vmadd_vx_u32m1_m: |
6566 | case RISCV::BI__builtin_rvv_vmadd_vx_u32m2_m: |
6567 | case RISCV::BI__builtin_rvv_vmadd_vx_u32m4_m: |
6568 | case RISCV::BI__builtin_rvv_vmadd_vx_u32m8_m: |
6569 | case RISCV::BI__builtin_rvv_vmadd_vx_u32mf2_m: |
6570 | case RISCV::BI__builtin_rvv_vmadd_vx_u64m1_m: |
6571 | case RISCV::BI__builtin_rvv_vmadd_vx_u64m2_m: |
6572 | case RISCV::BI__builtin_rvv_vmadd_vx_u64m4_m: |
6573 | case RISCV::BI__builtin_rvv_vmadd_vx_u64m8_m: |
6574 | ID = Intrinsic::riscv_vmadd_mask; |
6575 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
6576 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
6577 | break; |
6578 | case RISCV::BI__builtin_rvv_vmmv_m_b8: |
6579 | case RISCV::BI__builtin_rvv_vmmv_m_b4: |
6580 | case RISCV::BI__builtin_rvv_vmmv_m_b2: |
6581 | case RISCV::BI__builtin_rvv_vmmv_m_b1: |
6582 | case RISCV::BI__builtin_rvv_vmmv_m_b16: |
6583 | case RISCV::BI__builtin_rvv_vmmv_m_b32: |
6584 | case RISCV::BI__builtin_rvv_vmmv_m_b64: |
6585 | ID = Intrinsic::riscv_vmand; |
6586 | |
6587 | { |
6588 | // op1, vl |
6589 | IntrinsicTypes = {ResultType, |
6590 | Ops[1]->getType()}; |
6591 | Ops.insert(Ops.begin() + 1, Ops[0]); |
6592 | break; |
6593 | } |
6594 | break; |
6595 | case RISCV::BI__builtin_rvv_vmand_mm_b8: |
6596 | case RISCV::BI__builtin_rvv_vmand_mm_b4: |
6597 | case RISCV::BI__builtin_rvv_vmand_mm_b2: |
6598 | case RISCV::BI__builtin_rvv_vmand_mm_b1: |
6599 | case RISCV::BI__builtin_rvv_vmand_mm_b16: |
6600 | case RISCV::BI__builtin_rvv_vmand_mm_b32: |
6601 | case RISCV::BI__builtin_rvv_vmand_mm_b64: |
6602 | ID = Intrinsic::riscv_vmand; |
6603 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
6604 | break; |
6605 | case RISCV::BI__builtin_rvv_vmandnot_mm_b8: |
6606 | case RISCV::BI__builtin_rvv_vmandnot_mm_b4: |
6607 | case RISCV::BI__builtin_rvv_vmandnot_mm_b2: |
6608 | case RISCV::BI__builtin_rvv_vmandnot_mm_b1: |
6609 | case RISCV::BI__builtin_rvv_vmandnot_mm_b16: |
6610 | case RISCV::BI__builtin_rvv_vmandnot_mm_b32: |
6611 | case RISCV::BI__builtin_rvv_vmandnot_mm_b64: |
6612 | ID = Intrinsic::riscv_vmandnot; |
6613 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
6614 | break; |
6615 | case RISCV::BI__builtin_rvv_vmax_vv_i8m1: |
6616 | case RISCV::BI__builtin_rvv_vmax_vv_i8m2: |
6617 | case RISCV::BI__builtin_rvv_vmax_vv_i8m4: |
6618 | case RISCV::BI__builtin_rvv_vmax_vv_i8m8: |
6619 | case RISCV::BI__builtin_rvv_vmax_vv_i8mf2: |
6620 | case RISCV::BI__builtin_rvv_vmax_vv_i8mf4: |
6621 | case RISCV::BI__builtin_rvv_vmax_vv_i8mf8: |
6622 | case RISCV::BI__builtin_rvv_vmax_vv_i16m1: |
6623 | case RISCV::BI__builtin_rvv_vmax_vv_i16m2: |
6624 | case RISCV::BI__builtin_rvv_vmax_vv_i16m4: |
6625 | case RISCV::BI__builtin_rvv_vmax_vv_i16m8: |
6626 | case RISCV::BI__builtin_rvv_vmax_vv_i16mf2: |
6627 | case RISCV::BI__builtin_rvv_vmax_vv_i16mf4: |
6628 | case RISCV::BI__builtin_rvv_vmax_vv_i32m1: |
6629 | case RISCV::BI__builtin_rvv_vmax_vv_i32m2: |
6630 | case RISCV::BI__builtin_rvv_vmax_vv_i32m4: |
6631 | case RISCV::BI__builtin_rvv_vmax_vv_i32m8: |
6632 | case RISCV::BI__builtin_rvv_vmax_vv_i32mf2: |
6633 | case RISCV::BI__builtin_rvv_vmax_vv_i64m1: |
6634 | case RISCV::BI__builtin_rvv_vmax_vv_i64m2: |
6635 | case RISCV::BI__builtin_rvv_vmax_vv_i64m4: |
6636 | case RISCV::BI__builtin_rvv_vmax_vv_i64m8: |
6637 | case RISCV::BI__builtin_rvv_vmax_vx_i8m1: |
6638 | case RISCV::BI__builtin_rvv_vmax_vx_i8m2: |
6639 | case RISCV::BI__builtin_rvv_vmax_vx_i8m4: |
6640 | case RISCV::BI__builtin_rvv_vmax_vx_i8m8: |
6641 | case RISCV::BI__builtin_rvv_vmax_vx_i8mf2: |
6642 | case RISCV::BI__builtin_rvv_vmax_vx_i8mf4: |
6643 | case RISCV::BI__builtin_rvv_vmax_vx_i8mf8: |
6644 | case RISCV::BI__builtin_rvv_vmax_vx_i16m1: |
6645 | case RISCV::BI__builtin_rvv_vmax_vx_i16m2: |
6646 | case RISCV::BI__builtin_rvv_vmax_vx_i16m4: |
6647 | case RISCV::BI__builtin_rvv_vmax_vx_i16m8: |
6648 | case RISCV::BI__builtin_rvv_vmax_vx_i16mf2: |
6649 | case RISCV::BI__builtin_rvv_vmax_vx_i16mf4: |
6650 | case RISCV::BI__builtin_rvv_vmax_vx_i32m1: |
6651 | case RISCV::BI__builtin_rvv_vmax_vx_i32m2: |
6652 | case RISCV::BI__builtin_rvv_vmax_vx_i32m4: |
6653 | case RISCV::BI__builtin_rvv_vmax_vx_i32m8: |
6654 | case RISCV::BI__builtin_rvv_vmax_vx_i32mf2: |
6655 | case RISCV::BI__builtin_rvv_vmax_vx_i64m1: |
6656 | case RISCV::BI__builtin_rvv_vmax_vx_i64m2: |
6657 | case RISCV::BI__builtin_rvv_vmax_vx_i64m4: |
6658 | case RISCV::BI__builtin_rvv_vmax_vx_i64m8: |
6659 | ID = Intrinsic::riscv_vmax; |
6660 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
6661 | break; |
6662 | case RISCV::BI__builtin_rvv_vmax_vv_i8m1_m: |
6663 | case RISCV::BI__builtin_rvv_vmax_vv_i8m2_m: |
6664 | case RISCV::BI__builtin_rvv_vmax_vv_i8m4_m: |
6665 | case RISCV::BI__builtin_rvv_vmax_vv_i8m8_m: |
6666 | case RISCV::BI__builtin_rvv_vmax_vv_i8mf2_m: |
6667 | case RISCV::BI__builtin_rvv_vmax_vv_i8mf4_m: |
6668 | case RISCV::BI__builtin_rvv_vmax_vv_i8mf8_m: |
6669 | case RISCV::BI__builtin_rvv_vmax_vv_i16m1_m: |
6670 | case RISCV::BI__builtin_rvv_vmax_vv_i16m2_m: |
6671 | case RISCV::BI__builtin_rvv_vmax_vv_i16m4_m: |
6672 | case RISCV::BI__builtin_rvv_vmax_vv_i16m8_m: |
6673 | case RISCV::BI__builtin_rvv_vmax_vv_i16mf2_m: |
6674 | case RISCV::BI__builtin_rvv_vmax_vv_i16mf4_m: |
6675 | case RISCV::BI__builtin_rvv_vmax_vv_i32m1_m: |
6676 | case RISCV::BI__builtin_rvv_vmax_vv_i32m2_m: |
6677 | case RISCV::BI__builtin_rvv_vmax_vv_i32m4_m: |
6678 | case RISCV::BI__builtin_rvv_vmax_vv_i32m8_m: |
6679 | case RISCV::BI__builtin_rvv_vmax_vv_i32mf2_m: |
6680 | case RISCV::BI__builtin_rvv_vmax_vv_i64m1_m: |
6681 | case RISCV::BI__builtin_rvv_vmax_vv_i64m2_m: |
6682 | case RISCV::BI__builtin_rvv_vmax_vv_i64m4_m: |
6683 | case RISCV::BI__builtin_rvv_vmax_vv_i64m8_m: |
6684 | case RISCV::BI__builtin_rvv_vmax_vx_i8m1_m: |
6685 | case RISCV::BI__builtin_rvv_vmax_vx_i8m2_m: |
6686 | case RISCV::BI__builtin_rvv_vmax_vx_i8m4_m: |
6687 | case RISCV::BI__builtin_rvv_vmax_vx_i8m8_m: |
6688 | case RISCV::BI__builtin_rvv_vmax_vx_i8mf2_m: |
6689 | case RISCV::BI__builtin_rvv_vmax_vx_i8mf4_m: |
6690 | case RISCV::BI__builtin_rvv_vmax_vx_i8mf8_m: |
6691 | case RISCV::BI__builtin_rvv_vmax_vx_i16m1_m: |
6692 | case RISCV::BI__builtin_rvv_vmax_vx_i16m2_m: |
6693 | case RISCV::BI__builtin_rvv_vmax_vx_i16m4_m: |
6694 | case RISCV::BI__builtin_rvv_vmax_vx_i16m8_m: |
6695 | case RISCV::BI__builtin_rvv_vmax_vx_i16mf2_m: |
6696 | case RISCV::BI__builtin_rvv_vmax_vx_i16mf4_m: |
6697 | case RISCV::BI__builtin_rvv_vmax_vx_i32m1_m: |
6698 | case RISCV::BI__builtin_rvv_vmax_vx_i32m2_m: |
6699 | case RISCV::BI__builtin_rvv_vmax_vx_i32m4_m: |
6700 | case RISCV::BI__builtin_rvv_vmax_vx_i32m8_m: |
6701 | case RISCV::BI__builtin_rvv_vmax_vx_i32mf2_m: |
6702 | case RISCV::BI__builtin_rvv_vmax_vx_i64m1_m: |
6703 | case RISCV::BI__builtin_rvv_vmax_vx_i64m2_m: |
6704 | case RISCV::BI__builtin_rvv_vmax_vx_i64m4_m: |
6705 | case RISCV::BI__builtin_rvv_vmax_vx_i64m8_m: |
6706 | ID = Intrinsic::riscv_vmax_mask; |
6707 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
6708 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
6709 | break; |
6710 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8m1: |
6711 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8m2: |
6712 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8m4: |
6713 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8m8: |
6714 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8mf2: |
6715 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8mf4: |
6716 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8mf8: |
6717 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16m1: |
6718 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16m2: |
6719 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16m4: |
6720 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16m8: |
6721 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16mf2: |
6722 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16mf4: |
6723 | case RISCV::BI__builtin_rvv_vmaxu_vv_u32m1: |
6724 | case RISCV::BI__builtin_rvv_vmaxu_vv_u32m2: |
6725 | case RISCV::BI__builtin_rvv_vmaxu_vv_u32m4: |
6726 | case RISCV::BI__builtin_rvv_vmaxu_vv_u32m8: |
6727 | case RISCV::BI__builtin_rvv_vmaxu_vv_u32mf2: |
6728 | case RISCV::BI__builtin_rvv_vmaxu_vv_u64m1: |
6729 | case RISCV::BI__builtin_rvv_vmaxu_vv_u64m2: |
6730 | case RISCV::BI__builtin_rvv_vmaxu_vv_u64m4: |
6731 | case RISCV::BI__builtin_rvv_vmaxu_vv_u64m8: |
6732 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8m1: |
6733 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8m2: |
6734 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8m4: |
6735 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8m8: |
6736 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8mf2: |
6737 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8mf4: |
6738 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8mf8: |
6739 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16m1: |
6740 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16m2: |
6741 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16m4: |
6742 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16m8: |
6743 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16mf2: |
6744 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16mf4: |
6745 | case RISCV::BI__builtin_rvv_vmaxu_vx_u32m1: |
6746 | case RISCV::BI__builtin_rvv_vmaxu_vx_u32m2: |
6747 | case RISCV::BI__builtin_rvv_vmaxu_vx_u32m4: |
6748 | case RISCV::BI__builtin_rvv_vmaxu_vx_u32m8: |
6749 | case RISCV::BI__builtin_rvv_vmaxu_vx_u32mf2: |
6750 | case RISCV::BI__builtin_rvv_vmaxu_vx_u64m1: |
6751 | case RISCV::BI__builtin_rvv_vmaxu_vx_u64m2: |
6752 | case RISCV::BI__builtin_rvv_vmaxu_vx_u64m4: |
6753 | case RISCV::BI__builtin_rvv_vmaxu_vx_u64m8: |
6754 | ID = Intrinsic::riscv_vmaxu; |
6755 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
6756 | break; |
6757 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8m1_m: |
6758 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8m2_m: |
6759 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8m4_m: |
6760 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8m8_m: |
6761 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8mf2_m: |
6762 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8mf4_m: |
6763 | case RISCV::BI__builtin_rvv_vmaxu_vv_u8mf8_m: |
6764 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16m1_m: |
6765 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16m2_m: |
6766 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16m4_m: |
6767 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16m8_m: |
6768 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16mf2_m: |
6769 | case RISCV::BI__builtin_rvv_vmaxu_vv_u16mf4_m: |
6770 | case RISCV::BI__builtin_rvv_vmaxu_vv_u32m1_m: |
6771 | case RISCV::BI__builtin_rvv_vmaxu_vv_u32m2_m: |
6772 | case RISCV::BI__builtin_rvv_vmaxu_vv_u32m4_m: |
6773 | case RISCV::BI__builtin_rvv_vmaxu_vv_u32m8_m: |
6774 | case RISCV::BI__builtin_rvv_vmaxu_vv_u32mf2_m: |
6775 | case RISCV::BI__builtin_rvv_vmaxu_vv_u64m1_m: |
6776 | case RISCV::BI__builtin_rvv_vmaxu_vv_u64m2_m: |
6777 | case RISCV::BI__builtin_rvv_vmaxu_vv_u64m4_m: |
6778 | case RISCV::BI__builtin_rvv_vmaxu_vv_u64m8_m: |
6779 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8m1_m: |
6780 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8m2_m: |
6781 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8m4_m: |
6782 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8m8_m: |
6783 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8mf2_m: |
6784 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8mf4_m: |
6785 | case RISCV::BI__builtin_rvv_vmaxu_vx_u8mf8_m: |
6786 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16m1_m: |
6787 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16m2_m: |
6788 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16m4_m: |
6789 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16m8_m: |
6790 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16mf2_m: |
6791 | case RISCV::BI__builtin_rvv_vmaxu_vx_u16mf4_m: |
6792 | case RISCV::BI__builtin_rvv_vmaxu_vx_u32m1_m: |
6793 | case RISCV::BI__builtin_rvv_vmaxu_vx_u32m2_m: |
6794 | case RISCV::BI__builtin_rvv_vmaxu_vx_u32m4_m: |
6795 | case RISCV::BI__builtin_rvv_vmaxu_vx_u32m8_m: |
6796 | case RISCV::BI__builtin_rvv_vmaxu_vx_u32mf2_m: |
6797 | case RISCV::BI__builtin_rvv_vmaxu_vx_u64m1_m: |
6798 | case RISCV::BI__builtin_rvv_vmaxu_vx_u64m2_m: |
6799 | case RISCV::BI__builtin_rvv_vmaxu_vx_u64m4_m: |
6800 | case RISCV::BI__builtin_rvv_vmaxu_vx_u64m8_m: |
6801 | ID = Intrinsic::riscv_vmaxu_mask; |
6802 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
6803 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
6804 | break; |
6805 | case RISCV::BI__builtin_rvv_vmclr_m_b8: |
6806 | case RISCV::BI__builtin_rvv_vmclr_m_b4: |
6807 | case RISCV::BI__builtin_rvv_vmclr_m_b2: |
6808 | case RISCV::BI__builtin_rvv_vmclr_m_b1: |
6809 | case RISCV::BI__builtin_rvv_vmclr_m_b16: |
6810 | case RISCV::BI__builtin_rvv_vmclr_m_b32: |
6811 | case RISCV::BI__builtin_rvv_vmclr_m_b64: |
6812 | ID = Intrinsic::riscv_vmclr; |
6813 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
6814 | break; |
6815 | case RISCV::BI__builtin_rvv_vmerge_vvm_i8m1: |
6816 | case RISCV::BI__builtin_rvv_vmerge_vvm_i8m2: |
6817 | case RISCV::BI__builtin_rvv_vmerge_vvm_i8m4: |
6818 | case RISCV::BI__builtin_rvv_vmerge_vvm_i8m8: |
6819 | case RISCV::BI__builtin_rvv_vmerge_vvm_i8mf2: |
6820 | case RISCV::BI__builtin_rvv_vmerge_vvm_i8mf4: |
6821 | case RISCV::BI__builtin_rvv_vmerge_vvm_i8mf8: |
6822 | case RISCV::BI__builtin_rvv_vmerge_vvm_i16m1: |
6823 | case RISCV::BI__builtin_rvv_vmerge_vvm_i16m2: |
6824 | case RISCV::BI__builtin_rvv_vmerge_vvm_i16m4: |
6825 | case RISCV::BI__builtin_rvv_vmerge_vvm_i16m8: |
6826 | case RISCV::BI__builtin_rvv_vmerge_vvm_i16mf2: |
6827 | case RISCV::BI__builtin_rvv_vmerge_vvm_i16mf4: |
6828 | case RISCV::BI__builtin_rvv_vmerge_vvm_i32m1: |
6829 | case RISCV::BI__builtin_rvv_vmerge_vvm_i32m2: |
6830 | case RISCV::BI__builtin_rvv_vmerge_vvm_i32m4: |
6831 | case RISCV::BI__builtin_rvv_vmerge_vvm_i32m8: |
6832 | case RISCV::BI__builtin_rvv_vmerge_vvm_i32mf2: |
6833 | case RISCV::BI__builtin_rvv_vmerge_vvm_i64m1: |
6834 | case RISCV::BI__builtin_rvv_vmerge_vvm_i64m2: |
6835 | case RISCV::BI__builtin_rvv_vmerge_vvm_i64m4: |
6836 | case RISCV::BI__builtin_rvv_vmerge_vvm_i64m8: |
6837 | case RISCV::BI__builtin_rvv_vmerge_vxm_i8m1: |
6838 | case RISCV::BI__builtin_rvv_vmerge_vxm_i8m2: |
6839 | case RISCV::BI__builtin_rvv_vmerge_vxm_i8m4: |
6840 | case RISCV::BI__builtin_rvv_vmerge_vxm_i8m8: |
6841 | case RISCV::BI__builtin_rvv_vmerge_vxm_i8mf2: |
6842 | case RISCV::BI__builtin_rvv_vmerge_vxm_i8mf4: |
6843 | case RISCV::BI__builtin_rvv_vmerge_vxm_i8mf8: |
6844 | case RISCV::BI__builtin_rvv_vmerge_vxm_i16m1: |
6845 | case RISCV::BI__builtin_rvv_vmerge_vxm_i16m2: |
6846 | case RISCV::BI__builtin_rvv_vmerge_vxm_i16m4: |
6847 | case RISCV::BI__builtin_rvv_vmerge_vxm_i16m8: |
6848 | case RISCV::BI__builtin_rvv_vmerge_vxm_i16mf2: |
6849 | case RISCV::BI__builtin_rvv_vmerge_vxm_i16mf4: |
6850 | case RISCV::BI__builtin_rvv_vmerge_vxm_i32m1: |
6851 | case RISCV::BI__builtin_rvv_vmerge_vxm_i32m2: |
6852 | case RISCV::BI__builtin_rvv_vmerge_vxm_i32m4: |
6853 | case RISCV::BI__builtin_rvv_vmerge_vxm_i32m8: |
6854 | case RISCV::BI__builtin_rvv_vmerge_vxm_i32mf2: |
6855 | case RISCV::BI__builtin_rvv_vmerge_vxm_i64m1: |
6856 | case RISCV::BI__builtin_rvv_vmerge_vxm_i64m2: |
6857 | case RISCV::BI__builtin_rvv_vmerge_vxm_i64m4: |
6858 | case RISCV::BI__builtin_rvv_vmerge_vxm_i64m8: |
6859 | case RISCV::BI__builtin_rvv_vmerge_vvm_u8m1: |
6860 | case RISCV::BI__builtin_rvv_vmerge_vvm_u8m2: |
6861 | case RISCV::BI__builtin_rvv_vmerge_vvm_u8m4: |
6862 | case RISCV::BI__builtin_rvv_vmerge_vvm_u8m8: |
6863 | case RISCV::BI__builtin_rvv_vmerge_vvm_u8mf2: |
6864 | case RISCV::BI__builtin_rvv_vmerge_vvm_u8mf4: |
6865 | case RISCV::BI__builtin_rvv_vmerge_vvm_u8mf8: |
6866 | case RISCV::BI__builtin_rvv_vmerge_vvm_u16m1: |
6867 | case RISCV::BI__builtin_rvv_vmerge_vvm_u16m2: |
6868 | case RISCV::BI__builtin_rvv_vmerge_vvm_u16m4: |
6869 | case RISCV::BI__builtin_rvv_vmerge_vvm_u16m8: |
6870 | case RISCV::BI__builtin_rvv_vmerge_vvm_u16mf2: |
6871 | case RISCV::BI__builtin_rvv_vmerge_vvm_u16mf4: |
6872 | case RISCV::BI__builtin_rvv_vmerge_vvm_u32m1: |
6873 | case RISCV::BI__builtin_rvv_vmerge_vvm_u32m2: |
6874 | case RISCV::BI__builtin_rvv_vmerge_vvm_u32m4: |
6875 | case RISCV::BI__builtin_rvv_vmerge_vvm_u32m8: |
6876 | case RISCV::BI__builtin_rvv_vmerge_vvm_u32mf2: |
6877 | case RISCV::BI__builtin_rvv_vmerge_vvm_u64m1: |
6878 | case RISCV::BI__builtin_rvv_vmerge_vvm_u64m2: |
6879 | case RISCV::BI__builtin_rvv_vmerge_vvm_u64m4: |
6880 | case RISCV::BI__builtin_rvv_vmerge_vvm_u64m8: |
6881 | case RISCV::BI__builtin_rvv_vmerge_vxm_u8m1: |
6882 | case RISCV::BI__builtin_rvv_vmerge_vxm_u8m2: |
6883 | case RISCV::BI__builtin_rvv_vmerge_vxm_u8m4: |
6884 | case RISCV::BI__builtin_rvv_vmerge_vxm_u8m8: |
6885 | case RISCV::BI__builtin_rvv_vmerge_vxm_u8mf2: |
6886 | case RISCV::BI__builtin_rvv_vmerge_vxm_u8mf4: |
6887 | case RISCV::BI__builtin_rvv_vmerge_vxm_u8mf8: |
6888 | case RISCV::BI__builtin_rvv_vmerge_vxm_u16m1: |
6889 | case RISCV::BI__builtin_rvv_vmerge_vxm_u16m2: |
6890 | case RISCV::BI__builtin_rvv_vmerge_vxm_u16m4: |
6891 | case RISCV::BI__builtin_rvv_vmerge_vxm_u16m8: |
6892 | case RISCV::BI__builtin_rvv_vmerge_vxm_u16mf2: |
6893 | case RISCV::BI__builtin_rvv_vmerge_vxm_u16mf4: |
6894 | case RISCV::BI__builtin_rvv_vmerge_vxm_u32m1: |
6895 | case RISCV::BI__builtin_rvv_vmerge_vxm_u32m2: |
6896 | case RISCV::BI__builtin_rvv_vmerge_vxm_u32m4: |
6897 | case RISCV::BI__builtin_rvv_vmerge_vxm_u32m8: |
6898 | case RISCV::BI__builtin_rvv_vmerge_vxm_u32mf2: |
6899 | case RISCV::BI__builtin_rvv_vmerge_vxm_u64m1: |
6900 | case RISCV::BI__builtin_rvv_vmerge_vxm_u64m2: |
6901 | case RISCV::BI__builtin_rvv_vmerge_vxm_u64m4: |
6902 | case RISCV::BI__builtin_rvv_vmerge_vxm_u64m8: |
6903 | ID = Intrinsic::riscv_vmerge; |
6904 | |
6905 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.begin() + 3); |
6906 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[3]->getType()}; |
6907 | break; |
6908 | case RISCV::BI__builtin_rvv_vmfeq_vv_f32m1_b32: |
6909 | case RISCV::BI__builtin_rvv_vmfeq_vv_f32m2_b16: |
6910 | case RISCV::BI__builtin_rvv_vmfeq_vv_f32m4_b8: |
6911 | case RISCV::BI__builtin_rvv_vmfeq_vv_f32m8_b4: |
6912 | case RISCV::BI__builtin_rvv_vmfeq_vv_f32mf2_b64: |
6913 | case RISCV::BI__builtin_rvv_vmfeq_vv_f64m1_b64: |
6914 | case RISCV::BI__builtin_rvv_vmfeq_vv_f64m2_b32: |
6915 | case RISCV::BI__builtin_rvv_vmfeq_vv_f64m4_b16: |
6916 | case RISCV::BI__builtin_rvv_vmfeq_vv_f64m8_b8: |
6917 | case RISCV::BI__builtin_rvv_vmfeq_vf_f32m1_b32: |
6918 | case RISCV::BI__builtin_rvv_vmfeq_vf_f32m2_b16: |
6919 | case RISCV::BI__builtin_rvv_vmfeq_vf_f32m4_b8: |
6920 | case RISCV::BI__builtin_rvv_vmfeq_vf_f32m8_b4: |
6921 | case RISCV::BI__builtin_rvv_vmfeq_vf_f32mf2_b64: |
6922 | case RISCV::BI__builtin_rvv_vmfeq_vf_f64m1_b64: |
6923 | case RISCV::BI__builtin_rvv_vmfeq_vf_f64m2_b32: |
6924 | case RISCV::BI__builtin_rvv_vmfeq_vf_f64m4_b16: |
6925 | case RISCV::BI__builtin_rvv_vmfeq_vf_f64m8_b8: |
6926 | ID = Intrinsic::riscv_vmfeq; |
6927 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
6928 | break; |
6929 | case RISCV::BI__builtin_rvv_vmfeq_vv_f32m1_b32_m: |
6930 | case RISCV::BI__builtin_rvv_vmfeq_vv_f32m2_b16_m: |
6931 | case RISCV::BI__builtin_rvv_vmfeq_vv_f32m4_b8_m: |
6932 | case RISCV::BI__builtin_rvv_vmfeq_vv_f32m8_b4_m: |
6933 | case RISCV::BI__builtin_rvv_vmfeq_vv_f32mf2_b64_m: |
6934 | case RISCV::BI__builtin_rvv_vmfeq_vv_f64m1_b64_m: |
6935 | case RISCV::BI__builtin_rvv_vmfeq_vv_f64m2_b32_m: |
6936 | case RISCV::BI__builtin_rvv_vmfeq_vv_f64m4_b16_m: |
6937 | case RISCV::BI__builtin_rvv_vmfeq_vv_f64m8_b8_m: |
6938 | case RISCV::BI__builtin_rvv_vmfeq_vf_f32m1_b32_m: |
6939 | case RISCV::BI__builtin_rvv_vmfeq_vf_f32m2_b16_m: |
6940 | case RISCV::BI__builtin_rvv_vmfeq_vf_f32m4_b8_m: |
6941 | case RISCV::BI__builtin_rvv_vmfeq_vf_f32m8_b4_m: |
6942 | case RISCV::BI__builtin_rvv_vmfeq_vf_f32mf2_b64_m: |
6943 | case RISCV::BI__builtin_rvv_vmfeq_vf_f64m1_b64_m: |
6944 | case RISCV::BI__builtin_rvv_vmfeq_vf_f64m2_b32_m: |
6945 | case RISCV::BI__builtin_rvv_vmfeq_vf_f64m4_b16_m: |
6946 | case RISCV::BI__builtin_rvv_vmfeq_vf_f64m8_b8_m: |
6947 | ID = Intrinsic::riscv_vmfeq_mask; |
6948 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
6949 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
6950 | break; |
6951 | case RISCV::BI__builtin_rvv_vmfge_vv_f32m1_b32: |
6952 | case RISCV::BI__builtin_rvv_vmfge_vv_f32m2_b16: |
6953 | case RISCV::BI__builtin_rvv_vmfge_vv_f32m4_b8: |
6954 | case RISCV::BI__builtin_rvv_vmfge_vv_f32m8_b4: |
6955 | case RISCV::BI__builtin_rvv_vmfge_vv_f32mf2_b64: |
6956 | case RISCV::BI__builtin_rvv_vmfge_vv_f64m1_b64: |
6957 | case RISCV::BI__builtin_rvv_vmfge_vv_f64m2_b32: |
6958 | case RISCV::BI__builtin_rvv_vmfge_vv_f64m4_b16: |
6959 | case RISCV::BI__builtin_rvv_vmfge_vv_f64m8_b8: |
6960 | case RISCV::BI__builtin_rvv_vmfge_vf_f32m1_b32: |
6961 | case RISCV::BI__builtin_rvv_vmfge_vf_f32m2_b16: |
6962 | case RISCV::BI__builtin_rvv_vmfge_vf_f32m4_b8: |
6963 | case RISCV::BI__builtin_rvv_vmfge_vf_f32m8_b4: |
6964 | case RISCV::BI__builtin_rvv_vmfge_vf_f32mf2_b64: |
6965 | case RISCV::BI__builtin_rvv_vmfge_vf_f64m1_b64: |
6966 | case RISCV::BI__builtin_rvv_vmfge_vf_f64m2_b32: |
6967 | case RISCV::BI__builtin_rvv_vmfge_vf_f64m4_b16: |
6968 | case RISCV::BI__builtin_rvv_vmfge_vf_f64m8_b8: |
6969 | ID = Intrinsic::riscv_vmfge; |
6970 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
6971 | break; |
6972 | case RISCV::BI__builtin_rvv_vmfge_vv_f32m1_b32_m: |
6973 | case RISCV::BI__builtin_rvv_vmfge_vv_f32m2_b16_m: |
6974 | case RISCV::BI__builtin_rvv_vmfge_vv_f32m4_b8_m: |
6975 | case RISCV::BI__builtin_rvv_vmfge_vv_f32m8_b4_m: |
6976 | case RISCV::BI__builtin_rvv_vmfge_vv_f32mf2_b64_m: |
6977 | case RISCV::BI__builtin_rvv_vmfge_vv_f64m1_b64_m: |
6978 | case RISCV::BI__builtin_rvv_vmfge_vv_f64m2_b32_m: |
6979 | case RISCV::BI__builtin_rvv_vmfge_vv_f64m4_b16_m: |
6980 | case RISCV::BI__builtin_rvv_vmfge_vv_f64m8_b8_m: |
6981 | case RISCV::BI__builtin_rvv_vmfge_vf_f32m1_b32_m: |
6982 | case RISCV::BI__builtin_rvv_vmfge_vf_f32m2_b16_m: |
6983 | case RISCV::BI__builtin_rvv_vmfge_vf_f32m4_b8_m: |
6984 | case RISCV::BI__builtin_rvv_vmfge_vf_f32m8_b4_m: |
6985 | case RISCV::BI__builtin_rvv_vmfge_vf_f32mf2_b64_m: |
6986 | case RISCV::BI__builtin_rvv_vmfge_vf_f64m1_b64_m: |
6987 | case RISCV::BI__builtin_rvv_vmfge_vf_f64m2_b32_m: |
6988 | case RISCV::BI__builtin_rvv_vmfge_vf_f64m4_b16_m: |
6989 | case RISCV::BI__builtin_rvv_vmfge_vf_f64m8_b8_m: |
6990 | ID = Intrinsic::riscv_vmfge_mask; |
6991 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
6992 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
6993 | break; |
6994 | case RISCV::BI__builtin_rvv_vmfgt_vv_f32m1_b32: |
6995 | case RISCV::BI__builtin_rvv_vmfgt_vv_f32m2_b16: |
6996 | case RISCV::BI__builtin_rvv_vmfgt_vv_f32m4_b8: |
6997 | case RISCV::BI__builtin_rvv_vmfgt_vv_f32m8_b4: |
6998 | case RISCV::BI__builtin_rvv_vmfgt_vv_f32mf2_b64: |
6999 | case RISCV::BI__builtin_rvv_vmfgt_vv_f64m1_b64: |
7000 | case RISCV::BI__builtin_rvv_vmfgt_vv_f64m2_b32: |
7001 | case RISCV::BI__builtin_rvv_vmfgt_vv_f64m4_b16: |
7002 | case RISCV::BI__builtin_rvv_vmfgt_vv_f64m8_b8: |
7003 | case RISCV::BI__builtin_rvv_vmfgt_vf_f32m1_b32: |
7004 | case RISCV::BI__builtin_rvv_vmfgt_vf_f32m2_b16: |
7005 | case RISCV::BI__builtin_rvv_vmfgt_vf_f32m4_b8: |
7006 | case RISCV::BI__builtin_rvv_vmfgt_vf_f32m8_b4: |
7007 | case RISCV::BI__builtin_rvv_vmfgt_vf_f32mf2_b64: |
7008 | case RISCV::BI__builtin_rvv_vmfgt_vf_f64m1_b64: |
7009 | case RISCV::BI__builtin_rvv_vmfgt_vf_f64m2_b32: |
7010 | case RISCV::BI__builtin_rvv_vmfgt_vf_f64m4_b16: |
7011 | case RISCV::BI__builtin_rvv_vmfgt_vf_f64m8_b8: |
7012 | ID = Intrinsic::riscv_vmfgt; |
7013 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
7014 | break; |
7015 | case RISCV::BI__builtin_rvv_vmfgt_vv_f32m1_b32_m: |
7016 | case RISCV::BI__builtin_rvv_vmfgt_vv_f32m2_b16_m: |
7017 | case RISCV::BI__builtin_rvv_vmfgt_vv_f32m4_b8_m: |
7018 | case RISCV::BI__builtin_rvv_vmfgt_vv_f32m8_b4_m: |
7019 | case RISCV::BI__builtin_rvv_vmfgt_vv_f32mf2_b64_m: |
7020 | case RISCV::BI__builtin_rvv_vmfgt_vv_f64m1_b64_m: |
7021 | case RISCV::BI__builtin_rvv_vmfgt_vv_f64m2_b32_m: |
7022 | case RISCV::BI__builtin_rvv_vmfgt_vv_f64m4_b16_m: |
7023 | case RISCV::BI__builtin_rvv_vmfgt_vv_f64m8_b8_m: |
7024 | case RISCV::BI__builtin_rvv_vmfgt_vf_f32m1_b32_m: |
7025 | case RISCV::BI__builtin_rvv_vmfgt_vf_f32m2_b16_m: |
7026 | case RISCV::BI__builtin_rvv_vmfgt_vf_f32m4_b8_m: |
7027 | case RISCV::BI__builtin_rvv_vmfgt_vf_f32m8_b4_m: |
7028 | case RISCV::BI__builtin_rvv_vmfgt_vf_f32mf2_b64_m: |
7029 | case RISCV::BI__builtin_rvv_vmfgt_vf_f64m1_b64_m: |
7030 | case RISCV::BI__builtin_rvv_vmfgt_vf_f64m2_b32_m: |
7031 | case RISCV::BI__builtin_rvv_vmfgt_vf_f64m4_b16_m: |
7032 | case RISCV::BI__builtin_rvv_vmfgt_vf_f64m8_b8_m: |
7033 | ID = Intrinsic::riscv_vmfgt_mask; |
7034 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
7035 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
7036 | break; |
7037 | case RISCV::BI__builtin_rvv_vmfle_vv_f32m1_b32: |
7038 | case RISCV::BI__builtin_rvv_vmfle_vv_f32m2_b16: |
7039 | case RISCV::BI__builtin_rvv_vmfle_vv_f32m4_b8: |
7040 | case RISCV::BI__builtin_rvv_vmfle_vv_f32m8_b4: |
7041 | case RISCV::BI__builtin_rvv_vmfle_vv_f32mf2_b64: |
7042 | case RISCV::BI__builtin_rvv_vmfle_vv_f64m1_b64: |
7043 | case RISCV::BI__builtin_rvv_vmfle_vv_f64m2_b32: |
7044 | case RISCV::BI__builtin_rvv_vmfle_vv_f64m4_b16: |
7045 | case RISCV::BI__builtin_rvv_vmfle_vv_f64m8_b8: |
7046 | case RISCV::BI__builtin_rvv_vmfle_vf_f32m1_b32: |
7047 | case RISCV::BI__builtin_rvv_vmfle_vf_f32m2_b16: |
7048 | case RISCV::BI__builtin_rvv_vmfle_vf_f32m4_b8: |
7049 | case RISCV::BI__builtin_rvv_vmfle_vf_f32m8_b4: |
7050 | case RISCV::BI__builtin_rvv_vmfle_vf_f32mf2_b64: |
7051 | case RISCV::BI__builtin_rvv_vmfle_vf_f64m1_b64: |
7052 | case RISCV::BI__builtin_rvv_vmfle_vf_f64m2_b32: |
7053 | case RISCV::BI__builtin_rvv_vmfle_vf_f64m4_b16: |
7054 | case RISCV::BI__builtin_rvv_vmfle_vf_f64m8_b8: |
7055 | ID = Intrinsic::riscv_vmfle; |
7056 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
7057 | break; |
7058 | case RISCV::BI__builtin_rvv_vmfle_vv_f32m1_b32_m: |
7059 | case RISCV::BI__builtin_rvv_vmfle_vv_f32m2_b16_m: |
7060 | case RISCV::BI__builtin_rvv_vmfle_vv_f32m4_b8_m: |
7061 | case RISCV::BI__builtin_rvv_vmfle_vv_f32m8_b4_m: |
7062 | case RISCV::BI__builtin_rvv_vmfle_vv_f32mf2_b64_m: |
7063 | case RISCV::BI__builtin_rvv_vmfle_vv_f64m1_b64_m: |
7064 | case RISCV::BI__builtin_rvv_vmfle_vv_f64m2_b32_m: |
7065 | case RISCV::BI__builtin_rvv_vmfle_vv_f64m4_b16_m: |
7066 | case RISCV::BI__builtin_rvv_vmfle_vv_f64m8_b8_m: |
7067 | case RISCV::BI__builtin_rvv_vmfle_vf_f32m1_b32_m: |
7068 | case RISCV::BI__builtin_rvv_vmfle_vf_f32m2_b16_m: |
7069 | case RISCV::BI__builtin_rvv_vmfle_vf_f32m4_b8_m: |
7070 | case RISCV::BI__builtin_rvv_vmfle_vf_f32m8_b4_m: |
7071 | case RISCV::BI__builtin_rvv_vmfle_vf_f32mf2_b64_m: |
7072 | case RISCV::BI__builtin_rvv_vmfle_vf_f64m1_b64_m: |
7073 | case RISCV::BI__builtin_rvv_vmfle_vf_f64m2_b32_m: |
7074 | case RISCV::BI__builtin_rvv_vmfle_vf_f64m4_b16_m: |
7075 | case RISCV::BI__builtin_rvv_vmfle_vf_f64m8_b8_m: |
7076 | ID = Intrinsic::riscv_vmfle_mask; |
7077 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
7078 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
7079 | break; |
7080 | case RISCV::BI__builtin_rvv_vmflt_vv_f32m1_b32: |
7081 | case RISCV::BI__builtin_rvv_vmflt_vv_f32m2_b16: |
7082 | case RISCV::BI__builtin_rvv_vmflt_vv_f32m4_b8: |
7083 | case RISCV::BI__builtin_rvv_vmflt_vv_f32m8_b4: |
7084 | case RISCV::BI__builtin_rvv_vmflt_vv_f32mf2_b64: |
7085 | case RISCV::BI__builtin_rvv_vmflt_vv_f64m1_b64: |
7086 | case RISCV::BI__builtin_rvv_vmflt_vv_f64m2_b32: |
7087 | case RISCV::BI__builtin_rvv_vmflt_vv_f64m4_b16: |
7088 | case RISCV::BI__builtin_rvv_vmflt_vv_f64m8_b8: |
7089 | case RISCV::BI__builtin_rvv_vmflt_vf_f32m1_b32: |
7090 | case RISCV::BI__builtin_rvv_vmflt_vf_f32m2_b16: |
7091 | case RISCV::BI__builtin_rvv_vmflt_vf_f32m4_b8: |
7092 | case RISCV::BI__builtin_rvv_vmflt_vf_f32m8_b4: |
7093 | case RISCV::BI__builtin_rvv_vmflt_vf_f32mf2_b64: |
7094 | case RISCV::BI__builtin_rvv_vmflt_vf_f64m1_b64: |
7095 | case RISCV::BI__builtin_rvv_vmflt_vf_f64m2_b32: |
7096 | case RISCV::BI__builtin_rvv_vmflt_vf_f64m4_b16: |
7097 | case RISCV::BI__builtin_rvv_vmflt_vf_f64m8_b8: |
7098 | ID = Intrinsic::riscv_vmflt; |
7099 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
7100 | break; |
7101 | case RISCV::BI__builtin_rvv_vmflt_vv_f32m1_b32_m: |
7102 | case RISCV::BI__builtin_rvv_vmflt_vv_f32m2_b16_m: |
7103 | case RISCV::BI__builtin_rvv_vmflt_vv_f32m4_b8_m: |
7104 | case RISCV::BI__builtin_rvv_vmflt_vv_f32m8_b4_m: |
7105 | case RISCV::BI__builtin_rvv_vmflt_vv_f32mf2_b64_m: |
7106 | case RISCV::BI__builtin_rvv_vmflt_vv_f64m1_b64_m: |
7107 | case RISCV::BI__builtin_rvv_vmflt_vv_f64m2_b32_m: |
7108 | case RISCV::BI__builtin_rvv_vmflt_vv_f64m4_b16_m: |
7109 | case RISCV::BI__builtin_rvv_vmflt_vv_f64m8_b8_m: |
7110 | case RISCV::BI__builtin_rvv_vmflt_vf_f32m1_b32_m: |
7111 | case RISCV::BI__builtin_rvv_vmflt_vf_f32m2_b16_m: |
7112 | case RISCV::BI__builtin_rvv_vmflt_vf_f32m4_b8_m: |
7113 | case RISCV::BI__builtin_rvv_vmflt_vf_f32m8_b4_m: |
7114 | case RISCV::BI__builtin_rvv_vmflt_vf_f32mf2_b64_m: |
7115 | case RISCV::BI__builtin_rvv_vmflt_vf_f64m1_b64_m: |
7116 | case RISCV::BI__builtin_rvv_vmflt_vf_f64m2_b32_m: |
7117 | case RISCV::BI__builtin_rvv_vmflt_vf_f64m4_b16_m: |
7118 | case RISCV::BI__builtin_rvv_vmflt_vf_f64m8_b8_m: |
7119 | ID = Intrinsic::riscv_vmflt_mask; |
7120 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
7121 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
7122 | break; |
7123 | case RISCV::BI__builtin_rvv_vmfne_vv_f32m1_b32: |
7124 | case RISCV::BI__builtin_rvv_vmfne_vv_f32m2_b16: |
7125 | case RISCV::BI__builtin_rvv_vmfne_vv_f32m4_b8: |
7126 | case RISCV::BI__builtin_rvv_vmfne_vv_f32m8_b4: |
7127 | case RISCV::BI__builtin_rvv_vmfne_vv_f32mf2_b64: |
7128 | case RISCV::BI__builtin_rvv_vmfne_vv_f64m1_b64: |
7129 | case RISCV::BI__builtin_rvv_vmfne_vv_f64m2_b32: |
7130 | case RISCV::BI__builtin_rvv_vmfne_vv_f64m4_b16: |
7131 | case RISCV::BI__builtin_rvv_vmfne_vv_f64m8_b8: |
7132 | case RISCV::BI__builtin_rvv_vmfne_vf_f32m1_b32: |
7133 | case RISCV::BI__builtin_rvv_vmfne_vf_f32m2_b16: |
7134 | case RISCV::BI__builtin_rvv_vmfne_vf_f32m4_b8: |
7135 | case RISCV::BI__builtin_rvv_vmfne_vf_f32m8_b4: |
7136 | case RISCV::BI__builtin_rvv_vmfne_vf_f32mf2_b64: |
7137 | case RISCV::BI__builtin_rvv_vmfne_vf_f64m1_b64: |
7138 | case RISCV::BI__builtin_rvv_vmfne_vf_f64m2_b32: |
7139 | case RISCV::BI__builtin_rvv_vmfne_vf_f64m4_b16: |
7140 | case RISCV::BI__builtin_rvv_vmfne_vf_f64m8_b8: |
7141 | ID = Intrinsic::riscv_vmfne; |
7142 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
7143 | break; |
7144 | case RISCV::BI__builtin_rvv_vmfne_vv_f32m1_b32_m: |
7145 | case RISCV::BI__builtin_rvv_vmfne_vv_f32m2_b16_m: |
7146 | case RISCV::BI__builtin_rvv_vmfne_vv_f32m4_b8_m: |
7147 | case RISCV::BI__builtin_rvv_vmfne_vv_f32m8_b4_m: |
7148 | case RISCV::BI__builtin_rvv_vmfne_vv_f32mf2_b64_m: |
7149 | case RISCV::BI__builtin_rvv_vmfne_vv_f64m1_b64_m: |
7150 | case RISCV::BI__builtin_rvv_vmfne_vv_f64m2_b32_m: |
7151 | case RISCV::BI__builtin_rvv_vmfne_vv_f64m4_b16_m: |
7152 | case RISCV::BI__builtin_rvv_vmfne_vv_f64m8_b8_m: |
7153 | case RISCV::BI__builtin_rvv_vmfne_vf_f32m1_b32_m: |
7154 | case RISCV::BI__builtin_rvv_vmfne_vf_f32m2_b16_m: |
7155 | case RISCV::BI__builtin_rvv_vmfne_vf_f32m4_b8_m: |
7156 | case RISCV::BI__builtin_rvv_vmfne_vf_f32m8_b4_m: |
7157 | case RISCV::BI__builtin_rvv_vmfne_vf_f32mf2_b64_m: |
7158 | case RISCV::BI__builtin_rvv_vmfne_vf_f64m1_b64_m: |
7159 | case RISCV::BI__builtin_rvv_vmfne_vf_f64m2_b32_m: |
7160 | case RISCV::BI__builtin_rvv_vmfne_vf_f64m4_b16_m: |
7161 | case RISCV::BI__builtin_rvv_vmfne_vf_f64m8_b8_m: |
7162 | ID = Intrinsic::riscv_vmfne_mask; |
7163 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
7164 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
7165 | break; |
7166 | case RISCV::BI__builtin_rvv_vmin_vv_i8m1: |
7167 | case RISCV::BI__builtin_rvv_vmin_vv_i8m2: |
7168 | case RISCV::BI__builtin_rvv_vmin_vv_i8m4: |
7169 | case RISCV::BI__builtin_rvv_vmin_vv_i8m8: |
7170 | case RISCV::BI__builtin_rvv_vmin_vv_i8mf2: |
7171 | case RISCV::BI__builtin_rvv_vmin_vv_i8mf4: |
7172 | case RISCV::BI__builtin_rvv_vmin_vv_i8mf8: |
7173 | case RISCV::BI__builtin_rvv_vmin_vv_i16m1: |
7174 | case RISCV::BI__builtin_rvv_vmin_vv_i16m2: |
7175 | case RISCV::BI__builtin_rvv_vmin_vv_i16m4: |
7176 | case RISCV::BI__builtin_rvv_vmin_vv_i16m8: |
7177 | case RISCV::BI__builtin_rvv_vmin_vv_i16mf2: |
7178 | case RISCV::BI__builtin_rvv_vmin_vv_i16mf4: |
7179 | case RISCV::BI__builtin_rvv_vmin_vv_i32m1: |
7180 | case RISCV::BI__builtin_rvv_vmin_vv_i32m2: |
7181 | case RISCV::BI__builtin_rvv_vmin_vv_i32m4: |
7182 | case RISCV::BI__builtin_rvv_vmin_vv_i32m8: |
7183 | case RISCV::BI__builtin_rvv_vmin_vv_i32mf2: |
7184 | case RISCV::BI__builtin_rvv_vmin_vv_i64m1: |
7185 | case RISCV::BI__builtin_rvv_vmin_vv_i64m2: |
7186 | case RISCV::BI__builtin_rvv_vmin_vv_i64m4: |
7187 | case RISCV::BI__builtin_rvv_vmin_vv_i64m8: |
7188 | case RISCV::BI__builtin_rvv_vmin_vx_i8m1: |
7189 | case RISCV::BI__builtin_rvv_vmin_vx_i8m2: |
7190 | case RISCV::BI__builtin_rvv_vmin_vx_i8m4: |
7191 | case RISCV::BI__builtin_rvv_vmin_vx_i8m8: |
7192 | case RISCV::BI__builtin_rvv_vmin_vx_i8mf2: |
7193 | case RISCV::BI__builtin_rvv_vmin_vx_i8mf4: |
7194 | case RISCV::BI__builtin_rvv_vmin_vx_i8mf8: |
7195 | case RISCV::BI__builtin_rvv_vmin_vx_i16m1: |
7196 | case RISCV::BI__builtin_rvv_vmin_vx_i16m2: |
7197 | case RISCV::BI__builtin_rvv_vmin_vx_i16m4: |
7198 | case RISCV::BI__builtin_rvv_vmin_vx_i16m8: |
7199 | case RISCV::BI__builtin_rvv_vmin_vx_i16mf2: |
7200 | case RISCV::BI__builtin_rvv_vmin_vx_i16mf4: |
7201 | case RISCV::BI__builtin_rvv_vmin_vx_i32m1: |
7202 | case RISCV::BI__builtin_rvv_vmin_vx_i32m2: |
7203 | case RISCV::BI__builtin_rvv_vmin_vx_i32m4: |
7204 | case RISCV::BI__builtin_rvv_vmin_vx_i32m8: |
7205 | case RISCV::BI__builtin_rvv_vmin_vx_i32mf2: |
7206 | case RISCV::BI__builtin_rvv_vmin_vx_i64m1: |
7207 | case RISCV::BI__builtin_rvv_vmin_vx_i64m2: |
7208 | case RISCV::BI__builtin_rvv_vmin_vx_i64m4: |
7209 | case RISCV::BI__builtin_rvv_vmin_vx_i64m8: |
7210 | ID = Intrinsic::riscv_vmin; |
7211 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
7212 | break; |
7213 | case RISCV::BI__builtin_rvv_vmin_vv_i8m1_m: |
7214 | case RISCV::BI__builtin_rvv_vmin_vv_i8m2_m: |
7215 | case RISCV::BI__builtin_rvv_vmin_vv_i8m4_m: |
7216 | case RISCV::BI__builtin_rvv_vmin_vv_i8m8_m: |
7217 | case RISCV::BI__builtin_rvv_vmin_vv_i8mf2_m: |
7218 | case RISCV::BI__builtin_rvv_vmin_vv_i8mf4_m: |
7219 | case RISCV::BI__builtin_rvv_vmin_vv_i8mf8_m: |
7220 | case RISCV::BI__builtin_rvv_vmin_vv_i16m1_m: |
7221 | case RISCV::BI__builtin_rvv_vmin_vv_i16m2_m: |
7222 | case RISCV::BI__builtin_rvv_vmin_vv_i16m4_m: |
7223 | case RISCV::BI__builtin_rvv_vmin_vv_i16m8_m: |
7224 | case RISCV::BI__builtin_rvv_vmin_vv_i16mf2_m: |
7225 | case RISCV::BI__builtin_rvv_vmin_vv_i16mf4_m: |
7226 | case RISCV::BI__builtin_rvv_vmin_vv_i32m1_m: |
7227 | case RISCV::BI__builtin_rvv_vmin_vv_i32m2_m: |
7228 | case RISCV::BI__builtin_rvv_vmin_vv_i32m4_m: |
7229 | case RISCV::BI__builtin_rvv_vmin_vv_i32m8_m: |
7230 | case RISCV::BI__builtin_rvv_vmin_vv_i32mf2_m: |
7231 | case RISCV::BI__builtin_rvv_vmin_vv_i64m1_m: |
7232 | case RISCV::BI__builtin_rvv_vmin_vv_i64m2_m: |
7233 | case RISCV::BI__builtin_rvv_vmin_vv_i64m4_m: |
7234 | case RISCV::BI__builtin_rvv_vmin_vv_i64m8_m: |
7235 | case RISCV::BI__builtin_rvv_vmin_vx_i8m1_m: |
7236 | case RISCV::BI__builtin_rvv_vmin_vx_i8m2_m: |
7237 | case RISCV::BI__builtin_rvv_vmin_vx_i8m4_m: |
7238 | case RISCV::BI__builtin_rvv_vmin_vx_i8m8_m: |
7239 | case RISCV::BI__builtin_rvv_vmin_vx_i8mf2_m: |
7240 | case RISCV::BI__builtin_rvv_vmin_vx_i8mf4_m: |
7241 | case RISCV::BI__builtin_rvv_vmin_vx_i8mf8_m: |
7242 | case RISCV::BI__builtin_rvv_vmin_vx_i16m1_m: |
7243 | case RISCV::BI__builtin_rvv_vmin_vx_i16m2_m: |
7244 | case RISCV::BI__builtin_rvv_vmin_vx_i16m4_m: |
7245 | case RISCV::BI__builtin_rvv_vmin_vx_i16m8_m: |
7246 | case RISCV::BI__builtin_rvv_vmin_vx_i16mf2_m: |
7247 | case RISCV::BI__builtin_rvv_vmin_vx_i16mf4_m: |
7248 | case RISCV::BI__builtin_rvv_vmin_vx_i32m1_m: |
7249 | case RISCV::BI__builtin_rvv_vmin_vx_i32m2_m: |
7250 | case RISCV::BI__builtin_rvv_vmin_vx_i32m4_m: |
7251 | case RISCV::BI__builtin_rvv_vmin_vx_i32m8_m: |
7252 | case RISCV::BI__builtin_rvv_vmin_vx_i32mf2_m: |
7253 | case RISCV::BI__builtin_rvv_vmin_vx_i64m1_m: |
7254 | case RISCV::BI__builtin_rvv_vmin_vx_i64m2_m: |
7255 | case RISCV::BI__builtin_rvv_vmin_vx_i64m4_m: |
7256 | case RISCV::BI__builtin_rvv_vmin_vx_i64m8_m: |
7257 | ID = Intrinsic::riscv_vmin_mask; |
7258 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
7259 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
7260 | break; |
7261 | case RISCV::BI__builtin_rvv_vminu_vv_u8m1: |
7262 | case RISCV::BI__builtin_rvv_vminu_vv_u8m2: |
7263 | case RISCV::BI__builtin_rvv_vminu_vv_u8m4: |
7264 | case RISCV::BI__builtin_rvv_vminu_vv_u8m8: |
7265 | case RISCV::BI__builtin_rvv_vminu_vv_u8mf2: |
7266 | case RISCV::BI__builtin_rvv_vminu_vv_u8mf4: |
7267 | case RISCV::BI__builtin_rvv_vminu_vv_u8mf8: |
7268 | case RISCV::BI__builtin_rvv_vminu_vv_u16m1: |
7269 | case RISCV::BI__builtin_rvv_vminu_vv_u16m2: |
7270 | case RISCV::BI__builtin_rvv_vminu_vv_u16m4: |
7271 | case RISCV::BI__builtin_rvv_vminu_vv_u16m8: |
7272 | case RISCV::BI__builtin_rvv_vminu_vv_u16mf2: |
7273 | case RISCV::BI__builtin_rvv_vminu_vv_u16mf4: |
7274 | case RISCV::BI__builtin_rvv_vminu_vv_u32m1: |
7275 | case RISCV::BI__builtin_rvv_vminu_vv_u32m2: |
7276 | case RISCV::BI__builtin_rvv_vminu_vv_u32m4: |
7277 | case RISCV::BI__builtin_rvv_vminu_vv_u32m8: |
7278 | case RISCV::BI__builtin_rvv_vminu_vv_u32mf2: |
7279 | case RISCV::BI__builtin_rvv_vminu_vv_u64m1: |
7280 | case RISCV::BI__builtin_rvv_vminu_vv_u64m2: |
7281 | case RISCV::BI__builtin_rvv_vminu_vv_u64m4: |
7282 | case RISCV::BI__builtin_rvv_vminu_vv_u64m8: |
7283 | case RISCV::BI__builtin_rvv_vminu_vx_u8m1: |
7284 | case RISCV::BI__builtin_rvv_vminu_vx_u8m2: |
7285 | case RISCV::BI__builtin_rvv_vminu_vx_u8m4: |
7286 | case RISCV::BI__builtin_rvv_vminu_vx_u8m8: |
7287 | case RISCV::BI__builtin_rvv_vminu_vx_u8mf2: |
7288 | case RISCV::BI__builtin_rvv_vminu_vx_u8mf4: |
7289 | case RISCV::BI__builtin_rvv_vminu_vx_u8mf8: |
7290 | case RISCV::BI__builtin_rvv_vminu_vx_u16m1: |
7291 | case RISCV::BI__builtin_rvv_vminu_vx_u16m2: |
7292 | case RISCV::BI__builtin_rvv_vminu_vx_u16m4: |
7293 | case RISCV::BI__builtin_rvv_vminu_vx_u16m8: |
7294 | case RISCV::BI__builtin_rvv_vminu_vx_u16mf2: |
7295 | case RISCV::BI__builtin_rvv_vminu_vx_u16mf4: |
7296 | case RISCV::BI__builtin_rvv_vminu_vx_u32m1: |
7297 | case RISCV::BI__builtin_rvv_vminu_vx_u32m2: |
7298 | case RISCV::BI__builtin_rvv_vminu_vx_u32m4: |
7299 | case RISCV::BI__builtin_rvv_vminu_vx_u32m8: |
7300 | case RISCV::BI__builtin_rvv_vminu_vx_u32mf2: |
7301 | case RISCV::BI__builtin_rvv_vminu_vx_u64m1: |
7302 | case RISCV::BI__builtin_rvv_vminu_vx_u64m2: |
7303 | case RISCV::BI__builtin_rvv_vminu_vx_u64m4: |
7304 | case RISCV::BI__builtin_rvv_vminu_vx_u64m8: |
7305 | ID = Intrinsic::riscv_vminu; |
7306 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
7307 | break; |
7308 | case RISCV::BI__builtin_rvv_vminu_vv_u8m1_m: |
7309 | case RISCV::BI__builtin_rvv_vminu_vv_u8m2_m: |
7310 | case RISCV::BI__builtin_rvv_vminu_vv_u8m4_m: |
7311 | case RISCV::BI__builtin_rvv_vminu_vv_u8m8_m: |
7312 | case RISCV::BI__builtin_rvv_vminu_vv_u8mf2_m: |
7313 | case RISCV::BI__builtin_rvv_vminu_vv_u8mf4_m: |
7314 | case RISCV::BI__builtin_rvv_vminu_vv_u8mf8_m: |
7315 | case RISCV::BI__builtin_rvv_vminu_vv_u16m1_m: |
7316 | case RISCV::BI__builtin_rvv_vminu_vv_u16m2_m: |
7317 | case RISCV::BI__builtin_rvv_vminu_vv_u16m4_m: |
7318 | case RISCV::BI__builtin_rvv_vminu_vv_u16m8_m: |
7319 | case RISCV::BI__builtin_rvv_vminu_vv_u16mf2_m: |
7320 | case RISCV::BI__builtin_rvv_vminu_vv_u16mf4_m: |
7321 | case RISCV::BI__builtin_rvv_vminu_vv_u32m1_m: |
7322 | case RISCV::BI__builtin_rvv_vminu_vv_u32m2_m: |
7323 | case RISCV::BI__builtin_rvv_vminu_vv_u32m4_m: |
7324 | case RISCV::BI__builtin_rvv_vminu_vv_u32m8_m: |
7325 | case RISCV::BI__builtin_rvv_vminu_vv_u32mf2_m: |
7326 | case RISCV::BI__builtin_rvv_vminu_vv_u64m1_m: |
7327 | case RISCV::BI__builtin_rvv_vminu_vv_u64m2_m: |
7328 | case RISCV::BI__builtin_rvv_vminu_vv_u64m4_m: |
7329 | case RISCV::BI__builtin_rvv_vminu_vv_u64m8_m: |
7330 | case RISCV::BI__builtin_rvv_vminu_vx_u8m1_m: |
7331 | case RISCV::BI__builtin_rvv_vminu_vx_u8m2_m: |
7332 | case RISCV::BI__builtin_rvv_vminu_vx_u8m4_m: |
7333 | case RISCV::BI__builtin_rvv_vminu_vx_u8m8_m: |
7334 | case RISCV::BI__builtin_rvv_vminu_vx_u8mf2_m: |
7335 | case RISCV::BI__builtin_rvv_vminu_vx_u8mf4_m: |
7336 | case RISCV::BI__builtin_rvv_vminu_vx_u8mf8_m: |
7337 | case RISCV::BI__builtin_rvv_vminu_vx_u16m1_m: |
7338 | case RISCV::BI__builtin_rvv_vminu_vx_u16m2_m: |
7339 | case RISCV::BI__builtin_rvv_vminu_vx_u16m4_m: |
7340 | case RISCV::BI__builtin_rvv_vminu_vx_u16m8_m: |
7341 | case RISCV::BI__builtin_rvv_vminu_vx_u16mf2_m: |
7342 | case RISCV::BI__builtin_rvv_vminu_vx_u16mf4_m: |
7343 | case RISCV::BI__builtin_rvv_vminu_vx_u32m1_m: |
7344 | case RISCV::BI__builtin_rvv_vminu_vx_u32m2_m: |
7345 | case RISCV::BI__builtin_rvv_vminu_vx_u32m4_m: |
7346 | case RISCV::BI__builtin_rvv_vminu_vx_u32m8_m: |
7347 | case RISCV::BI__builtin_rvv_vminu_vx_u32mf2_m: |
7348 | case RISCV::BI__builtin_rvv_vminu_vx_u64m1_m: |
7349 | case RISCV::BI__builtin_rvv_vminu_vx_u64m2_m: |
7350 | case RISCV::BI__builtin_rvv_vminu_vx_u64m4_m: |
7351 | case RISCV::BI__builtin_rvv_vminu_vx_u64m8_m: |
7352 | ID = Intrinsic::riscv_vminu_mask; |
7353 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
7354 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
7355 | break; |
7356 | case RISCV::BI__builtin_rvv_vmnot_m_b8: |
7357 | case RISCV::BI__builtin_rvv_vmnot_m_b4: |
7358 | case RISCV::BI__builtin_rvv_vmnot_m_b2: |
7359 | case RISCV::BI__builtin_rvv_vmnot_m_b1: |
7360 | case RISCV::BI__builtin_rvv_vmnot_m_b16: |
7361 | case RISCV::BI__builtin_rvv_vmnot_m_b32: |
7362 | case RISCV::BI__builtin_rvv_vmnot_m_b64: |
7363 | ID = Intrinsic::riscv_vmnand; |
7364 | |
7365 | { |
7366 | // op1, vl |
7367 | IntrinsicTypes = {ResultType, |
7368 | Ops[1]->getType()}; |
7369 | Ops.insert(Ops.begin() + 1, Ops[0]); |
7370 | break; |
7371 | } |
7372 | break; |
7373 | case RISCV::BI__builtin_rvv_vmnand_mm_b8: |
7374 | case RISCV::BI__builtin_rvv_vmnand_mm_b4: |
7375 | case RISCV::BI__builtin_rvv_vmnand_mm_b2: |
7376 | case RISCV::BI__builtin_rvv_vmnand_mm_b1: |
7377 | case RISCV::BI__builtin_rvv_vmnand_mm_b16: |
7378 | case RISCV::BI__builtin_rvv_vmnand_mm_b32: |
7379 | case RISCV::BI__builtin_rvv_vmnand_mm_b64: |
7380 | ID = Intrinsic::riscv_vmnand; |
7381 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
7382 | break; |
7383 | case RISCV::BI__builtin_rvv_vmnor_mm_b8: |
7384 | case RISCV::BI__builtin_rvv_vmnor_mm_b4: |
7385 | case RISCV::BI__builtin_rvv_vmnor_mm_b2: |
7386 | case RISCV::BI__builtin_rvv_vmnor_mm_b1: |
7387 | case RISCV::BI__builtin_rvv_vmnor_mm_b16: |
7388 | case RISCV::BI__builtin_rvv_vmnor_mm_b32: |
7389 | case RISCV::BI__builtin_rvv_vmnor_mm_b64: |
7390 | ID = Intrinsic::riscv_vmnor; |
7391 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
7392 | break; |
7393 | case RISCV::BI__builtin_rvv_vmor_mm_b8: |
7394 | case RISCV::BI__builtin_rvv_vmor_mm_b4: |
7395 | case RISCV::BI__builtin_rvv_vmor_mm_b2: |
7396 | case RISCV::BI__builtin_rvv_vmor_mm_b1: |
7397 | case RISCV::BI__builtin_rvv_vmor_mm_b16: |
7398 | case RISCV::BI__builtin_rvv_vmor_mm_b32: |
7399 | case RISCV::BI__builtin_rvv_vmor_mm_b64: |
7400 | ID = Intrinsic::riscv_vmor; |
7401 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
7402 | break; |
7403 | case RISCV::BI__builtin_rvv_vmornot_mm_b8: |
7404 | case RISCV::BI__builtin_rvv_vmornot_mm_b4: |
7405 | case RISCV::BI__builtin_rvv_vmornot_mm_b2: |
7406 | case RISCV::BI__builtin_rvv_vmornot_mm_b1: |
7407 | case RISCV::BI__builtin_rvv_vmornot_mm_b16: |
7408 | case RISCV::BI__builtin_rvv_vmornot_mm_b32: |
7409 | case RISCV::BI__builtin_rvv_vmornot_mm_b64: |
7410 | ID = Intrinsic::riscv_vmornot; |
7411 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
7412 | break; |
7413 | case RISCV::BI__builtin_rvv_vmsbc_vv_i8m1_b8: |
7414 | case RISCV::BI__builtin_rvv_vmsbc_vv_i8m2_b4: |
7415 | case RISCV::BI__builtin_rvv_vmsbc_vv_i8m4_b2: |
7416 | case RISCV::BI__builtin_rvv_vmsbc_vv_i8m8_b1: |
7417 | case RISCV::BI__builtin_rvv_vmsbc_vv_i8mf2_b16: |
7418 | case RISCV::BI__builtin_rvv_vmsbc_vv_i8mf4_b32: |
7419 | case RISCV::BI__builtin_rvv_vmsbc_vv_i8mf8_b64: |
7420 | case RISCV::BI__builtin_rvv_vmsbc_vv_i16m1_b16: |
7421 | case RISCV::BI__builtin_rvv_vmsbc_vv_i16m2_b8: |
7422 | case RISCV::BI__builtin_rvv_vmsbc_vv_i16m4_b4: |
7423 | case RISCV::BI__builtin_rvv_vmsbc_vv_i16m8_b2: |
7424 | case RISCV::BI__builtin_rvv_vmsbc_vv_i16mf2_b32: |
7425 | case RISCV::BI__builtin_rvv_vmsbc_vv_i16mf4_b64: |
7426 | case RISCV::BI__builtin_rvv_vmsbc_vv_i32m1_b32: |
7427 | case RISCV::BI__builtin_rvv_vmsbc_vv_i32m2_b16: |
7428 | case RISCV::BI__builtin_rvv_vmsbc_vv_i32m4_b8: |
7429 | case RISCV::BI__builtin_rvv_vmsbc_vv_i32m8_b4: |
7430 | case RISCV::BI__builtin_rvv_vmsbc_vv_i32mf2_b64: |
7431 | case RISCV::BI__builtin_rvv_vmsbc_vv_i64m1_b64: |
7432 | case RISCV::BI__builtin_rvv_vmsbc_vv_i64m2_b32: |
7433 | case RISCV::BI__builtin_rvv_vmsbc_vv_i64m4_b16: |
7434 | case RISCV::BI__builtin_rvv_vmsbc_vv_i64m8_b8: |
7435 | case RISCV::BI__builtin_rvv_vmsbc_vx_i8m1_b8: |
7436 | case RISCV::BI__builtin_rvv_vmsbc_vx_i8m2_b4: |
7437 | case RISCV::BI__builtin_rvv_vmsbc_vx_i8m4_b2: |
7438 | case RISCV::BI__builtin_rvv_vmsbc_vx_i8m8_b1: |
7439 | case RISCV::BI__builtin_rvv_vmsbc_vx_i8mf2_b16: |
7440 | case RISCV::BI__builtin_rvv_vmsbc_vx_i8mf4_b32: |
7441 | case RISCV::BI__builtin_rvv_vmsbc_vx_i8mf8_b64: |
7442 | case RISCV::BI__builtin_rvv_vmsbc_vx_i16m1_b16: |
7443 | case RISCV::BI__builtin_rvv_vmsbc_vx_i16m2_b8: |
7444 | case RISCV::BI__builtin_rvv_vmsbc_vx_i16m4_b4: |
7445 | case RISCV::BI__builtin_rvv_vmsbc_vx_i16m8_b2: |
7446 | case RISCV::BI__builtin_rvv_vmsbc_vx_i16mf2_b32: |
7447 | case RISCV::BI__builtin_rvv_vmsbc_vx_i16mf4_b64: |
7448 | case RISCV::BI__builtin_rvv_vmsbc_vx_i32m1_b32: |
7449 | case RISCV::BI__builtin_rvv_vmsbc_vx_i32m2_b16: |
7450 | case RISCV::BI__builtin_rvv_vmsbc_vx_i32m4_b8: |
7451 | case RISCV::BI__builtin_rvv_vmsbc_vx_i32m8_b4: |
7452 | case RISCV::BI__builtin_rvv_vmsbc_vx_i32mf2_b64: |
7453 | case RISCV::BI__builtin_rvv_vmsbc_vx_i64m1_b64: |
7454 | case RISCV::BI__builtin_rvv_vmsbc_vx_i64m2_b32: |
7455 | case RISCV::BI__builtin_rvv_vmsbc_vx_i64m4_b16: |
7456 | case RISCV::BI__builtin_rvv_vmsbc_vx_i64m8_b8: |
7457 | case RISCV::BI__builtin_rvv_vmsbc_vv_u8m1_b8: |
7458 | case RISCV::BI__builtin_rvv_vmsbc_vv_u8m2_b4: |
7459 | case RISCV::BI__builtin_rvv_vmsbc_vv_u8m4_b2: |
7460 | case RISCV::BI__builtin_rvv_vmsbc_vv_u8m8_b1: |
7461 | case RISCV::BI__builtin_rvv_vmsbc_vv_u8mf2_b16: |
7462 | case RISCV::BI__builtin_rvv_vmsbc_vv_u8mf4_b32: |
7463 | case RISCV::BI__builtin_rvv_vmsbc_vv_u8mf8_b64: |
7464 | case RISCV::BI__builtin_rvv_vmsbc_vv_u16m1_b16: |
7465 | case RISCV::BI__builtin_rvv_vmsbc_vv_u16m2_b8: |
7466 | case RISCV::BI__builtin_rvv_vmsbc_vv_u16m4_b4: |
7467 | case RISCV::BI__builtin_rvv_vmsbc_vv_u16m8_b2: |
7468 | case RISCV::BI__builtin_rvv_vmsbc_vv_u16mf2_b32: |
7469 | case RISCV::BI__builtin_rvv_vmsbc_vv_u16mf4_b64: |
7470 | case RISCV::BI__builtin_rvv_vmsbc_vv_u32m1_b32: |
7471 | case RISCV::BI__builtin_rvv_vmsbc_vv_u32m2_b16: |
7472 | case RISCV::BI__builtin_rvv_vmsbc_vv_u32m4_b8: |
7473 | case RISCV::BI__builtin_rvv_vmsbc_vv_u32m8_b4: |
7474 | case RISCV::BI__builtin_rvv_vmsbc_vv_u32mf2_b64: |
7475 | case RISCV::BI__builtin_rvv_vmsbc_vv_u64m1_b64: |
7476 | case RISCV::BI__builtin_rvv_vmsbc_vv_u64m2_b32: |
7477 | case RISCV::BI__builtin_rvv_vmsbc_vv_u64m4_b16: |
7478 | case RISCV::BI__builtin_rvv_vmsbc_vv_u64m8_b8: |
7479 | case RISCV::BI__builtin_rvv_vmsbc_vx_u8m1_b8: |
7480 | case RISCV::BI__builtin_rvv_vmsbc_vx_u8m2_b4: |
7481 | case RISCV::BI__builtin_rvv_vmsbc_vx_u8m4_b2: |
7482 | case RISCV::BI__builtin_rvv_vmsbc_vx_u8m8_b1: |
7483 | case RISCV::BI__builtin_rvv_vmsbc_vx_u8mf2_b16: |
7484 | case RISCV::BI__builtin_rvv_vmsbc_vx_u8mf4_b32: |
7485 | case RISCV::BI__builtin_rvv_vmsbc_vx_u8mf8_b64: |
7486 | case RISCV::BI__builtin_rvv_vmsbc_vx_u16m1_b16: |
7487 | case RISCV::BI__builtin_rvv_vmsbc_vx_u16m2_b8: |
7488 | case RISCV::BI__builtin_rvv_vmsbc_vx_u16m4_b4: |
7489 | case RISCV::BI__builtin_rvv_vmsbc_vx_u16m8_b2: |
7490 | case RISCV::BI__builtin_rvv_vmsbc_vx_u16mf2_b32: |
7491 | case RISCV::BI__builtin_rvv_vmsbc_vx_u16mf4_b64: |
7492 | case RISCV::BI__builtin_rvv_vmsbc_vx_u32m1_b32: |
7493 | case RISCV::BI__builtin_rvv_vmsbc_vx_u32m2_b16: |
7494 | case RISCV::BI__builtin_rvv_vmsbc_vx_u32m4_b8: |
7495 | case RISCV::BI__builtin_rvv_vmsbc_vx_u32m8_b4: |
7496 | case RISCV::BI__builtin_rvv_vmsbc_vx_u32mf2_b64: |
7497 | case RISCV::BI__builtin_rvv_vmsbc_vx_u64m1_b64: |
7498 | case RISCV::BI__builtin_rvv_vmsbc_vx_u64m2_b32: |
7499 | case RISCV::BI__builtin_rvv_vmsbc_vx_u64m4_b16: |
7500 | case RISCV::BI__builtin_rvv_vmsbc_vx_u64m8_b8: |
7501 | ID = Intrinsic::riscv_vmsbc; |
7502 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
7503 | break; |
7504 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i8m1_b8: |
7505 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i8m2_b4: |
7506 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i8m4_b2: |
7507 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i8m8_b1: |
7508 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i8mf2_b16: |
7509 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i8mf4_b32: |
7510 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i8mf8_b64: |
7511 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i16m1_b16: |
7512 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i16m2_b8: |
7513 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i16m4_b4: |
7514 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i16m8_b2: |
7515 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i16mf2_b32: |
7516 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i16mf4_b64: |
7517 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i32m1_b32: |
7518 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i32m2_b16: |
7519 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i32m4_b8: |
7520 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i32m8_b4: |
7521 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i32mf2_b64: |
7522 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i64m1_b64: |
7523 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i64m2_b32: |
7524 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i64m4_b16: |
7525 | case RISCV::BI__builtin_rvv_vmsbc_vvm_i64m8_b8: |
7526 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i8m1_b8: |
7527 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i8m2_b4: |
7528 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i8m4_b2: |
7529 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i8m8_b1: |
7530 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i8mf2_b16: |
7531 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i8mf4_b32: |
7532 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i8mf8_b64: |
7533 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i16m1_b16: |
7534 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i16m2_b8: |
7535 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i16m4_b4: |
7536 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i16m8_b2: |
7537 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i16mf2_b32: |
7538 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i16mf4_b64: |
7539 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i32m1_b32: |
7540 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i32m2_b16: |
7541 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i32m4_b8: |
7542 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i32m8_b4: |
7543 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i32mf2_b64: |
7544 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i64m1_b64: |
7545 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i64m2_b32: |
7546 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i64m4_b16: |
7547 | case RISCV::BI__builtin_rvv_vmsbc_vxm_i64m8_b8: |
7548 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u8m1_b8: |
7549 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u8m2_b4: |
7550 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u8m4_b2: |
7551 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u8m8_b1: |
7552 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u8mf2_b16: |
7553 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u8mf4_b32: |
7554 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u8mf8_b64: |
7555 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u16m1_b16: |
7556 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u16m2_b8: |
7557 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u16m4_b4: |
7558 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u16m8_b2: |
7559 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u16mf2_b32: |
7560 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u16mf4_b64: |
7561 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u32m1_b32: |
7562 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u32m2_b16: |
7563 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u32m4_b8: |
7564 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u32m8_b4: |
7565 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u32mf2_b64: |
7566 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u64m1_b64: |
7567 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u64m2_b32: |
7568 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u64m4_b16: |
7569 | case RISCV::BI__builtin_rvv_vmsbc_vvm_u64m8_b8: |
7570 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u8m1_b8: |
7571 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u8m2_b4: |
7572 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u8m4_b2: |
7573 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u8m8_b1: |
7574 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u8mf2_b16: |
7575 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u8mf4_b32: |
7576 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u8mf8_b64: |
7577 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u16m1_b16: |
7578 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u16m2_b8: |
7579 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u16m4_b4: |
7580 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u16m8_b2: |
7581 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u16mf2_b32: |
7582 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u16mf4_b64: |
7583 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u32m1_b32: |
7584 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u32m2_b16: |
7585 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u32m4_b8: |
7586 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u32m8_b4: |
7587 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u32mf2_b64: |
7588 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u64m1_b64: |
7589 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u64m2_b32: |
7590 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u64m4_b16: |
7591 | case RISCV::BI__builtin_rvv_vmsbc_vxm_u64m8_b8: |
7592 | ID = Intrinsic::riscv_vmsbc_borrow_in; |
7593 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
7594 | break; |
7595 | case RISCV::BI__builtin_rvv_vmsbf_m_b8: |
7596 | case RISCV::BI__builtin_rvv_vmsbf_m_b4: |
7597 | case RISCV::BI__builtin_rvv_vmsbf_m_b2: |
7598 | case RISCV::BI__builtin_rvv_vmsbf_m_b1: |
7599 | case RISCV::BI__builtin_rvv_vmsbf_m_b16: |
7600 | case RISCV::BI__builtin_rvv_vmsbf_m_b32: |
7601 | case RISCV::BI__builtin_rvv_vmsbf_m_b64: |
7602 | ID = Intrinsic::riscv_vmsbf; |
7603 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
7604 | break; |
7605 | case RISCV::BI__builtin_rvv_vmsbf_m_b8_m: |
7606 | case RISCV::BI__builtin_rvv_vmsbf_m_b4_m: |
7607 | case RISCV::BI__builtin_rvv_vmsbf_m_b2_m: |
7608 | case RISCV::BI__builtin_rvv_vmsbf_m_b1_m: |
7609 | case RISCV::BI__builtin_rvv_vmsbf_m_b16_m: |
7610 | case RISCV::BI__builtin_rvv_vmsbf_m_b32_m: |
7611 | case RISCV::BI__builtin_rvv_vmsbf_m_b64_m: |
7612 | ID = Intrinsic::riscv_vmsbf_mask; |
7613 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
7614 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
7615 | break; |
7616 | case RISCV::BI__builtin_rvv_vmseq_vv_i8m1_b8: |
7617 | case RISCV::BI__builtin_rvv_vmseq_vv_i8m2_b4: |
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7620 | case RISCV::BI__builtin_rvv_vmseq_vv_i8mf2_b16: |
7621 | case RISCV::BI__builtin_rvv_vmseq_vv_i8mf4_b32: |
7622 | case RISCV::BI__builtin_rvv_vmseq_vv_i8mf8_b64: |
7623 | case RISCV::BI__builtin_rvv_vmseq_vv_i16m1_b16: |
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7630 | case RISCV::BI__builtin_rvv_vmseq_vv_i32m2_b16: |
7631 | case RISCV::BI__builtin_rvv_vmseq_vv_i32m4_b8: |
7632 | case RISCV::BI__builtin_rvv_vmseq_vv_i32m8_b4: |
7633 | case RISCV::BI__builtin_rvv_vmseq_vv_i32mf2_b64: |
7634 | case RISCV::BI__builtin_rvv_vmseq_vv_i64m1_b64: |
7635 | case RISCV::BI__builtin_rvv_vmseq_vv_i64m2_b32: |
7636 | case RISCV::BI__builtin_rvv_vmseq_vv_i64m4_b16: |
7637 | case RISCV::BI__builtin_rvv_vmseq_vv_i64m8_b8: |
7638 | case RISCV::BI__builtin_rvv_vmseq_vx_i8m1_b8: |
7639 | case RISCV::BI__builtin_rvv_vmseq_vx_i8m2_b4: |
7640 | case RISCV::BI__builtin_rvv_vmseq_vx_i8m4_b2: |
7641 | case RISCV::BI__builtin_rvv_vmseq_vx_i8m8_b1: |
7642 | case RISCV::BI__builtin_rvv_vmseq_vx_i8mf2_b16: |
7643 | case RISCV::BI__builtin_rvv_vmseq_vx_i8mf4_b32: |
7644 | case RISCV::BI__builtin_rvv_vmseq_vx_i8mf8_b64: |
7645 | case RISCV::BI__builtin_rvv_vmseq_vx_i16m1_b16: |
7646 | case RISCV::BI__builtin_rvv_vmseq_vx_i16m2_b8: |
7647 | case RISCV::BI__builtin_rvv_vmseq_vx_i16m4_b4: |
7648 | case RISCV::BI__builtin_rvv_vmseq_vx_i16m8_b2: |
7649 | case RISCV::BI__builtin_rvv_vmseq_vx_i16mf2_b32: |
7650 | case RISCV::BI__builtin_rvv_vmseq_vx_i16mf4_b64: |
7651 | case RISCV::BI__builtin_rvv_vmseq_vx_i32m1_b32: |
7652 | case RISCV::BI__builtin_rvv_vmseq_vx_i32m2_b16: |
7653 | case RISCV::BI__builtin_rvv_vmseq_vx_i32m4_b8: |
7654 | case RISCV::BI__builtin_rvv_vmseq_vx_i32m8_b4: |
7655 | case RISCV::BI__builtin_rvv_vmseq_vx_i32mf2_b64: |
7656 | case RISCV::BI__builtin_rvv_vmseq_vx_i64m1_b64: |
7657 | case RISCV::BI__builtin_rvv_vmseq_vx_i64m2_b32: |
7658 | case RISCV::BI__builtin_rvv_vmseq_vx_i64m4_b16: |
7659 | case RISCV::BI__builtin_rvv_vmseq_vx_i64m8_b8: |
7660 | case RISCV::BI__builtin_rvv_vmseq_vv_u8m1_b8: |
7661 | case RISCV::BI__builtin_rvv_vmseq_vv_u8m2_b4: |
7662 | case RISCV::BI__builtin_rvv_vmseq_vv_u8m4_b2: |
7663 | case RISCV::BI__builtin_rvv_vmseq_vv_u8m8_b1: |
7664 | case RISCV::BI__builtin_rvv_vmseq_vv_u8mf2_b16: |
7665 | case RISCV::BI__builtin_rvv_vmseq_vv_u8mf4_b32: |
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7667 | case RISCV::BI__builtin_rvv_vmseq_vv_u16m1_b16: |
7668 | case RISCV::BI__builtin_rvv_vmseq_vv_u16m2_b8: |
7669 | case RISCV::BI__builtin_rvv_vmseq_vv_u16m4_b4: |
7670 | case RISCV::BI__builtin_rvv_vmseq_vv_u16m8_b2: |
7671 | case RISCV::BI__builtin_rvv_vmseq_vv_u16mf2_b32: |
7672 | case RISCV::BI__builtin_rvv_vmseq_vv_u16mf4_b64: |
7673 | case RISCV::BI__builtin_rvv_vmseq_vv_u32m1_b32: |
7674 | case RISCV::BI__builtin_rvv_vmseq_vv_u32m2_b16: |
7675 | case RISCV::BI__builtin_rvv_vmseq_vv_u32m4_b8: |
7676 | case RISCV::BI__builtin_rvv_vmseq_vv_u32m8_b4: |
7677 | case RISCV::BI__builtin_rvv_vmseq_vv_u32mf2_b64: |
7678 | case RISCV::BI__builtin_rvv_vmseq_vv_u64m1_b64: |
7679 | case RISCV::BI__builtin_rvv_vmseq_vv_u64m2_b32: |
7680 | case RISCV::BI__builtin_rvv_vmseq_vv_u64m4_b16: |
7681 | case RISCV::BI__builtin_rvv_vmseq_vv_u64m8_b8: |
7682 | case RISCV::BI__builtin_rvv_vmseq_vx_u8m1_b8: |
7683 | case RISCV::BI__builtin_rvv_vmseq_vx_u8m2_b4: |
7684 | case RISCV::BI__builtin_rvv_vmseq_vx_u8m4_b2: |
7685 | case RISCV::BI__builtin_rvv_vmseq_vx_u8m8_b1: |
7686 | case RISCV::BI__builtin_rvv_vmseq_vx_u8mf2_b16: |
7687 | case RISCV::BI__builtin_rvv_vmseq_vx_u8mf4_b32: |
7688 | case RISCV::BI__builtin_rvv_vmseq_vx_u8mf8_b64: |
7689 | case RISCV::BI__builtin_rvv_vmseq_vx_u16m1_b16: |
7690 | case RISCV::BI__builtin_rvv_vmseq_vx_u16m2_b8: |
7691 | case RISCV::BI__builtin_rvv_vmseq_vx_u16m4_b4: |
7692 | case RISCV::BI__builtin_rvv_vmseq_vx_u16m8_b2: |
7693 | case RISCV::BI__builtin_rvv_vmseq_vx_u16mf2_b32: |
7694 | case RISCV::BI__builtin_rvv_vmseq_vx_u16mf4_b64: |
7695 | case RISCV::BI__builtin_rvv_vmseq_vx_u32m1_b32: |
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7697 | case RISCV::BI__builtin_rvv_vmseq_vx_u32m4_b8: |
7698 | case RISCV::BI__builtin_rvv_vmseq_vx_u32m8_b4: |
7699 | case RISCV::BI__builtin_rvv_vmseq_vx_u32mf2_b64: |
7700 | case RISCV::BI__builtin_rvv_vmseq_vx_u64m1_b64: |
7701 | case RISCV::BI__builtin_rvv_vmseq_vx_u64m2_b32: |
7702 | case RISCV::BI__builtin_rvv_vmseq_vx_u64m4_b16: |
7703 | case RISCV::BI__builtin_rvv_vmseq_vx_u64m8_b8: |
7704 | ID = Intrinsic::riscv_vmseq; |
7705 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
7706 | break; |
7707 | case RISCV::BI__builtin_rvv_vmseq_vv_i8m1_b8_m: |
7708 | case RISCV::BI__builtin_rvv_vmseq_vv_i8m2_b4_m: |
7709 | case RISCV::BI__builtin_rvv_vmseq_vv_i8m4_b2_m: |
7710 | case RISCV::BI__builtin_rvv_vmseq_vv_i8m8_b1_m: |
7711 | case RISCV::BI__builtin_rvv_vmseq_vv_i8mf2_b16_m: |
7712 | case RISCV::BI__builtin_rvv_vmseq_vv_i8mf4_b32_m: |
7713 | case RISCV::BI__builtin_rvv_vmseq_vv_i8mf8_b64_m: |
7714 | case RISCV::BI__builtin_rvv_vmseq_vv_i16m1_b16_m: |
7715 | case RISCV::BI__builtin_rvv_vmseq_vv_i16m2_b8_m: |
7716 | case RISCV::BI__builtin_rvv_vmseq_vv_i16m4_b4_m: |
7717 | case RISCV::BI__builtin_rvv_vmseq_vv_i16m8_b2_m: |
7718 | case RISCV::BI__builtin_rvv_vmseq_vv_i16mf2_b32_m: |
7719 | case RISCV::BI__builtin_rvv_vmseq_vv_i16mf4_b64_m: |
7720 | case RISCV::BI__builtin_rvv_vmseq_vv_i32m1_b32_m: |
7721 | case RISCV::BI__builtin_rvv_vmseq_vv_i32m2_b16_m: |
7722 | case RISCV::BI__builtin_rvv_vmseq_vv_i32m4_b8_m: |
7723 | case RISCV::BI__builtin_rvv_vmseq_vv_i32m8_b4_m: |
7724 | case RISCV::BI__builtin_rvv_vmseq_vv_i32mf2_b64_m: |
7725 | case RISCV::BI__builtin_rvv_vmseq_vv_i64m1_b64_m: |
7726 | case RISCV::BI__builtin_rvv_vmseq_vv_i64m2_b32_m: |
7727 | case RISCV::BI__builtin_rvv_vmseq_vv_i64m4_b16_m: |
7728 | case RISCV::BI__builtin_rvv_vmseq_vv_i64m8_b8_m: |
7729 | case RISCV::BI__builtin_rvv_vmseq_vx_i8m1_b8_m: |
7730 | case RISCV::BI__builtin_rvv_vmseq_vx_i8m2_b4_m: |
7731 | case RISCV::BI__builtin_rvv_vmseq_vx_i8m4_b2_m: |
7732 | case RISCV::BI__builtin_rvv_vmseq_vx_i8m8_b1_m: |
7733 | case RISCV::BI__builtin_rvv_vmseq_vx_i8mf2_b16_m: |
7734 | case RISCV::BI__builtin_rvv_vmseq_vx_i8mf4_b32_m: |
7735 | case RISCV::BI__builtin_rvv_vmseq_vx_i8mf8_b64_m: |
7736 | case RISCV::BI__builtin_rvv_vmseq_vx_i16m1_b16_m: |
7737 | case RISCV::BI__builtin_rvv_vmseq_vx_i16m2_b8_m: |
7738 | case RISCV::BI__builtin_rvv_vmseq_vx_i16m4_b4_m: |
7739 | case RISCV::BI__builtin_rvv_vmseq_vx_i16m8_b2_m: |
7740 | case RISCV::BI__builtin_rvv_vmseq_vx_i16mf2_b32_m: |
7741 | case RISCV::BI__builtin_rvv_vmseq_vx_i16mf4_b64_m: |
7742 | case RISCV::BI__builtin_rvv_vmseq_vx_i32m1_b32_m: |
7743 | case RISCV::BI__builtin_rvv_vmseq_vx_i32m2_b16_m: |
7744 | case RISCV::BI__builtin_rvv_vmseq_vx_i32m4_b8_m: |
7745 | case RISCV::BI__builtin_rvv_vmseq_vx_i32m8_b4_m: |
7746 | case RISCV::BI__builtin_rvv_vmseq_vx_i32mf2_b64_m: |
7747 | case RISCV::BI__builtin_rvv_vmseq_vx_i64m1_b64_m: |
7748 | case RISCV::BI__builtin_rvv_vmseq_vx_i64m2_b32_m: |
7749 | case RISCV::BI__builtin_rvv_vmseq_vx_i64m4_b16_m: |
7750 | case RISCV::BI__builtin_rvv_vmseq_vx_i64m8_b8_m: |
7751 | case RISCV::BI__builtin_rvv_vmseq_vv_u8m1_b8_m: |
7752 | case RISCV::BI__builtin_rvv_vmseq_vv_u8m2_b4_m: |
7753 | case RISCV::BI__builtin_rvv_vmseq_vv_u8m4_b2_m: |
7754 | case RISCV::BI__builtin_rvv_vmseq_vv_u8m8_b1_m: |
7755 | case RISCV::BI__builtin_rvv_vmseq_vv_u8mf2_b16_m: |
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7770 | case RISCV::BI__builtin_rvv_vmseq_vv_u64m2_b32_m: |
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7773 | case RISCV::BI__builtin_rvv_vmseq_vx_u8m1_b8_m: |
7774 | case RISCV::BI__builtin_rvv_vmseq_vx_u8m2_b4_m: |
7775 | case RISCV::BI__builtin_rvv_vmseq_vx_u8m4_b2_m: |
7776 | case RISCV::BI__builtin_rvv_vmseq_vx_u8m8_b1_m: |
7777 | case RISCV::BI__builtin_rvv_vmseq_vx_u8mf2_b16_m: |
7778 | case RISCV::BI__builtin_rvv_vmseq_vx_u8mf4_b32_m: |
7779 | case RISCV::BI__builtin_rvv_vmseq_vx_u8mf8_b64_m: |
7780 | case RISCV::BI__builtin_rvv_vmseq_vx_u16m1_b16_m: |
7781 | case RISCV::BI__builtin_rvv_vmseq_vx_u16m2_b8_m: |
7782 | case RISCV::BI__builtin_rvv_vmseq_vx_u16m4_b4_m: |
7783 | case RISCV::BI__builtin_rvv_vmseq_vx_u16m8_b2_m: |
7784 | case RISCV::BI__builtin_rvv_vmseq_vx_u16mf2_b32_m: |
7785 | case RISCV::BI__builtin_rvv_vmseq_vx_u16mf4_b64_m: |
7786 | case RISCV::BI__builtin_rvv_vmseq_vx_u32m1_b32_m: |
7787 | case RISCV::BI__builtin_rvv_vmseq_vx_u32m2_b16_m: |
7788 | case RISCV::BI__builtin_rvv_vmseq_vx_u32m4_b8_m: |
7789 | case RISCV::BI__builtin_rvv_vmseq_vx_u32m8_b4_m: |
7790 | case RISCV::BI__builtin_rvv_vmseq_vx_u32mf2_b64_m: |
7791 | case RISCV::BI__builtin_rvv_vmseq_vx_u64m1_b64_m: |
7792 | case RISCV::BI__builtin_rvv_vmseq_vx_u64m2_b32_m: |
7793 | case RISCV::BI__builtin_rvv_vmseq_vx_u64m4_b16_m: |
7794 | case RISCV::BI__builtin_rvv_vmseq_vx_u64m8_b8_m: |
7795 | ID = Intrinsic::riscv_vmseq_mask; |
7796 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
7797 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
7798 | break; |
7799 | case RISCV::BI__builtin_rvv_vmset_m_b8: |
7800 | case RISCV::BI__builtin_rvv_vmset_m_b4: |
7801 | case RISCV::BI__builtin_rvv_vmset_m_b2: |
7802 | case RISCV::BI__builtin_rvv_vmset_m_b1: |
7803 | case RISCV::BI__builtin_rvv_vmset_m_b16: |
7804 | case RISCV::BI__builtin_rvv_vmset_m_b32: |
7805 | case RISCV::BI__builtin_rvv_vmset_m_b64: |
7806 | ID = Intrinsic::riscv_vmset; |
7807 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
7808 | break; |
7809 | case RISCV::BI__builtin_rvv_vmsge_vv_i8m1_b8: |
7810 | case RISCV::BI__builtin_rvv_vmsge_vv_i8m2_b4: |
7811 | case RISCV::BI__builtin_rvv_vmsge_vv_i8m4_b2: |
7812 | case RISCV::BI__builtin_rvv_vmsge_vv_i8m8_b1: |
7813 | case RISCV::BI__builtin_rvv_vmsge_vv_i8mf2_b16: |
7814 | case RISCV::BI__builtin_rvv_vmsge_vv_i8mf4_b32: |
7815 | case RISCV::BI__builtin_rvv_vmsge_vv_i8mf8_b64: |
7816 | case RISCV::BI__builtin_rvv_vmsge_vv_i16m1_b16: |
7817 | case RISCV::BI__builtin_rvv_vmsge_vv_i16m2_b8: |
7818 | case RISCV::BI__builtin_rvv_vmsge_vv_i16m4_b4: |
7819 | case RISCV::BI__builtin_rvv_vmsge_vv_i16m8_b2: |
7820 | case RISCV::BI__builtin_rvv_vmsge_vv_i16mf2_b32: |
7821 | case RISCV::BI__builtin_rvv_vmsge_vv_i16mf4_b64: |
7822 | case RISCV::BI__builtin_rvv_vmsge_vv_i32m1_b32: |
7823 | case RISCV::BI__builtin_rvv_vmsge_vv_i32m2_b16: |
7824 | case RISCV::BI__builtin_rvv_vmsge_vv_i32m4_b8: |
7825 | case RISCV::BI__builtin_rvv_vmsge_vv_i32m8_b4: |
7826 | case RISCV::BI__builtin_rvv_vmsge_vv_i32mf2_b64: |
7827 | case RISCV::BI__builtin_rvv_vmsge_vv_i64m1_b64: |
7828 | case RISCV::BI__builtin_rvv_vmsge_vv_i64m2_b32: |
7829 | case RISCV::BI__builtin_rvv_vmsge_vv_i64m4_b16: |
7830 | case RISCV::BI__builtin_rvv_vmsge_vv_i64m8_b8: |
7831 | case RISCV::BI__builtin_rvv_vmsge_vx_i8m1_b8: |
7832 | case RISCV::BI__builtin_rvv_vmsge_vx_i8m2_b4: |
7833 | case RISCV::BI__builtin_rvv_vmsge_vx_i8m4_b2: |
7834 | case RISCV::BI__builtin_rvv_vmsge_vx_i8m8_b1: |
7835 | case RISCV::BI__builtin_rvv_vmsge_vx_i8mf2_b16: |
7836 | case RISCV::BI__builtin_rvv_vmsge_vx_i8mf4_b32: |
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7838 | case RISCV::BI__builtin_rvv_vmsge_vx_i16m1_b16: |
7839 | case RISCV::BI__builtin_rvv_vmsge_vx_i16m2_b8: |
7840 | case RISCV::BI__builtin_rvv_vmsge_vx_i16m4_b4: |
7841 | case RISCV::BI__builtin_rvv_vmsge_vx_i16m8_b2: |
7842 | case RISCV::BI__builtin_rvv_vmsge_vx_i16mf2_b32: |
7843 | case RISCV::BI__builtin_rvv_vmsge_vx_i16mf4_b64: |
7844 | case RISCV::BI__builtin_rvv_vmsge_vx_i32m1_b32: |
7845 | case RISCV::BI__builtin_rvv_vmsge_vx_i32m2_b16: |
7846 | case RISCV::BI__builtin_rvv_vmsge_vx_i32m4_b8: |
7847 | case RISCV::BI__builtin_rvv_vmsge_vx_i32m8_b4: |
7848 | case RISCV::BI__builtin_rvv_vmsge_vx_i32mf2_b64: |
7849 | case RISCV::BI__builtin_rvv_vmsge_vx_i64m1_b64: |
7850 | case RISCV::BI__builtin_rvv_vmsge_vx_i64m2_b32: |
7851 | case RISCV::BI__builtin_rvv_vmsge_vx_i64m4_b16: |
7852 | case RISCV::BI__builtin_rvv_vmsge_vx_i64m8_b8: |
7853 | ID = Intrinsic::riscv_vmsge; |
7854 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
7855 | break; |
7856 | case RISCV::BI__builtin_rvv_vmsge_vv_i8m1_b8_m: |
7857 | case RISCV::BI__builtin_rvv_vmsge_vv_i8m2_b4_m: |
7858 | case RISCV::BI__builtin_rvv_vmsge_vv_i8m4_b2_m: |
7859 | case RISCV::BI__builtin_rvv_vmsge_vv_i8m8_b1_m: |
7860 | case RISCV::BI__builtin_rvv_vmsge_vv_i8mf2_b16_m: |
7861 | case RISCV::BI__builtin_rvv_vmsge_vv_i8mf4_b32_m: |
7862 | case RISCV::BI__builtin_rvv_vmsge_vv_i8mf8_b64_m: |
7863 | case RISCV::BI__builtin_rvv_vmsge_vv_i16m1_b16_m: |
7864 | case RISCV::BI__builtin_rvv_vmsge_vv_i16m2_b8_m: |
7865 | case RISCV::BI__builtin_rvv_vmsge_vv_i16m4_b4_m: |
7866 | case RISCV::BI__builtin_rvv_vmsge_vv_i16m8_b2_m: |
7867 | case RISCV::BI__builtin_rvv_vmsge_vv_i16mf2_b32_m: |
7868 | case RISCV::BI__builtin_rvv_vmsge_vv_i16mf4_b64_m: |
7869 | case RISCV::BI__builtin_rvv_vmsge_vv_i32m1_b32_m: |
7870 | case RISCV::BI__builtin_rvv_vmsge_vv_i32m2_b16_m: |
7871 | case RISCV::BI__builtin_rvv_vmsge_vv_i32m4_b8_m: |
7872 | case RISCV::BI__builtin_rvv_vmsge_vv_i32m8_b4_m: |
7873 | case RISCV::BI__builtin_rvv_vmsge_vv_i32mf2_b64_m: |
7874 | case RISCV::BI__builtin_rvv_vmsge_vv_i64m1_b64_m: |
7875 | case RISCV::BI__builtin_rvv_vmsge_vv_i64m2_b32_m: |
7876 | case RISCV::BI__builtin_rvv_vmsge_vv_i64m4_b16_m: |
7877 | case RISCV::BI__builtin_rvv_vmsge_vv_i64m8_b8_m: |
7878 | case RISCV::BI__builtin_rvv_vmsge_vx_i8m1_b8_m: |
7879 | case RISCV::BI__builtin_rvv_vmsge_vx_i8m2_b4_m: |
7880 | case RISCV::BI__builtin_rvv_vmsge_vx_i8m4_b2_m: |
7881 | case RISCV::BI__builtin_rvv_vmsge_vx_i8m8_b1_m: |
7882 | case RISCV::BI__builtin_rvv_vmsge_vx_i8mf2_b16_m: |
7883 | case RISCV::BI__builtin_rvv_vmsge_vx_i8mf4_b32_m: |
7884 | case RISCV::BI__builtin_rvv_vmsge_vx_i8mf8_b64_m: |
7885 | case RISCV::BI__builtin_rvv_vmsge_vx_i16m1_b16_m: |
7886 | case RISCV::BI__builtin_rvv_vmsge_vx_i16m2_b8_m: |
7887 | case RISCV::BI__builtin_rvv_vmsge_vx_i16m4_b4_m: |
7888 | case RISCV::BI__builtin_rvv_vmsge_vx_i16m8_b2_m: |
7889 | case RISCV::BI__builtin_rvv_vmsge_vx_i16mf2_b32_m: |
7890 | case RISCV::BI__builtin_rvv_vmsge_vx_i16mf4_b64_m: |
7891 | case RISCV::BI__builtin_rvv_vmsge_vx_i32m1_b32_m: |
7892 | case RISCV::BI__builtin_rvv_vmsge_vx_i32m2_b16_m: |
7893 | case RISCV::BI__builtin_rvv_vmsge_vx_i32m4_b8_m: |
7894 | case RISCV::BI__builtin_rvv_vmsge_vx_i32m8_b4_m: |
7895 | case RISCV::BI__builtin_rvv_vmsge_vx_i32mf2_b64_m: |
7896 | case RISCV::BI__builtin_rvv_vmsge_vx_i64m1_b64_m: |
7897 | case RISCV::BI__builtin_rvv_vmsge_vx_i64m2_b32_m: |
7898 | case RISCV::BI__builtin_rvv_vmsge_vx_i64m4_b16_m: |
7899 | case RISCV::BI__builtin_rvv_vmsge_vx_i64m8_b8_m: |
7900 | ID = Intrinsic::riscv_vmsge_mask; |
7901 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
7902 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
7903 | break; |
7904 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8m1_b8: |
7905 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8m2_b4: |
7906 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8m4_b2: |
7907 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8m8_b1: |
7908 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8mf2_b16: |
7909 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8mf4_b32: |
7910 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8mf8_b64: |
7911 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16m1_b16: |
7912 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16m2_b8: |
7913 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16m4_b4: |
7914 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16m8_b2: |
7915 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16mf2_b32: |
7916 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16mf4_b64: |
7917 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u32m1_b32: |
7918 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u32m2_b16: |
7919 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u32m4_b8: |
7920 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u32m8_b4: |
7921 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u32mf2_b64: |
7922 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u64m1_b64: |
7923 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u64m2_b32: |
7924 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u64m4_b16: |
7925 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u64m8_b8: |
7926 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8m1_b8: |
7927 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8m2_b4: |
7928 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8m4_b2: |
7929 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8m8_b1: |
7930 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8mf2_b16: |
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7932 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8mf8_b64: |
7933 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16m1_b16: |
7934 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16m2_b8: |
7935 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16m4_b4: |
7936 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16m8_b2: |
7937 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16mf2_b32: |
7938 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16mf4_b64: |
7939 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u32m1_b32: |
7940 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u32m2_b16: |
7941 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u32m4_b8: |
7942 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u32m8_b4: |
7943 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u32mf2_b64: |
7944 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u64m1_b64: |
7945 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u64m2_b32: |
7946 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u64m4_b16: |
7947 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u64m8_b8: |
7948 | ID = Intrinsic::riscv_vmsgeu; |
7949 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
7950 | break; |
7951 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8m1_b8_m: |
7952 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8m2_b4_m: |
7953 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8m4_b2_m: |
7954 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8m8_b1_m: |
7955 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8mf2_b16_m: |
7956 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8mf4_b32_m: |
7957 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u8mf8_b64_m: |
7958 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16m1_b16_m: |
7959 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16m2_b8_m: |
7960 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16m4_b4_m: |
7961 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16m8_b2_m: |
7962 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16mf2_b32_m: |
7963 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u16mf4_b64_m: |
7964 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u32m1_b32_m: |
7965 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u32m2_b16_m: |
7966 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u32m4_b8_m: |
7967 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u32m8_b4_m: |
7968 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u32mf2_b64_m: |
7969 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u64m1_b64_m: |
7970 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u64m2_b32_m: |
7971 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u64m4_b16_m: |
7972 | case RISCV::BI__builtin_rvv_vmsgeu_vv_u64m8_b8_m: |
7973 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8m1_b8_m: |
7974 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8m2_b4_m: |
7975 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8m4_b2_m: |
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7977 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8mf2_b16_m: |
7978 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8mf4_b32_m: |
7979 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u8mf8_b64_m: |
7980 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16m1_b16_m: |
7981 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16m2_b8_m: |
7982 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16m4_b4_m: |
7983 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16m8_b2_m: |
7984 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16mf2_b32_m: |
7985 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u16mf4_b64_m: |
7986 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u32m1_b32_m: |
7987 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u32m2_b16_m: |
7988 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u32m4_b8_m: |
7989 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u32m8_b4_m: |
7990 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u32mf2_b64_m: |
7991 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u64m1_b64_m: |
7992 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u64m2_b32_m: |
7993 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u64m4_b16_m: |
7994 | case RISCV::BI__builtin_rvv_vmsgeu_vx_u64m8_b8_m: |
7995 | ID = Intrinsic::riscv_vmsgeu_mask; |
7996 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
7997 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
7998 | break; |
7999 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8m1_b8: |
8000 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8m2_b4: |
8001 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8m4_b2: |
8002 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8m8_b1: |
8003 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8mf2_b16: |
8004 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8mf4_b32: |
8005 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8mf8_b64: |
8006 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16m1_b16: |
8007 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16m2_b8: |
8008 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16m4_b4: |
8009 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16m8_b2: |
8010 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16mf2_b32: |
8011 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16mf4_b64: |
8012 | case RISCV::BI__builtin_rvv_vmsgt_vv_i32m1_b32: |
8013 | case RISCV::BI__builtin_rvv_vmsgt_vv_i32m2_b16: |
8014 | case RISCV::BI__builtin_rvv_vmsgt_vv_i32m4_b8: |
8015 | case RISCV::BI__builtin_rvv_vmsgt_vv_i32m8_b4: |
8016 | case RISCV::BI__builtin_rvv_vmsgt_vv_i32mf2_b64: |
8017 | case RISCV::BI__builtin_rvv_vmsgt_vv_i64m1_b64: |
8018 | case RISCV::BI__builtin_rvv_vmsgt_vv_i64m2_b32: |
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8020 | case RISCV::BI__builtin_rvv_vmsgt_vv_i64m8_b8: |
8021 | case RISCV::BI__builtin_rvv_vmsgt_vx_i8m1_b8: |
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8028 | case RISCV::BI__builtin_rvv_vmsgt_vx_i16m1_b16: |
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8030 | case RISCV::BI__builtin_rvv_vmsgt_vx_i16m4_b4: |
8031 | case RISCV::BI__builtin_rvv_vmsgt_vx_i16m8_b2: |
8032 | case RISCV::BI__builtin_rvv_vmsgt_vx_i16mf2_b32: |
8033 | case RISCV::BI__builtin_rvv_vmsgt_vx_i16mf4_b64: |
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8040 | case RISCV::BI__builtin_rvv_vmsgt_vx_i64m2_b32: |
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8042 | case RISCV::BI__builtin_rvv_vmsgt_vx_i64m8_b8: |
8043 | ID = Intrinsic::riscv_vmsgt; |
8044 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
8045 | break; |
8046 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8m1_b8_m: |
8047 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8m2_b4_m: |
8048 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8m4_b2_m: |
8049 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8m8_b1_m: |
8050 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8mf2_b16_m: |
8051 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8mf4_b32_m: |
8052 | case RISCV::BI__builtin_rvv_vmsgt_vv_i8mf8_b64_m: |
8053 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16m1_b16_m: |
8054 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16m2_b8_m: |
8055 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16m4_b4_m: |
8056 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16m8_b2_m: |
8057 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16mf2_b32_m: |
8058 | case RISCV::BI__builtin_rvv_vmsgt_vv_i16mf4_b64_m: |
8059 | case RISCV::BI__builtin_rvv_vmsgt_vv_i32m1_b32_m: |
8060 | case RISCV::BI__builtin_rvv_vmsgt_vv_i32m2_b16_m: |
8061 | case RISCV::BI__builtin_rvv_vmsgt_vv_i32m4_b8_m: |
8062 | case RISCV::BI__builtin_rvv_vmsgt_vv_i32m8_b4_m: |
8063 | case RISCV::BI__builtin_rvv_vmsgt_vv_i32mf2_b64_m: |
8064 | case RISCV::BI__builtin_rvv_vmsgt_vv_i64m1_b64_m: |
8065 | case RISCV::BI__builtin_rvv_vmsgt_vv_i64m2_b32_m: |
8066 | case RISCV::BI__builtin_rvv_vmsgt_vv_i64m4_b16_m: |
8067 | case RISCV::BI__builtin_rvv_vmsgt_vv_i64m8_b8_m: |
8068 | case RISCV::BI__builtin_rvv_vmsgt_vx_i8m1_b8_m: |
8069 | case RISCV::BI__builtin_rvv_vmsgt_vx_i8m2_b4_m: |
8070 | case RISCV::BI__builtin_rvv_vmsgt_vx_i8m4_b2_m: |
8071 | case RISCV::BI__builtin_rvv_vmsgt_vx_i8m8_b1_m: |
8072 | case RISCV::BI__builtin_rvv_vmsgt_vx_i8mf2_b16_m: |
8073 | case RISCV::BI__builtin_rvv_vmsgt_vx_i8mf4_b32_m: |
8074 | case RISCV::BI__builtin_rvv_vmsgt_vx_i8mf8_b64_m: |
8075 | case RISCV::BI__builtin_rvv_vmsgt_vx_i16m1_b16_m: |
8076 | case RISCV::BI__builtin_rvv_vmsgt_vx_i16m2_b8_m: |
8077 | case RISCV::BI__builtin_rvv_vmsgt_vx_i16m4_b4_m: |
8078 | case RISCV::BI__builtin_rvv_vmsgt_vx_i16m8_b2_m: |
8079 | case RISCV::BI__builtin_rvv_vmsgt_vx_i16mf2_b32_m: |
8080 | case RISCV::BI__builtin_rvv_vmsgt_vx_i16mf4_b64_m: |
8081 | case RISCV::BI__builtin_rvv_vmsgt_vx_i32m1_b32_m: |
8082 | case RISCV::BI__builtin_rvv_vmsgt_vx_i32m2_b16_m: |
8083 | case RISCV::BI__builtin_rvv_vmsgt_vx_i32m4_b8_m: |
8084 | case RISCV::BI__builtin_rvv_vmsgt_vx_i32m8_b4_m: |
8085 | case RISCV::BI__builtin_rvv_vmsgt_vx_i32mf2_b64_m: |
8086 | case RISCV::BI__builtin_rvv_vmsgt_vx_i64m1_b64_m: |
8087 | case RISCV::BI__builtin_rvv_vmsgt_vx_i64m2_b32_m: |
8088 | case RISCV::BI__builtin_rvv_vmsgt_vx_i64m4_b16_m: |
8089 | case RISCV::BI__builtin_rvv_vmsgt_vx_i64m8_b8_m: |
8090 | ID = Intrinsic::riscv_vmsgt_mask; |
8091 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
8092 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
8093 | break; |
8094 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8m1_b8: |
8095 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8m2_b4: |
8096 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8m4_b2: |
8097 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8m8_b1: |
8098 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8mf2_b16: |
8099 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8mf4_b32: |
8100 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8mf8_b64: |
8101 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16m1_b16: |
8102 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16m2_b8: |
8103 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16m4_b4: |
8104 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16m8_b2: |
8105 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16mf2_b32: |
8106 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16mf4_b64: |
8107 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u32m1_b32: |
8108 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u32m2_b16: |
8109 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u32m4_b8: |
8110 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u32m8_b4: |
8111 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u32mf2_b64: |
8112 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u64m1_b64: |
8113 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u64m2_b32: |
8114 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u64m4_b16: |
8115 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u64m8_b8: |
8116 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8m1_b8: |
8117 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8m2_b4: |
8118 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8m4_b2: |
8119 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8m8_b1: |
8120 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8mf2_b16: |
8121 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8mf4_b32: |
8122 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8mf8_b64: |
8123 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16m1_b16: |
8124 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16m2_b8: |
8125 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16m4_b4: |
8126 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16m8_b2: |
8127 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16mf2_b32: |
8128 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16mf4_b64: |
8129 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u32m1_b32: |
8130 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u32m2_b16: |
8131 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u32m4_b8: |
8132 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u32m8_b4: |
8133 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u32mf2_b64: |
8134 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u64m1_b64: |
8135 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u64m2_b32: |
8136 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u64m4_b16: |
8137 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u64m8_b8: |
8138 | ID = Intrinsic::riscv_vmsgtu; |
8139 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
8140 | break; |
8141 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8m1_b8_m: |
8142 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8m2_b4_m: |
8143 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8m4_b2_m: |
8144 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8m8_b1_m: |
8145 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8mf2_b16_m: |
8146 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8mf4_b32_m: |
8147 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u8mf8_b64_m: |
8148 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16m1_b16_m: |
8149 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16m2_b8_m: |
8150 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16m4_b4_m: |
8151 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16m8_b2_m: |
8152 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16mf2_b32_m: |
8153 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u16mf4_b64_m: |
8154 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u32m1_b32_m: |
8155 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u32m2_b16_m: |
8156 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u32m4_b8_m: |
8157 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u32m8_b4_m: |
8158 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u32mf2_b64_m: |
8159 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u64m1_b64_m: |
8160 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u64m2_b32_m: |
8161 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u64m4_b16_m: |
8162 | case RISCV::BI__builtin_rvv_vmsgtu_vv_u64m8_b8_m: |
8163 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8m1_b8_m: |
8164 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8m2_b4_m: |
8165 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8m4_b2_m: |
8166 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8m8_b1_m: |
8167 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8mf2_b16_m: |
8168 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8mf4_b32_m: |
8169 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u8mf8_b64_m: |
8170 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16m1_b16_m: |
8171 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16m2_b8_m: |
8172 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16m4_b4_m: |
8173 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16m8_b2_m: |
8174 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16mf2_b32_m: |
8175 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u16mf4_b64_m: |
8176 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u32m1_b32_m: |
8177 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u32m2_b16_m: |
8178 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u32m4_b8_m: |
8179 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u32m8_b4_m: |
8180 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u32mf2_b64_m: |
8181 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u64m1_b64_m: |
8182 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u64m2_b32_m: |
8183 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u64m4_b16_m: |
8184 | case RISCV::BI__builtin_rvv_vmsgtu_vx_u64m8_b8_m: |
8185 | ID = Intrinsic::riscv_vmsgtu_mask; |
8186 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
8187 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
8188 | break; |
8189 | case RISCV::BI__builtin_rvv_vmsif_m_b8: |
8190 | case RISCV::BI__builtin_rvv_vmsif_m_b4: |
8191 | case RISCV::BI__builtin_rvv_vmsif_m_b2: |
8192 | case RISCV::BI__builtin_rvv_vmsif_m_b1: |
8193 | case RISCV::BI__builtin_rvv_vmsif_m_b16: |
8194 | case RISCV::BI__builtin_rvv_vmsif_m_b32: |
8195 | case RISCV::BI__builtin_rvv_vmsif_m_b64: |
8196 | ID = Intrinsic::riscv_vmsif; |
8197 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
8198 | break; |
8199 | case RISCV::BI__builtin_rvv_vmsif_m_b8_m: |
8200 | case RISCV::BI__builtin_rvv_vmsif_m_b4_m: |
8201 | case RISCV::BI__builtin_rvv_vmsif_m_b2_m: |
8202 | case RISCV::BI__builtin_rvv_vmsif_m_b1_m: |
8203 | case RISCV::BI__builtin_rvv_vmsif_m_b16_m: |
8204 | case RISCV::BI__builtin_rvv_vmsif_m_b32_m: |
8205 | case RISCV::BI__builtin_rvv_vmsif_m_b64_m: |
8206 | ID = Intrinsic::riscv_vmsif_mask; |
8207 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
8208 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
8209 | break; |
8210 | case RISCV::BI__builtin_rvv_vmsle_vv_i8m1_b8: |
8211 | case RISCV::BI__builtin_rvv_vmsle_vv_i8m2_b4: |
8212 | case RISCV::BI__builtin_rvv_vmsle_vv_i8m4_b2: |
8213 | case RISCV::BI__builtin_rvv_vmsle_vv_i8m8_b1: |
8214 | case RISCV::BI__builtin_rvv_vmsle_vv_i8mf2_b16: |
8215 | case RISCV::BI__builtin_rvv_vmsle_vv_i8mf4_b32: |
8216 | case RISCV::BI__builtin_rvv_vmsle_vv_i8mf8_b64: |
8217 | case RISCV::BI__builtin_rvv_vmsle_vv_i16m1_b16: |
8218 | case RISCV::BI__builtin_rvv_vmsle_vv_i16m2_b8: |
8219 | case RISCV::BI__builtin_rvv_vmsle_vv_i16m4_b4: |
8220 | case RISCV::BI__builtin_rvv_vmsle_vv_i16m8_b2: |
8221 | case RISCV::BI__builtin_rvv_vmsle_vv_i16mf2_b32: |
8222 | case RISCV::BI__builtin_rvv_vmsle_vv_i16mf4_b64: |
8223 | case RISCV::BI__builtin_rvv_vmsle_vv_i32m1_b32: |
8224 | case RISCV::BI__builtin_rvv_vmsle_vv_i32m2_b16: |
8225 | case RISCV::BI__builtin_rvv_vmsle_vv_i32m4_b8: |
8226 | case RISCV::BI__builtin_rvv_vmsle_vv_i32m8_b4: |
8227 | case RISCV::BI__builtin_rvv_vmsle_vv_i32mf2_b64: |
8228 | case RISCV::BI__builtin_rvv_vmsle_vv_i64m1_b64: |
8229 | case RISCV::BI__builtin_rvv_vmsle_vv_i64m2_b32: |
8230 | case RISCV::BI__builtin_rvv_vmsle_vv_i64m4_b16: |
8231 | case RISCV::BI__builtin_rvv_vmsle_vv_i64m8_b8: |
8232 | case RISCV::BI__builtin_rvv_vmsle_vx_i8m1_b8: |
8233 | case RISCV::BI__builtin_rvv_vmsle_vx_i8m2_b4: |
8234 | case RISCV::BI__builtin_rvv_vmsle_vx_i8m4_b2: |
8235 | case RISCV::BI__builtin_rvv_vmsle_vx_i8m8_b1: |
8236 | case RISCV::BI__builtin_rvv_vmsle_vx_i8mf2_b16: |
8237 | case RISCV::BI__builtin_rvv_vmsle_vx_i8mf4_b32: |
8238 | case RISCV::BI__builtin_rvv_vmsle_vx_i8mf8_b64: |
8239 | case RISCV::BI__builtin_rvv_vmsle_vx_i16m1_b16: |
8240 | case RISCV::BI__builtin_rvv_vmsle_vx_i16m2_b8: |
8241 | case RISCV::BI__builtin_rvv_vmsle_vx_i16m4_b4: |
8242 | case RISCV::BI__builtin_rvv_vmsle_vx_i16m8_b2: |
8243 | case RISCV::BI__builtin_rvv_vmsle_vx_i16mf2_b32: |
8244 | case RISCV::BI__builtin_rvv_vmsle_vx_i16mf4_b64: |
8245 | case RISCV::BI__builtin_rvv_vmsle_vx_i32m1_b32: |
8246 | case RISCV::BI__builtin_rvv_vmsle_vx_i32m2_b16: |
8247 | case RISCV::BI__builtin_rvv_vmsle_vx_i32m4_b8: |
8248 | case RISCV::BI__builtin_rvv_vmsle_vx_i32m8_b4: |
8249 | case RISCV::BI__builtin_rvv_vmsle_vx_i32mf2_b64: |
8250 | case RISCV::BI__builtin_rvv_vmsle_vx_i64m1_b64: |
8251 | case RISCV::BI__builtin_rvv_vmsle_vx_i64m2_b32: |
8252 | case RISCV::BI__builtin_rvv_vmsle_vx_i64m4_b16: |
8253 | case RISCV::BI__builtin_rvv_vmsle_vx_i64m8_b8: |
8254 | ID = Intrinsic::riscv_vmsle; |
8255 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
8256 | break; |
8257 | case RISCV::BI__builtin_rvv_vmsle_vv_i8m1_b8_m: |
8258 | case RISCV::BI__builtin_rvv_vmsle_vv_i8m2_b4_m: |
8259 | case RISCV::BI__builtin_rvv_vmsle_vv_i8m4_b2_m: |
8260 | case RISCV::BI__builtin_rvv_vmsle_vv_i8m8_b1_m: |
8261 | case RISCV::BI__builtin_rvv_vmsle_vv_i8mf2_b16_m: |
8262 | case RISCV::BI__builtin_rvv_vmsle_vv_i8mf4_b32_m: |
8263 | case RISCV::BI__builtin_rvv_vmsle_vv_i8mf8_b64_m: |
8264 | case RISCV::BI__builtin_rvv_vmsle_vv_i16m1_b16_m: |
8265 | case RISCV::BI__builtin_rvv_vmsle_vv_i16m2_b8_m: |
8266 | case RISCV::BI__builtin_rvv_vmsle_vv_i16m4_b4_m: |
8267 | case RISCV::BI__builtin_rvv_vmsle_vv_i16m8_b2_m: |
8268 | case RISCV::BI__builtin_rvv_vmsle_vv_i16mf2_b32_m: |
8269 | case RISCV::BI__builtin_rvv_vmsle_vv_i16mf4_b64_m: |
8270 | case RISCV::BI__builtin_rvv_vmsle_vv_i32m1_b32_m: |
8271 | case RISCV::BI__builtin_rvv_vmsle_vv_i32m2_b16_m: |
8272 | case RISCV::BI__builtin_rvv_vmsle_vv_i32m4_b8_m: |
8273 | case RISCV::BI__builtin_rvv_vmsle_vv_i32m8_b4_m: |
8274 | case RISCV::BI__builtin_rvv_vmsle_vv_i32mf2_b64_m: |
8275 | case RISCV::BI__builtin_rvv_vmsle_vv_i64m1_b64_m: |
8276 | case RISCV::BI__builtin_rvv_vmsle_vv_i64m2_b32_m: |
8277 | case RISCV::BI__builtin_rvv_vmsle_vv_i64m4_b16_m: |
8278 | case RISCV::BI__builtin_rvv_vmsle_vv_i64m8_b8_m: |
8279 | case RISCV::BI__builtin_rvv_vmsle_vx_i8m1_b8_m: |
8280 | case RISCV::BI__builtin_rvv_vmsle_vx_i8m2_b4_m: |
8281 | case RISCV::BI__builtin_rvv_vmsle_vx_i8m4_b2_m: |
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8283 | case RISCV::BI__builtin_rvv_vmsle_vx_i8mf2_b16_m: |
8284 | case RISCV::BI__builtin_rvv_vmsle_vx_i8mf4_b32_m: |
8285 | case RISCV::BI__builtin_rvv_vmsle_vx_i8mf8_b64_m: |
8286 | case RISCV::BI__builtin_rvv_vmsle_vx_i16m1_b16_m: |
8287 | case RISCV::BI__builtin_rvv_vmsle_vx_i16m2_b8_m: |
8288 | case RISCV::BI__builtin_rvv_vmsle_vx_i16m4_b4_m: |
8289 | case RISCV::BI__builtin_rvv_vmsle_vx_i16m8_b2_m: |
8290 | case RISCV::BI__builtin_rvv_vmsle_vx_i16mf2_b32_m: |
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8292 | case RISCV::BI__builtin_rvv_vmsle_vx_i32m1_b32_m: |
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8528 | case RISCV::BI__builtin_rvv_vmsltu_vx_u16mf2_b32: |
8529 | case RISCV::BI__builtin_rvv_vmsltu_vx_u16mf4_b64: |
8530 | case RISCV::BI__builtin_rvv_vmsltu_vx_u32m1_b32: |
8531 | case RISCV::BI__builtin_rvv_vmsltu_vx_u32m2_b16: |
8532 | case RISCV::BI__builtin_rvv_vmsltu_vx_u32m4_b8: |
8533 | case RISCV::BI__builtin_rvv_vmsltu_vx_u32m8_b4: |
8534 | case RISCV::BI__builtin_rvv_vmsltu_vx_u32mf2_b64: |
8535 | case RISCV::BI__builtin_rvv_vmsltu_vx_u64m1_b64: |
8536 | case RISCV::BI__builtin_rvv_vmsltu_vx_u64m2_b32: |
8537 | case RISCV::BI__builtin_rvv_vmsltu_vx_u64m4_b16: |
8538 | case RISCV::BI__builtin_rvv_vmsltu_vx_u64m8_b8: |
8539 | ID = Intrinsic::riscv_vmsltu; |
8540 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
8541 | break; |
8542 | case RISCV::BI__builtin_rvv_vmsltu_vv_u8m1_b8_m: |
8543 | case RISCV::BI__builtin_rvv_vmsltu_vv_u8m2_b4_m: |
8544 | case RISCV::BI__builtin_rvv_vmsltu_vv_u8m4_b2_m: |
8545 | case RISCV::BI__builtin_rvv_vmsltu_vv_u8m8_b1_m: |
8546 | case RISCV::BI__builtin_rvv_vmsltu_vv_u8mf2_b16_m: |
8547 | case RISCV::BI__builtin_rvv_vmsltu_vv_u8mf4_b32_m: |
8548 | case RISCV::BI__builtin_rvv_vmsltu_vv_u8mf8_b64_m: |
8549 | case RISCV::BI__builtin_rvv_vmsltu_vv_u16m1_b16_m: |
8550 | case RISCV::BI__builtin_rvv_vmsltu_vv_u16m2_b8_m: |
8551 | case RISCV::BI__builtin_rvv_vmsltu_vv_u16m4_b4_m: |
8552 | case RISCV::BI__builtin_rvv_vmsltu_vv_u16m8_b2_m: |
8553 | case RISCV::BI__builtin_rvv_vmsltu_vv_u16mf2_b32_m: |
8554 | case RISCV::BI__builtin_rvv_vmsltu_vv_u16mf4_b64_m: |
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8559 | case RISCV::BI__builtin_rvv_vmsltu_vv_u32mf2_b64_m: |
8560 | case RISCV::BI__builtin_rvv_vmsltu_vv_u64m1_b64_m: |
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8565 | case RISCV::BI__builtin_rvv_vmsltu_vx_u8m2_b4_m: |
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8570 | case RISCV::BI__builtin_rvv_vmsltu_vx_u8mf8_b64_m: |
8571 | case RISCV::BI__builtin_rvv_vmsltu_vx_u16m1_b16_m: |
8572 | case RISCV::BI__builtin_rvv_vmsltu_vx_u16m2_b8_m: |
8573 | case RISCV::BI__builtin_rvv_vmsltu_vx_u16m4_b4_m: |
8574 | case RISCV::BI__builtin_rvv_vmsltu_vx_u16m8_b2_m: |
8575 | case RISCV::BI__builtin_rvv_vmsltu_vx_u16mf2_b32_m: |
8576 | case RISCV::BI__builtin_rvv_vmsltu_vx_u16mf4_b64_m: |
8577 | case RISCV::BI__builtin_rvv_vmsltu_vx_u32m1_b32_m: |
8578 | case RISCV::BI__builtin_rvv_vmsltu_vx_u32m2_b16_m: |
8579 | case RISCV::BI__builtin_rvv_vmsltu_vx_u32m4_b8_m: |
8580 | case RISCV::BI__builtin_rvv_vmsltu_vx_u32m8_b4_m: |
8581 | case RISCV::BI__builtin_rvv_vmsltu_vx_u32mf2_b64_m: |
8582 | case RISCV::BI__builtin_rvv_vmsltu_vx_u64m1_b64_m: |
8583 | case RISCV::BI__builtin_rvv_vmsltu_vx_u64m2_b32_m: |
8584 | case RISCV::BI__builtin_rvv_vmsltu_vx_u64m4_b16_m: |
8585 | case RISCV::BI__builtin_rvv_vmsltu_vx_u64m8_b8_m: |
8586 | ID = Intrinsic::riscv_vmsltu_mask; |
8587 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
8588 | IntrinsicTypes = {Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
8589 | break; |
8590 | case RISCV::BI__builtin_rvv_vmsne_vv_i8m1_b8: |
8591 | case RISCV::BI__builtin_rvv_vmsne_vv_i8m2_b4: |
8592 | case RISCV::BI__builtin_rvv_vmsne_vv_i8m4_b2: |
8593 | case RISCV::BI__builtin_rvv_vmsne_vv_i8m8_b1: |
8594 | case RISCV::BI__builtin_rvv_vmsne_vv_i8mf2_b16: |
8595 | case RISCV::BI__builtin_rvv_vmsne_vv_i8mf4_b32: |
8596 | case RISCV::BI__builtin_rvv_vmsne_vv_i8mf8_b64: |
8597 | case RISCV::BI__builtin_rvv_vmsne_vv_i16m1_b16: |
8598 | case RISCV::BI__builtin_rvv_vmsne_vv_i16m2_b8: |
8599 | case RISCV::BI__builtin_rvv_vmsne_vv_i16m4_b4: |
8600 | case RISCV::BI__builtin_rvv_vmsne_vv_i16m8_b2: |
8601 | case RISCV::BI__builtin_rvv_vmsne_vv_i16mf2_b32: |
8602 | case RISCV::BI__builtin_rvv_vmsne_vv_i16mf4_b64: |
8603 | case RISCV::BI__builtin_rvv_vmsne_vv_i32m1_b32: |
8604 | case RISCV::BI__builtin_rvv_vmsne_vv_i32m2_b16: |
8605 | case RISCV::BI__builtin_rvv_vmsne_vv_i32m4_b8: |
8606 | case RISCV::BI__builtin_rvv_vmsne_vv_i32m8_b4: |
8607 | case RISCV::BI__builtin_rvv_vmsne_vv_i32mf2_b64: |
8608 | case RISCV::BI__builtin_rvv_vmsne_vv_i64m1_b64: |
8609 | case RISCV::BI__builtin_rvv_vmsne_vv_i64m2_b32: |
8610 | case RISCV::BI__builtin_rvv_vmsne_vv_i64m4_b16: |
8611 | case RISCV::BI__builtin_rvv_vmsne_vv_i64m8_b8: |
8612 | case RISCV::BI__builtin_rvv_vmsne_vx_i8m1_b8: |
8613 | case RISCV::BI__builtin_rvv_vmsne_vx_i8m2_b4: |
8614 | case RISCV::BI__builtin_rvv_vmsne_vx_i8m4_b2: |
8615 | case RISCV::BI__builtin_rvv_vmsne_vx_i8m8_b1: |
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8619 | case RISCV::BI__builtin_rvv_vmsne_vx_i16m1_b16: |
8620 | case RISCV::BI__builtin_rvv_vmsne_vx_i16m2_b8: |
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8623 | case RISCV::BI__builtin_rvv_vmsne_vx_i16mf2_b32: |
8624 | case RISCV::BI__builtin_rvv_vmsne_vx_i16mf4_b64: |
8625 | case RISCV::BI__builtin_rvv_vmsne_vx_i32m1_b32: |
8626 | case RISCV::BI__builtin_rvv_vmsne_vx_i32m2_b16: |
8627 | case RISCV::BI__builtin_rvv_vmsne_vx_i32m4_b8: |
8628 | case RISCV::BI__builtin_rvv_vmsne_vx_i32m8_b4: |
8629 | case RISCV::BI__builtin_rvv_vmsne_vx_i32mf2_b64: |
8630 | case RISCV::BI__builtin_rvv_vmsne_vx_i64m1_b64: |
8631 | case RISCV::BI__builtin_rvv_vmsne_vx_i64m2_b32: |
8632 | case RISCV::BI__builtin_rvv_vmsne_vx_i64m4_b16: |
8633 | case RISCV::BI__builtin_rvv_vmsne_vx_i64m8_b8: |
8634 | case RISCV::BI__builtin_rvv_vmsne_vv_u8m1_b8: |
8635 | case RISCV::BI__builtin_rvv_vmsne_vv_u8m2_b4: |
8636 | case RISCV::BI__builtin_rvv_vmsne_vv_u8m4_b2: |
8637 | case RISCV::BI__builtin_rvv_vmsne_vv_u8m8_b1: |
8638 | case RISCV::BI__builtin_rvv_vmsne_vv_u8mf2_b16: |
8639 | case RISCV::BI__builtin_rvv_vmsne_vv_u8mf4_b32: |
8640 | case RISCV::BI__builtin_rvv_vmsne_vv_u8mf8_b64: |
8641 | case RISCV::BI__builtin_rvv_vmsne_vv_u16m1_b16: |
8642 | case RISCV::BI__builtin_rvv_vmsne_vv_u16m2_b8: |
8643 | case RISCV::BI__builtin_rvv_vmsne_vv_u16m4_b4: |
8644 | case RISCV::BI__builtin_rvv_vmsne_vv_u16m8_b2: |
8645 | case RISCV::BI__builtin_rvv_vmsne_vv_u16mf2_b32: |
8646 | case RISCV::BI__builtin_rvv_vmsne_vv_u16mf4_b64: |
8647 | case RISCV::BI__builtin_rvv_vmsne_vv_u32m1_b32: |
8648 | case RISCV::BI__builtin_rvv_vmsne_vv_u32m2_b16: |
8649 | case RISCV::BI__builtin_rvv_vmsne_vv_u32m4_b8: |
8650 | case RISCV::BI__builtin_rvv_vmsne_vv_u32m8_b4: |
8651 | case RISCV::BI__builtin_rvv_vmsne_vv_u32mf2_b64: |
8652 | case RISCV::BI__builtin_rvv_vmsne_vv_u64m1_b64: |
8653 | case RISCV::BI__builtin_rvv_vmsne_vv_u64m2_b32: |
8654 | case RISCV::BI__builtin_rvv_vmsne_vv_u64m4_b16: |
8655 | case RISCV::BI__builtin_rvv_vmsne_vv_u64m8_b8: |
8656 | case RISCV::BI__builtin_rvv_vmsne_vx_u8m1_b8: |
8657 | case RISCV::BI__builtin_rvv_vmsne_vx_u8m2_b4: |
8658 | case RISCV::BI__builtin_rvv_vmsne_vx_u8m4_b2: |
8659 | case RISCV::BI__builtin_rvv_vmsne_vx_u8m8_b1: |
8660 | case RISCV::BI__builtin_rvv_vmsne_vx_u8mf2_b16: |
8661 | case RISCV::BI__builtin_rvv_vmsne_vx_u8mf4_b32: |
8662 | case RISCV::BI__builtin_rvv_vmsne_vx_u8mf8_b64: |
8663 | case RISCV::BI__builtin_rvv_vmsne_vx_u16m1_b16: |
8664 | case RISCV::BI__builtin_rvv_vmsne_vx_u16m2_b8: |
8665 | case RISCV::BI__builtin_rvv_vmsne_vx_u16m4_b4: |
8666 | case RISCV::BI__builtin_rvv_vmsne_vx_u16m8_b2: |
8667 | case RISCV::BI__builtin_rvv_vmsne_vx_u16mf2_b32: |
8668 | case RISCV::BI__builtin_rvv_vmsne_vx_u16mf4_b64: |
8669 | case RISCV::BI__builtin_rvv_vmsne_vx_u32m1_b32: |
8670 | case RISCV::BI__builtin_rvv_vmsne_vx_u32m2_b16: |
8671 | case RISCV::BI__builtin_rvv_vmsne_vx_u32m4_b8: |
8672 | case RISCV::BI__builtin_rvv_vmsne_vx_u32m8_b4: |
8673 | case RISCV::BI__builtin_rvv_vmsne_vx_u32mf2_b64: |
8674 | case RISCV::BI__builtin_rvv_vmsne_vx_u64m1_b64: |
8675 | case RISCV::BI__builtin_rvv_vmsne_vx_u64m2_b32: |
8676 | case RISCV::BI__builtin_rvv_vmsne_vx_u64m4_b16: |
8677 | case RISCV::BI__builtin_rvv_vmsne_vx_u64m8_b8: |
8678 | ID = Intrinsic::riscv_vmsne; |
8679 | IntrinsicTypes = {Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
8680 | break; |
8681 | case RISCV::BI__builtin_rvv_vmsne_vv_i8m1_b8_m: |
8682 | case RISCV::BI__builtin_rvv_vmsne_vv_i8m2_b4_m: |
8683 | case RISCV::BI__builtin_rvv_vmsne_vv_i8m4_b2_m: |
8684 | case RISCV::BI__builtin_rvv_vmsne_vv_i8m8_b1_m: |
8685 | case RISCV::BI__builtin_rvv_vmsne_vv_i8mf2_b16_m: |
8686 | case RISCV::BI__builtin_rvv_vmsne_vv_i8mf4_b32_m: |
8687 | case RISCV::BI__builtin_rvv_vmsne_vv_i8mf8_b64_m: |
8688 | case RISCV::BI__builtin_rvv_vmsne_vv_i16m1_b16_m: |
8689 | case RISCV::BI__builtin_rvv_vmsne_vv_i16m2_b8_m: |
8690 | case RISCV::BI__builtin_rvv_vmsne_vv_i16m4_b4_m: |
8691 | case RISCV::BI__builtin_rvv_vmsne_vv_i16m8_b2_m: |
8692 | case RISCV::BI__builtin_rvv_vmsne_vv_i16mf2_b32_m: |
8693 | case RISCV::BI__builtin_rvv_vmsne_vv_i16mf4_b64_m: |
8694 | case RISCV::BI__builtin_rvv_vmsne_vv_i32m1_b32_m: |
8695 | case RISCV::BI__builtin_rvv_vmsne_vv_i32m2_b16_m: |
8696 | case RISCV::BI__builtin_rvv_vmsne_vv_i32m4_b8_m: |
8697 | case RISCV::BI__builtin_rvv_vmsne_vv_i32m8_b4_m: |
8698 | case RISCV::BI__builtin_rvv_vmsne_vv_i32mf2_b64_m: |
8699 | case RISCV::BI__builtin_rvv_vmsne_vv_i64m1_b64_m: |
8700 | case RISCV::BI__builtin_rvv_vmsne_vv_i64m2_b32_m: |
8701 | case RISCV::BI__builtin_rvv_vmsne_vv_i64m4_b16_m: |
8702 | case RISCV::BI__builtin_rvv_vmsne_vv_i64m8_b8_m: |
8703 | case RISCV::BI__builtin_rvv_vmsne_vx_i8m1_b8_m: |
8704 | case RISCV::BI__builtin_rvv_vmsne_vx_i8m2_b4_m: |
8705 | case RISCV::BI__builtin_rvv_vmsne_vx_i8m4_b2_m: |
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8707 | case RISCV::BI__builtin_rvv_vmsne_vx_i8mf2_b16_m: |
8708 | case RISCV::BI__builtin_rvv_vmsne_vx_i8mf4_b32_m: |
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8710 | case RISCV::BI__builtin_rvv_vmsne_vx_i16m1_b16_m: |
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8713 | case RISCV::BI__builtin_rvv_vmsne_vx_i16m8_b2_m: |
8714 | case RISCV::BI__builtin_rvv_vmsne_vx_i16mf2_b32_m: |
8715 | case RISCV::BI__builtin_rvv_vmsne_vx_i16mf4_b64_m: |
8716 | case RISCV::BI__builtin_rvv_vmsne_vx_i32m1_b32_m: |
8717 | case RISCV::BI__builtin_rvv_vmsne_vx_i32m2_b16_m: |
8718 | case RISCV::BI__builtin_rvv_vmsne_vx_i32m4_b8_m: |
8719 | case RISCV::BI__builtin_rvv_vmsne_vx_i32m8_b4_m: |
8720 | case RISCV::BI__builtin_rvv_vmsne_vx_i32mf2_b64_m: |
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8726 | case RISCV::BI__builtin_rvv_vmsne_vv_u8m2_b4_m: |
8727 | case RISCV::BI__builtin_rvv_vmsne_vv_u8m4_b2_m: |
8728 | case RISCV::BI__builtin_rvv_vmsne_vv_u8m8_b1_m: |
8729 | case RISCV::BI__builtin_rvv_vmsne_vv_u8mf2_b16_m: |
8730 | case RISCV::BI__builtin_rvv_vmsne_vv_u8mf4_b32_m: |
8731 | case RISCV::BI__builtin_rvv_vmsne_vv_u8mf8_b64_m: |
8732 | case RISCV::BI__builtin_rvv_vmsne_vv_u16m1_b16_m: |
8733 | case RISCV::BI__builtin_rvv_vmsne_vv_u16m2_b8_m: |
8734 | case RISCV::BI__builtin_rvv_vmsne_vv_u16m4_b4_m: |
8735 | case RISCV::BI__builtin_rvv_vmsne_vv_u16m8_b2_m: |
8736 | case RISCV::BI__builtin_rvv_vmsne_vv_u16mf2_b32_m: |
8737 | case RISCV::BI__builtin_rvv_vmsne_vv_u16mf4_b64_m: |
8738 | case RISCV::BI__builtin_rvv_vmsne_vv_u32m1_b32_m: |
8739 | case RISCV::BI__builtin_rvv_vmsne_vv_u32m2_b16_m: |
8740 | case RISCV::BI__builtin_rvv_vmsne_vv_u32m4_b8_m: |
8741 | case RISCV::BI__builtin_rvv_vmsne_vv_u32m8_b4_m: |
8742 | case RISCV::BI__builtin_rvv_vmsne_vv_u32mf2_b64_m: |
8743 | case RISCV::BI__builtin_rvv_vmsne_vv_u64m1_b64_m: |
8744 | case RISCV::BI__builtin_rvv_vmsne_vv_u64m2_b32_m: |
8745 | case RISCV::BI__builtin_rvv_vmsne_vv_u64m4_b16_m: |
8746 | case RISCV::BI__builtin_rvv_vmsne_vv_u64m8_b8_m: |
8747 | case RISCV::BI__builtin_rvv_vmsne_vx_u8m1_b8_m: |
8748 | case RISCV::BI__builtin_rvv_vmsne_vx_u8m2_b4_m: |
8749 | case RISCV::BI__builtin_rvv_vmsne_vx_u8m4_b2_m: |
8750 | case RISCV::BI__builtin_rvv_vmsne_vx_u8m8_b1_m: |
8751 | case RISCV::BI__builtin_rvv_vmsne_vx_u8mf2_b16_m: |
8752 | case RISCV::BI__builtin_rvv_vmsne_vx_u8mf4_b32_m: |
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8754 | case RISCV::BI__builtin_rvv_vmsne_vx_u16m1_b16_m: |
8755 | case RISCV::BI__builtin_rvv_vmsne_vx_u16m2_b8_m: |
8756 | case RISCV::BI__builtin_rvv_vmsne_vx_u16m4_b4_m: |
8757 | case RISCV::BI__builtin_rvv_vmsne_vx_u16m8_b2_m: |
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8759 | case RISCV::BI__builtin_rvv_vmsne_vx_u16mf4_b64_m: |
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8773 | case RISCV::BI__builtin_rvv_vmsof_m_b8: |
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8973 | ID = Intrinsic::riscv_vmul_mask; |
8974 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
8975 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
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8983 | case RISCV::BI__builtin_rvv_vmulh_vv_i8mf8: |
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8987 | case RISCV::BI__builtin_rvv_vmulh_vv_i16m8: |
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9021 | ID = Intrinsic::riscv_vmulh; |
9022 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
9023 | break; |
9024 | case RISCV::BI__builtin_rvv_vmulh_vv_i8m1_m: |
9025 | case RISCV::BI__builtin_rvv_vmulh_vv_i8m2_m: |
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9117 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
9118 | break; |
9119 | case RISCV::BI__builtin_rvv_vmulhsu_vv_i8m1_m: |
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9162 | case RISCV::BI__builtin_rvv_vmulhsu_vx_i64m8_m: |
9163 | ID = Intrinsic::riscv_vmulhsu_mask; |
9164 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
9165 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
9166 | break; |
9167 | case RISCV::BI__builtin_rvv_vmulhu_vv_u8m1: |
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9179 | case RISCV::BI__builtin_rvv_vmulhu_vv_u16mf4: |
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9210 | case RISCV::BI__builtin_rvv_vmulhu_vx_u64m8: |
9211 | ID = Intrinsic::riscv_vmulhu; |
9212 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
9213 | break; |
9214 | case RISCV::BI__builtin_rvv_vmulhu_vv_u8m1_m: |
9215 | case RISCV::BI__builtin_rvv_vmulhu_vv_u8m2_m: |
9216 | case RISCV::BI__builtin_rvv_vmulhu_vv_u8m4_m: |
9217 | case RISCV::BI__builtin_rvv_vmulhu_vv_u8m8_m: |
9218 | case RISCV::BI__builtin_rvv_vmulhu_vv_u8mf2_m: |
9219 | case RISCV::BI__builtin_rvv_vmulhu_vv_u8mf4_m: |
9220 | case RISCV::BI__builtin_rvv_vmulhu_vv_u8mf8_m: |
9221 | case RISCV::BI__builtin_rvv_vmulhu_vv_u16m1_m: |
9222 | case RISCV::BI__builtin_rvv_vmulhu_vv_u16m2_m: |
9223 | case RISCV::BI__builtin_rvv_vmulhu_vv_u16m4_m: |
9224 | case RISCV::BI__builtin_rvv_vmulhu_vv_u16m8_m: |
9225 | case RISCV::BI__builtin_rvv_vmulhu_vv_u16mf2_m: |
9226 | case RISCV::BI__builtin_rvv_vmulhu_vv_u16mf4_m: |
9227 | case RISCV::BI__builtin_rvv_vmulhu_vv_u32m1_m: |
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9229 | case RISCV::BI__builtin_rvv_vmulhu_vv_u32m4_m: |
9230 | case RISCV::BI__builtin_rvv_vmulhu_vv_u32m8_m: |
9231 | case RISCV::BI__builtin_rvv_vmulhu_vv_u32mf2_m: |
9232 | case RISCV::BI__builtin_rvv_vmulhu_vv_u64m1_m: |
9233 | case RISCV::BI__builtin_rvv_vmulhu_vv_u64m2_m: |
9234 | case RISCV::BI__builtin_rvv_vmulhu_vv_u64m4_m: |
9235 | case RISCV::BI__builtin_rvv_vmulhu_vv_u64m8_m: |
9236 | case RISCV::BI__builtin_rvv_vmulhu_vx_u8m1_m: |
9237 | case RISCV::BI__builtin_rvv_vmulhu_vx_u8m2_m: |
9238 | case RISCV::BI__builtin_rvv_vmulhu_vx_u8m4_m: |
9239 | case RISCV::BI__builtin_rvv_vmulhu_vx_u8m8_m: |
9240 | case RISCV::BI__builtin_rvv_vmulhu_vx_u8mf2_m: |
9241 | case RISCV::BI__builtin_rvv_vmulhu_vx_u8mf4_m: |
9242 | case RISCV::BI__builtin_rvv_vmulhu_vx_u8mf8_m: |
9243 | case RISCV::BI__builtin_rvv_vmulhu_vx_u16m1_m: |
9244 | case RISCV::BI__builtin_rvv_vmulhu_vx_u16m2_m: |
9245 | case RISCV::BI__builtin_rvv_vmulhu_vx_u16m4_m: |
9246 | case RISCV::BI__builtin_rvv_vmulhu_vx_u16m8_m: |
9247 | case RISCV::BI__builtin_rvv_vmulhu_vx_u16mf2_m: |
9248 | case RISCV::BI__builtin_rvv_vmulhu_vx_u16mf4_m: |
9249 | case RISCV::BI__builtin_rvv_vmulhu_vx_u32m1_m: |
9250 | case RISCV::BI__builtin_rvv_vmulhu_vx_u32m2_m: |
9251 | case RISCV::BI__builtin_rvv_vmulhu_vx_u32m4_m: |
9252 | case RISCV::BI__builtin_rvv_vmulhu_vx_u32m8_m: |
9253 | case RISCV::BI__builtin_rvv_vmulhu_vx_u32mf2_m: |
9254 | case RISCV::BI__builtin_rvv_vmulhu_vx_u64m1_m: |
9255 | case RISCV::BI__builtin_rvv_vmulhu_vx_u64m2_m: |
9256 | case RISCV::BI__builtin_rvv_vmulhu_vx_u64m4_m: |
9257 | case RISCV::BI__builtin_rvv_vmulhu_vx_u64m8_m: |
9258 | ID = Intrinsic::riscv_vmulhu_mask; |
9259 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
9260 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
9261 | break; |
9262 | case RISCV::BI__builtin_rvv_vmv_s_x_i8m1: |
9263 | case RISCV::BI__builtin_rvv_vmv_s_x_i8m2: |
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9265 | case RISCV::BI__builtin_rvv_vmv_s_x_i8m8: |
9266 | case RISCV::BI__builtin_rvv_vmv_s_x_i8mf2: |
9267 | case RISCV::BI__builtin_rvv_vmv_s_x_i8mf4: |
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9269 | case RISCV::BI__builtin_rvv_vmv_s_x_i16m1: |
9270 | case RISCV::BI__builtin_rvv_vmv_s_x_i16m2: |
9271 | case RISCV::BI__builtin_rvv_vmv_s_x_i16m4: |
9272 | case RISCV::BI__builtin_rvv_vmv_s_x_i16m8: |
9273 | case RISCV::BI__builtin_rvv_vmv_s_x_i16mf2: |
9274 | case RISCV::BI__builtin_rvv_vmv_s_x_i16mf4: |
9275 | case RISCV::BI__builtin_rvv_vmv_s_x_i32m1: |
9276 | case RISCV::BI__builtin_rvv_vmv_s_x_i32m2: |
9277 | case RISCV::BI__builtin_rvv_vmv_s_x_i32m4: |
9278 | case RISCV::BI__builtin_rvv_vmv_s_x_i32m8: |
9279 | case RISCV::BI__builtin_rvv_vmv_s_x_i32mf2: |
9280 | case RISCV::BI__builtin_rvv_vmv_s_x_i64m1: |
9281 | case RISCV::BI__builtin_rvv_vmv_s_x_i64m2: |
9282 | case RISCV::BI__builtin_rvv_vmv_s_x_i64m4: |
9283 | case RISCV::BI__builtin_rvv_vmv_s_x_i64m8: |
9284 | case RISCV::BI__builtin_rvv_vmv_s_x_u8m1: |
9285 | case RISCV::BI__builtin_rvv_vmv_s_x_u8m2: |
9286 | case RISCV::BI__builtin_rvv_vmv_s_x_u8m4: |
9287 | case RISCV::BI__builtin_rvv_vmv_s_x_u8m8: |
9288 | case RISCV::BI__builtin_rvv_vmv_s_x_u8mf2: |
9289 | case RISCV::BI__builtin_rvv_vmv_s_x_u8mf4: |
9290 | case RISCV::BI__builtin_rvv_vmv_s_x_u8mf8: |
9291 | case RISCV::BI__builtin_rvv_vmv_s_x_u16m1: |
9292 | case RISCV::BI__builtin_rvv_vmv_s_x_u16m2: |
9293 | case RISCV::BI__builtin_rvv_vmv_s_x_u16m4: |
9294 | case RISCV::BI__builtin_rvv_vmv_s_x_u16m8: |
9295 | case RISCV::BI__builtin_rvv_vmv_s_x_u16mf2: |
9296 | case RISCV::BI__builtin_rvv_vmv_s_x_u16mf4: |
9297 | case RISCV::BI__builtin_rvv_vmv_s_x_u32m1: |
9298 | case RISCV::BI__builtin_rvv_vmv_s_x_u32m2: |
9299 | case RISCV::BI__builtin_rvv_vmv_s_x_u32m4: |
9300 | case RISCV::BI__builtin_rvv_vmv_s_x_u32m8: |
9301 | case RISCV::BI__builtin_rvv_vmv_s_x_u32mf2: |
9302 | case RISCV::BI__builtin_rvv_vmv_s_x_u64m1: |
9303 | case RISCV::BI__builtin_rvv_vmv_s_x_u64m2: |
9304 | case RISCV::BI__builtin_rvv_vmv_s_x_u64m4: |
9305 | case RISCV::BI__builtin_rvv_vmv_s_x_u64m8: |
9306 | ID = Intrinsic::riscv_vmv_s_x; |
9307 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
9308 | break; |
9309 | case RISCV::BI__builtin_rvv_vmv_v_v_u8m1: |
9310 | case RISCV::BI__builtin_rvv_vmv_v_v_u8m2: |
9311 | case RISCV::BI__builtin_rvv_vmv_v_v_u8m4: |
9312 | case RISCV::BI__builtin_rvv_vmv_v_v_u8m8: |
9313 | case RISCV::BI__builtin_rvv_vmv_v_v_u8mf2: |
9314 | case RISCV::BI__builtin_rvv_vmv_v_v_u8mf4: |
9315 | case RISCV::BI__builtin_rvv_vmv_v_v_u8mf8: |
9316 | case RISCV::BI__builtin_rvv_vmv_v_v_u16m1: |
9317 | case RISCV::BI__builtin_rvv_vmv_v_v_u16m2: |
9318 | case RISCV::BI__builtin_rvv_vmv_v_v_u16m4: |
9319 | case RISCV::BI__builtin_rvv_vmv_v_v_u16m8: |
9320 | case RISCV::BI__builtin_rvv_vmv_v_v_u16mf2: |
9321 | case RISCV::BI__builtin_rvv_vmv_v_v_u16mf4: |
9322 | case RISCV::BI__builtin_rvv_vmv_v_v_u32m1: |
9323 | case RISCV::BI__builtin_rvv_vmv_v_v_u32m2: |
9324 | case RISCV::BI__builtin_rvv_vmv_v_v_u32m4: |
9325 | case RISCV::BI__builtin_rvv_vmv_v_v_u32m8: |
9326 | case RISCV::BI__builtin_rvv_vmv_v_v_u32mf2: |
9327 | case RISCV::BI__builtin_rvv_vmv_v_v_u64m1: |
9328 | case RISCV::BI__builtin_rvv_vmv_v_v_u64m2: |
9329 | case RISCV::BI__builtin_rvv_vmv_v_v_u64m4: |
9330 | case RISCV::BI__builtin_rvv_vmv_v_v_u64m8: |
9331 | case RISCV::BI__builtin_rvv_vmv_v_v_i8m1: |
9332 | case RISCV::BI__builtin_rvv_vmv_v_v_i8m2: |
9333 | case RISCV::BI__builtin_rvv_vmv_v_v_i8m4: |
9334 | case RISCV::BI__builtin_rvv_vmv_v_v_i8m8: |
9335 | case RISCV::BI__builtin_rvv_vmv_v_v_i8mf2: |
9336 | case RISCV::BI__builtin_rvv_vmv_v_v_i8mf4: |
9337 | case RISCV::BI__builtin_rvv_vmv_v_v_i8mf8: |
9338 | case RISCV::BI__builtin_rvv_vmv_v_v_i16m1: |
9339 | case RISCV::BI__builtin_rvv_vmv_v_v_i16m2: |
9340 | case RISCV::BI__builtin_rvv_vmv_v_v_i16m4: |
9341 | case RISCV::BI__builtin_rvv_vmv_v_v_i16m8: |
9342 | case RISCV::BI__builtin_rvv_vmv_v_v_i16mf2: |
9343 | case RISCV::BI__builtin_rvv_vmv_v_v_i16mf4: |
9344 | case RISCV::BI__builtin_rvv_vmv_v_v_i32m1: |
9345 | case RISCV::BI__builtin_rvv_vmv_v_v_i32m2: |
9346 | case RISCV::BI__builtin_rvv_vmv_v_v_i32m4: |
9347 | case RISCV::BI__builtin_rvv_vmv_v_v_i32m8: |
9348 | case RISCV::BI__builtin_rvv_vmv_v_v_i32mf2: |
9349 | case RISCV::BI__builtin_rvv_vmv_v_v_i64m1: |
9350 | case RISCV::BI__builtin_rvv_vmv_v_v_i64m2: |
9351 | case RISCV::BI__builtin_rvv_vmv_v_v_i64m4: |
9352 | case RISCV::BI__builtin_rvv_vmv_v_v_i64m8: |
9353 | case RISCV::BI__builtin_rvv_vmv_v_v_f32m1: |
9354 | case RISCV::BI__builtin_rvv_vmv_v_v_f32m2: |
9355 | case RISCV::BI__builtin_rvv_vmv_v_v_f32m4: |
9356 | case RISCV::BI__builtin_rvv_vmv_v_v_f32m8: |
9357 | case RISCV::BI__builtin_rvv_vmv_v_v_f32mf2: |
9358 | case RISCV::BI__builtin_rvv_vmv_v_v_f64m1: |
9359 | case RISCV::BI__builtin_rvv_vmv_v_v_f64m2: |
9360 | case RISCV::BI__builtin_rvv_vmv_v_v_f64m4: |
9361 | case RISCV::BI__builtin_rvv_vmv_v_v_f64m8: |
9362 | ID = Intrinsic::riscv_vmv_v_v; |
9363 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
9364 | break; |
9365 | case RISCV::BI__builtin_rvv_vmv_v_x_i8m1: |
9366 | case RISCV::BI__builtin_rvv_vmv_v_x_i8m2: |
9367 | case RISCV::BI__builtin_rvv_vmv_v_x_i8m4: |
9368 | case RISCV::BI__builtin_rvv_vmv_v_x_i8m8: |
9369 | case RISCV::BI__builtin_rvv_vmv_v_x_i8mf2: |
9370 | case RISCV::BI__builtin_rvv_vmv_v_x_i8mf4: |
9371 | case RISCV::BI__builtin_rvv_vmv_v_x_i8mf8: |
9372 | case RISCV::BI__builtin_rvv_vmv_v_x_i16m1: |
9373 | case RISCV::BI__builtin_rvv_vmv_v_x_i16m2: |
9374 | case RISCV::BI__builtin_rvv_vmv_v_x_i16m4: |
9375 | case RISCV::BI__builtin_rvv_vmv_v_x_i16m8: |
9376 | case RISCV::BI__builtin_rvv_vmv_v_x_i16mf2: |
9377 | case RISCV::BI__builtin_rvv_vmv_v_x_i16mf4: |
9378 | case RISCV::BI__builtin_rvv_vmv_v_x_i32m1: |
9379 | case RISCV::BI__builtin_rvv_vmv_v_x_i32m2: |
9380 | case RISCV::BI__builtin_rvv_vmv_v_x_i32m4: |
9381 | case RISCV::BI__builtin_rvv_vmv_v_x_i32m8: |
9382 | case RISCV::BI__builtin_rvv_vmv_v_x_i32mf2: |
9383 | case RISCV::BI__builtin_rvv_vmv_v_x_i64m1: |
9384 | case RISCV::BI__builtin_rvv_vmv_v_x_i64m2: |
9385 | case RISCV::BI__builtin_rvv_vmv_v_x_i64m4: |
9386 | case RISCV::BI__builtin_rvv_vmv_v_x_i64m8: |
9387 | case RISCV::BI__builtin_rvv_vmv_v_x_u8m1: |
9388 | case RISCV::BI__builtin_rvv_vmv_v_x_u8m2: |
9389 | case RISCV::BI__builtin_rvv_vmv_v_x_u8m4: |
9390 | case RISCV::BI__builtin_rvv_vmv_v_x_u8m8: |
9391 | case RISCV::BI__builtin_rvv_vmv_v_x_u8mf2: |
9392 | case RISCV::BI__builtin_rvv_vmv_v_x_u8mf4: |
9393 | case RISCV::BI__builtin_rvv_vmv_v_x_u8mf8: |
9394 | case RISCV::BI__builtin_rvv_vmv_v_x_u16m1: |
9395 | case RISCV::BI__builtin_rvv_vmv_v_x_u16m2: |
9396 | case RISCV::BI__builtin_rvv_vmv_v_x_u16m4: |
9397 | case RISCV::BI__builtin_rvv_vmv_v_x_u16m8: |
9398 | case RISCV::BI__builtin_rvv_vmv_v_x_u16mf2: |
9399 | case RISCV::BI__builtin_rvv_vmv_v_x_u16mf4: |
9400 | case RISCV::BI__builtin_rvv_vmv_v_x_u32m1: |
9401 | case RISCV::BI__builtin_rvv_vmv_v_x_u32m2: |
9402 | case RISCV::BI__builtin_rvv_vmv_v_x_u32m4: |
9403 | case RISCV::BI__builtin_rvv_vmv_v_x_u32m8: |
9404 | case RISCV::BI__builtin_rvv_vmv_v_x_u32mf2: |
9405 | case RISCV::BI__builtin_rvv_vmv_v_x_u64m1: |
9406 | case RISCV::BI__builtin_rvv_vmv_v_x_u64m2: |
9407 | case RISCV::BI__builtin_rvv_vmv_v_x_u64m4: |
9408 | case RISCV::BI__builtin_rvv_vmv_v_x_u64m8: |
9409 | ID = Intrinsic::riscv_vmv_v_x; |
9410 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
9411 | break; |
9412 | case RISCV::BI__builtin_rvv_vmv_x_s_i8m1_i8: |
9413 | case RISCV::BI__builtin_rvv_vmv_x_s_i8m2_i8: |
9414 | case RISCV::BI__builtin_rvv_vmv_x_s_i8m4_i8: |
9415 | case RISCV::BI__builtin_rvv_vmv_x_s_i8m8_i8: |
9416 | case RISCV::BI__builtin_rvv_vmv_x_s_i8mf2_i8: |
9417 | case RISCV::BI__builtin_rvv_vmv_x_s_i8mf4_i8: |
9418 | case RISCV::BI__builtin_rvv_vmv_x_s_i8mf8_i8: |
9419 | case RISCV::BI__builtin_rvv_vmv_x_s_i16m1_i16: |
9420 | case RISCV::BI__builtin_rvv_vmv_x_s_i16m2_i16: |
9421 | case RISCV::BI__builtin_rvv_vmv_x_s_i16m4_i16: |
9422 | case RISCV::BI__builtin_rvv_vmv_x_s_i16m8_i16: |
9423 | case RISCV::BI__builtin_rvv_vmv_x_s_i16mf2_i16: |
9424 | case RISCV::BI__builtin_rvv_vmv_x_s_i16mf4_i16: |
9425 | case RISCV::BI__builtin_rvv_vmv_x_s_i32m1_i32: |
9426 | case RISCV::BI__builtin_rvv_vmv_x_s_i32m2_i32: |
9427 | case RISCV::BI__builtin_rvv_vmv_x_s_i32m4_i32: |
9428 | case RISCV::BI__builtin_rvv_vmv_x_s_i32m8_i32: |
9429 | case RISCV::BI__builtin_rvv_vmv_x_s_i32mf2_i32: |
9430 | case RISCV::BI__builtin_rvv_vmv_x_s_i64m1_i64: |
9431 | case RISCV::BI__builtin_rvv_vmv_x_s_i64m2_i64: |
9432 | case RISCV::BI__builtin_rvv_vmv_x_s_i64m4_i64: |
9433 | case RISCV::BI__builtin_rvv_vmv_x_s_i64m8_i64: |
9434 | case RISCV::BI__builtin_rvv_vmv_x_s_u8m1_u8: |
9435 | case RISCV::BI__builtin_rvv_vmv_x_s_u8m2_u8: |
9436 | case RISCV::BI__builtin_rvv_vmv_x_s_u8m4_u8: |
9437 | case RISCV::BI__builtin_rvv_vmv_x_s_u8m8_u8: |
9438 | case RISCV::BI__builtin_rvv_vmv_x_s_u8mf2_u8: |
9439 | case RISCV::BI__builtin_rvv_vmv_x_s_u8mf4_u8: |
9440 | case RISCV::BI__builtin_rvv_vmv_x_s_u8mf8_u8: |
9441 | case RISCV::BI__builtin_rvv_vmv_x_s_u16m1_u16: |
9442 | case RISCV::BI__builtin_rvv_vmv_x_s_u16m2_u16: |
9443 | case RISCV::BI__builtin_rvv_vmv_x_s_u16m4_u16: |
9444 | case RISCV::BI__builtin_rvv_vmv_x_s_u16m8_u16: |
9445 | case RISCV::BI__builtin_rvv_vmv_x_s_u16mf2_u16: |
9446 | case RISCV::BI__builtin_rvv_vmv_x_s_u16mf4_u16: |
9447 | case RISCV::BI__builtin_rvv_vmv_x_s_u32m1_u32: |
9448 | case RISCV::BI__builtin_rvv_vmv_x_s_u32m2_u32: |
9449 | case RISCV::BI__builtin_rvv_vmv_x_s_u32m4_u32: |
9450 | case RISCV::BI__builtin_rvv_vmv_x_s_u32m8_u32: |
9451 | case RISCV::BI__builtin_rvv_vmv_x_s_u32mf2_u32: |
9452 | case RISCV::BI__builtin_rvv_vmv_x_s_u64m1_u64: |
9453 | case RISCV::BI__builtin_rvv_vmv_x_s_u64m2_u64: |
9454 | case RISCV::BI__builtin_rvv_vmv_x_s_u64m4_u64: |
9455 | case RISCV::BI__builtin_rvv_vmv_x_s_u64m8_u64: |
9456 | ID = Intrinsic::riscv_vmv_x_s; |
9457 | IntrinsicTypes = {Ops[0]->getType()}; |
9458 | break; |
9459 | case RISCV::BI__builtin_rvv_vmxnor_mm_b8: |
9460 | case RISCV::BI__builtin_rvv_vmxnor_mm_b4: |
9461 | case RISCV::BI__builtin_rvv_vmxnor_mm_b2: |
9462 | case RISCV::BI__builtin_rvv_vmxnor_mm_b1: |
9463 | case RISCV::BI__builtin_rvv_vmxnor_mm_b16: |
9464 | case RISCV::BI__builtin_rvv_vmxnor_mm_b32: |
9465 | case RISCV::BI__builtin_rvv_vmxnor_mm_b64: |
9466 | ID = Intrinsic::riscv_vmxnor; |
9467 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
9468 | break; |
9469 | case RISCV::BI__builtin_rvv_vmxor_mm_b8: |
9470 | case RISCV::BI__builtin_rvv_vmxor_mm_b4: |
9471 | case RISCV::BI__builtin_rvv_vmxor_mm_b2: |
9472 | case RISCV::BI__builtin_rvv_vmxor_mm_b1: |
9473 | case RISCV::BI__builtin_rvv_vmxor_mm_b16: |
9474 | case RISCV::BI__builtin_rvv_vmxor_mm_b32: |
9475 | case RISCV::BI__builtin_rvv_vmxor_mm_b64: |
9476 | ID = Intrinsic::riscv_vmxor; |
9477 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
9478 | break; |
9479 | case RISCV::BI__builtin_rvv_vnclip_wv_i8m1: |
9480 | case RISCV::BI__builtin_rvv_vnclip_wv_i8m2: |
9481 | case RISCV::BI__builtin_rvv_vnclip_wv_i8m4: |
9482 | case RISCV::BI__builtin_rvv_vnclip_wv_i8mf2: |
9483 | case RISCV::BI__builtin_rvv_vnclip_wv_i8mf4: |
9484 | case RISCV::BI__builtin_rvv_vnclip_wv_i8mf8: |
9485 | case RISCV::BI__builtin_rvv_vnclip_wv_i16m1: |
9486 | case RISCV::BI__builtin_rvv_vnclip_wv_i16m2: |
9487 | case RISCV::BI__builtin_rvv_vnclip_wv_i16m4: |
9488 | case RISCV::BI__builtin_rvv_vnclip_wv_i16mf2: |
9489 | case RISCV::BI__builtin_rvv_vnclip_wv_i16mf4: |
9490 | case RISCV::BI__builtin_rvv_vnclip_wv_i32m1: |
9491 | case RISCV::BI__builtin_rvv_vnclip_wv_i32m2: |
9492 | case RISCV::BI__builtin_rvv_vnclip_wv_i32m4: |
9493 | case RISCV::BI__builtin_rvv_vnclip_wv_i32mf2: |
9494 | case RISCV::BI__builtin_rvv_vnclip_wx_i8m1: |
9495 | case RISCV::BI__builtin_rvv_vnclip_wx_i8m2: |
9496 | case RISCV::BI__builtin_rvv_vnclip_wx_i8m4: |
9497 | case RISCV::BI__builtin_rvv_vnclip_wx_i8mf2: |
9498 | case RISCV::BI__builtin_rvv_vnclip_wx_i8mf4: |
9499 | case RISCV::BI__builtin_rvv_vnclip_wx_i8mf8: |
9500 | case RISCV::BI__builtin_rvv_vnclip_wx_i16m1: |
9501 | case RISCV::BI__builtin_rvv_vnclip_wx_i16m2: |
9502 | case RISCV::BI__builtin_rvv_vnclip_wx_i16m4: |
9503 | case RISCV::BI__builtin_rvv_vnclip_wx_i16mf2: |
9504 | case RISCV::BI__builtin_rvv_vnclip_wx_i16mf4: |
9505 | case RISCV::BI__builtin_rvv_vnclip_wx_i32m1: |
9506 | case RISCV::BI__builtin_rvv_vnclip_wx_i32m2: |
9507 | case RISCV::BI__builtin_rvv_vnclip_wx_i32m4: |
9508 | case RISCV::BI__builtin_rvv_vnclip_wx_i32mf2: |
9509 | ID = Intrinsic::riscv_vnclip; |
9510 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
9511 | break; |
9512 | case RISCV::BI__builtin_rvv_vnclip_wv_i8m1_m: |
9513 | case RISCV::BI__builtin_rvv_vnclip_wv_i8m2_m: |
9514 | case RISCV::BI__builtin_rvv_vnclip_wv_i8m4_m: |
9515 | case RISCV::BI__builtin_rvv_vnclip_wv_i8mf2_m: |
9516 | case RISCV::BI__builtin_rvv_vnclip_wv_i8mf4_m: |
9517 | case RISCV::BI__builtin_rvv_vnclip_wv_i8mf8_m: |
9518 | case RISCV::BI__builtin_rvv_vnclip_wv_i16m1_m: |
9519 | case RISCV::BI__builtin_rvv_vnclip_wv_i16m2_m: |
9520 | case RISCV::BI__builtin_rvv_vnclip_wv_i16m4_m: |
9521 | case RISCV::BI__builtin_rvv_vnclip_wv_i16mf2_m: |
9522 | case RISCV::BI__builtin_rvv_vnclip_wv_i16mf4_m: |
9523 | case RISCV::BI__builtin_rvv_vnclip_wv_i32m1_m: |
9524 | case RISCV::BI__builtin_rvv_vnclip_wv_i32m2_m: |
9525 | case RISCV::BI__builtin_rvv_vnclip_wv_i32m4_m: |
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10010 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
10011 | break; |
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10032 | case RISCV::BI__builtin_rvv_vnsra_wx_i8mf8_m: |
10033 | case RISCV::BI__builtin_rvv_vnsra_wx_i16m1_m: |
10034 | case RISCV::BI__builtin_rvv_vnsra_wx_i16m2_m: |
10035 | case RISCV::BI__builtin_rvv_vnsra_wx_i16m4_m: |
10036 | case RISCV::BI__builtin_rvv_vnsra_wx_i16mf2_m: |
10037 | case RISCV::BI__builtin_rvv_vnsra_wx_i16mf4_m: |
10038 | case RISCV::BI__builtin_rvv_vnsra_wx_i32m1_m: |
10039 | case RISCV::BI__builtin_rvv_vnsra_wx_i32m2_m: |
10040 | case RISCV::BI__builtin_rvv_vnsra_wx_i32m4_m: |
10041 | case RISCV::BI__builtin_rvv_vnsra_wx_i32mf2_m: |
10042 | ID = Intrinsic::riscv_vnsra_mask; |
10043 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10044 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
10045 | break; |
10046 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m1: |
10047 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m2: |
10048 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m4: |
10049 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf2: |
10050 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf4: |
10051 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf8: |
10052 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m1: |
10053 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m2: |
10054 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m4: |
10055 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16mf2: |
10056 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16mf4: |
10057 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m1: |
10058 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m2: |
10059 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m4: |
10060 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32mf2: |
10061 | ID = Intrinsic::riscv_vnsrl; |
10062 | |
10063 | { |
10064 | // op1, vl |
10065 | IntrinsicTypes = {ResultType, |
10066 | Ops[0]->getType(), |
10067 | Ops[1]->getType(), |
10068 | Ops[1]->getType()}; |
10069 | Ops.insert(Ops.begin() + 1, llvm::Constant::getNullValue(IntrinsicTypes[2])); |
10070 | break; |
10071 | } |
10072 | break; |
10073 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8m1: |
10074 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8m2: |
10075 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8m4: |
10076 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8mf2: |
10077 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8mf4: |
10078 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8mf8: |
10079 | case RISCV::BI__builtin_rvv_vnsrl_wv_u16m1: |
10080 | case RISCV::BI__builtin_rvv_vnsrl_wv_u16m2: |
10081 | case RISCV::BI__builtin_rvv_vnsrl_wv_u16m4: |
10082 | case RISCV::BI__builtin_rvv_vnsrl_wv_u16mf2: |
10083 | case RISCV::BI__builtin_rvv_vnsrl_wv_u16mf4: |
10084 | case RISCV::BI__builtin_rvv_vnsrl_wv_u32m1: |
10085 | case RISCV::BI__builtin_rvv_vnsrl_wv_u32m2: |
10086 | case RISCV::BI__builtin_rvv_vnsrl_wv_u32m4: |
10087 | case RISCV::BI__builtin_rvv_vnsrl_wv_u32mf2: |
10088 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8m1: |
10089 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8m2: |
10090 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8m4: |
10091 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8mf2: |
10092 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8mf4: |
10093 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8mf8: |
10094 | case RISCV::BI__builtin_rvv_vnsrl_wx_u16m1: |
10095 | case RISCV::BI__builtin_rvv_vnsrl_wx_u16m2: |
10096 | case RISCV::BI__builtin_rvv_vnsrl_wx_u16m4: |
10097 | case RISCV::BI__builtin_rvv_vnsrl_wx_u16mf2: |
10098 | case RISCV::BI__builtin_rvv_vnsrl_wx_u16mf4: |
10099 | case RISCV::BI__builtin_rvv_vnsrl_wx_u32m1: |
10100 | case RISCV::BI__builtin_rvv_vnsrl_wx_u32m2: |
10101 | case RISCV::BI__builtin_rvv_vnsrl_wx_u32m4: |
10102 | case RISCV::BI__builtin_rvv_vnsrl_wx_u32mf2: |
10103 | ID = Intrinsic::riscv_vnsrl; |
10104 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
10105 | break; |
10106 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8m1: |
10107 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8m2: |
10108 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8m4: |
10109 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf2: |
10110 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf4: |
10111 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf8: |
10112 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m1: |
10113 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m2: |
10114 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m4: |
10115 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16mf2: |
10116 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16mf4: |
10117 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32m1: |
10118 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32m2: |
10119 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32m4: |
10120 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32mf2: |
10121 | ID = Intrinsic::riscv_vnsrl; |
10122 | |
10123 | { |
10124 | // op1, vl |
10125 | IntrinsicTypes = {ResultType, |
10126 | Ops[0]->getType(), |
10127 | Ops[1]->getType(), |
10128 | Ops[1]->getType()}; |
10129 | Ops.insert(Ops.begin() + 1, llvm::Constant::getNullValue(IntrinsicTypes[2])); |
10130 | break; |
10131 | } |
10132 | break; |
10133 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m1_m: |
10134 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m2_m: |
10135 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8m4_m: |
10136 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf2_m: |
10137 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf4_m: |
10138 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i8mf8_m: |
10139 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m1_m: |
10140 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m2_m: |
10141 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16m4_m: |
10142 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16mf2_m: |
10143 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i16mf4_m: |
10144 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m1_m: |
10145 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m2_m: |
10146 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32m4_m: |
10147 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_i32mf2_m: |
10148 | ID = Intrinsic::riscv_vnsrl_mask; |
10149 | |
10150 | { |
10151 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10152 | // maskedoff, op1, mask, vl |
10153 | IntrinsicTypes = {ResultType, |
10154 | Ops[1]->getType(), |
10155 | Ops[3]->getType(), |
10156 | Ops[3]->getType()}; |
10157 | Ops.insert(Ops.begin() + 2, llvm::Constant::getNullValue(IntrinsicTypes[2])); |
10158 | break; |
10159 | } |
10160 | break; |
10161 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8m1_m: |
10162 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8m2_m: |
10163 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8m4_m: |
10164 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8mf2_m: |
10165 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8mf4_m: |
10166 | case RISCV::BI__builtin_rvv_vnsrl_wv_u8mf8_m: |
10167 | case RISCV::BI__builtin_rvv_vnsrl_wv_u16m1_m: |
10168 | case RISCV::BI__builtin_rvv_vnsrl_wv_u16m2_m: |
10169 | case RISCV::BI__builtin_rvv_vnsrl_wv_u16m4_m: |
10170 | case RISCV::BI__builtin_rvv_vnsrl_wv_u16mf2_m: |
10171 | case RISCV::BI__builtin_rvv_vnsrl_wv_u16mf4_m: |
10172 | case RISCV::BI__builtin_rvv_vnsrl_wv_u32m1_m: |
10173 | case RISCV::BI__builtin_rvv_vnsrl_wv_u32m2_m: |
10174 | case RISCV::BI__builtin_rvv_vnsrl_wv_u32m4_m: |
10175 | case RISCV::BI__builtin_rvv_vnsrl_wv_u32mf2_m: |
10176 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8m1_m: |
10177 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8m2_m: |
10178 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8m4_m: |
10179 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8mf2_m: |
10180 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8mf4_m: |
10181 | case RISCV::BI__builtin_rvv_vnsrl_wx_u8mf8_m: |
10182 | case RISCV::BI__builtin_rvv_vnsrl_wx_u16m1_m: |
10183 | case RISCV::BI__builtin_rvv_vnsrl_wx_u16m2_m: |
10184 | case RISCV::BI__builtin_rvv_vnsrl_wx_u16m4_m: |
10185 | case RISCV::BI__builtin_rvv_vnsrl_wx_u16mf2_m: |
10186 | case RISCV::BI__builtin_rvv_vnsrl_wx_u16mf4_m: |
10187 | case RISCV::BI__builtin_rvv_vnsrl_wx_u32m1_m: |
10188 | case RISCV::BI__builtin_rvv_vnsrl_wx_u32m2_m: |
10189 | case RISCV::BI__builtin_rvv_vnsrl_wx_u32m4_m: |
10190 | case RISCV::BI__builtin_rvv_vnsrl_wx_u32mf2_m: |
10191 | ID = Intrinsic::riscv_vnsrl_mask; |
10192 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10193 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
10194 | break; |
10195 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8m1_m: |
10196 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8m2_m: |
10197 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8m4_m: |
10198 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf2_m: |
10199 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf4_m: |
10200 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u8mf8_m: |
10201 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m1_m: |
10202 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m2_m: |
10203 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16m4_m: |
10204 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16mf2_m: |
10205 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u16mf4_m: |
10206 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32m1_m: |
10207 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32m2_m: |
10208 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32m4_m: |
10209 | case RISCV::BI__builtin_rvv_vncvt_x_x_w_u32mf2_m: |
10210 | ID = Intrinsic::riscv_vnsrl_mask; |
10211 | |
10212 | { |
10213 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10214 | // maskedoff, op1, mask, vl |
10215 | IntrinsicTypes = {ResultType, |
10216 | Ops[1]->getType(), |
10217 | Ops[3]->getType(), |
10218 | Ops[3]->getType()}; |
10219 | Ops.insert(Ops.begin() + 2, llvm::Constant::getNullValue(IntrinsicTypes[2])); |
10220 | break; |
10221 | } |
10222 | break; |
10223 | case RISCV::BI__builtin_rvv_vor_vv_i8m1: |
10224 | case RISCV::BI__builtin_rvv_vor_vv_i8m2: |
10225 | case RISCV::BI__builtin_rvv_vor_vv_i8m4: |
10226 | case RISCV::BI__builtin_rvv_vor_vv_i8m8: |
10227 | case RISCV::BI__builtin_rvv_vor_vv_i8mf2: |
10228 | case RISCV::BI__builtin_rvv_vor_vv_i8mf4: |
10229 | case RISCV::BI__builtin_rvv_vor_vv_i8mf8: |
10230 | case RISCV::BI__builtin_rvv_vor_vv_i16m1: |
10231 | case RISCV::BI__builtin_rvv_vor_vv_i16m2: |
10232 | case RISCV::BI__builtin_rvv_vor_vv_i16m4: |
10233 | case RISCV::BI__builtin_rvv_vor_vv_i16m8: |
10234 | case RISCV::BI__builtin_rvv_vor_vv_i16mf2: |
10235 | case RISCV::BI__builtin_rvv_vor_vv_i16mf4: |
10236 | case RISCV::BI__builtin_rvv_vor_vv_i32m1: |
10237 | case RISCV::BI__builtin_rvv_vor_vv_i32m2: |
10238 | case RISCV::BI__builtin_rvv_vor_vv_i32m4: |
10239 | case RISCV::BI__builtin_rvv_vor_vv_i32m8: |
10240 | case RISCV::BI__builtin_rvv_vor_vv_i32mf2: |
10241 | case RISCV::BI__builtin_rvv_vor_vv_i64m1: |
10242 | case RISCV::BI__builtin_rvv_vor_vv_i64m2: |
10243 | case RISCV::BI__builtin_rvv_vor_vv_i64m4: |
10244 | case RISCV::BI__builtin_rvv_vor_vv_i64m8: |
10245 | case RISCV::BI__builtin_rvv_vor_vx_i8m1: |
10246 | case RISCV::BI__builtin_rvv_vor_vx_i8m2: |
10247 | case RISCV::BI__builtin_rvv_vor_vx_i8m4: |
10248 | case RISCV::BI__builtin_rvv_vor_vx_i8m8: |
10249 | case RISCV::BI__builtin_rvv_vor_vx_i8mf2: |
10250 | case RISCV::BI__builtin_rvv_vor_vx_i8mf4: |
10251 | case RISCV::BI__builtin_rvv_vor_vx_i8mf8: |
10252 | case RISCV::BI__builtin_rvv_vor_vx_i16m1: |
10253 | case RISCV::BI__builtin_rvv_vor_vx_i16m2: |
10254 | case RISCV::BI__builtin_rvv_vor_vx_i16m4: |
10255 | case RISCV::BI__builtin_rvv_vor_vx_i16m8: |
10256 | case RISCV::BI__builtin_rvv_vor_vx_i16mf2: |
10257 | case RISCV::BI__builtin_rvv_vor_vx_i16mf4: |
10258 | case RISCV::BI__builtin_rvv_vor_vx_i32m1: |
10259 | case RISCV::BI__builtin_rvv_vor_vx_i32m2: |
10260 | case RISCV::BI__builtin_rvv_vor_vx_i32m4: |
10261 | case RISCV::BI__builtin_rvv_vor_vx_i32m8: |
10262 | case RISCV::BI__builtin_rvv_vor_vx_i32mf2: |
10263 | case RISCV::BI__builtin_rvv_vor_vx_i64m1: |
10264 | case RISCV::BI__builtin_rvv_vor_vx_i64m2: |
10265 | case RISCV::BI__builtin_rvv_vor_vx_i64m4: |
10266 | case RISCV::BI__builtin_rvv_vor_vx_i64m8: |
10267 | case RISCV::BI__builtin_rvv_vor_vv_u8m1: |
10268 | case RISCV::BI__builtin_rvv_vor_vv_u8m2: |
10269 | case RISCV::BI__builtin_rvv_vor_vv_u8m4: |
10270 | case RISCV::BI__builtin_rvv_vor_vv_u8m8: |
10271 | case RISCV::BI__builtin_rvv_vor_vv_u8mf2: |
10272 | case RISCV::BI__builtin_rvv_vor_vv_u8mf4: |
10273 | case RISCV::BI__builtin_rvv_vor_vv_u8mf8: |
10274 | case RISCV::BI__builtin_rvv_vor_vv_u16m1: |
10275 | case RISCV::BI__builtin_rvv_vor_vv_u16m2: |
10276 | case RISCV::BI__builtin_rvv_vor_vv_u16m4: |
10277 | case RISCV::BI__builtin_rvv_vor_vv_u16m8: |
10278 | case RISCV::BI__builtin_rvv_vor_vv_u16mf2: |
10279 | case RISCV::BI__builtin_rvv_vor_vv_u16mf4: |
10280 | case RISCV::BI__builtin_rvv_vor_vv_u32m1: |
10281 | case RISCV::BI__builtin_rvv_vor_vv_u32m2: |
10282 | case RISCV::BI__builtin_rvv_vor_vv_u32m4: |
10283 | case RISCV::BI__builtin_rvv_vor_vv_u32m8: |
10284 | case RISCV::BI__builtin_rvv_vor_vv_u32mf2: |
10285 | case RISCV::BI__builtin_rvv_vor_vv_u64m1: |
10286 | case RISCV::BI__builtin_rvv_vor_vv_u64m2: |
10287 | case RISCV::BI__builtin_rvv_vor_vv_u64m4: |
10288 | case RISCV::BI__builtin_rvv_vor_vv_u64m8: |
10289 | case RISCV::BI__builtin_rvv_vor_vx_u8m1: |
10290 | case RISCV::BI__builtin_rvv_vor_vx_u8m2: |
10291 | case RISCV::BI__builtin_rvv_vor_vx_u8m4: |
10292 | case RISCV::BI__builtin_rvv_vor_vx_u8m8: |
10293 | case RISCV::BI__builtin_rvv_vor_vx_u8mf2: |
10294 | case RISCV::BI__builtin_rvv_vor_vx_u8mf4: |
10295 | case RISCV::BI__builtin_rvv_vor_vx_u8mf8: |
10296 | case RISCV::BI__builtin_rvv_vor_vx_u16m1: |
10297 | case RISCV::BI__builtin_rvv_vor_vx_u16m2: |
10298 | case RISCV::BI__builtin_rvv_vor_vx_u16m4: |
10299 | case RISCV::BI__builtin_rvv_vor_vx_u16m8: |
10300 | case RISCV::BI__builtin_rvv_vor_vx_u16mf2: |
10301 | case RISCV::BI__builtin_rvv_vor_vx_u16mf4: |
10302 | case RISCV::BI__builtin_rvv_vor_vx_u32m1: |
10303 | case RISCV::BI__builtin_rvv_vor_vx_u32m2: |
10304 | case RISCV::BI__builtin_rvv_vor_vx_u32m4: |
10305 | case RISCV::BI__builtin_rvv_vor_vx_u32m8: |
10306 | case RISCV::BI__builtin_rvv_vor_vx_u32mf2: |
10307 | case RISCV::BI__builtin_rvv_vor_vx_u64m1: |
10308 | case RISCV::BI__builtin_rvv_vor_vx_u64m2: |
10309 | case RISCV::BI__builtin_rvv_vor_vx_u64m4: |
10310 | case RISCV::BI__builtin_rvv_vor_vx_u64m8: |
10311 | ID = Intrinsic::riscv_vor; |
10312 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10313 | break; |
10314 | case RISCV::BI__builtin_rvv_vor_vv_i8m1_m: |
10315 | case RISCV::BI__builtin_rvv_vor_vv_i8m2_m: |
10316 | case RISCV::BI__builtin_rvv_vor_vv_i8m4_m: |
10317 | case RISCV::BI__builtin_rvv_vor_vv_i8m8_m: |
10318 | case RISCV::BI__builtin_rvv_vor_vv_i8mf2_m: |
10319 | case RISCV::BI__builtin_rvv_vor_vv_i8mf4_m: |
10320 | case RISCV::BI__builtin_rvv_vor_vv_i8mf8_m: |
10321 | case RISCV::BI__builtin_rvv_vor_vv_i16m1_m: |
10322 | case RISCV::BI__builtin_rvv_vor_vv_i16m2_m: |
10323 | case RISCV::BI__builtin_rvv_vor_vv_i16m4_m: |
10324 | case RISCV::BI__builtin_rvv_vor_vv_i16m8_m: |
10325 | case RISCV::BI__builtin_rvv_vor_vv_i16mf2_m: |
10326 | case RISCV::BI__builtin_rvv_vor_vv_i16mf4_m: |
10327 | case RISCV::BI__builtin_rvv_vor_vv_i32m1_m: |
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10329 | case RISCV::BI__builtin_rvv_vor_vv_i32m4_m: |
10330 | case RISCV::BI__builtin_rvv_vor_vv_i32m8_m: |
10331 | case RISCV::BI__builtin_rvv_vor_vv_i32mf2_m: |
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10339 | case RISCV::BI__builtin_rvv_vor_vx_i8m8_m: |
10340 | case RISCV::BI__builtin_rvv_vor_vx_i8mf2_m: |
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10342 | case RISCV::BI__builtin_rvv_vor_vx_i8mf8_m: |
10343 | case RISCV::BI__builtin_rvv_vor_vx_i16m1_m: |
10344 | case RISCV::BI__builtin_rvv_vor_vx_i16m2_m: |
10345 | case RISCV::BI__builtin_rvv_vor_vx_i16m4_m: |
10346 | case RISCV::BI__builtin_rvv_vor_vx_i16m8_m: |
10347 | case RISCV::BI__builtin_rvv_vor_vx_i16mf2_m: |
10348 | case RISCV::BI__builtin_rvv_vor_vx_i16mf4_m: |
10349 | case RISCV::BI__builtin_rvv_vor_vx_i32m1_m: |
10350 | case RISCV::BI__builtin_rvv_vor_vx_i32m2_m: |
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10355 | case RISCV::BI__builtin_rvv_vor_vx_i64m2_m: |
10356 | case RISCV::BI__builtin_rvv_vor_vx_i64m4_m: |
10357 | case RISCV::BI__builtin_rvv_vor_vx_i64m8_m: |
10358 | case RISCV::BI__builtin_rvv_vor_vv_u8m1_m: |
10359 | case RISCV::BI__builtin_rvv_vor_vv_u8m2_m: |
10360 | case RISCV::BI__builtin_rvv_vor_vv_u8m4_m: |
10361 | case RISCV::BI__builtin_rvv_vor_vv_u8m8_m: |
10362 | case RISCV::BI__builtin_rvv_vor_vv_u8mf2_m: |
10363 | case RISCV::BI__builtin_rvv_vor_vv_u8mf4_m: |
10364 | case RISCV::BI__builtin_rvv_vor_vv_u8mf8_m: |
10365 | case RISCV::BI__builtin_rvv_vor_vv_u16m1_m: |
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10368 | case RISCV::BI__builtin_rvv_vor_vv_u16m8_m: |
10369 | case RISCV::BI__builtin_rvv_vor_vv_u16mf2_m: |
10370 | case RISCV::BI__builtin_rvv_vor_vv_u16mf4_m: |
10371 | case RISCV::BI__builtin_rvv_vor_vv_u32m1_m: |
10372 | case RISCV::BI__builtin_rvv_vor_vv_u32m2_m: |
10373 | case RISCV::BI__builtin_rvv_vor_vv_u32m4_m: |
10374 | case RISCV::BI__builtin_rvv_vor_vv_u32m8_m: |
10375 | case RISCV::BI__builtin_rvv_vor_vv_u32mf2_m: |
10376 | case RISCV::BI__builtin_rvv_vor_vv_u64m1_m: |
10377 | case RISCV::BI__builtin_rvv_vor_vv_u64m2_m: |
10378 | case RISCV::BI__builtin_rvv_vor_vv_u64m4_m: |
10379 | case RISCV::BI__builtin_rvv_vor_vv_u64m8_m: |
10380 | case RISCV::BI__builtin_rvv_vor_vx_u8m1_m: |
10381 | case RISCV::BI__builtin_rvv_vor_vx_u8m2_m: |
10382 | case RISCV::BI__builtin_rvv_vor_vx_u8m4_m: |
10383 | case RISCV::BI__builtin_rvv_vor_vx_u8m8_m: |
10384 | case RISCV::BI__builtin_rvv_vor_vx_u8mf2_m: |
10385 | case RISCV::BI__builtin_rvv_vor_vx_u8mf4_m: |
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10389 | case RISCV::BI__builtin_rvv_vor_vx_u16m4_m: |
10390 | case RISCV::BI__builtin_rvv_vor_vx_u16m8_m: |
10391 | case RISCV::BI__builtin_rvv_vor_vx_u16mf2_m: |
10392 | case RISCV::BI__builtin_rvv_vor_vx_u16mf4_m: |
10393 | case RISCV::BI__builtin_rvv_vor_vx_u32m1_m: |
10394 | case RISCV::BI__builtin_rvv_vor_vx_u32m2_m: |
10395 | case RISCV::BI__builtin_rvv_vor_vx_u32m4_m: |
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10397 | case RISCV::BI__builtin_rvv_vor_vx_u32mf2_m: |
10398 | case RISCV::BI__builtin_rvv_vor_vx_u64m1_m: |
10399 | case RISCV::BI__builtin_rvv_vor_vx_u64m2_m: |
10400 | case RISCV::BI__builtin_rvv_vor_vx_u64m4_m: |
10401 | case RISCV::BI__builtin_rvv_vor_vx_u64m8_m: |
10402 | ID = Intrinsic::riscv_vor_mask; |
10403 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10404 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
10405 | break; |
10406 | case RISCV::BI__builtin_rvv_vpopc_m_b8: |
10407 | case RISCV::BI__builtin_rvv_vpopc_m_b4: |
10408 | case RISCV::BI__builtin_rvv_vpopc_m_b2: |
10409 | case RISCV::BI__builtin_rvv_vpopc_m_b1: |
10410 | case RISCV::BI__builtin_rvv_vpopc_m_b16: |
10411 | case RISCV::BI__builtin_rvv_vpopc_m_b32: |
10412 | case RISCV::BI__builtin_rvv_vpopc_m_b64: |
10413 | ID = Intrinsic::riscv_vpopc; |
10414 | IntrinsicTypes = {Ops[0]->getType(), Ops.back()->getType()}; |
10415 | break; |
10416 | case RISCV::BI__builtin_rvv_vpopc_m_b8_m: |
10417 | case RISCV::BI__builtin_rvv_vpopc_m_b4_m: |
10418 | case RISCV::BI__builtin_rvv_vpopc_m_b2_m: |
10419 | case RISCV::BI__builtin_rvv_vpopc_m_b1_m: |
10420 | case RISCV::BI__builtin_rvv_vpopc_m_b16_m: |
10421 | case RISCV::BI__builtin_rvv_vpopc_m_b32_m: |
10422 | case RISCV::BI__builtin_rvv_vpopc_m_b64_m: |
10423 | ID = Intrinsic::riscv_vpopc_mask; |
10424 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10425 | IntrinsicTypes = {Ops[0]->getType(), Ops.back()->getType()}; |
10426 | break; |
10427 | case RISCV::BI__builtin_rvv_vredand_vs_i8m1_i8m1: |
10428 | case RISCV::BI__builtin_rvv_vredand_vs_i8m2_i8m1: |
10429 | case RISCV::BI__builtin_rvv_vredand_vs_i8m4_i8m1: |
10430 | case RISCV::BI__builtin_rvv_vredand_vs_i8m8_i8m1: |
10431 | case RISCV::BI__builtin_rvv_vredand_vs_i8mf2_i8m1: |
10432 | case RISCV::BI__builtin_rvv_vredand_vs_i8mf4_i8m1: |
10433 | case RISCV::BI__builtin_rvv_vredand_vs_i8mf8_i8m1: |
10434 | case RISCV::BI__builtin_rvv_vredand_vs_i16m1_i16m1: |
10435 | case RISCV::BI__builtin_rvv_vredand_vs_i16m2_i16m1: |
10436 | case RISCV::BI__builtin_rvv_vredand_vs_i16m4_i16m1: |
10437 | case RISCV::BI__builtin_rvv_vredand_vs_i16m8_i16m1: |
10438 | case RISCV::BI__builtin_rvv_vredand_vs_i16mf2_i16m1: |
10439 | case RISCV::BI__builtin_rvv_vredand_vs_i16mf4_i16m1: |
10440 | case RISCV::BI__builtin_rvv_vredand_vs_i32m1_i32m1: |
10441 | case RISCV::BI__builtin_rvv_vredand_vs_i32m2_i32m1: |
10442 | case RISCV::BI__builtin_rvv_vredand_vs_i32m4_i32m1: |
10443 | case RISCV::BI__builtin_rvv_vredand_vs_i32m8_i32m1: |
10444 | case RISCV::BI__builtin_rvv_vredand_vs_i32mf2_i32m1: |
10445 | case RISCV::BI__builtin_rvv_vredand_vs_i64m1_i64m1: |
10446 | case RISCV::BI__builtin_rvv_vredand_vs_i64m2_i64m1: |
10447 | case RISCV::BI__builtin_rvv_vredand_vs_i64m4_i64m1: |
10448 | case RISCV::BI__builtin_rvv_vredand_vs_i64m8_i64m1: |
10449 | case RISCV::BI__builtin_rvv_vredand_vs_u8m1_u8m1: |
10450 | case RISCV::BI__builtin_rvv_vredand_vs_u8m2_u8m1: |
10451 | case RISCV::BI__builtin_rvv_vredand_vs_u8m4_u8m1: |
10452 | case RISCV::BI__builtin_rvv_vredand_vs_u8m8_u8m1: |
10453 | case RISCV::BI__builtin_rvv_vredand_vs_u8mf2_u8m1: |
10454 | case RISCV::BI__builtin_rvv_vredand_vs_u8mf4_u8m1: |
10455 | case RISCV::BI__builtin_rvv_vredand_vs_u8mf8_u8m1: |
10456 | case RISCV::BI__builtin_rvv_vredand_vs_u16m1_u16m1: |
10457 | case RISCV::BI__builtin_rvv_vredand_vs_u16m2_u16m1: |
10458 | case RISCV::BI__builtin_rvv_vredand_vs_u16m4_u16m1: |
10459 | case RISCV::BI__builtin_rvv_vredand_vs_u16m8_u16m1: |
10460 | case RISCV::BI__builtin_rvv_vredand_vs_u16mf2_u16m1: |
10461 | case RISCV::BI__builtin_rvv_vredand_vs_u16mf4_u16m1: |
10462 | case RISCV::BI__builtin_rvv_vredand_vs_u32m1_u32m1: |
10463 | case RISCV::BI__builtin_rvv_vredand_vs_u32m2_u32m1: |
10464 | case RISCV::BI__builtin_rvv_vredand_vs_u32m4_u32m1: |
10465 | case RISCV::BI__builtin_rvv_vredand_vs_u32m8_u32m1: |
10466 | case RISCV::BI__builtin_rvv_vredand_vs_u32mf2_u32m1: |
10467 | case RISCV::BI__builtin_rvv_vredand_vs_u64m1_u64m1: |
10468 | case RISCV::BI__builtin_rvv_vredand_vs_u64m2_u64m1: |
10469 | case RISCV::BI__builtin_rvv_vredand_vs_u64m4_u64m1: |
10470 | case RISCV::BI__builtin_rvv_vredand_vs_u64m8_u64m1: |
10471 | ID = Intrinsic::riscv_vredand; |
10472 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10473 | break; |
10474 | case RISCV::BI__builtin_rvv_vredand_vs_i8m1_i8m1_m: |
10475 | case RISCV::BI__builtin_rvv_vredand_vs_i8m2_i8m1_m: |
10476 | case RISCV::BI__builtin_rvv_vredand_vs_i8m4_i8m1_m: |
10477 | case RISCV::BI__builtin_rvv_vredand_vs_i8m8_i8m1_m: |
10478 | case RISCV::BI__builtin_rvv_vredand_vs_i8mf2_i8m1_m: |
10479 | case RISCV::BI__builtin_rvv_vredand_vs_i8mf4_i8m1_m: |
10480 | case RISCV::BI__builtin_rvv_vredand_vs_i8mf8_i8m1_m: |
10481 | case RISCV::BI__builtin_rvv_vredand_vs_i16m1_i16m1_m: |
10482 | case RISCV::BI__builtin_rvv_vredand_vs_i16m2_i16m1_m: |
10483 | case RISCV::BI__builtin_rvv_vredand_vs_i16m4_i16m1_m: |
10484 | case RISCV::BI__builtin_rvv_vredand_vs_i16m8_i16m1_m: |
10485 | case RISCV::BI__builtin_rvv_vredand_vs_i16mf2_i16m1_m: |
10486 | case RISCV::BI__builtin_rvv_vredand_vs_i16mf4_i16m1_m: |
10487 | case RISCV::BI__builtin_rvv_vredand_vs_i32m1_i32m1_m: |
10488 | case RISCV::BI__builtin_rvv_vredand_vs_i32m2_i32m1_m: |
10489 | case RISCV::BI__builtin_rvv_vredand_vs_i32m4_i32m1_m: |
10490 | case RISCV::BI__builtin_rvv_vredand_vs_i32m8_i32m1_m: |
10491 | case RISCV::BI__builtin_rvv_vredand_vs_i32mf2_i32m1_m: |
10492 | case RISCV::BI__builtin_rvv_vredand_vs_i64m1_i64m1_m: |
10493 | case RISCV::BI__builtin_rvv_vredand_vs_i64m2_i64m1_m: |
10494 | case RISCV::BI__builtin_rvv_vredand_vs_i64m4_i64m1_m: |
10495 | case RISCV::BI__builtin_rvv_vredand_vs_i64m8_i64m1_m: |
10496 | case RISCV::BI__builtin_rvv_vredand_vs_u8m1_u8m1_m: |
10497 | case RISCV::BI__builtin_rvv_vredand_vs_u8m2_u8m1_m: |
10498 | case RISCV::BI__builtin_rvv_vredand_vs_u8m4_u8m1_m: |
10499 | case RISCV::BI__builtin_rvv_vredand_vs_u8m8_u8m1_m: |
10500 | case RISCV::BI__builtin_rvv_vredand_vs_u8mf2_u8m1_m: |
10501 | case RISCV::BI__builtin_rvv_vredand_vs_u8mf4_u8m1_m: |
10502 | case RISCV::BI__builtin_rvv_vredand_vs_u8mf8_u8m1_m: |
10503 | case RISCV::BI__builtin_rvv_vredand_vs_u16m1_u16m1_m: |
10504 | case RISCV::BI__builtin_rvv_vredand_vs_u16m2_u16m1_m: |
10505 | case RISCV::BI__builtin_rvv_vredand_vs_u16m4_u16m1_m: |
10506 | case RISCV::BI__builtin_rvv_vredand_vs_u16m8_u16m1_m: |
10507 | case RISCV::BI__builtin_rvv_vredand_vs_u16mf2_u16m1_m: |
10508 | case RISCV::BI__builtin_rvv_vredand_vs_u16mf4_u16m1_m: |
10509 | case RISCV::BI__builtin_rvv_vredand_vs_u32m1_u32m1_m: |
10510 | case RISCV::BI__builtin_rvv_vredand_vs_u32m2_u32m1_m: |
10511 | case RISCV::BI__builtin_rvv_vredand_vs_u32m4_u32m1_m: |
10512 | case RISCV::BI__builtin_rvv_vredand_vs_u32m8_u32m1_m: |
10513 | case RISCV::BI__builtin_rvv_vredand_vs_u32mf2_u32m1_m: |
10514 | case RISCV::BI__builtin_rvv_vredand_vs_u64m1_u64m1_m: |
10515 | case RISCV::BI__builtin_rvv_vredand_vs_u64m2_u64m1_m: |
10516 | case RISCV::BI__builtin_rvv_vredand_vs_u64m4_u64m1_m: |
10517 | case RISCV::BI__builtin_rvv_vredand_vs_u64m8_u64m1_m: |
10518 | ID = Intrinsic::riscv_vredand_mask; |
10519 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10520 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10521 | break; |
10522 | case RISCV::BI__builtin_rvv_vredmax_vs_i8m1_i8m1: |
10523 | case RISCV::BI__builtin_rvv_vredmax_vs_i8m2_i8m1: |
10524 | case RISCV::BI__builtin_rvv_vredmax_vs_i8m4_i8m1: |
10525 | case RISCV::BI__builtin_rvv_vredmax_vs_i8m8_i8m1: |
10526 | case RISCV::BI__builtin_rvv_vredmax_vs_i8mf2_i8m1: |
10527 | case RISCV::BI__builtin_rvv_vredmax_vs_i8mf4_i8m1: |
10528 | case RISCV::BI__builtin_rvv_vredmax_vs_i8mf8_i8m1: |
10529 | case RISCV::BI__builtin_rvv_vredmax_vs_i16m1_i16m1: |
10530 | case RISCV::BI__builtin_rvv_vredmax_vs_i16m2_i16m1: |
10531 | case RISCV::BI__builtin_rvv_vredmax_vs_i16m4_i16m1: |
10532 | case RISCV::BI__builtin_rvv_vredmax_vs_i16m8_i16m1: |
10533 | case RISCV::BI__builtin_rvv_vredmax_vs_i16mf2_i16m1: |
10534 | case RISCV::BI__builtin_rvv_vredmax_vs_i16mf4_i16m1: |
10535 | case RISCV::BI__builtin_rvv_vredmax_vs_i32m1_i32m1: |
10536 | case RISCV::BI__builtin_rvv_vredmax_vs_i32m2_i32m1: |
10537 | case RISCV::BI__builtin_rvv_vredmax_vs_i32m4_i32m1: |
10538 | case RISCV::BI__builtin_rvv_vredmax_vs_i32m8_i32m1: |
10539 | case RISCV::BI__builtin_rvv_vredmax_vs_i32mf2_i32m1: |
10540 | case RISCV::BI__builtin_rvv_vredmax_vs_i64m1_i64m1: |
10541 | case RISCV::BI__builtin_rvv_vredmax_vs_i64m2_i64m1: |
10542 | case RISCV::BI__builtin_rvv_vredmax_vs_i64m4_i64m1: |
10543 | case RISCV::BI__builtin_rvv_vredmax_vs_i64m8_i64m1: |
10544 | ID = Intrinsic::riscv_vredmax; |
10545 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10546 | break; |
10547 | case RISCV::BI__builtin_rvv_vredmax_vs_i8m1_i8m1_m: |
10548 | case RISCV::BI__builtin_rvv_vredmax_vs_i8m2_i8m1_m: |
10549 | case RISCV::BI__builtin_rvv_vredmax_vs_i8m4_i8m1_m: |
10550 | case RISCV::BI__builtin_rvv_vredmax_vs_i8m8_i8m1_m: |
10551 | case RISCV::BI__builtin_rvv_vredmax_vs_i8mf2_i8m1_m: |
10552 | case RISCV::BI__builtin_rvv_vredmax_vs_i8mf4_i8m1_m: |
10553 | case RISCV::BI__builtin_rvv_vredmax_vs_i8mf8_i8m1_m: |
10554 | case RISCV::BI__builtin_rvv_vredmax_vs_i16m1_i16m1_m: |
10555 | case RISCV::BI__builtin_rvv_vredmax_vs_i16m2_i16m1_m: |
10556 | case RISCV::BI__builtin_rvv_vredmax_vs_i16m4_i16m1_m: |
10557 | case RISCV::BI__builtin_rvv_vredmax_vs_i16m8_i16m1_m: |
10558 | case RISCV::BI__builtin_rvv_vredmax_vs_i16mf2_i16m1_m: |
10559 | case RISCV::BI__builtin_rvv_vredmax_vs_i16mf4_i16m1_m: |
10560 | case RISCV::BI__builtin_rvv_vredmax_vs_i32m1_i32m1_m: |
10561 | case RISCV::BI__builtin_rvv_vredmax_vs_i32m2_i32m1_m: |
10562 | case RISCV::BI__builtin_rvv_vredmax_vs_i32m4_i32m1_m: |
10563 | case RISCV::BI__builtin_rvv_vredmax_vs_i32m8_i32m1_m: |
10564 | case RISCV::BI__builtin_rvv_vredmax_vs_i32mf2_i32m1_m: |
10565 | case RISCV::BI__builtin_rvv_vredmax_vs_i64m1_i64m1_m: |
10566 | case RISCV::BI__builtin_rvv_vredmax_vs_i64m2_i64m1_m: |
10567 | case RISCV::BI__builtin_rvv_vredmax_vs_i64m4_i64m1_m: |
10568 | case RISCV::BI__builtin_rvv_vredmax_vs_i64m8_i64m1_m: |
10569 | ID = Intrinsic::riscv_vredmax_mask; |
10570 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10571 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10572 | break; |
10573 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m1_u8m1: |
10574 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m2_u8m1: |
10575 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m4_u8m1: |
10576 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m8_u8m1: |
10577 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf2_u8m1: |
10578 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf4_u8m1: |
10579 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf8_u8m1: |
10580 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m1_u16m1: |
10581 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m2_u16m1: |
10582 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m4_u16m1: |
10583 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m8_u16m1: |
10584 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16mf2_u16m1: |
10585 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16mf4_u16m1: |
10586 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m1_u32m1: |
10587 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m2_u32m1: |
10588 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m4_u32m1: |
10589 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m8_u32m1: |
10590 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u32mf2_u32m1: |
10591 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m1_u64m1: |
10592 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m2_u64m1: |
10593 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m4_u64m1: |
10594 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m8_u64m1: |
10595 | ID = Intrinsic::riscv_vredmaxu; |
10596 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10597 | break; |
10598 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m1_u8m1_m: |
10599 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m2_u8m1_m: |
10600 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m4_u8m1_m: |
10601 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8m8_u8m1_m: |
10602 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf2_u8m1_m: |
10603 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf4_u8m1_m: |
10604 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u8mf8_u8m1_m: |
10605 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m1_u16m1_m: |
10606 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m2_u16m1_m: |
10607 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m4_u16m1_m: |
10608 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16m8_u16m1_m: |
10609 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16mf2_u16m1_m: |
10610 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u16mf4_u16m1_m: |
10611 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m1_u32m1_m: |
10612 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m2_u32m1_m: |
10613 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m4_u32m1_m: |
10614 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u32m8_u32m1_m: |
10615 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u32mf2_u32m1_m: |
10616 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m1_u64m1_m: |
10617 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m2_u64m1_m: |
10618 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m4_u64m1_m: |
10619 | case RISCV::BI__builtin_rvv_vredmaxu_vs_u64m8_u64m1_m: |
10620 | ID = Intrinsic::riscv_vredmaxu_mask; |
10621 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10622 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10623 | break; |
10624 | case RISCV::BI__builtin_rvv_vredmin_vs_i8m1_i8m1: |
10625 | case RISCV::BI__builtin_rvv_vredmin_vs_i8m2_i8m1: |
10626 | case RISCV::BI__builtin_rvv_vredmin_vs_i8m4_i8m1: |
10627 | case RISCV::BI__builtin_rvv_vredmin_vs_i8m8_i8m1: |
10628 | case RISCV::BI__builtin_rvv_vredmin_vs_i8mf2_i8m1: |
10629 | case RISCV::BI__builtin_rvv_vredmin_vs_i8mf4_i8m1: |
10630 | case RISCV::BI__builtin_rvv_vredmin_vs_i8mf8_i8m1: |
10631 | case RISCV::BI__builtin_rvv_vredmin_vs_i16m1_i16m1: |
10632 | case RISCV::BI__builtin_rvv_vredmin_vs_i16m2_i16m1: |
10633 | case RISCV::BI__builtin_rvv_vredmin_vs_i16m4_i16m1: |
10634 | case RISCV::BI__builtin_rvv_vredmin_vs_i16m8_i16m1: |
10635 | case RISCV::BI__builtin_rvv_vredmin_vs_i16mf2_i16m1: |
10636 | case RISCV::BI__builtin_rvv_vredmin_vs_i16mf4_i16m1: |
10637 | case RISCV::BI__builtin_rvv_vredmin_vs_i32m1_i32m1: |
10638 | case RISCV::BI__builtin_rvv_vredmin_vs_i32m2_i32m1: |
10639 | case RISCV::BI__builtin_rvv_vredmin_vs_i32m4_i32m1: |
10640 | case RISCV::BI__builtin_rvv_vredmin_vs_i32m8_i32m1: |
10641 | case RISCV::BI__builtin_rvv_vredmin_vs_i32mf2_i32m1: |
10642 | case RISCV::BI__builtin_rvv_vredmin_vs_i64m1_i64m1: |
10643 | case RISCV::BI__builtin_rvv_vredmin_vs_i64m2_i64m1: |
10644 | case RISCV::BI__builtin_rvv_vredmin_vs_i64m4_i64m1: |
10645 | case RISCV::BI__builtin_rvv_vredmin_vs_i64m8_i64m1: |
10646 | ID = Intrinsic::riscv_vredmin; |
10647 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10648 | break; |
10649 | case RISCV::BI__builtin_rvv_vredmin_vs_i8m1_i8m1_m: |
10650 | case RISCV::BI__builtin_rvv_vredmin_vs_i8m2_i8m1_m: |
10651 | case RISCV::BI__builtin_rvv_vredmin_vs_i8m4_i8m1_m: |
10652 | case RISCV::BI__builtin_rvv_vredmin_vs_i8m8_i8m1_m: |
10653 | case RISCV::BI__builtin_rvv_vredmin_vs_i8mf2_i8m1_m: |
10654 | case RISCV::BI__builtin_rvv_vredmin_vs_i8mf4_i8m1_m: |
10655 | case RISCV::BI__builtin_rvv_vredmin_vs_i8mf8_i8m1_m: |
10656 | case RISCV::BI__builtin_rvv_vredmin_vs_i16m1_i16m1_m: |
10657 | case RISCV::BI__builtin_rvv_vredmin_vs_i16m2_i16m1_m: |
10658 | case RISCV::BI__builtin_rvv_vredmin_vs_i16m4_i16m1_m: |
10659 | case RISCV::BI__builtin_rvv_vredmin_vs_i16m8_i16m1_m: |
10660 | case RISCV::BI__builtin_rvv_vredmin_vs_i16mf2_i16m1_m: |
10661 | case RISCV::BI__builtin_rvv_vredmin_vs_i16mf4_i16m1_m: |
10662 | case RISCV::BI__builtin_rvv_vredmin_vs_i32m1_i32m1_m: |
10663 | case RISCV::BI__builtin_rvv_vredmin_vs_i32m2_i32m1_m: |
10664 | case RISCV::BI__builtin_rvv_vredmin_vs_i32m4_i32m1_m: |
10665 | case RISCV::BI__builtin_rvv_vredmin_vs_i32m8_i32m1_m: |
10666 | case RISCV::BI__builtin_rvv_vredmin_vs_i32mf2_i32m1_m: |
10667 | case RISCV::BI__builtin_rvv_vredmin_vs_i64m1_i64m1_m: |
10668 | case RISCV::BI__builtin_rvv_vredmin_vs_i64m2_i64m1_m: |
10669 | case RISCV::BI__builtin_rvv_vredmin_vs_i64m4_i64m1_m: |
10670 | case RISCV::BI__builtin_rvv_vredmin_vs_i64m8_i64m1_m: |
10671 | ID = Intrinsic::riscv_vredmin_mask; |
10672 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10673 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10674 | break; |
10675 | case RISCV::BI__builtin_rvv_vredminu_vs_u8m1_u8m1: |
10676 | case RISCV::BI__builtin_rvv_vredminu_vs_u8m2_u8m1: |
10677 | case RISCV::BI__builtin_rvv_vredminu_vs_u8m4_u8m1: |
10678 | case RISCV::BI__builtin_rvv_vredminu_vs_u8m8_u8m1: |
10679 | case RISCV::BI__builtin_rvv_vredminu_vs_u8mf2_u8m1: |
10680 | case RISCV::BI__builtin_rvv_vredminu_vs_u8mf4_u8m1: |
10681 | case RISCV::BI__builtin_rvv_vredminu_vs_u8mf8_u8m1: |
10682 | case RISCV::BI__builtin_rvv_vredminu_vs_u16m1_u16m1: |
10683 | case RISCV::BI__builtin_rvv_vredminu_vs_u16m2_u16m1: |
10684 | case RISCV::BI__builtin_rvv_vredminu_vs_u16m4_u16m1: |
10685 | case RISCV::BI__builtin_rvv_vredminu_vs_u16m8_u16m1: |
10686 | case RISCV::BI__builtin_rvv_vredminu_vs_u16mf2_u16m1: |
10687 | case RISCV::BI__builtin_rvv_vredminu_vs_u16mf4_u16m1: |
10688 | case RISCV::BI__builtin_rvv_vredminu_vs_u32m1_u32m1: |
10689 | case RISCV::BI__builtin_rvv_vredminu_vs_u32m2_u32m1: |
10690 | case RISCV::BI__builtin_rvv_vredminu_vs_u32m4_u32m1: |
10691 | case RISCV::BI__builtin_rvv_vredminu_vs_u32m8_u32m1: |
10692 | case RISCV::BI__builtin_rvv_vredminu_vs_u32mf2_u32m1: |
10693 | case RISCV::BI__builtin_rvv_vredminu_vs_u64m1_u64m1: |
10694 | case RISCV::BI__builtin_rvv_vredminu_vs_u64m2_u64m1: |
10695 | case RISCV::BI__builtin_rvv_vredminu_vs_u64m4_u64m1: |
10696 | case RISCV::BI__builtin_rvv_vredminu_vs_u64m8_u64m1: |
10697 | ID = Intrinsic::riscv_vredminu; |
10698 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10699 | break; |
10700 | case RISCV::BI__builtin_rvv_vredminu_vs_u8m1_u8m1_m: |
10701 | case RISCV::BI__builtin_rvv_vredminu_vs_u8m2_u8m1_m: |
10702 | case RISCV::BI__builtin_rvv_vredminu_vs_u8m4_u8m1_m: |
10703 | case RISCV::BI__builtin_rvv_vredminu_vs_u8m8_u8m1_m: |
10704 | case RISCV::BI__builtin_rvv_vredminu_vs_u8mf2_u8m1_m: |
10705 | case RISCV::BI__builtin_rvv_vredminu_vs_u8mf4_u8m1_m: |
10706 | case RISCV::BI__builtin_rvv_vredminu_vs_u8mf8_u8m1_m: |
10707 | case RISCV::BI__builtin_rvv_vredminu_vs_u16m1_u16m1_m: |
10708 | case RISCV::BI__builtin_rvv_vredminu_vs_u16m2_u16m1_m: |
10709 | case RISCV::BI__builtin_rvv_vredminu_vs_u16m4_u16m1_m: |
10710 | case RISCV::BI__builtin_rvv_vredminu_vs_u16m8_u16m1_m: |
10711 | case RISCV::BI__builtin_rvv_vredminu_vs_u16mf2_u16m1_m: |
10712 | case RISCV::BI__builtin_rvv_vredminu_vs_u16mf4_u16m1_m: |
10713 | case RISCV::BI__builtin_rvv_vredminu_vs_u32m1_u32m1_m: |
10714 | case RISCV::BI__builtin_rvv_vredminu_vs_u32m2_u32m1_m: |
10715 | case RISCV::BI__builtin_rvv_vredminu_vs_u32m4_u32m1_m: |
10716 | case RISCV::BI__builtin_rvv_vredminu_vs_u32m8_u32m1_m: |
10717 | case RISCV::BI__builtin_rvv_vredminu_vs_u32mf2_u32m1_m: |
10718 | case RISCV::BI__builtin_rvv_vredminu_vs_u64m1_u64m1_m: |
10719 | case RISCV::BI__builtin_rvv_vredminu_vs_u64m2_u64m1_m: |
10720 | case RISCV::BI__builtin_rvv_vredminu_vs_u64m4_u64m1_m: |
10721 | case RISCV::BI__builtin_rvv_vredminu_vs_u64m8_u64m1_m: |
10722 | ID = Intrinsic::riscv_vredminu_mask; |
10723 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10724 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10725 | break; |
10726 | case RISCV::BI__builtin_rvv_vredor_vs_i8m1_i8m1: |
10727 | case RISCV::BI__builtin_rvv_vredor_vs_i8m2_i8m1: |
10728 | case RISCV::BI__builtin_rvv_vredor_vs_i8m4_i8m1: |
10729 | case RISCV::BI__builtin_rvv_vredor_vs_i8m8_i8m1: |
10730 | case RISCV::BI__builtin_rvv_vredor_vs_i8mf2_i8m1: |
10731 | case RISCV::BI__builtin_rvv_vredor_vs_i8mf4_i8m1: |
10732 | case RISCV::BI__builtin_rvv_vredor_vs_i8mf8_i8m1: |
10733 | case RISCV::BI__builtin_rvv_vredor_vs_i16m1_i16m1: |
10734 | case RISCV::BI__builtin_rvv_vredor_vs_i16m2_i16m1: |
10735 | case RISCV::BI__builtin_rvv_vredor_vs_i16m4_i16m1: |
10736 | case RISCV::BI__builtin_rvv_vredor_vs_i16m8_i16m1: |
10737 | case RISCV::BI__builtin_rvv_vredor_vs_i16mf2_i16m1: |
10738 | case RISCV::BI__builtin_rvv_vredor_vs_i16mf4_i16m1: |
10739 | case RISCV::BI__builtin_rvv_vredor_vs_i32m1_i32m1: |
10740 | case RISCV::BI__builtin_rvv_vredor_vs_i32m2_i32m1: |
10741 | case RISCV::BI__builtin_rvv_vredor_vs_i32m4_i32m1: |
10742 | case RISCV::BI__builtin_rvv_vredor_vs_i32m8_i32m1: |
10743 | case RISCV::BI__builtin_rvv_vredor_vs_i32mf2_i32m1: |
10744 | case RISCV::BI__builtin_rvv_vredor_vs_i64m1_i64m1: |
10745 | case RISCV::BI__builtin_rvv_vredor_vs_i64m2_i64m1: |
10746 | case RISCV::BI__builtin_rvv_vredor_vs_i64m4_i64m1: |
10747 | case RISCV::BI__builtin_rvv_vredor_vs_i64m8_i64m1: |
10748 | case RISCV::BI__builtin_rvv_vredor_vs_u8m1_u8m1: |
10749 | case RISCV::BI__builtin_rvv_vredor_vs_u8m2_u8m1: |
10750 | case RISCV::BI__builtin_rvv_vredor_vs_u8m4_u8m1: |
10751 | case RISCV::BI__builtin_rvv_vredor_vs_u8m8_u8m1: |
10752 | case RISCV::BI__builtin_rvv_vredor_vs_u8mf2_u8m1: |
10753 | case RISCV::BI__builtin_rvv_vredor_vs_u8mf4_u8m1: |
10754 | case RISCV::BI__builtin_rvv_vredor_vs_u8mf8_u8m1: |
10755 | case RISCV::BI__builtin_rvv_vredor_vs_u16m1_u16m1: |
10756 | case RISCV::BI__builtin_rvv_vredor_vs_u16m2_u16m1: |
10757 | case RISCV::BI__builtin_rvv_vredor_vs_u16m4_u16m1: |
10758 | case RISCV::BI__builtin_rvv_vredor_vs_u16m8_u16m1: |
10759 | case RISCV::BI__builtin_rvv_vredor_vs_u16mf2_u16m1: |
10760 | case RISCV::BI__builtin_rvv_vredor_vs_u16mf4_u16m1: |
10761 | case RISCV::BI__builtin_rvv_vredor_vs_u32m1_u32m1: |
10762 | case RISCV::BI__builtin_rvv_vredor_vs_u32m2_u32m1: |
10763 | case RISCV::BI__builtin_rvv_vredor_vs_u32m4_u32m1: |
10764 | case RISCV::BI__builtin_rvv_vredor_vs_u32m8_u32m1: |
10765 | case RISCV::BI__builtin_rvv_vredor_vs_u32mf2_u32m1: |
10766 | case RISCV::BI__builtin_rvv_vredor_vs_u64m1_u64m1: |
10767 | case RISCV::BI__builtin_rvv_vredor_vs_u64m2_u64m1: |
10768 | case RISCV::BI__builtin_rvv_vredor_vs_u64m4_u64m1: |
10769 | case RISCV::BI__builtin_rvv_vredor_vs_u64m8_u64m1: |
10770 | ID = Intrinsic::riscv_vredor; |
10771 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10772 | break; |
10773 | case RISCV::BI__builtin_rvv_vredor_vs_i8m1_i8m1_m: |
10774 | case RISCV::BI__builtin_rvv_vredor_vs_i8m2_i8m1_m: |
10775 | case RISCV::BI__builtin_rvv_vredor_vs_i8m4_i8m1_m: |
10776 | case RISCV::BI__builtin_rvv_vredor_vs_i8m8_i8m1_m: |
10777 | case RISCV::BI__builtin_rvv_vredor_vs_i8mf2_i8m1_m: |
10778 | case RISCV::BI__builtin_rvv_vredor_vs_i8mf4_i8m1_m: |
10779 | case RISCV::BI__builtin_rvv_vredor_vs_i8mf8_i8m1_m: |
10780 | case RISCV::BI__builtin_rvv_vredor_vs_i16m1_i16m1_m: |
10781 | case RISCV::BI__builtin_rvv_vredor_vs_i16m2_i16m1_m: |
10782 | case RISCV::BI__builtin_rvv_vredor_vs_i16m4_i16m1_m: |
10783 | case RISCV::BI__builtin_rvv_vredor_vs_i16m8_i16m1_m: |
10784 | case RISCV::BI__builtin_rvv_vredor_vs_i16mf2_i16m1_m: |
10785 | case RISCV::BI__builtin_rvv_vredor_vs_i16mf4_i16m1_m: |
10786 | case RISCV::BI__builtin_rvv_vredor_vs_i32m1_i32m1_m: |
10787 | case RISCV::BI__builtin_rvv_vredor_vs_i32m2_i32m1_m: |
10788 | case RISCV::BI__builtin_rvv_vredor_vs_i32m4_i32m1_m: |
10789 | case RISCV::BI__builtin_rvv_vredor_vs_i32m8_i32m1_m: |
10790 | case RISCV::BI__builtin_rvv_vredor_vs_i32mf2_i32m1_m: |
10791 | case RISCV::BI__builtin_rvv_vredor_vs_i64m1_i64m1_m: |
10792 | case RISCV::BI__builtin_rvv_vredor_vs_i64m2_i64m1_m: |
10793 | case RISCV::BI__builtin_rvv_vredor_vs_i64m4_i64m1_m: |
10794 | case RISCV::BI__builtin_rvv_vredor_vs_i64m8_i64m1_m: |
10795 | case RISCV::BI__builtin_rvv_vredor_vs_u8m1_u8m1_m: |
10796 | case RISCV::BI__builtin_rvv_vredor_vs_u8m2_u8m1_m: |
10797 | case RISCV::BI__builtin_rvv_vredor_vs_u8m4_u8m1_m: |
10798 | case RISCV::BI__builtin_rvv_vredor_vs_u8m8_u8m1_m: |
10799 | case RISCV::BI__builtin_rvv_vredor_vs_u8mf2_u8m1_m: |
10800 | case RISCV::BI__builtin_rvv_vredor_vs_u8mf4_u8m1_m: |
10801 | case RISCV::BI__builtin_rvv_vredor_vs_u8mf8_u8m1_m: |
10802 | case RISCV::BI__builtin_rvv_vredor_vs_u16m1_u16m1_m: |
10803 | case RISCV::BI__builtin_rvv_vredor_vs_u16m2_u16m1_m: |
10804 | case RISCV::BI__builtin_rvv_vredor_vs_u16m4_u16m1_m: |
10805 | case RISCV::BI__builtin_rvv_vredor_vs_u16m8_u16m1_m: |
10806 | case RISCV::BI__builtin_rvv_vredor_vs_u16mf2_u16m1_m: |
10807 | case RISCV::BI__builtin_rvv_vredor_vs_u16mf4_u16m1_m: |
10808 | case RISCV::BI__builtin_rvv_vredor_vs_u32m1_u32m1_m: |
10809 | case RISCV::BI__builtin_rvv_vredor_vs_u32m2_u32m1_m: |
10810 | case RISCV::BI__builtin_rvv_vredor_vs_u32m4_u32m1_m: |
10811 | case RISCV::BI__builtin_rvv_vredor_vs_u32m8_u32m1_m: |
10812 | case RISCV::BI__builtin_rvv_vredor_vs_u32mf2_u32m1_m: |
10813 | case RISCV::BI__builtin_rvv_vredor_vs_u64m1_u64m1_m: |
10814 | case RISCV::BI__builtin_rvv_vredor_vs_u64m2_u64m1_m: |
10815 | case RISCV::BI__builtin_rvv_vredor_vs_u64m4_u64m1_m: |
10816 | case RISCV::BI__builtin_rvv_vredor_vs_u64m8_u64m1_m: |
10817 | ID = Intrinsic::riscv_vredor_mask; |
10818 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10819 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10820 | break; |
10821 | case RISCV::BI__builtin_rvv_vredsum_vs_i8m1_i8m1: |
10822 | case RISCV::BI__builtin_rvv_vredsum_vs_i8m2_i8m1: |
10823 | case RISCV::BI__builtin_rvv_vredsum_vs_i8m4_i8m1: |
10824 | case RISCV::BI__builtin_rvv_vredsum_vs_i8m8_i8m1: |
10825 | case RISCV::BI__builtin_rvv_vredsum_vs_i8mf2_i8m1: |
10826 | case RISCV::BI__builtin_rvv_vredsum_vs_i8mf4_i8m1: |
10827 | case RISCV::BI__builtin_rvv_vredsum_vs_i8mf8_i8m1: |
10828 | case RISCV::BI__builtin_rvv_vredsum_vs_i16m1_i16m1: |
10829 | case RISCV::BI__builtin_rvv_vredsum_vs_i16m2_i16m1: |
10830 | case RISCV::BI__builtin_rvv_vredsum_vs_i16m4_i16m1: |
10831 | case RISCV::BI__builtin_rvv_vredsum_vs_i16m8_i16m1: |
10832 | case RISCV::BI__builtin_rvv_vredsum_vs_i16mf2_i16m1: |
10833 | case RISCV::BI__builtin_rvv_vredsum_vs_i16mf4_i16m1: |
10834 | case RISCV::BI__builtin_rvv_vredsum_vs_i32m1_i32m1: |
10835 | case RISCV::BI__builtin_rvv_vredsum_vs_i32m2_i32m1: |
10836 | case RISCV::BI__builtin_rvv_vredsum_vs_i32m4_i32m1: |
10837 | case RISCV::BI__builtin_rvv_vredsum_vs_i32m8_i32m1: |
10838 | case RISCV::BI__builtin_rvv_vredsum_vs_i32mf2_i32m1: |
10839 | case RISCV::BI__builtin_rvv_vredsum_vs_i64m1_i64m1: |
10840 | case RISCV::BI__builtin_rvv_vredsum_vs_i64m2_i64m1: |
10841 | case RISCV::BI__builtin_rvv_vredsum_vs_i64m4_i64m1: |
10842 | case RISCV::BI__builtin_rvv_vredsum_vs_i64m8_i64m1: |
10843 | case RISCV::BI__builtin_rvv_vredsum_vs_u8m1_u8m1: |
10844 | case RISCV::BI__builtin_rvv_vredsum_vs_u8m2_u8m1: |
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10847 | case RISCV::BI__builtin_rvv_vredsum_vs_u8mf2_u8m1: |
10848 | case RISCV::BI__builtin_rvv_vredsum_vs_u8mf4_u8m1: |
10849 | case RISCV::BI__builtin_rvv_vredsum_vs_u8mf8_u8m1: |
10850 | case RISCV::BI__builtin_rvv_vredsum_vs_u16m1_u16m1: |
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10852 | case RISCV::BI__builtin_rvv_vredsum_vs_u16m4_u16m1: |
10853 | case RISCV::BI__builtin_rvv_vredsum_vs_u16m8_u16m1: |
10854 | case RISCV::BI__builtin_rvv_vredsum_vs_u16mf2_u16m1: |
10855 | case RISCV::BI__builtin_rvv_vredsum_vs_u16mf4_u16m1: |
10856 | case RISCV::BI__builtin_rvv_vredsum_vs_u32m1_u32m1: |
10857 | case RISCV::BI__builtin_rvv_vredsum_vs_u32m2_u32m1: |
10858 | case RISCV::BI__builtin_rvv_vredsum_vs_u32m4_u32m1: |
10859 | case RISCV::BI__builtin_rvv_vredsum_vs_u32m8_u32m1: |
10860 | case RISCV::BI__builtin_rvv_vredsum_vs_u32mf2_u32m1: |
10861 | case RISCV::BI__builtin_rvv_vredsum_vs_u64m1_u64m1: |
10862 | case RISCV::BI__builtin_rvv_vredsum_vs_u64m2_u64m1: |
10863 | case RISCV::BI__builtin_rvv_vredsum_vs_u64m4_u64m1: |
10864 | case RISCV::BI__builtin_rvv_vredsum_vs_u64m8_u64m1: |
10865 | ID = Intrinsic::riscv_vredsum; |
10866 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10867 | break; |
10868 | case RISCV::BI__builtin_rvv_vredsum_vs_i8m1_i8m1_m: |
10869 | case RISCV::BI__builtin_rvv_vredsum_vs_i8m2_i8m1_m: |
10870 | case RISCV::BI__builtin_rvv_vredsum_vs_i8m4_i8m1_m: |
10871 | case RISCV::BI__builtin_rvv_vredsum_vs_i8m8_i8m1_m: |
10872 | case RISCV::BI__builtin_rvv_vredsum_vs_i8mf2_i8m1_m: |
10873 | case RISCV::BI__builtin_rvv_vredsum_vs_i8mf4_i8m1_m: |
10874 | case RISCV::BI__builtin_rvv_vredsum_vs_i8mf8_i8m1_m: |
10875 | case RISCV::BI__builtin_rvv_vredsum_vs_i16m1_i16m1_m: |
10876 | case RISCV::BI__builtin_rvv_vredsum_vs_i16m2_i16m1_m: |
10877 | case RISCV::BI__builtin_rvv_vredsum_vs_i16m4_i16m1_m: |
10878 | case RISCV::BI__builtin_rvv_vredsum_vs_i16m8_i16m1_m: |
10879 | case RISCV::BI__builtin_rvv_vredsum_vs_i16mf2_i16m1_m: |
10880 | case RISCV::BI__builtin_rvv_vredsum_vs_i16mf4_i16m1_m: |
10881 | case RISCV::BI__builtin_rvv_vredsum_vs_i32m1_i32m1_m: |
10882 | case RISCV::BI__builtin_rvv_vredsum_vs_i32m2_i32m1_m: |
10883 | case RISCV::BI__builtin_rvv_vredsum_vs_i32m4_i32m1_m: |
10884 | case RISCV::BI__builtin_rvv_vredsum_vs_i32m8_i32m1_m: |
10885 | case RISCV::BI__builtin_rvv_vredsum_vs_i32mf2_i32m1_m: |
10886 | case RISCV::BI__builtin_rvv_vredsum_vs_i64m1_i64m1_m: |
10887 | case RISCV::BI__builtin_rvv_vredsum_vs_i64m2_i64m1_m: |
10888 | case RISCV::BI__builtin_rvv_vredsum_vs_i64m4_i64m1_m: |
10889 | case RISCV::BI__builtin_rvv_vredsum_vs_i64m8_i64m1_m: |
10890 | case RISCV::BI__builtin_rvv_vredsum_vs_u8m1_u8m1_m: |
10891 | case RISCV::BI__builtin_rvv_vredsum_vs_u8m2_u8m1_m: |
10892 | case RISCV::BI__builtin_rvv_vredsum_vs_u8m4_u8m1_m: |
10893 | case RISCV::BI__builtin_rvv_vredsum_vs_u8m8_u8m1_m: |
10894 | case RISCV::BI__builtin_rvv_vredsum_vs_u8mf2_u8m1_m: |
10895 | case RISCV::BI__builtin_rvv_vredsum_vs_u8mf4_u8m1_m: |
10896 | case RISCV::BI__builtin_rvv_vredsum_vs_u8mf8_u8m1_m: |
10897 | case RISCV::BI__builtin_rvv_vredsum_vs_u16m1_u16m1_m: |
10898 | case RISCV::BI__builtin_rvv_vredsum_vs_u16m2_u16m1_m: |
10899 | case RISCV::BI__builtin_rvv_vredsum_vs_u16m4_u16m1_m: |
10900 | case RISCV::BI__builtin_rvv_vredsum_vs_u16m8_u16m1_m: |
10901 | case RISCV::BI__builtin_rvv_vredsum_vs_u16mf2_u16m1_m: |
10902 | case RISCV::BI__builtin_rvv_vredsum_vs_u16mf4_u16m1_m: |
10903 | case RISCV::BI__builtin_rvv_vredsum_vs_u32m1_u32m1_m: |
10904 | case RISCV::BI__builtin_rvv_vredsum_vs_u32m2_u32m1_m: |
10905 | case RISCV::BI__builtin_rvv_vredsum_vs_u32m4_u32m1_m: |
10906 | case RISCV::BI__builtin_rvv_vredsum_vs_u32m8_u32m1_m: |
10907 | case RISCV::BI__builtin_rvv_vredsum_vs_u32mf2_u32m1_m: |
10908 | case RISCV::BI__builtin_rvv_vredsum_vs_u64m1_u64m1_m: |
10909 | case RISCV::BI__builtin_rvv_vredsum_vs_u64m2_u64m1_m: |
10910 | case RISCV::BI__builtin_rvv_vredsum_vs_u64m4_u64m1_m: |
10911 | case RISCV::BI__builtin_rvv_vredsum_vs_u64m8_u64m1_m: |
10912 | ID = Intrinsic::riscv_vredsum_mask; |
10913 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
10914 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10915 | break; |
10916 | case RISCV::BI__builtin_rvv_vredxor_vs_i8m1_i8m1: |
10917 | case RISCV::BI__builtin_rvv_vredxor_vs_i8m2_i8m1: |
10918 | case RISCV::BI__builtin_rvv_vredxor_vs_i8m4_i8m1: |
10919 | case RISCV::BI__builtin_rvv_vredxor_vs_i8m8_i8m1: |
10920 | case RISCV::BI__builtin_rvv_vredxor_vs_i8mf2_i8m1: |
10921 | case RISCV::BI__builtin_rvv_vredxor_vs_i8mf4_i8m1: |
10922 | case RISCV::BI__builtin_rvv_vredxor_vs_i8mf8_i8m1: |
10923 | case RISCV::BI__builtin_rvv_vredxor_vs_i16m1_i16m1: |
10924 | case RISCV::BI__builtin_rvv_vredxor_vs_i16m2_i16m1: |
10925 | case RISCV::BI__builtin_rvv_vredxor_vs_i16m4_i16m1: |
10926 | case RISCV::BI__builtin_rvv_vredxor_vs_i16m8_i16m1: |
10927 | case RISCV::BI__builtin_rvv_vredxor_vs_i16mf2_i16m1: |
10928 | case RISCV::BI__builtin_rvv_vredxor_vs_i16mf4_i16m1: |
10929 | case RISCV::BI__builtin_rvv_vredxor_vs_i32m1_i32m1: |
10930 | case RISCV::BI__builtin_rvv_vredxor_vs_i32m2_i32m1: |
10931 | case RISCV::BI__builtin_rvv_vredxor_vs_i32m4_i32m1: |
10932 | case RISCV::BI__builtin_rvv_vredxor_vs_i32m8_i32m1: |
10933 | case RISCV::BI__builtin_rvv_vredxor_vs_i32mf2_i32m1: |
10934 | case RISCV::BI__builtin_rvv_vredxor_vs_i64m1_i64m1: |
10935 | case RISCV::BI__builtin_rvv_vredxor_vs_i64m2_i64m1: |
10936 | case RISCV::BI__builtin_rvv_vredxor_vs_i64m4_i64m1: |
10937 | case RISCV::BI__builtin_rvv_vredxor_vs_i64m8_i64m1: |
10938 | case RISCV::BI__builtin_rvv_vredxor_vs_u8m1_u8m1: |
10939 | case RISCV::BI__builtin_rvv_vredxor_vs_u8m2_u8m1: |
10940 | case RISCV::BI__builtin_rvv_vredxor_vs_u8m4_u8m1: |
10941 | case RISCV::BI__builtin_rvv_vredxor_vs_u8m8_u8m1: |
10942 | case RISCV::BI__builtin_rvv_vredxor_vs_u8mf2_u8m1: |
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10944 | case RISCV::BI__builtin_rvv_vredxor_vs_u8mf8_u8m1: |
10945 | case RISCV::BI__builtin_rvv_vredxor_vs_u16m1_u16m1: |
10946 | case RISCV::BI__builtin_rvv_vredxor_vs_u16m2_u16m1: |
10947 | case RISCV::BI__builtin_rvv_vredxor_vs_u16m4_u16m1: |
10948 | case RISCV::BI__builtin_rvv_vredxor_vs_u16m8_u16m1: |
10949 | case RISCV::BI__builtin_rvv_vredxor_vs_u16mf2_u16m1: |
10950 | case RISCV::BI__builtin_rvv_vredxor_vs_u16mf4_u16m1: |
10951 | case RISCV::BI__builtin_rvv_vredxor_vs_u32m1_u32m1: |
10952 | case RISCV::BI__builtin_rvv_vredxor_vs_u32m2_u32m1: |
10953 | case RISCV::BI__builtin_rvv_vredxor_vs_u32m4_u32m1: |
10954 | case RISCV::BI__builtin_rvv_vredxor_vs_u32m8_u32m1: |
10955 | case RISCV::BI__builtin_rvv_vredxor_vs_u32mf2_u32m1: |
10956 | case RISCV::BI__builtin_rvv_vredxor_vs_u64m1_u64m1: |
10957 | case RISCV::BI__builtin_rvv_vredxor_vs_u64m2_u64m1: |
10958 | case RISCV::BI__builtin_rvv_vredxor_vs_u64m4_u64m1: |
10959 | case RISCV::BI__builtin_rvv_vredxor_vs_u64m8_u64m1: |
10960 | ID = Intrinsic::riscv_vredxor; |
10961 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
10962 | break; |
10963 | case RISCV::BI__builtin_rvv_vredxor_vs_i8m1_i8m1_m: |
10964 | case RISCV::BI__builtin_rvv_vredxor_vs_i8m2_i8m1_m: |
10965 | case RISCV::BI__builtin_rvv_vredxor_vs_i8m4_i8m1_m: |
10966 | case RISCV::BI__builtin_rvv_vredxor_vs_i8m8_i8m1_m: |
10967 | case RISCV::BI__builtin_rvv_vredxor_vs_i8mf2_i8m1_m: |
10968 | case RISCV::BI__builtin_rvv_vredxor_vs_i8mf4_i8m1_m: |
10969 | case RISCV::BI__builtin_rvv_vredxor_vs_i8mf8_i8m1_m: |
10970 | case RISCV::BI__builtin_rvv_vredxor_vs_i16m1_i16m1_m: |
10971 | case RISCV::BI__builtin_rvv_vredxor_vs_i16m2_i16m1_m: |
10972 | case RISCV::BI__builtin_rvv_vredxor_vs_i16m4_i16m1_m: |
10973 | case RISCV::BI__builtin_rvv_vredxor_vs_i16m8_i16m1_m: |
10974 | case RISCV::BI__builtin_rvv_vredxor_vs_i16mf2_i16m1_m: |
10975 | case RISCV::BI__builtin_rvv_vredxor_vs_i16mf4_i16m1_m: |
10976 | case RISCV::BI__builtin_rvv_vredxor_vs_i32m1_i32m1_m: |
10977 | case RISCV::BI__builtin_rvv_vredxor_vs_i32m2_i32m1_m: |
10978 | case RISCV::BI__builtin_rvv_vredxor_vs_i32m4_i32m1_m: |
10979 | case RISCV::BI__builtin_rvv_vredxor_vs_i32m8_i32m1_m: |
10980 | case RISCV::BI__builtin_rvv_vredxor_vs_i32mf2_i32m1_m: |
10981 | case RISCV::BI__builtin_rvv_vredxor_vs_i64m1_i64m1_m: |
10982 | case RISCV::BI__builtin_rvv_vredxor_vs_i64m2_i64m1_m: |
10983 | case RISCV::BI__builtin_rvv_vredxor_vs_i64m4_i64m1_m: |
10984 | case RISCV::BI__builtin_rvv_vredxor_vs_i64m8_i64m1_m: |
10985 | case RISCV::BI__builtin_rvv_vredxor_vs_u8m1_u8m1_m: |
10986 | case RISCV::BI__builtin_rvv_vredxor_vs_u8m2_u8m1_m: |
10987 | case RISCV::BI__builtin_rvv_vredxor_vs_u8m4_u8m1_m: |
10988 | case RISCV::BI__builtin_rvv_vredxor_vs_u8m8_u8m1_m: |
10989 | case RISCV::BI__builtin_rvv_vredxor_vs_u8mf2_u8m1_m: |
10990 | case RISCV::BI__builtin_rvv_vredxor_vs_u8mf4_u8m1_m: |
10991 | case RISCV::BI__builtin_rvv_vredxor_vs_u8mf8_u8m1_m: |
10992 | case RISCV::BI__builtin_rvv_vredxor_vs_u16m1_u16m1_m: |
10993 | case RISCV::BI__builtin_rvv_vredxor_vs_u16m2_u16m1_m: |
10994 | case RISCV::BI__builtin_rvv_vredxor_vs_u16m4_u16m1_m: |
10995 | case RISCV::BI__builtin_rvv_vredxor_vs_u16m8_u16m1_m: |
10996 | case RISCV::BI__builtin_rvv_vredxor_vs_u16mf2_u16m1_m: |
10997 | case RISCV::BI__builtin_rvv_vredxor_vs_u16mf4_u16m1_m: |
10998 | case RISCV::BI__builtin_rvv_vredxor_vs_u32m1_u32m1_m: |
10999 | case RISCV::BI__builtin_rvv_vredxor_vs_u32m2_u32m1_m: |
11000 | case RISCV::BI__builtin_rvv_vredxor_vs_u32m4_u32m1_m: |
11001 | case RISCV::BI__builtin_rvv_vredxor_vs_u32m8_u32m1_m: |
11002 | case RISCV::BI__builtin_rvv_vredxor_vs_u32mf2_u32m1_m: |
11003 | case RISCV::BI__builtin_rvv_vredxor_vs_u64m1_u64m1_m: |
11004 | case RISCV::BI__builtin_rvv_vredxor_vs_u64m2_u64m1_m: |
11005 | case RISCV::BI__builtin_rvv_vredxor_vs_u64m4_u64m1_m: |
11006 | case RISCV::BI__builtin_rvv_vredxor_vs_u64m8_u64m1_m: |
11007 | ID = Intrinsic::riscv_vredxor_mask; |
11008 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
11009 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
11010 | break; |
11011 | case RISCV::BI__builtin_rvv_vrem_vv_i8m1: |
11012 | case RISCV::BI__builtin_rvv_vrem_vv_i8m2: |
11013 | case RISCV::BI__builtin_rvv_vrem_vv_i8m4: |
11014 | case RISCV::BI__builtin_rvv_vrem_vv_i8m8: |
11015 | case RISCV::BI__builtin_rvv_vrem_vv_i8mf2: |
11016 | case RISCV::BI__builtin_rvv_vrem_vv_i8mf4: |
11017 | case RISCV::BI__builtin_rvv_vrem_vv_i8mf8: |
11018 | case RISCV::BI__builtin_rvv_vrem_vv_i16m1: |
11019 | case RISCV::BI__builtin_rvv_vrem_vv_i16m2: |
11020 | case RISCV::BI__builtin_rvv_vrem_vv_i16m4: |
11021 | case RISCV::BI__builtin_rvv_vrem_vv_i16m8: |
11022 | case RISCV::BI__builtin_rvv_vrem_vv_i16mf2: |
11023 | case RISCV::BI__builtin_rvv_vrem_vv_i16mf4: |
11024 | case RISCV::BI__builtin_rvv_vrem_vv_i32m1: |
11025 | case RISCV::BI__builtin_rvv_vrem_vv_i32m2: |
11026 | case RISCV::BI__builtin_rvv_vrem_vv_i32m4: |
11027 | case RISCV::BI__builtin_rvv_vrem_vv_i32m8: |
11028 | case RISCV::BI__builtin_rvv_vrem_vv_i32mf2: |
11029 | case RISCV::BI__builtin_rvv_vrem_vv_i64m1: |
11030 | case RISCV::BI__builtin_rvv_vrem_vv_i64m2: |
11031 | case RISCV::BI__builtin_rvv_vrem_vv_i64m4: |
11032 | case RISCV::BI__builtin_rvv_vrem_vv_i64m8: |
11033 | case RISCV::BI__builtin_rvv_vrem_vx_i8m1: |
11034 | case RISCV::BI__builtin_rvv_vrem_vx_i8m2: |
11035 | case RISCV::BI__builtin_rvv_vrem_vx_i8m4: |
11036 | case RISCV::BI__builtin_rvv_vrem_vx_i8m8: |
11037 | case RISCV::BI__builtin_rvv_vrem_vx_i8mf2: |
11038 | case RISCV::BI__builtin_rvv_vrem_vx_i8mf4: |
11039 | case RISCV::BI__builtin_rvv_vrem_vx_i8mf8: |
11040 | case RISCV::BI__builtin_rvv_vrem_vx_i16m1: |
11041 | case RISCV::BI__builtin_rvv_vrem_vx_i16m2: |
11042 | case RISCV::BI__builtin_rvv_vrem_vx_i16m4: |
11043 | case RISCV::BI__builtin_rvv_vrem_vx_i16m8: |
11044 | case RISCV::BI__builtin_rvv_vrem_vx_i16mf2: |
11045 | case RISCV::BI__builtin_rvv_vrem_vx_i16mf4: |
11046 | case RISCV::BI__builtin_rvv_vrem_vx_i32m1: |
11047 | case RISCV::BI__builtin_rvv_vrem_vx_i32m2: |
11048 | case RISCV::BI__builtin_rvv_vrem_vx_i32m4: |
11049 | case RISCV::BI__builtin_rvv_vrem_vx_i32m8: |
11050 | case RISCV::BI__builtin_rvv_vrem_vx_i32mf2: |
11051 | case RISCV::BI__builtin_rvv_vrem_vx_i64m1: |
11052 | case RISCV::BI__builtin_rvv_vrem_vx_i64m2: |
11053 | case RISCV::BI__builtin_rvv_vrem_vx_i64m4: |
11054 | case RISCV::BI__builtin_rvv_vrem_vx_i64m8: |
11055 | ID = Intrinsic::riscv_vrem; |
11056 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
11057 | break; |
11058 | case RISCV::BI__builtin_rvv_vrem_vv_i8m1_m: |
11059 | case RISCV::BI__builtin_rvv_vrem_vv_i8m2_m: |
11060 | case RISCV::BI__builtin_rvv_vrem_vv_i8m4_m: |
11061 | case RISCV::BI__builtin_rvv_vrem_vv_i8m8_m: |
11062 | case RISCV::BI__builtin_rvv_vrem_vv_i8mf2_m: |
11063 | case RISCV::BI__builtin_rvv_vrem_vv_i8mf4_m: |
11064 | case RISCV::BI__builtin_rvv_vrem_vv_i8mf8_m: |
11065 | case RISCV::BI__builtin_rvv_vrem_vv_i16m1_m: |
11066 | case RISCV::BI__builtin_rvv_vrem_vv_i16m2_m: |
11067 | case RISCV::BI__builtin_rvv_vrem_vv_i16m4_m: |
11068 | case RISCV::BI__builtin_rvv_vrem_vv_i16m8_m: |
11069 | case RISCV::BI__builtin_rvv_vrem_vv_i16mf2_m: |
11070 | case RISCV::BI__builtin_rvv_vrem_vv_i16mf4_m: |
11071 | case RISCV::BI__builtin_rvv_vrem_vv_i32m1_m: |
11072 | case RISCV::BI__builtin_rvv_vrem_vv_i32m2_m: |
11073 | case RISCV::BI__builtin_rvv_vrem_vv_i32m4_m: |
11074 | case RISCV::BI__builtin_rvv_vrem_vv_i32m8_m: |
11075 | case RISCV::BI__builtin_rvv_vrem_vv_i32mf2_m: |
11076 | case RISCV::BI__builtin_rvv_vrem_vv_i64m1_m: |
11077 | case RISCV::BI__builtin_rvv_vrem_vv_i64m2_m: |
11078 | case RISCV::BI__builtin_rvv_vrem_vv_i64m4_m: |
11079 | case RISCV::BI__builtin_rvv_vrem_vv_i64m8_m: |
11080 | case RISCV::BI__builtin_rvv_vrem_vx_i8m1_m: |
11081 | case RISCV::BI__builtin_rvv_vrem_vx_i8m2_m: |
11082 | case RISCV::BI__builtin_rvv_vrem_vx_i8m4_m: |
11083 | case RISCV::BI__builtin_rvv_vrem_vx_i8m8_m: |
11084 | case RISCV::BI__builtin_rvv_vrem_vx_i8mf2_m: |
11085 | case RISCV::BI__builtin_rvv_vrem_vx_i8mf4_m: |
11086 | case RISCV::BI__builtin_rvv_vrem_vx_i8mf8_m: |
11087 | case RISCV::BI__builtin_rvv_vrem_vx_i16m1_m: |
11088 | case RISCV::BI__builtin_rvv_vrem_vx_i16m2_m: |
11089 | case RISCV::BI__builtin_rvv_vrem_vx_i16m4_m: |
11090 | case RISCV::BI__builtin_rvv_vrem_vx_i16m8_m: |
11091 | case RISCV::BI__builtin_rvv_vrem_vx_i16mf2_m: |
11092 | case RISCV::BI__builtin_rvv_vrem_vx_i16mf4_m: |
11093 | case RISCV::BI__builtin_rvv_vrem_vx_i32m1_m: |
11094 | case RISCV::BI__builtin_rvv_vrem_vx_i32m2_m: |
11095 | case RISCV::BI__builtin_rvv_vrem_vx_i32m4_m: |
11096 | case RISCV::BI__builtin_rvv_vrem_vx_i32m8_m: |
11097 | case RISCV::BI__builtin_rvv_vrem_vx_i32mf2_m: |
11098 | case RISCV::BI__builtin_rvv_vrem_vx_i64m1_m: |
11099 | case RISCV::BI__builtin_rvv_vrem_vx_i64m2_m: |
11100 | case RISCV::BI__builtin_rvv_vrem_vx_i64m4_m: |
11101 | case RISCV::BI__builtin_rvv_vrem_vx_i64m8_m: |
11102 | ID = Intrinsic::riscv_vrem_mask; |
11103 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
11104 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
11105 | break; |
11106 | case RISCV::BI__builtin_rvv_vremu_vv_u8m1: |
11107 | case RISCV::BI__builtin_rvv_vremu_vv_u8m2: |
11108 | case RISCV::BI__builtin_rvv_vremu_vv_u8m4: |
11109 | case RISCV::BI__builtin_rvv_vremu_vv_u8m8: |
11110 | case RISCV::BI__builtin_rvv_vremu_vv_u8mf2: |
11111 | case RISCV::BI__builtin_rvv_vremu_vv_u8mf4: |
11112 | case RISCV::BI__builtin_rvv_vremu_vv_u8mf8: |
11113 | case RISCV::BI__builtin_rvv_vremu_vv_u16m1: |
11114 | case RISCV::BI__builtin_rvv_vremu_vv_u16m2: |
11115 | case RISCV::BI__builtin_rvv_vremu_vv_u16m4: |
11116 | case RISCV::BI__builtin_rvv_vremu_vv_u16m8: |
11117 | case RISCV::BI__builtin_rvv_vremu_vv_u16mf2: |
11118 | case RISCV::BI__builtin_rvv_vremu_vv_u16mf4: |
11119 | case RISCV::BI__builtin_rvv_vremu_vv_u32m1: |
11120 | case RISCV::BI__builtin_rvv_vremu_vv_u32m2: |
11121 | case RISCV::BI__builtin_rvv_vremu_vv_u32m4: |
11122 | case RISCV::BI__builtin_rvv_vremu_vv_u32m8: |
11123 | case RISCV::BI__builtin_rvv_vremu_vv_u32mf2: |
11124 | case RISCV::BI__builtin_rvv_vremu_vv_u64m1: |
11125 | case RISCV::BI__builtin_rvv_vremu_vv_u64m2: |
11126 | case RISCV::BI__builtin_rvv_vremu_vv_u64m4: |
11127 | case RISCV::BI__builtin_rvv_vremu_vv_u64m8: |
11128 | case RISCV::BI__builtin_rvv_vremu_vx_u8m1: |
11129 | case RISCV::BI__builtin_rvv_vremu_vx_u8m2: |
11130 | case RISCV::BI__builtin_rvv_vremu_vx_u8m4: |
11131 | case RISCV::BI__builtin_rvv_vremu_vx_u8m8: |
11132 | case RISCV::BI__builtin_rvv_vremu_vx_u8mf2: |
11133 | case RISCV::BI__builtin_rvv_vremu_vx_u8mf4: |
11134 | case RISCV::BI__builtin_rvv_vremu_vx_u8mf8: |
11135 | case RISCV::BI__builtin_rvv_vremu_vx_u16m1: |
11136 | case RISCV::BI__builtin_rvv_vremu_vx_u16m2: |
11137 | case RISCV::BI__builtin_rvv_vremu_vx_u16m4: |
11138 | case RISCV::BI__builtin_rvv_vremu_vx_u16m8: |
11139 | case RISCV::BI__builtin_rvv_vremu_vx_u16mf2: |
11140 | case RISCV::BI__builtin_rvv_vremu_vx_u16mf4: |
11141 | case RISCV::BI__builtin_rvv_vremu_vx_u32m1: |
11142 | case RISCV::BI__builtin_rvv_vremu_vx_u32m2: |
11143 | case RISCV::BI__builtin_rvv_vremu_vx_u32m4: |
11144 | case RISCV::BI__builtin_rvv_vremu_vx_u32m8: |
11145 | case RISCV::BI__builtin_rvv_vremu_vx_u32mf2: |
11146 | case RISCV::BI__builtin_rvv_vremu_vx_u64m1: |
11147 | case RISCV::BI__builtin_rvv_vremu_vx_u64m2: |
11148 | case RISCV::BI__builtin_rvv_vremu_vx_u64m4: |
11149 | case RISCV::BI__builtin_rvv_vremu_vx_u64m8: |
11150 | ID = Intrinsic::riscv_vremu; |
11151 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
11152 | break; |
11153 | case RISCV::BI__builtin_rvv_vremu_vv_u8m1_m: |
11154 | case RISCV::BI__builtin_rvv_vremu_vv_u8m2_m: |
11155 | case RISCV::BI__builtin_rvv_vremu_vv_u8m4_m: |
11156 | case RISCV::BI__builtin_rvv_vremu_vv_u8m8_m: |
11157 | case RISCV::BI__builtin_rvv_vremu_vv_u8mf2_m: |
11158 | case RISCV::BI__builtin_rvv_vremu_vv_u8mf4_m: |
11159 | case RISCV::BI__builtin_rvv_vremu_vv_u8mf8_m: |
11160 | case RISCV::BI__builtin_rvv_vremu_vv_u16m1_m: |
11161 | case RISCV::BI__builtin_rvv_vremu_vv_u16m2_m: |
11162 | case RISCV::BI__builtin_rvv_vremu_vv_u16m4_m: |
11163 | case RISCV::BI__builtin_rvv_vremu_vv_u16m8_m: |
11164 | case RISCV::BI__builtin_rvv_vremu_vv_u16mf2_m: |
11165 | case RISCV::BI__builtin_rvv_vremu_vv_u16mf4_m: |
11166 | case RISCV::BI__builtin_rvv_vremu_vv_u32m1_m: |
11167 | case RISCV::BI__builtin_rvv_vremu_vv_u32m2_m: |
11168 | case RISCV::BI__builtin_rvv_vremu_vv_u32m4_m: |
11169 | case RISCV::BI__builtin_rvv_vremu_vv_u32m8_m: |
11170 | case RISCV::BI__builtin_rvv_vremu_vv_u32mf2_m: |
11171 | case RISCV::BI__builtin_rvv_vremu_vv_u64m1_m: |
11172 | case RISCV::BI__builtin_rvv_vremu_vv_u64m2_m: |
11173 | case RISCV::BI__builtin_rvv_vremu_vv_u64m4_m: |
11174 | case RISCV::BI__builtin_rvv_vremu_vv_u64m8_m: |
11175 | case RISCV::BI__builtin_rvv_vremu_vx_u8m1_m: |
11176 | case RISCV::BI__builtin_rvv_vremu_vx_u8m2_m: |
11177 | case RISCV::BI__builtin_rvv_vremu_vx_u8m4_m: |
11178 | case RISCV::BI__builtin_rvv_vremu_vx_u8m8_m: |
11179 | case RISCV::BI__builtin_rvv_vremu_vx_u8mf2_m: |
11180 | case RISCV::BI__builtin_rvv_vremu_vx_u8mf4_m: |
11181 | case RISCV::BI__builtin_rvv_vremu_vx_u8mf8_m: |
11182 | case RISCV::BI__builtin_rvv_vremu_vx_u16m1_m: |
11183 | case RISCV::BI__builtin_rvv_vremu_vx_u16m2_m: |
11184 | case RISCV::BI__builtin_rvv_vremu_vx_u16m4_m: |
11185 | case RISCV::BI__builtin_rvv_vremu_vx_u16m8_m: |
11186 | case RISCV::BI__builtin_rvv_vremu_vx_u16mf2_m: |
11187 | case RISCV::BI__builtin_rvv_vremu_vx_u16mf4_m: |
11188 | case RISCV::BI__builtin_rvv_vremu_vx_u32m1_m: |
11189 | case RISCV::BI__builtin_rvv_vremu_vx_u32m2_m: |
11190 | case RISCV::BI__builtin_rvv_vremu_vx_u32m4_m: |
11191 | case RISCV::BI__builtin_rvv_vremu_vx_u32m8_m: |
11192 | case RISCV::BI__builtin_rvv_vremu_vx_u32mf2_m: |
11193 | case RISCV::BI__builtin_rvv_vremu_vx_u64m1_m: |
11194 | case RISCV::BI__builtin_rvv_vremu_vx_u64m2_m: |
11195 | case RISCV::BI__builtin_rvv_vremu_vx_u64m4_m: |
11196 | case RISCV::BI__builtin_rvv_vremu_vx_u64m8_m: |
11197 | ID = Intrinsic::riscv_vremu_mask; |
11198 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
11199 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
11200 | break; |
11201 | case RISCV::BI__builtin_rvv_vrgather_vv_i8m1: |
11202 | case RISCV::BI__builtin_rvv_vrgather_vv_i8m2: |
11203 | case RISCV::BI__builtin_rvv_vrgather_vv_i8m4: |
11204 | case RISCV::BI__builtin_rvv_vrgather_vv_i8m8: |
11205 | case RISCV::BI__builtin_rvv_vrgather_vv_i8mf2: |
11206 | case RISCV::BI__builtin_rvv_vrgather_vv_i8mf4: |
11207 | case RISCV::BI__builtin_rvv_vrgather_vv_i8mf8: |
11208 | case RISCV::BI__builtin_rvv_vrgather_vv_i16m1: |
11209 | case RISCV::BI__builtin_rvv_vrgather_vv_i16m2: |
11210 | case RISCV::BI__builtin_rvv_vrgather_vv_i16m4: |
11211 | case RISCV::BI__builtin_rvv_vrgather_vv_i16m8: |
11212 | case RISCV::BI__builtin_rvv_vrgather_vv_i16mf2: |
11213 | case RISCV::BI__builtin_rvv_vrgather_vv_i16mf4: |
11214 | case RISCV::BI__builtin_rvv_vrgather_vv_i32m1: |
11215 | case RISCV::BI__builtin_rvv_vrgather_vv_i32m2: |
11216 | case RISCV::BI__builtin_rvv_vrgather_vv_i32m4: |
11217 | case RISCV::BI__builtin_rvv_vrgather_vv_i32m8: |
11218 | case RISCV::BI__builtin_rvv_vrgather_vv_i32mf2: |
11219 | case RISCV::BI__builtin_rvv_vrgather_vv_i64m1: |
11220 | case RISCV::BI__builtin_rvv_vrgather_vv_i64m2: |
11221 | case RISCV::BI__builtin_rvv_vrgather_vv_i64m4: |
11222 | case RISCV::BI__builtin_rvv_vrgather_vv_i64m8: |
11223 | case RISCV::BI__builtin_rvv_vrgather_vv_f32m1: |
11224 | case RISCV::BI__builtin_rvv_vrgather_vv_f32m2: |
11225 | case RISCV::BI__builtin_rvv_vrgather_vv_f32m4: |
11226 | case RISCV::BI__builtin_rvv_vrgather_vv_f32m8: |
11227 | case RISCV::BI__builtin_rvv_vrgather_vv_f32mf2: |
11228 | case RISCV::BI__builtin_rvv_vrgather_vv_f64m1: |
11229 | case RISCV::BI__builtin_rvv_vrgather_vv_f64m2: |
11230 | case RISCV::BI__builtin_rvv_vrgather_vv_f64m4: |
11231 | case RISCV::BI__builtin_rvv_vrgather_vv_f64m8: |
11232 | case RISCV::BI__builtin_rvv_vrgather_vv_u8m1: |
11233 | case RISCV::BI__builtin_rvv_vrgather_vv_u8m2: |
11234 | case RISCV::BI__builtin_rvv_vrgather_vv_u8m4: |
11235 | case RISCV::BI__builtin_rvv_vrgather_vv_u8m8: |
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11238 | case RISCV::BI__builtin_rvv_vrgather_vv_u8mf8: |
11239 | case RISCV::BI__builtin_rvv_vrgather_vv_u16m1: |
11240 | case RISCV::BI__builtin_rvv_vrgather_vv_u16m2: |
11241 | case RISCV::BI__builtin_rvv_vrgather_vv_u16m4: |
11242 | case RISCV::BI__builtin_rvv_vrgather_vv_u16m8: |
11243 | case RISCV::BI__builtin_rvv_vrgather_vv_u16mf2: |
11244 | case RISCV::BI__builtin_rvv_vrgather_vv_u16mf4: |
11245 | case RISCV::BI__builtin_rvv_vrgather_vv_u32m1: |
11246 | case RISCV::BI__builtin_rvv_vrgather_vv_u32m2: |
11247 | case RISCV::BI__builtin_rvv_vrgather_vv_u32m4: |
11248 | case RISCV::BI__builtin_rvv_vrgather_vv_u32m8: |
11249 | case RISCV::BI__builtin_rvv_vrgather_vv_u32mf2: |
11250 | case RISCV::BI__builtin_rvv_vrgather_vv_u64m1: |
11251 | case RISCV::BI__builtin_rvv_vrgather_vv_u64m2: |
11252 | case RISCV::BI__builtin_rvv_vrgather_vv_u64m4: |
11253 | case RISCV::BI__builtin_rvv_vrgather_vv_u64m8: |
11254 | ID = Intrinsic::riscv_vrgather_vv; |
11255 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
11256 | break; |
11257 | case RISCV::BI__builtin_rvv_vrgather_vv_i8m1_m: |
11258 | case RISCV::BI__builtin_rvv_vrgather_vv_i8m2_m: |
11259 | case RISCV::BI__builtin_rvv_vrgather_vv_i8m4_m: |
11260 | case RISCV::BI__builtin_rvv_vrgather_vv_i8m8_m: |
11261 | case RISCV::BI__builtin_rvv_vrgather_vv_i8mf2_m: |
11262 | case RISCV::BI__builtin_rvv_vrgather_vv_i8mf4_m: |
11263 | case RISCV::BI__builtin_rvv_vrgather_vv_i8mf8_m: |
11264 | case RISCV::BI__builtin_rvv_vrgather_vv_i16m1_m: |
11265 | case RISCV::BI__builtin_rvv_vrgather_vv_i16m2_m: |
11266 | case RISCV::BI__builtin_rvv_vrgather_vv_i16m4_m: |
11267 | case RISCV::BI__builtin_rvv_vrgather_vv_i16m8_m: |
11268 | case RISCV::BI__builtin_rvv_vrgather_vv_i16mf2_m: |
11269 | case RISCV::BI__builtin_rvv_vrgather_vv_i16mf4_m: |
11270 | case RISCV::BI__builtin_rvv_vrgather_vv_i32m1_m: |
11271 | case RISCV::BI__builtin_rvv_vrgather_vv_i32m2_m: |
11272 | case RISCV::BI__builtin_rvv_vrgather_vv_i32m4_m: |
11273 | case RISCV::BI__builtin_rvv_vrgather_vv_i32m8_m: |
11274 | case RISCV::BI__builtin_rvv_vrgather_vv_i32mf2_m: |
11275 | case RISCV::BI__builtin_rvv_vrgather_vv_i64m1_m: |
11276 | case RISCV::BI__builtin_rvv_vrgather_vv_i64m2_m: |
11277 | case RISCV::BI__builtin_rvv_vrgather_vv_i64m4_m: |
11278 | case RISCV::BI__builtin_rvv_vrgather_vv_i64m8_m: |
11279 | case RISCV::BI__builtin_rvv_vrgather_vv_f32m1_m: |
11280 | case RISCV::BI__builtin_rvv_vrgather_vv_f32m2_m: |
11281 | case RISCV::BI__builtin_rvv_vrgather_vv_f32m4_m: |
11282 | case RISCV::BI__builtin_rvv_vrgather_vv_f32m8_m: |
11283 | case RISCV::BI__builtin_rvv_vrgather_vv_f32mf2_m: |
11284 | case RISCV::BI__builtin_rvv_vrgather_vv_f64m1_m: |
11285 | case RISCV::BI__builtin_rvv_vrgather_vv_f64m2_m: |
11286 | case RISCV::BI__builtin_rvv_vrgather_vv_f64m4_m: |
11287 | case RISCV::BI__builtin_rvv_vrgather_vv_f64m8_m: |
11288 | case RISCV::BI__builtin_rvv_vrgather_vv_u8m1_m: |
11289 | case RISCV::BI__builtin_rvv_vrgather_vv_u8m2_m: |
11290 | case RISCV::BI__builtin_rvv_vrgather_vv_u8m4_m: |
11291 | case RISCV::BI__builtin_rvv_vrgather_vv_u8m8_m: |
11292 | case RISCV::BI__builtin_rvv_vrgather_vv_u8mf2_m: |
11293 | case RISCV::BI__builtin_rvv_vrgather_vv_u8mf4_m: |
11294 | case RISCV::BI__builtin_rvv_vrgather_vv_u8mf8_m: |
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11296 | case RISCV::BI__builtin_rvv_vrgather_vv_u16m2_m: |
11297 | case RISCV::BI__builtin_rvv_vrgather_vv_u16m4_m: |
11298 | case RISCV::BI__builtin_rvv_vrgather_vv_u16m8_m: |
11299 | case RISCV::BI__builtin_rvv_vrgather_vv_u16mf2_m: |
11300 | case RISCV::BI__builtin_rvv_vrgather_vv_u16mf4_m: |
11301 | case RISCV::BI__builtin_rvv_vrgather_vv_u32m1_m: |
11302 | case RISCV::BI__builtin_rvv_vrgather_vv_u32m2_m: |
11303 | case RISCV::BI__builtin_rvv_vrgather_vv_u32m4_m: |
11304 | case RISCV::BI__builtin_rvv_vrgather_vv_u32m8_m: |
11305 | case RISCV::BI__builtin_rvv_vrgather_vv_u32mf2_m: |
11306 | case RISCV::BI__builtin_rvv_vrgather_vv_u64m1_m: |
11307 | case RISCV::BI__builtin_rvv_vrgather_vv_u64m2_m: |
11308 | case RISCV::BI__builtin_rvv_vrgather_vv_u64m4_m: |
11309 | case RISCV::BI__builtin_rvv_vrgather_vv_u64m8_m: |
11310 | ID = Intrinsic::riscv_vrgather_vv_mask; |
11311 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
11312 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
11313 | break; |
11314 | case RISCV::BI__builtin_rvv_vrgather_vx_i8m1: |
11315 | case RISCV::BI__builtin_rvv_vrgather_vx_i8m2: |
11316 | case RISCV::BI__builtin_rvv_vrgather_vx_i8m4: |
11317 | case RISCV::BI__builtin_rvv_vrgather_vx_i8m8: |
11318 | case RISCV::BI__builtin_rvv_vrgather_vx_i8mf2: |
11319 | case RISCV::BI__builtin_rvv_vrgather_vx_i8mf4: |
11320 | case RISCV::BI__builtin_rvv_vrgather_vx_i8mf8: |
11321 | case RISCV::BI__builtin_rvv_vrgather_vx_i16m1: |
11322 | case RISCV::BI__builtin_rvv_vrgather_vx_i16m2: |
11323 | case RISCV::BI__builtin_rvv_vrgather_vx_i16m4: |
11324 | case RISCV::BI__builtin_rvv_vrgather_vx_i16m8: |
11325 | case RISCV::BI__builtin_rvv_vrgather_vx_i16mf2: |
11326 | case RISCV::BI__builtin_rvv_vrgather_vx_i16mf4: |
11327 | case RISCV::BI__builtin_rvv_vrgather_vx_i32m1: |
11328 | case RISCV::BI__builtin_rvv_vrgather_vx_i32m2: |
11329 | case RISCV::BI__builtin_rvv_vrgather_vx_i32m4: |
11330 | case RISCV::BI__builtin_rvv_vrgather_vx_i32m8: |
11331 | case RISCV::BI__builtin_rvv_vrgather_vx_i32mf2: |
11332 | case RISCV::BI__builtin_rvv_vrgather_vx_i64m1: |
11333 | case RISCV::BI__builtin_rvv_vrgather_vx_i64m2: |
11334 | case RISCV::BI__builtin_rvv_vrgather_vx_i64m4: |
11335 | case RISCV::BI__builtin_rvv_vrgather_vx_i64m8: |
11336 | case RISCV::BI__builtin_rvv_vrgather_vx_f32m1: |
11337 | case RISCV::BI__builtin_rvv_vrgather_vx_f32m2: |
11338 | case RISCV::BI__builtin_rvv_vrgather_vx_f32m4: |
11339 | case RISCV::BI__builtin_rvv_vrgather_vx_f32m8: |
11340 | case RISCV::BI__builtin_rvv_vrgather_vx_f32mf2: |
11341 | case RISCV::BI__builtin_rvv_vrgather_vx_f64m1: |
11342 | case RISCV::BI__builtin_rvv_vrgather_vx_f64m2: |
11343 | case RISCV::BI__builtin_rvv_vrgather_vx_f64m4: |
11344 | case RISCV::BI__builtin_rvv_vrgather_vx_f64m8: |
11345 | case RISCV::BI__builtin_rvv_vrgather_vx_u8m1: |
11346 | case RISCV::BI__builtin_rvv_vrgather_vx_u8m2: |
11347 | case RISCV::BI__builtin_rvv_vrgather_vx_u8m4: |
11348 | case RISCV::BI__builtin_rvv_vrgather_vx_u8m8: |
11349 | case RISCV::BI__builtin_rvv_vrgather_vx_u8mf2: |
11350 | case RISCV::BI__builtin_rvv_vrgather_vx_u8mf4: |
11351 | case RISCV::BI__builtin_rvv_vrgather_vx_u8mf8: |
11352 | case RISCV::BI__builtin_rvv_vrgather_vx_u16m1: |
11353 | case RISCV::BI__builtin_rvv_vrgather_vx_u16m2: |
11354 | case RISCV::BI__builtin_rvv_vrgather_vx_u16m4: |
11355 | case RISCV::BI__builtin_rvv_vrgather_vx_u16m8: |
11356 | case RISCV::BI__builtin_rvv_vrgather_vx_u16mf2: |
11357 | case RISCV::BI__builtin_rvv_vrgather_vx_u16mf4: |
11358 | case RISCV::BI__builtin_rvv_vrgather_vx_u32m1: |
11359 | case RISCV::BI__builtin_rvv_vrgather_vx_u32m2: |
11360 | case RISCV::BI__builtin_rvv_vrgather_vx_u32m4: |
11361 | case RISCV::BI__builtin_rvv_vrgather_vx_u32m8: |
11362 | case RISCV::BI__builtin_rvv_vrgather_vx_u32mf2: |
11363 | case RISCV::BI__builtin_rvv_vrgather_vx_u64m1: |
11364 | case RISCV::BI__builtin_rvv_vrgather_vx_u64m2: |
11365 | case RISCV::BI__builtin_rvv_vrgather_vx_u64m4: |
11366 | case RISCV::BI__builtin_rvv_vrgather_vx_u64m8: |
11367 | ID = Intrinsic::riscv_vrgather_vx; |
11368 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
11369 | break; |
11370 | case RISCV::BI__builtin_rvv_vrgather_vx_i8m1_m: |
11371 | case RISCV::BI__builtin_rvv_vrgather_vx_i8m2_m: |
11372 | case RISCV::BI__builtin_rvv_vrgather_vx_i8m4_m: |
11373 | case RISCV::BI__builtin_rvv_vrgather_vx_i8m8_m: |
11374 | case RISCV::BI__builtin_rvv_vrgather_vx_i8mf2_m: |
11375 | case RISCV::BI__builtin_rvv_vrgather_vx_i8mf4_m: |
11376 | case RISCV::BI__builtin_rvv_vrgather_vx_i8mf8_m: |
11377 | case RISCV::BI__builtin_rvv_vrgather_vx_i16m1_m: |
11378 | case RISCV::BI__builtin_rvv_vrgather_vx_i16m2_m: |
11379 | case RISCV::BI__builtin_rvv_vrgather_vx_i16m4_m: |
11380 | case RISCV::BI__builtin_rvv_vrgather_vx_i16m8_m: |
11381 | case RISCV::BI__builtin_rvv_vrgather_vx_i16mf2_m: |
11382 | case RISCV::BI__builtin_rvv_vrgather_vx_i16mf4_m: |
11383 | case RISCV::BI__builtin_rvv_vrgather_vx_i32m1_m: |
11384 | case RISCV::BI__builtin_rvv_vrgather_vx_i32m2_m: |
11385 | case RISCV::BI__builtin_rvv_vrgather_vx_i32m4_m: |
11386 | case RISCV::BI__builtin_rvv_vrgather_vx_i32m8_m: |
11387 | case RISCV::BI__builtin_rvv_vrgather_vx_i32mf2_m: |
11388 | case RISCV::BI__builtin_rvv_vrgather_vx_i64m1_m: |
11389 | case RISCV::BI__builtin_rvv_vrgather_vx_i64m2_m: |
11390 | case RISCV::BI__builtin_rvv_vrgather_vx_i64m4_m: |
11391 | case RISCV::BI__builtin_rvv_vrgather_vx_i64m8_m: |
11392 | case RISCV::BI__builtin_rvv_vrgather_vx_f32m1_m: |
11393 | case RISCV::BI__builtin_rvv_vrgather_vx_f32m2_m: |
11394 | case RISCV::BI__builtin_rvv_vrgather_vx_f32m4_m: |
11395 | case RISCV::BI__builtin_rvv_vrgather_vx_f32m8_m: |
11396 | case RISCV::BI__builtin_rvv_vrgather_vx_f32mf2_m: |
11397 | case RISCV::BI__builtin_rvv_vrgather_vx_f64m1_m: |
11398 | case RISCV::BI__builtin_rvv_vrgather_vx_f64m2_m: |
11399 | case RISCV::BI__builtin_rvv_vrgather_vx_f64m4_m: |
11400 | case RISCV::BI__builtin_rvv_vrgather_vx_f64m8_m: |
11401 | case RISCV::BI__builtin_rvv_vrgather_vx_u8m1_m: |
11402 | case RISCV::BI__builtin_rvv_vrgather_vx_u8m2_m: |
11403 | case RISCV::BI__builtin_rvv_vrgather_vx_u8m4_m: |
11404 | case RISCV::BI__builtin_rvv_vrgather_vx_u8m8_m: |
11405 | case RISCV::BI__builtin_rvv_vrgather_vx_u8mf2_m: |
11406 | case RISCV::BI__builtin_rvv_vrgather_vx_u8mf4_m: |
11407 | case RISCV::BI__builtin_rvv_vrgather_vx_u8mf8_m: |
11408 | case RISCV::BI__builtin_rvv_vrgather_vx_u16m1_m: |
11409 | case RISCV::BI__builtin_rvv_vrgather_vx_u16m2_m: |
11410 | case RISCV::BI__builtin_rvv_vrgather_vx_u16m4_m: |
11411 | case RISCV::BI__builtin_rvv_vrgather_vx_u16m8_m: |
11412 | case RISCV::BI__builtin_rvv_vrgather_vx_u16mf2_m: |
11413 | case RISCV::BI__builtin_rvv_vrgather_vx_u16mf4_m: |
11414 | case RISCV::BI__builtin_rvv_vrgather_vx_u32m1_m: |
11415 | case RISCV::BI__builtin_rvv_vrgather_vx_u32m2_m: |
11416 | case RISCV::BI__builtin_rvv_vrgather_vx_u32m4_m: |
11417 | case RISCV::BI__builtin_rvv_vrgather_vx_u32m8_m: |
11418 | case RISCV::BI__builtin_rvv_vrgather_vx_u32mf2_m: |
11419 | case RISCV::BI__builtin_rvv_vrgather_vx_u64m1_m: |
11420 | case RISCV::BI__builtin_rvv_vrgather_vx_u64m2_m: |
11421 | case RISCV::BI__builtin_rvv_vrgather_vx_u64m4_m: |
11422 | case RISCV::BI__builtin_rvv_vrgather_vx_u64m8_m: |
11423 | ID = Intrinsic::riscv_vrgather_vx_mask; |
11424 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
11425 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
11426 | break; |
11427 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m1: |
11428 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m2: |
11429 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m4: |
11430 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf2: |
11431 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf4: |
11432 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf8: |
11433 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m1: |
11434 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m2: |
11435 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m4: |
11436 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m8: |
11437 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16mf2: |
11438 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16mf4: |
11439 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m1: |
11440 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m2: |
11441 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m4: |
11442 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m8: |
11443 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32mf2: |
11444 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m1: |
11445 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m2: |
11446 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m4: |
11447 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m8: |
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11456 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m8: |
11457 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8m1: |
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11462 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8mf8: |
11463 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m1: |
11464 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m2: |
11465 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m4: |
11466 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m8: |
11467 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16mf2: |
11468 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16mf4: |
11469 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m1: |
11470 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m2: |
11471 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m4: |
11472 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m8: |
11473 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32mf2: |
11474 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m1: |
11475 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m2: |
11476 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m4: |
11477 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m8: |
11478 | ID = Intrinsic::riscv_vrgatherei16_vv; |
11479 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
11480 | break; |
11481 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m1_m: |
11482 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m2_m: |
11483 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8m4_m: |
11484 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf2_m: |
11485 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf4_m: |
11486 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i8mf8_m: |
11487 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m1_m: |
11488 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m2_m: |
11489 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m4_m: |
11490 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16m8_m: |
11491 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16mf2_m: |
11492 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i16mf4_m: |
11493 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m1_m: |
11494 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m2_m: |
11495 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m4_m: |
11496 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32m8_m: |
11497 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i32mf2_m: |
11498 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m1_m: |
11499 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m2_m: |
11500 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m4_m: |
11501 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_i64m8_m: |
11502 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m1_m: |
11503 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m2_m: |
11504 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m4_m: |
11505 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32m8_m: |
11506 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_f32mf2_m: |
11507 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m1_m: |
11508 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m2_m: |
11509 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m4_m: |
11510 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_f64m8_m: |
11511 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8m1_m: |
11512 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8m2_m: |
11513 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8m4_m: |
11514 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8mf2_m: |
11515 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8mf4_m: |
11516 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u8mf8_m: |
11517 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m1_m: |
11518 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m2_m: |
11519 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m4_m: |
11520 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16m8_m: |
11521 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16mf2_m: |
11522 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u16mf4_m: |
11523 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m1_m: |
11524 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m2_m: |
11525 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m4_m: |
11526 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32m8_m: |
11527 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u32mf2_m: |
11528 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m1_m: |
11529 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m2_m: |
11530 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m4_m: |
11531 | case RISCV::BI__builtin_rvv_vrgatherei16_vv_u64m8_m: |
11532 | ID = Intrinsic::riscv_vrgatherei16_vv_mask; |
11533 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
11534 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
11535 | break; |
11536 | case RISCV::BI__builtin_rvv_vneg_v_i8m1: |
11537 | case RISCV::BI__builtin_rvv_vneg_v_i8m2: |
11538 | case RISCV::BI__builtin_rvv_vneg_v_i8m4: |
11539 | case RISCV::BI__builtin_rvv_vneg_v_i8m8: |
11540 | case RISCV::BI__builtin_rvv_vneg_v_i8mf2: |
11541 | case RISCV::BI__builtin_rvv_vneg_v_i8mf4: |
11542 | case RISCV::BI__builtin_rvv_vneg_v_i8mf8: |
11543 | case RISCV::BI__builtin_rvv_vneg_v_i16m1: |
11544 | case RISCV::BI__builtin_rvv_vneg_v_i16m2: |
11545 | case RISCV::BI__builtin_rvv_vneg_v_i16m4: |
11546 | case RISCV::BI__builtin_rvv_vneg_v_i16m8: |
11547 | case RISCV::BI__builtin_rvv_vneg_v_i16mf2: |
11548 | case RISCV::BI__builtin_rvv_vneg_v_i16mf4: |
11549 | case RISCV::BI__builtin_rvv_vneg_v_i32m1: |
11550 | case RISCV::BI__builtin_rvv_vneg_v_i32m2: |
11551 | case RISCV::BI__builtin_rvv_vneg_v_i32m4: |
11552 | case RISCV::BI__builtin_rvv_vneg_v_i32m8: |
11553 | case RISCV::BI__builtin_rvv_vneg_v_i32mf2: |
11554 | case RISCV::BI__builtin_rvv_vneg_v_i64m1: |
11555 | case RISCV::BI__builtin_rvv_vneg_v_i64m2: |
11556 | case RISCV::BI__builtin_rvv_vneg_v_i64m4: |
11557 | case RISCV::BI__builtin_rvv_vneg_v_i64m8: |
11558 | ID = Intrinsic::riscv_vrsub; |
11559 | |
11560 | { |
11561 | // op1, vl |
11562 | IntrinsicTypes = {ResultType, |
11563 | cast<llvm::VectorType>(ResultType)->getElementType(), |
11564 | Ops[1]->getType()}; |
11565 | Ops.insert(Ops.begin() + 1, llvm::Constant::getNullValue(IntrinsicTypes[1])); |
11566 | break; |
11567 | } |
11568 | break; |
11569 | case RISCV::BI__builtin_rvv_vrsub_vx_i8m1: |
11570 | case RISCV::BI__builtin_rvv_vrsub_vx_i8m2: |
11571 | case RISCV::BI__builtin_rvv_vrsub_vx_i8m4: |
11572 | case RISCV::BI__builtin_rvv_vrsub_vx_i8m8: |
11573 | case RISCV::BI__builtin_rvv_vrsub_vx_i8mf2: |
11574 | case RISCV::BI__builtin_rvv_vrsub_vx_i8mf4: |
11575 | case RISCV::BI__builtin_rvv_vrsub_vx_i8mf8: |
11576 | case RISCV::BI__builtin_rvv_vrsub_vx_i16m1: |
11577 | case RISCV::BI__builtin_rvv_vrsub_vx_i16m2: |
11578 | case RISCV::BI__builtin_rvv_vrsub_vx_i16m4: |
11579 | case RISCV::BI__builtin_rvv_vrsub_vx_i16m8: |
11580 | case RISCV::BI__builtin_rvv_vrsub_vx_i16mf2: |
11581 | case RISCV::BI__builtin_rvv_vrsub_vx_i16mf4: |
11582 | case RISCV::BI__builtin_rvv_vrsub_vx_i32m1: |
11583 | case RISCV::BI__builtin_rvv_vrsub_vx_i32m2: |
11584 | case RISCV::BI__builtin_rvv_vrsub_vx_i32m4: |
11585 | case RISCV::BI__builtin_rvv_vrsub_vx_i32m8: |
11586 | case RISCV::BI__builtin_rvv_vrsub_vx_i32mf2: |
11587 | case RISCV::BI__builtin_rvv_vrsub_vx_i64m1: |
11588 | case RISCV::BI__builtin_rvv_vrsub_vx_i64m2: |
11589 | case RISCV::BI__builtin_rvv_vrsub_vx_i64m4: |
11590 | case RISCV::BI__builtin_rvv_vrsub_vx_i64m8: |
11591 | case RISCV::BI__builtin_rvv_vrsub_vx_u8m1: |
11592 | case RISCV::BI__builtin_rvv_vrsub_vx_u8m2: |
11593 | case RISCV::BI__builtin_rvv_vrsub_vx_u8m4: |
11594 | case RISCV::BI__builtin_rvv_vrsub_vx_u8m8: |
11595 | case RISCV::BI__builtin_rvv_vrsub_vx_u8mf2: |
11596 | case RISCV::BI__builtin_rvv_vrsub_vx_u8mf4: |
11597 | case RISCV::BI__builtin_rvv_vrsub_vx_u8mf8: |
11598 | case RISCV::BI__builtin_rvv_vrsub_vx_u16m1: |
11599 | case RISCV::BI__builtin_rvv_vrsub_vx_u16m2: |
11600 | case RISCV::BI__builtin_rvv_vrsub_vx_u16m4: |
11601 | case RISCV::BI__builtin_rvv_vrsub_vx_u16m8: |
11602 | case RISCV::BI__builtin_rvv_vrsub_vx_u16mf2: |
11603 | case RISCV::BI__builtin_rvv_vrsub_vx_u16mf4: |
11604 | case RISCV::BI__builtin_rvv_vrsub_vx_u32m1: |
11605 | case RISCV::BI__builtin_rvv_vrsub_vx_u32m2: |
11606 | case RISCV::BI__builtin_rvv_vrsub_vx_u32m4: |
11607 | case RISCV::BI__builtin_rvv_vrsub_vx_u32m8: |
11608 | case RISCV::BI__builtin_rvv_vrsub_vx_u32mf2: |
11609 | case RISCV::BI__builtin_rvv_vrsub_vx_u64m1: |
11610 | case RISCV::BI__builtin_rvv_vrsub_vx_u64m2: |
11611 | case RISCV::BI__builtin_rvv_vrsub_vx_u64m4: |
11612 | case RISCV::BI__builtin_rvv_vrsub_vx_u64m8: |
11613 | ID = Intrinsic::riscv_vrsub; |
11614 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
11615 | break; |
11616 | case RISCV::BI__builtin_rvv_vneg_v_i8m1_m: |
11617 | case RISCV::BI__builtin_rvv_vneg_v_i8m2_m: |
11618 | case RISCV::BI__builtin_rvv_vneg_v_i8m4_m: |
11619 | case RISCV::BI__builtin_rvv_vneg_v_i8m8_m: |
11620 | case RISCV::BI__builtin_rvv_vneg_v_i8mf2_m: |
11621 | case RISCV::BI__builtin_rvv_vneg_v_i8mf4_m: |
11622 | case RISCV::BI__builtin_rvv_vneg_v_i8mf8_m: |
11623 | case RISCV::BI__builtin_rvv_vneg_v_i16m1_m: |
11624 | case RISCV::BI__builtin_rvv_vneg_v_i16m2_m: |
11625 | case RISCV::BI__builtin_rvv_vneg_v_i16m4_m: |
11626 | case RISCV::BI__builtin_rvv_vneg_v_i16m8_m: |
11627 | case RISCV::BI__builtin_rvv_vneg_v_i16mf2_m: |
11628 | case RISCV::BI__builtin_rvv_vneg_v_i16mf4_m: |
11629 | case RISCV::BI__builtin_rvv_vneg_v_i32m1_m: |
11630 | case RISCV::BI__builtin_rvv_vneg_v_i32m2_m: |
11631 | case RISCV::BI__builtin_rvv_vneg_v_i32m4_m: |
11632 | case RISCV::BI__builtin_rvv_vneg_v_i32m8_m: |
11633 | case RISCV::BI__builtin_rvv_vneg_v_i32mf2_m: |
11634 | case RISCV::BI__builtin_rvv_vneg_v_i64m1_m: |
11635 | case RISCV::BI__builtin_rvv_vneg_v_i64m2_m: |
11636 | case RISCV::BI__builtin_rvv_vneg_v_i64m4_m: |
11637 | case RISCV::BI__builtin_rvv_vneg_v_i64m8_m: |
11638 | ID = Intrinsic::riscv_vrsub_mask; |
11639 | |
11640 | { |
11641 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
11642 | // maskedoff, op1, mask, vl |
11643 | IntrinsicTypes = {ResultType, |
11644 | cast<llvm::VectorType>(ResultType)->getElementType(), |
11645 | Ops[3]->getType()}; |
11646 | Ops.insert(Ops.begin() + 2, llvm::Constant::getNullValue(IntrinsicTypes[1])); |
11647 | break; |
11648 | } |
11649 | break; |
11650 | case RISCV::BI__builtin_rvv_vrsub_vx_i8m1_m: |
11651 | case RISCV::BI__builtin_rvv_vrsub_vx_i8m2_m: |
11652 | case RISCV::BI__builtin_rvv_vrsub_vx_i8m4_m: |
11653 | case RISCV::BI__builtin_rvv_vrsub_vx_i8m8_m: |
11654 | case RISCV::BI__builtin_rvv_vrsub_vx_i8mf2_m: |
11655 | case RISCV::BI__builtin_rvv_vrsub_vx_i8mf4_m: |
11656 | case RISCV::BI__builtin_rvv_vrsub_vx_i8mf8_m: |
11657 | case RISCV::BI__builtin_rvv_vrsub_vx_i16m1_m: |
11658 | case RISCV::BI__builtin_rvv_vrsub_vx_i16m2_m: |
11659 | case RISCV::BI__builtin_rvv_vrsub_vx_i16m4_m: |
11660 | case RISCV::BI__builtin_rvv_vrsub_vx_i16m8_m: |
11661 | case RISCV::BI__builtin_rvv_vrsub_vx_i16mf2_m: |
11662 | case RISCV::BI__builtin_rvv_vrsub_vx_i16mf4_m: |
11663 | case RISCV::BI__builtin_rvv_vrsub_vx_i32m1_m: |
11664 | case RISCV::BI__builtin_rvv_vrsub_vx_i32m2_m: |
11665 | case RISCV::BI__builtin_rvv_vrsub_vx_i32m4_m: |
11666 | case RISCV::BI__builtin_rvv_vrsub_vx_i32m8_m: |
11667 | case RISCV::BI__builtin_rvv_vrsub_vx_i32mf2_m: |
11668 | case RISCV::BI__builtin_rvv_vrsub_vx_i64m1_m: |
11669 | case RISCV::BI__builtin_rvv_vrsub_vx_i64m2_m: |
11670 | case RISCV::BI__builtin_rvv_vrsub_vx_i64m4_m: |
11671 | case RISCV::BI__builtin_rvv_vrsub_vx_i64m8_m: |
11672 | case RISCV::BI__builtin_rvv_vrsub_vx_u8m1_m: |
11673 | case RISCV::BI__builtin_rvv_vrsub_vx_u8m2_m: |
11674 | case RISCV::BI__builtin_rvv_vrsub_vx_u8m4_m: |
11675 | case RISCV::BI__builtin_rvv_vrsub_vx_u8m8_m: |
11676 | case RISCV::BI__builtin_rvv_vrsub_vx_u8mf2_m: |
11677 | case RISCV::BI__builtin_rvv_vrsub_vx_u8mf4_m: |
11678 | case RISCV::BI__builtin_rvv_vrsub_vx_u8mf8_m: |
11679 | case RISCV::BI__builtin_rvv_vrsub_vx_u16m1_m: |
11680 | case RISCV::BI__builtin_rvv_vrsub_vx_u16m2_m: |
11681 | case RISCV::BI__builtin_rvv_vrsub_vx_u16m4_m: |
11682 | case RISCV::BI__builtin_rvv_vrsub_vx_u16m8_m: |
11683 | case RISCV::BI__builtin_rvv_vrsub_vx_u16mf2_m: |
11684 | case RISCV::BI__builtin_rvv_vrsub_vx_u16mf4_m: |
11685 | case RISCV::BI__builtin_rvv_vrsub_vx_u32m1_m: |
11686 | case RISCV::BI__builtin_rvv_vrsub_vx_u32m2_m: |
11687 | case RISCV::BI__builtin_rvv_vrsub_vx_u32m4_m: |
11688 | case RISCV::BI__builtin_rvv_vrsub_vx_u32m8_m: |
11689 | case RISCV::BI__builtin_rvv_vrsub_vx_u32mf2_m: |
11690 | case RISCV::BI__builtin_rvv_vrsub_vx_u64m1_m: |
11691 | case RISCV::BI__builtin_rvv_vrsub_vx_u64m2_m: |
11692 | case RISCV::BI__builtin_rvv_vrsub_vx_u64m4_m: |
11693 | case RISCV::BI__builtin_rvv_vrsub_vx_u64m8_m: |
11694 | ID = Intrinsic::riscv_vrsub_mask; |
11695 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
11696 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
11697 | break; |
11698 | case RISCV::BI__builtin_rvv_vsadd_vv_i8m1: |
11699 | case RISCV::BI__builtin_rvv_vsadd_vv_i8m2: |
11700 | case RISCV::BI__builtin_rvv_vsadd_vv_i8m4: |
11701 | case RISCV::BI__builtin_rvv_vsadd_vv_i8m8: |
11702 | case RISCV::BI__builtin_rvv_vsadd_vv_i8mf2: |
11703 | case RISCV::BI__builtin_rvv_vsadd_vv_i8mf4: |
11704 | case RISCV::BI__builtin_rvv_vsadd_vv_i8mf8: |
11705 | case RISCV::BI__builtin_rvv_vsadd_vv_i16m1: |
11706 | case RISCV::BI__builtin_rvv_vsadd_vv_i16m2: |
11707 | case RISCV::BI__builtin_rvv_vsadd_vv_i16m4: |
11708 | case RISCV::BI__builtin_rvv_vsadd_vv_i16m8: |
11709 | case RISCV::BI__builtin_rvv_vsadd_vv_i16mf2: |
11710 | case RISCV::BI__builtin_rvv_vsadd_vv_i16mf4: |
11711 | case RISCV::BI__builtin_rvv_vsadd_vv_i32m1: |
11712 | case RISCV::BI__builtin_rvv_vsadd_vv_i32m2: |
11713 | case RISCV::BI__builtin_rvv_vsadd_vv_i32m4: |
11714 | case RISCV::BI__builtin_rvv_vsadd_vv_i32m8: |
11715 | case RISCV::BI__builtin_rvv_vsadd_vv_i32mf2: |
11716 | case RISCV::BI__builtin_rvv_vsadd_vv_i64m1: |
11717 | case RISCV::BI__builtin_rvv_vsadd_vv_i64m2: |
11718 | case RISCV::BI__builtin_rvv_vsadd_vv_i64m4: |
11719 | case RISCV::BI__builtin_rvv_vsadd_vv_i64m8: |
11720 | case RISCV::BI__builtin_rvv_vsadd_vx_i8m1: |
11721 | case RISCV::BI__builtin_rvv_vsadd_vx_i8m2: |
11722 | case RISCV::BI__builtin_rvv_vsadd_vx_i8m4: |
11723 | case RISCV::BI__builtin_rvv_vsadd_vx_i8m8: |
11724 | case RISCV::BI__builtin_rvv_vsadd_vx_i8mf2: |
11725 | case RISCV::BI__builtin_rvv_vsadd_vx_i8mf4: |
11726 | case RISCV::BI__builtin_rvv_vsadd_vx_i8mf8: |
11727 | case RISCV::BI__builtin_rvv_vsadd_vx_i16m1: |
11728 | case RISCV::BI__builtin_rvv_vsadd_vx_i16m2: |
11729 | case RISCV::BI__builtin_rvv_vsadd_vx_i16m4: |
11730 | case RISCV::BI__builtin_rvv_vsadd_vx_i16m8: |
11731 | case RISCV::BI__builtin_rvv_vsadd_vx_i16mf2: |
11732 | case RISCV::BI__builtin_rvv_vsadd_vx_i16mf4: |
11733 | case RISCV::BI__builtin_rvv_vsadd_vx_i32m1: |
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11736 | case RISCV::BI__builtin_rvv_vsadd_vx_i32m8: |
11737 | case RISCV::BI__builtin_rvv_vsadd_vx_i32mf2: |
11738 | case RISCV::BI__builtin_rvv_vsadd_vx_i64m1: |
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11740 | case RISCV::BI__builtin_rvv_vsadd_vx_i64m4: |
11741 | case RISCV::BI__builtin_rvv_vsadd_vx_i64m8: |
11742 | ID = Intrinsic::riscv_vsadd; |
11743 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
11744 | break; |
11745 | case RISCV::BI__builtin_rvv_vsadd_vv_i8m1_m: |
11746 | case RISCV::BI__builtin_rvv_vsadd_vv_i8m2_m: |
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11749 | case RISCV::BI__builtin_rvv_vsadd_vv_i8mf2_m: |
11750 | case RISCV::BI__builtin_rvv_vsadd_vv_i8mf4_m: |
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11755 | case RISCV::BI__builtin_rvv_vsadd_vv_i16m8_m: |
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11757 | case RISCV::BI__builtin_rvv_vsadd_vv_i16mf4_m: |
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11759 | case RISCV::BI__builtin_rvv_vsadd_vv_i32m2_m: |
11760 | case RISCV::BI__builtin_rvv_vsadd_vv_i32m4_m: |
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11762 | case RISCV::BI__builtin_rvv_vsadd_vv_i32mf2_m: |
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11765 | case RISCV::BI__builtin_rvv_vsadd_vv_i64m4_m: |
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11777 | case RISCV::BI__builtin_rvv_vsadd_vx_i16m8_m: |
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11780 | case RISCV::BI__builtin_rvv_vsadd_vx_i32m1_m: |
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11785 | case RISCV::BI__builtin_rvv_vsadd_vx_i64m1_m: |
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11787 | case RISCV::BI__builtin_rvv_vsadd_vx_i64m4_m: |
11788 | case RISCV::BI__builtin_rvv_vsadd_vx_i64m8_m: |
11789 | ID = Intrinsic::riscv_vsadd_mask; |
11790 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
11791 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
11792 | break; |
11793 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8m1: |
11794 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8m2: |
11795 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8m4: |
11796 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8m8: |
11797 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8mf2: |
11798 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8mf4: |
11799 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8mf8: |
11800 | case RISCV::BI__builtin_rvv_vsaddu_vv_u16m1: |
11801 | case RISCV::BI__builtin_rvv_vsaddu_vv_u16m2: |
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11804 | case RISCV::BI__builtin_rvv_vsaddu_vv_u16mf2: |
11805 | case RISCV::BI__builtin_rvv_vsaddu_vv_u16mf4: |
11806 | case RISCV::BI__builtin_rvv_vsaddu_vv_u32m1: |
11807 | case RISCV::BI__builtin_rvv_vsaddu_vv_u32m2: |
11808 | case RISCV::BI__builtin_rvv_vsaddu_vv_u32m4: |
11809 | case RISCV::BI__builtin_rvv_vsaddu_vv_u32m8: |
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11817 | case RISCV::BI__builtin_rvv_vsaddu_vx_u8m4: |
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11820 | case RISCV::BI__builtin_rvv_vsaddu_vx_u8mf4: |
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11831 | case RISCV::BI__builtin_rvv_vsaddu_vx_u32m8: |
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11833 | case RISCV::BI__builtin_rvv_vsaddu_vx_u64m1: |
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11835 | case RISCV::BI__builtin_rvv_vsaddu_vx_u64m4: |
11836 | case RISCV::BI__builtin_rvv_vsaddu_vx_u64m8: |
11837 | ID = Intrinsic::riscv_vsaddu; |
11838 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
11839 | break; |
11840 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8m1_m: |
11841 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8m2_m: |
11842 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8m4_m: |
11843 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8m8_m: |
11844 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8mf2_m: |
11845 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8mf4_m: |
11846 | case RISCV::BI__builtin_rvv_vsaddu_vv_u8mf8_m: |
11847 | case RISCV::BI__builtin_rvv_vsaddu_vv_u16m1_m: |
11848 | case RISCV::BI__builtin_rvv_vsaddu_vv_u16m2_m: |
11849 | case RISCV::BI__builtin_rvv_vsaddu_vv_u16m4_m: |
11850 | case RISCV::BI__builtin_rvv_vsaddu_vv_u16m8_m: |
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11853 | case RISCV::BI__builtin_rvv_vsaddu_vv_u32m1_m: |
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11855 | case RISCV::BI__builtin_rvv_vsaddu_vv_u32m4_m: |
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11858 | case RISCV::BI__builtin_rvv_vsaddu_vv_u64m1_m: |
11859 | case RISCV::BI__builtin_rvv_vsaddu_vv_u64m2_m: |
11860 | case RISCV::BI__builtin_rvv_vsaddu_vv_u64m4_m: |
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11862 | case RISCV::BI__builtin_rvv_vsaddu_vx_u8m1_m: |
11863 | case RISCV::BI__builtin_rvv_vsaddu_vx_u8m2_m: |
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11873 | case RISCV::BI__builtin_rvv_vsaddu_vx_u16mf2_m: |
11874 | case RISCV::BI__builtin_rvv_vsaddu_vx_u16mf4_m: |
11875 | case RISCV::BI__builtin_rvv_vsaddu_vx_u32m1_m: |
11876 | case RISCV::BI__builtin_rvv_vsaddu_vx_u32m2_m: |
11877 | case RISCV::BI__builtin_rvv_vsaddu_vx_u32m4_m: |
11878 | case RISCV::BI__builtin_rvv_vsaddu_vx_u32m8_m: |
11879 | case RISCV::BI__builtin_rvv_vsaddu_vx_u32mf2_m: |
11880 | case RISCV::BI__builtin_rvv_vsaddu_vx_u64m1_m: |
11881 | case RISCV::BI__builtin_rvv_vsaddu_vx_u64m2_m: |
11882 | case RISCV::BI__builtin_rvv_vsaddu_vx_u64m4_m: |
11883 | case RISCV::BI__builtin_rvv_vsaddu_vx_u64m8_m: |
11884 | ID = Intrinsic::riscv_vsaddu_mask; |
11885 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
11886 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
11887 | break; |
11888 | case RISCV::BI__builtin_rvv_vsbc_vvm_i8m1: |
11889 | case RISCV::BI__builtin_rvv_vsbc_vvm_i8m2: |
11890 | case RISCV::BI__builtin_rvv_vsbc_vvm_i8m4: |
11891 | case RISCV::BI__builtin_rvv_vsbc_vvm_i8m8: |
11892 | case RISCV::BI__builtin_rvv_vsbc_vvm_i8mf2: |
11893 | case RISCV::BI__builtin_rvv_vsbc_vvm_i8mf4: |
11894 | case RISCV::BI__builtin_rvv_vsbc_vvm_i8mf8: |
11895 | case RISCV::BI__builtin_rvv_vsbc_vvm_i16m1: |
11896 | case RISCV::BI__builtin_rvv_vsbc_vvm_i16m2: |
11897 | case RISCV::BI__builtin_rvv_vsbc_vvm_i16m4: |
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11899 | case RISCV::BI__builtin_rvv_vsbc_vvm_i16mf2: |
11900 | case RISCV::BI__builtin_rvv_vsbc_vvm_i16mf4: |
11901 | case RISCV::BI__builtin_rvv_vsbc_vvm_i32m1: |
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11903 | case RISCV::BI__builtin_rvv_vsbc_vvm_i32m4: |
11904 | case RISCV::BI__builtin_rvv_vsbc_vvm_i32m8: |
11905 | case RISCV::BI__builtin_rvv_vsbc_vvm_i32mf2: |
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11941 | case RISCV::BI__builtin_rvv_vsbc_vvm_u16m4: |
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11948 | case RISCV::BI__builtin_rvv_vsbc_vvm_u32m8: |
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11954 | case RISCV::BI__builtin_rvv_vsbc_vxm_u8m1: |
11955 | case RISCV::BI__builtin_rvv_vsbc_vxm_u8m2: |
11956 | case RISCV::BI__builtin_rvv_vsbc_vxm_u8m4: |
11957 | case RISCV::BI__builtin_rvv_vsbc_vxm_u8m8: |
11958 | case RISCV::BI__builtin_rvv_vsbc_vxm_u8mf2: |
11959 | case RISCV::BI__builtin_rvv_vsbc_vxm_u8mf4: |
11960 | case RISCV::BI__builtin_rvv_vsbc_vxm_u8mf8: |
11961 | case RISCV::BI__builtin_rvv_vsbc_vxm_u16m1: |
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11966 | case RISCV::BI__builtin_rvv_vsbc_vxm_u16mf4: |
11967 | case RISCV::BI__builtin_rvv_vsbc_vxm_u32m1: |
11968 | case RISCV::BI__builtin_rvv_vsbc_vxm_u32m2: |
11969 | case RISCV::BI__builtin_rvv_vsbc_vxm_u32m4: |
11970 | case RISCV::BI__builtin_rvv_vsbc_vxm_u32m8: |
11971 | case RISCV::BI__builtin_rvv_vsbc_vxm_u32mf2: |
11972 | case RISCV::BI__builtin_rvv_vsbc_vxm_u64m1: |
11973 | case RISCV::BI__builtin_rvv_vsbc_vxm_u64m2: |
11974 | case RISCV::BI__builtin_rvv_vsbc_vxm_u64m4: |
11975 | case RISCV::BI__builtin_rvv_vsbc_vxm_u64m8: |
11976 | ID = Intrinsic::riscv_vsbc; |
11977 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
11978 | break; |
11979 | case RISCV::BI__builtin_rvv_vse8_v_i8m1: |
11980 | case RISCV::BI__builtin_rvv_vse8_v_i8m2: |
11981 | case RISCV::BI__builtin_rvv_vse8_v_i8m4: |
11982 | case RISCV::BI__builtin_rvv_vse8_v_i8m8: |
11983 | case RISCV::BI__builtin_rvv_vse8_v_i8mf2: |
11984 | case RISCV::BI__builtin_rvv_vse8_v_i8mf4: |
11985 | case RISCV::BI__builtin_rvv_vse8_v_i8mf8: |
11986 | case RISCV::BI__builtin_rvv_vse8_v_u8m1: |
11987 | case RISCV::BI__builtin_rvv_vse8_v_u8m2: |
11988 | case RISCV::BI__builtin_rvv_vse8_v_u8m4: |
11989 | case RISCV::BI__builtin_rvv_vse8_v_u8m8: |
11990 | case RISCV::BI__builtin_rvv_vse8_v_u8mf2: |
11991 | case RISCV::BI__builtin_rvv_vse8_v_u8mf4: |
11992 | case RISCV::BI__builtin_rvv_vse8_v_u8mf8: |
11993 | case RISCV::BI__builtin_rvv_vse16_v_i16m1: |
11994 | case RISCV::BI__builtin_rvv_vse16_v_i16m2: |
11995 | case RISCV::BI__builtin_rvv_vse16_v_i16m4: |
11996 | case RISCV::BI__builtin_rvv_vse16_v_i16m8: |
11997 | case RISCV::BI__builtin_rvv_vse16_v_i16mf2: |
11998 | case RISCV::BI__builtin_rvv_vse16_v_i16mf4: |
11999 | case RISCV::BI__builtin_rvv_vse16_v_u16m1: |
12000 | case RISCV::BI__builtin_rvv_vse16_v_u16m2: |
12001 | case RISCV::BI__builtin_rvv_vse16_v_u16m4: |
12002 | case RISCV::BI__builtin_rvv_vse16_v_u16m8: |
12003 | case RISCV::BI__builtin_rvv_vse16_v_u16mf2: |
12004 | case RISCV::BI__builtin_rvv_vse16_v_u16mf4: |
12005 | case RISCV::BI__builtin_rvv_vse32_v_i32m1: |
12006 | case RISCV::BI__builtin_rvv_vse32_v_i32m2: |
12007 | case RISCV::BI__builtin_rvv_vse32_v_i32m4: |
12008 | case RISCV::BI__builtin_rvv_vse32_v_i32m8: |
12009 | case RISCV::BI__builtin_rvv_vse32_v_i32mf2: |
12010 | case RISCV::BI__builtin_rvv_vse32_v_u32m1: |
12011 | case RISCV::BI__builtin_rvv_vse32_v_u32m2: |
12012 | case RISCV::BI__builtin_rvv_vse32_v_u32m4: |
12013 | case RISCV::BI__builtin_rvv_vse32_v_u32m8: |
12014 | case RISCV::BI__builtin_rvv_vse32_v_u32mf2: |
12015 | case RISCV::BI__builtin_rvv_vse32_v_f32m1: |
12016 | case RISCV::BI__builtin_rvv_vse32_v_f32m2: |
12017 | case RISCV::BI__builtin_rvv_vse32_v_f32m4: |
12018 | case RISCV::BI__builtin_rvv_vse32_v_f32m8: |
12019 | case RISCV::BI__builtin_rvv_vse32_v_f32mf2: |
12020 | case RISCV::BI__builtin_rvv_vse64_v_i64m1: |
12021 | case RISCV::BI__builtin_rvv_vse64_v_i64m2: |
12022 | case RISCV::BI__builtin_rvv_vse64_v_i64m4: |
12023 | case RISCV::BI__builtin_rvv_vse64_v_i64m8: |
12024 | case RISCV::BI__builtin_rvv_vse64_v_u64m1: |
12025 | case RISCV::BI__builtin_rvv_vse64_v_u64m2: |
12026 | case RISCV::BI__builtin_rvv_vse64_v_u64m4: |
12027 | case RISCV::BI__builtin_rvv_vse64_v_u64m8: |
12028 | case RISCV::BI__builtin_rvv_vse64_v_f64m1: |
12029 | case RISCV::BI__builtin_rvv_vse64_v_f64m2: |
12030 | case RISCV::BI__builtin_rvv_vse64_v_f64m4: |
12031 | case RISCV::BI__builtin_rvv_vse64_v_f64m8: |
12032 | ID = Intrinsic::riscv_vse; |
12033 | |
12034 | // Builtin: (ptr, value, vl). Intrinsic: (value, ptr, vl) |
12035 | std::swap(Ops[0], Ops[1]); |
12036 | Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo()); |
12037 | IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType()}; |
12038 | break; |
12039 | case RISCV::BI__builtin_rvv_vse1_v_b8: |
12040 | case RISCV::BI__builtin_rvv_vse1_v_b4: |
12041 | case RISCV::BI__builtin_rvv_vse1_v_b2: |
12042 | case RISCV::BI__builtin_rvv_vse1_v_b1: |
12043 | case RISCV::BI__builtin_rvv_vse1_v_b16: |
12044 | case RISCV::BI__builtin_rvv_vse1_v_b32: |
12045 | case RISCV::BI__builtin_rvv_vse1_v_b64: |
12046 | ID = Intrinsic::riscv_vse1; |
12047 | |
12048 | // Builtin: (ptr, value, vl). Intrinsic: (value, ptr, vl) |
12049 | std::swap(Ops[0], Ops[1]); |
12050 | Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo()); |
12051 | IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType()}; |
12052 | break; |
12053 | case RISCV::BI__builtin_rvv_vse8_v_i8m1_m: |
12054 | case RISCV::BI__builtin_rvv_vse8_v_i8m2_m: |
12055 | case RISCV::BI__builtin_rvv_vse8_v_i8m4_m: |
12056 | case RISCV::BI__builtin_rvv_vse8_v_i8m8_m: |
12057 | case RISCV::BI__builtin_rvv_vse8_v_i8mf2_m: |
12058 | case RISCV::BI__builtin_rvv_vse8_v_i8mf4_m: |
12059 | case RISCV::BI__builtin_rvv_vse8_v_i8mf8_m: |
12060 | case RISCV::BI__builtin_rvv_vse8_v_u8m1_m: |
12061 | case RISCV::BI__builtin_rvv_vse8_v_u8m2_m: |
12062 | case RISCV::BI__builtin_rvv_vse8_v_u8m4_m: |
12063 | case RISCV::BI__builtin_rvv_vse8_v_u8m8_m: |
12064 | case RISCV::BI__builtin_rvv_vse8_v_u8mf2_m: |
12065 | case RISCV::BI__builtin_rvv_vse8_v_u8mf4_m: |
12066 | case RISCV::BI__builtin_rvv_vse8_v_u8mf8_m: |
12067 | case RISCV::BI__builtin_rvv_vse16_v_i16m1_m: |
12068 | case RISCV::BI__builtin_rvv_vse16_v_i16m2_m: |
12069 | case RISCV::BI__builtin_rvv_vse16_v_i16m4_m: |
12070 | case RISCV::BI__builtin_rvv_vse16_v_i16m8_m: |
12071 | case RISCV::BI__builtin_rvv_vse16_v_i16mf2_m: |
12072 | case RISCV::BI__builtin_rvv_vse16_v_i16mf4_m: |
12073 | case RISCV::BI__builtin_rvv_vse16_v_u16m1_m: |
12074 | case RISCV::BI__builtin_rvv_vse16_v_u16m2_m: |
12075 | case RISCV::BI__builtin_rvv_vse16_v_u16m4_m: |
12076 | case RISCV::BI__builtin_rvv_vse16_v_u16m8_m: |
12077 | case RISCV::BI__builtin_rvv_vse16_v_u16mf2_m: |
12078 | case RISCV::BI__builtin_rvv_vse16_v_u16mf4_m: |
12079 | case RISCV::BI__builtin_rvv_vse32_v_i32m1_m: |
12080 | case RISCV::BI__builtin_rvv_vse32_v_i32m2_m: |
12081 | case RISCV::BI__builtin_rvv_vse32_v_i32m4_m: |
12082 | case RISCV::BI__builtin_rvv_vse32_v_i32m8_m: |
12083 | case RISCV::BI__builtin_rvv_vse32_v_i32mf2_m: |
12084 | case RISCV::BI__builtin_rvv_vse32_v_u32m1_m: |
12085 | case RISCV::BI__builtin_rvv_vse32_v_u32m2_m: |
12086 | case RISCV::BI__builtin_rvv_vse32_v_u32m4_m: |
12087 | case RISCV::BI__builtin_rvv_vse32_v_u32m8_m: |
12088 | case RISCV::BI__builtin_rvv_vse32_v_u32mf2_m: |
12089 | case RISCV::BI__builtin_rvv_vse32_v_f32m1_m: |
12090 | case RISCV::BI__builtin_rvv_vse32_v_f32m2_m: |
12091 | case RISCV::BI__builtin_rvv_vse32_v_f32m4_m: |
12092 | case RISCV::BI__builtin_rvv_vse32_v_f32m8_m: |
12093 | case RISCV::BI__builtin_rvv_vse32_v_f32mf2_m: |
12094 | case RISCV::BI__builtin_rvv_vse64_v_i64m1_m: |
12095 | case RISCV::BI__builtin_rvv_vse64_v_i64m2_m: |
12096 | case RISCV::BI__builtin_rvv_vse64_v_i64m4_m: |
12097 | case RISCV::BI__builtin_rvv_vse64_v_i64m8_m: |
12098 | case RISCV::BI__builtin_rvv_vse64_v_u64m1_m: |
12099 | case RISCV::BI__builtin_rvv_vse64_v_u64m2_m: |
12100 | case RISCV::BI__builtin_rvv_vse64_v_u64m4_m: |
12101 | case RISCV::BI__builtin_rvv_vse64_v_u64m8_m: |
12102 | case RISCV::BI__builtin_rvv_vse64_v_f64m1_m: |
12103 | case RISCV::BI__builtin_rvv_vse64_v_f64m2_m: |
12104 | case RISCV::BI__builtin_rvv_vse64_v_f64m4_m: |
12105 | case RISCV::BI__builtin_rvv_vse64_v_f64m8_m: |
12106 | ID = Intrinsic::riscv_vse_mask; |
12107 | |
12108 | // Builtin: (mask, ptr, value, vl). Intrinsic: (value, ptr, mask, vl) |
12109 | std::swap(Ops[0], Ops[2]); |
12110 | Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo()); |
12111 | IntrinsicTypes = {Ops[0]->getType(), Ops[3]->getType()}; |
12112 | break; |
12113 | case RISCV::BI__builtin_rvv_vsetvli: |
12114 | ID = Intrinsic::riscv_vsetvli; |
12115 | IntrinsicTypes = {ResultType};break; |
12116 | case RISCV::BI__builtin_rvv_vsetvlimax: |
12117 | ID = Intrinsic::riscv_vsetvlimax; |
12118 | IntrinsicTypes = {ResultType};break; |
12119 | case RISCV::BI__builtin_rvv_vsext_vf2_i16mf4: |
12120 | case RISCV::BI__builtin_rvv_vsext_vf2_i16mf2: |
12121 | case RISCV::BI__builtin_rvv_vsext_vf2_i16m1: |
12122 | case RISCV::BI__builtin_rvv_vsext_vf2_i16m2: |
12123 | case RISCV::BI__builtin_rvv_vsext_vf2_i16m4: |
12124 | case RISCV::BI__builtin_rvv_vsext_vf2_i16m8: |
12125 | case RISCV::BI__builtin_rvv_vsext_vf2_i32mf2: |
12126 | case RISCV::BI__builtin_rvv_vsext_vf2_i32m1: |
12127 | case RISCV::BI__builtin_rvv_vsext_vf2_i32m2: |
12128 | case RISCV::BI__builtin_rvv_vsext_vf2_i32m4: |
12129 | case RISCV::BI__builtin_rvv_vsext_vf2_i32m8: |
12130 | case RISCV::BI__builtin_rvv_vsext_vf2_i64m1: |
12131 | case RISCV::BI__builtin_rvv_vsext_vf2_i64m2: |
12132 | case RISCV::BI__builtin_rvv_vsext_vf2_i64m4: |
12133 | case RISCV::BI__builtin_rvv_vsext_vf2_i64m8: |
12134 | case RISCV::BI__builtin_rvv_vsext_vf4_i32mf2: |
12135 | case RISCV::BI__builtin_rvv_vsext_vf4_i32m1: |
12136 | case RISCV::BI__builtin_rvv_vsext_vf4_i32m2: |
12137 | case RISCV::BI__builtin_rvv_vsext_vf4_i32m4: |
12138 | case RISCV::BI__builtin_rvv_vsext_vf4_i32m8: |
12139 | case RISCV::BI__builtin_rvv_vsext_vf4_i64m1: |
12140 | case RISCV::BI__builtin_rvv_vsext_vf4_i64m2: |
12141 | case RISCV::BI__builtin_rvv_vsext_vf4_i64m4: |
12142 | case RISCV::BI__builtin_rvv_vsext_vf4_i64m8: |
12143 | case RISCV::BI__builtin_rvv_vsext_vf8_i64m1: |
12144 | case RISCV::BI__builtin_rvv_vsext_vf8_i64m2: |
12145 | case RISCV::BI__builtin_rvv_vsext_vf8_i64m4: |
12146 | case RISCV::BI__builtin_rvv_vsext_vf8_i64m8: |
12147 | ID = Intrinsic::riscv_vsext; |
12148 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
12149 | break; |
12150 | case RISCV::BI__builtin_rvv_vsext_vf2_i16mf4_m: |
12151 | case RISCV::BI__builtin_rvv_vsext_vf2_i16mf2_m: |
12152 | case RISCV::BI__builtin_rvv_vsext_vf2_i16m1_m: |
12153 | case RISCV::BI__builtin_rvv_vsext_vf2_i16m2_m: |
12154 | case RISCV::BI__builtin_rvv_vsext_vf2_i16m4_m: |
12155 | case RISCV::BI__builtin_rvv_vsext_vf2_i16m8_m: |
12156 | case RISCV::BI__builtin_rvv_vsext_vf2_i32mf2_m: |
12157 | case RISCV::BI__builtin_rvv_vsext_vf2_i32m1_m: |
12158 | case RISCV::BI__builtin_rvv_vsext_vf2_i32m2_m: |
12159 | case RISCV::BI__builtin_rvv_vsext_vf2_i32m4_m: |
12160 | case RISCV::BI__builtin_rvv_vsext_vf2_i32m8_m: |
12161 | case RISCV::BI__builtin_rvv_vsext_vf2_i64m1_m: |
12162 | case RISCV::BI__builtin_rvv_vsext_vf2_i64m2_m: |
12163 | case RISCV::BI__builtin_rvv_vsext_vf2_i64m4_m: |
12164 | case RISCV::BI__builtin_rvv_vsext_vf2_i64m8_m: |
12165 | case RISCV::BI__builtin_rvv_vsext_vf4_i32mf2_m: |
12166 | case RISCV::BI__builtin_rvv_vsext_vf4_i32m1_m: |
12167 | case RISCV::BI__builtin_rvv_vsext_vf4_i32m2_m: |
12168 | case RISCV::BI__builtin_rvv_vsext_vf4_i32m4_m: |
12169 | case RISCV::BI__builtin_rvv_vsext_vf4_i32m8_m: |
12170 | case RISCV::BI__builtin_rvv_vsext_vf4_i64m1_m: |
12171 | case RISCV::BI__builtin_rvv_vsext_vf4_i64m2_m: |
12172 | case RISCV::BI__builtin_rvv_vsext_vf4_i64m4_m: |
12173 | case RISCV::BI__builtin_rvv_vsext_vf4_i64m8_m: |
12174 | case RISCV::BI__builtin_rvv_vsext_vf8_i64m1_m: |
12175 | case RISCV::BI__builtin_rvv_vsext_vf8_i64m2_m: |
12176 | case RISCV::BI__builtin_rvv_vsext_vf8_i64m4_m: |
12177 | case RISCV::BI__builtin_rvv_vsext_vf8_i64m8_m: |
12178 | ID = Intrinsic::riscv_vsext_mask; |
12179 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
12180 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
12181 | break; |
12182 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8m1: |
12183 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8m2: |
12184 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8m4: |
12185 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8m8: |
12186 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8mf2: |
12187 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8mf4: |
12188 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8mf8: |
12189 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16m1: |
12190 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16m2: |
12191 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16m4: |
12192 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16m8: |
12193 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16mf2: |
12194 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16mf4: |
12195 | case RISCV::BI__builtin_rvv_vslide1down_vx_i32m1: |
12196 | case RISCV::BI__builtin_rvv_vslide1down_vx_i32m2: |
12197 | case RISCV::BI__builtin_rvv_vslide1down_vx_i32m4: |
12198 | case RISCV::BI__builtin_rvv_vslide1down_vx_i32m8: |
12199 | case RISCV::BI__builtin_rvv_vslide1down_vx_i32mf2: |
12200 | case RISCV::BI__builtin_rvv_vslide1down_vx_i64m1: |
12201 | case RISCV::BI__builtin_rvv_vslide1down_vx_i64m2: |
12202 | case RISCV::BI__builtin_rvv_vslide1down_vx_i64m4: |
12203 | case RISCV::BI__builtin_rvv_vslide1down_vx_i64m8: |
12204 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8m1: |
12205 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8m2: |
12206 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8m4: |
12207 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8m8: |
12208 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8mf2: |
12209 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8mf4: |
12210 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8mf8: |
12211 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16m1: |
12212 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16m2: |
12213 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16m4: |
12214 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16m8: |
12215 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16mf2: |
12216 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16mf4: |
12217 | case RISCV::BI__builtin_rvv_vslide1down_vx_u32m1: |
12218 | case RISCV::BI__builtin_rvv_vslide1down_vx_u32m2: |
12219 | case RISCV::BI__builtin_rvv_vslide1down_vx_u32m4: |
12220 | case RISCV::BI__builtin_rvv_vslide1down_vx_u32m8: |
12221 | case RISCV::BI__builtin_rvv_vslide1down_vx_u32mf2: |
12222 | case RISCV::BI__builtin_rvv_vslide1down_vx_u64m1: |
12223 | case RISCV::BI__builtin_rvv_vslide1down_vx_u64m2: |
12224 | case RISCV::BI__builtin_rvv_vslide1down_vx_u64m4: |
12225 | case RISCV::BI__builtin_rvv_vslide1down_vx_u64m8: |
12226 | ID = Intrinsic::riscv_vslide1down; |
12227 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
12228 | break; |
12229 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8m1_m: |
12230 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8m2_m: |
12231 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8m4_m: |
12232 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8m8_m: |
12233 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8mf2_m: |
12234 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8mf4_m: |
12235 | case RISCV::BI__builtin_rvv_vslide1down_vx_i8mf8_m: |
12236 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16m1_m: |
12237 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16m2_m: |
12238 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16m4_m: |
12239 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16m8_m: |
12240 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16mf2_m: |
12241 | case RISCV::BI__builtin_rvv_vslide1down_vx_i16mf4_m: |
12242 | case RISCV::BI__builtin_rvv_vslide1down_vx_i32m1_m: |
12243 | case RISCV::BI__builtin_rvv_vslide1down_vx_i32m2_m: |
12244 | case RISCV::BI__builtin_rvv_vslide1down_vx_i32m4_m: |
12245 | case RISCV::BI__builtin_rvv_vslide1down_vx_i32m8_m: |
12246 | case RISCV::BI__builtin_rvv_vslide1down_vx_i32mf2_m: |
12247 | case RISCV::BI__builtin_rvv_vslide1down_vx_i64m1_m: |
12248 | case RISCV::BI__builtin_rvv_vslide1down_vx_i64m2_m: |
12249 | case RISCV::BI__builtin_rvv_vslide1down_vx_i64m4_m: |
12250 | case RISCV::BI__builtin_rvv_vslide1down_vx_i64m8_m: |
12251 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8m1_m: |
12252 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8m2_m: |
12253 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8m4_m: |
12254 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8m8_m: |
12255 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8mf2_m: |
12256 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8mf4_m: |
12257 | case RISCV::BI__builtin_rvv_vslide1down_vx_u8mf8_m: |
12258 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16m1_m: |
12259 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16m2_m: |
12260 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16m4_m: |
12261 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16m8_m: |
12262 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16mf2_m: |
12263 | case RISCV::BI__builtin_rvv_vslide1down_vx_u16mf4_m: |
12264 | case RISCV::BI__builtin_rvv_vslide1down_vx_u32m1_m: |
12265 | case RISCV::BI__builtin_rvv_vslide1down_vx_u32m2_m: |
12266 | case RISCV::BI__builtin_rvv_vslide1down_vx_u32m4_m: |
12267 | case RISCV::BI__builtin_rvv_vslide1down_vx_u32m8_m: |
12268 | case RISCV::BI__builtin_rvv_vslide1down_vx_u32mf2_m: |
12269 | case RISCV::BI__builtin_rvv_vslide1down_vx_u64m1_m: |
12270 | case RISCV::BI__builtin_rvv_vslide1down_vx_u64m2_m: |
12271 | case RISCV::BI__builtin_rvv_vslide1down_vx_u64m4_m: |
12272 | case RISCV::BI__builtin_rvv_vslide1down_vx_u64m8_m: |
12273 | ID = Intrinsic::riscv_vslide1down_mask; |
12274 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
12275 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
12276 | break; |
12277 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8m1: |
12278 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8m2: |
12279 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8m4: |
12280 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8m8: |
12281 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8mf2: |
12282 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8mf4: |
12283 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8mf8: |
12284 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16m1: |
12285 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16m2: |
12286 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16m4: |
12287 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16m8: |
12288 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16mf2: |
12289 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16mf4: |
12290 | case RISCV::BI__builtin_rvv_vslide1up_vx_i32m1: |
12291 | case RISCV::BI__builtin_rvv_vslide1up_vx_i32m2: |
12292 | case RISCV::BI__builtin_rvv_vslide1up_vx_i32m4: |
12293 | case RISCV::BI__builtin_rvv_vslide1up_vx_i32m8: |
12294 | case RISCV::BI__builtin_rvv_vslide1up_vx_i32mf2: |
12295 | case RISCV::BI__builtin_rvv_vslide1up_vx_i64m1: |
12296 | case RISCV::BI__builtin_rvv_vslide1up_vx_i64m2: |
12297 | case RISCV::BI__builtin_rvv_vslide1up_vx_i64m4: |
12298 | case RISCV::BI__builtin_rvv_vslide1up_vx_i64m8: |
12299 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8m1: |
12300 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8m2: |
12301 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8m4: |
12302 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8m8: |
12303 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8mf2: |
12304 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8mf4: |
12305 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8mf8: |
12306 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16m1: |
12307 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16m2: |
12308 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16m4: |
12309 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16m8: |
12310 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16mf2: |
12311 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16mf4: |
12312 | case RISCV::BI__builtin_rvv_vslide1up_vx_u32m1: |
12313 | case RISCV::BI__builtin_rvv_vslide1up_vx_u32m2: |
12314 | case RISCV::BI__builtin_rvv_vslide1up_vx_u32m4: |
12315 | case RISCV::BI__builtin_rvv_vslide1up_vx_u32m8: |
12316 | case RISCV::BI__builtin_rvv_vslide1up_vx_u32mf2: |
12317 | case RISCV::BI__builtin_rvv_vslide1up_vx_u64m1: |
12318 | case RISCV::BI__builtin_rvv_vslide1up_vx_u64m2: |
12319 | case RISCV::BI__builtin_rvv_vslide1up_vx_u64m4: |
12320 | case RISCV::BI__builtin_rvv_vslide1up_vx_u64m8: |
12321 | ID = Intrinsic::riscv_vslide1up; |
12322 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
12323 | break; |
12324 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8m1_m: |
12325 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8m2_m: |
12326 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8m4_m: |
12327 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8m8_m: |
12328 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8mf2_m: |
12329 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8mf4_m: |
12330 | case RISCV::BI__builtin_rvv_vslide1up_vx_i8mf8_m: |
12331 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16m1_m: |
12332 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16m2_m: |
12333 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16m4_m: |
12334 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16m8_m: |
12335 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16mf2_m: |
12336 | case RISCV::BI__builtin_rvv_vslide1up_vx_i16mf4_m: |
12337 | case RISCV::BI__builtin_rvv_vslide1up_vx_i32m1_m: |
12338 | case RISCV::BI__builtin_rvv_vslide1up_vx_i32m2_m: |
12339 | case RISCV::BI__builtin_rvv_vslide1up_vx_i32m4_m: |
12340 | case RISCV::BI__builtin_rvv_vslide1up_vx_i32m8_m: |
12341 | case RISCV::BI__builtin_rvv_vslide1up_vx_i32mf2_m: |
12342 | case RISCV::BI__builtin_rvv_vslide1up_vx_i64m1_m: |
12343 | case RISCV::BI__builtin_rvv_vslide1up_vx_i64m2_m: |
12344 | case RISCV::BI__builtin_rvv_vslide1up_vx_i64m4_m: |
12345 | case RISCV::BI__builtin_rvv_vslide1up_vx_i64m8_m: |
12346 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8m1_m: |
12347 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8m2_m: |
12348 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8m4_m: |
12349 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8m8_m: |
12350 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8mf2_m: |
12351 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8mf4_m: |
12352 | case RISCV::BI__builtin_rvv_vslide1up_vx_u8mf8_m: |
12353 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16m1_m: |
12354 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16m2_m: |
12355 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16m4_m: |
12356 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16m8_m: |
12357 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16mf2_m: |
12358 | case RISCV::BI__builtin_rvv_vslide1up_vx_u16mf4_m: |
12359 | case RISCV::BI__builtin_rvv_vslide1up_vx_u32m1_m: |
12360 | case RISCV::BI__builtin_rvv_vslide1up_vx_u32m2_m: |
12361 | case RISCV::BI__builtin_rvv_vslide1up_vx_u32m4_m: |
12362 | case RISCV::BI__builtin_rvv_vslide1up_vx_u32m8_m: |
12363 | case RISCV::BI__builtin_rvv_vslide1up_vx_u32mf2_m: |
12364 | case RISCV::BI__builtin_rvv_vslide1up_vx_u64m1_m: |
12365 | case RISCV::BI__builtin_rvv_vslide1up_vx_u64m2_m: |
12366 | case RISCV::BI__builtin_rvv_vslide1up_vx_u64m4_m: |
12367 | case RISCV::BI__builtin_rvv_vslide1up_vx_u64m8_m: |
12368 | ID = Intrinsic::riscv_vslide1up_mask; |
12369 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
12370 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
12371 | break; |
12372 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8m1: |
12373 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8m2: |
12374 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8m4: |
12375 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8m8: |
12376 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8mf2: |
12377 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8mf4: |
12378 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8mf8: |
12379 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16m1: |
12380 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16m2: |
12381 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16m4: |
12382 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16m8: |
12383 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16mf2: |
12384 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16mf4: |
12385 | case RISCV::BI__builtin_rvv_vslidedown_vx_i32m1: |
12386 | case RISCV::BI__builtin_rvv_vslidedown_vx_i32m2: |
12387 | case RISCV::BI__builtin_rvv_vslidedown_vx_i32m4: |
12388 | case RISCV::BI__builtin_rvv_vslidedown_vx_i32m8: |
12389 | case RISCV::BI__builtin_rvv_vslidedown_vx_i32mf2: |
12390 | case RISCV::BI__builtin_rvv_vslidedown_vx_i64m1: |
12391 | case RISCV::BI__builtin_rvv_vslidedown_vx_i64m2: |
12392 | case RISCV::BI__builtin_rvv_vslidedown_vx_i64m4: |
12393 | case RISCV::BI__builtin_rvv_vslidedown_vx_i64m8: |
12394 | case RISCV::BI__builtin_rvv_vslidedown_vx_f32m1: |
12395 | case RISCV::BI__builtin_rvv_vslidedown_vx_f32m2: |
12396 | case RISCV::BI__builtin_rvv_vslidedown_vx_f32m4: |
12397 | case RISCV::BI__builtin_rvv_vslidedown_vx_f32m8: |
12398 | case RISCV::BI__builtin_rvv_vslidedown_vx_f32mf2: |
12399 | case RISCV::BI__builtin_rvv_vslidedown_vx_f64m1: |
12400 | case RISCV::BI__builtin_rvv_vslidedown_vx_f64m2: |
12401 | case RISCV::BI__builtin_rvv_vslidedown_vx_f64m4: |
12402 | case RISCV::BI__builtin_rvv_vslidedown_vx_f64m8: |
12403 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8m1: |
12404 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8m2: |
12405 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8m4: |
12406 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8m8: |
12407 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8mf2: |
12408 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8mf4: |
12409 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8mf8: |
12410 | case RISCV::BI__builtin_rvv_vslidedown_vx_u16m1: |
12411 | case RISCV::BI__builtin_rvv_vslidedown_vx_u16m2: |
12412 | case RISCV::BI__builtin_rvv_vslidedown_vx_u16m4: |
12413 | case RISCV::BI__builtin_rvv_vslidedown_vx_u16m8: |
12414 | case RISCV::BI__builtin_rvv_vslidedown_vx_u16mf2: |
12415 | case RISCV::BI__builtin_rvv_vslidedown_vx_u16mf4: |
12416 | case RISCV::BI__builtin_rvv_vslidedown_vx_u32m1: |
12417 | case RISCV::BI__builtin_rvv_vslidedown_vx_u32m2: |
12418 | case RISCV::BI__builtin_rvv_vslidedown_vx_u32m4: |
12419 | case RISCV::BI__builtin_rvv_vslidedown_vx_u32m8: |
12420 | case RISCV::BI__builtin_rvv_vslidedown_vx_u32mf2: |
12421 | case RISCV::BI__builtin_rvv_vslidedown_vx_u64m1: |
12422 | case RISCV::BI__builtin_rvv_vslidedown_vx_u64m2: |
12423 | case RISCV::BI__builtin_rvv_vslidedown_vx_u64m4: |
12424 | case RISCV::BI__builtin_rvv_vslidedown_vx_u64m8: |
12425 | ID = Intrinsic::riscv_vslidedown; |
12426 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
12427 | break; |
12428 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8m1_m: |
12429 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8m2_m: |
12430 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8m4_m: |
12431 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8m8_m: |
12432 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8mf2_m: |
12433 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8mf4_m: |
12434 | case RISCV::BI__builtin_rvv_vslidedown_vx_i8mf8_m: |
12435 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16m1_m: |
12436 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16m2_m: |
12437 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16m4_m: |
12438 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16m8_m: |
12439 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16mf2_m: |
12440 | case RISCV::BI__builtin_rvv_vslidedown_vx_i16mf4_m: |
12441 | case RISCV::BI__builtin_rvv_vslidedown_vx_i32m1_m: |
12442 | case RISCV::BI__builtin_rvv_vslidedown_vx_i32m2_m: |
12443 | case RISCV::BI__builtin_rvv_vslidedown_vx_i32m4_m: |
12444 | case RISCV::BI__builtin_rvv_vslidedown_vx_i32m8_m: |
12445 | case RISCV::BI__builtin_rvv_vslidedown_vx_i32mf2_m: |
12446 | case RISCV::BI__builtin_rvv_vslidedown_vx_i64m1_m: |
12447 | case RISCV::BI__builtin_rvv_vslidedown_vx_i64m2_m: |
12448 | case RISCV::BI__builtin_rvv_vslidedown_vx_i64m4_m: |
12449 | case RISCV::BI__builtin_rvv_vslidedown_vx_i64m8_m: |
12450 | case RISCV::BI__builtin_rvv_vslidedown_vx_f32m1_m: |
12451 | case RISCV::BI__builtin_rvv_vslidedown_vx_f32m2_m: |
12452 | case RISCV::BI__builtin_rvv_vslidedown_vx_f32m4_m: |
12453 | case RISCV::BI__builtin_rvv_vslidedown_vx_f32m8_m: |
12454 | case RISCV::BI__builtin_rvv_vslidedown_vx_f32mf2_m: |
12455 | case RISCV::BI__builtin_rvv_vslidedown_vx_f64m1_m: |
12456 | case RISCV::BI__builtin_rvv_vslidedown_vx_f64m2_m: |
12457 | case RISCV::BI__builtin_rvv_vslidedown_vx_f64m4_m: |
12458 | case RISCV::BI__builtin_rvv_vslidedown_vx_f64m8_m: |
12459 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8m1_m: |
12460 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8m2_m: |
12461 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8m4_m: |
12462 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8m8_m: |
12463 | case RISCV::BI__builtin_rvv_vslidedown_vx_u8mf2_m: |
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12541 | case RISCV::BI__builtin_rvv_vslideup_vx_i8m1_m: |
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12594 | ID = Intrinsic::riscv_vslideup_mask; |
12595 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
12596 | IntrinsicTypes = {ResultType, Ops.back()->getType()}; |
12597 | break; |
12598 | case RISCV::BI__builtin_rvv_vsll_vv_i8m1: |
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12612 | case RISCV::BI__builtin_rvv_vsll_vv_i32m2: |
12613 | case RISCV::BI__builtin_rvv_vsll_vv_i32m4: |
12614 | case RISCV::BI__builtin_rvv_vsll_vv_i32m8: |
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12685 | case RISCV::BI__builtin_rvv_vsll_vx_u64m8: |
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12687 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
12688 | break; |
12689 | case RISCV::BI__builtin_rvv_vsll_vv_i8m1_m: |
12690 | case RISCV::BI__builtin_rvv_vsll_vv_i8m2_m: |
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12697 | case RISCV::BI__builtin_rvv_vsll_vv_i16m2_m: |
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12699 | case RISCV::BI__builtin_rvv_vsll_vv_i16m8_m: |
12700 | case RISCV::BI__builtin_rvv_vsll_vv_i16mf2_m: |
12701 | case RISCV::BI__builtin_rvv_vsll_vv_i16mf4_m: |
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12706 | case RISCV::BI__builtin_rvv_vsll_vv_i32mf2_m: |
12707 | case RISCV::BI__builtin_rvv_vsll_vv_i64m1_m: |
12708 | case RISCV::BI__builtin_rvv_vsll_vv_i64m2_m: |
12709 | case RISCV::BI__builtin_rvv_vsll_vv_i64m4_m: |
12710 | case RISCV::BI__builtin_rvv_vsll_vv_i64m8_m: |
12711 | case RISCV::BI__builtin_rvv_vsll_vx_i8m1_m: |
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12775 | case RISCV::BI__builtin_rvv_vsll_vx_u64m4_m: |
12776 | case RISCV::BI__builtin_rvv_vsll_vx_u64m8_m: |
12777 | ID = Intrinsic::riscv_vsll_mask; |
12778 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
12779 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
12780 | break; |
12781 | case RISCV::BI__builtin_rvv_vsmul_vv_i8m1: |
12782 | case RISCV::BI__builtin_rvv_vsmul_vv_i8m2: |
12783 | case RISCV::BI__builtin_rvv_vsmul_vv_i8m4: |
12784 | case RISCV::BI__builtin_rvv_vsmul_vv_i8m8: |
12785 | case RISCV::BI__builtin_rvv_vsmul_vv_i8mf2: |
12786 | case RISCV::BI__builtin_rvv_vsmul_vv_i8mf4: |
12787 | case RISCV::BI__builtin_rvv_vsmul_vv_i8mf8: |
12788 | case RISCV::BI__builtin_rvv_vsmul_vv_i16m1: |
12789 | case RISCV::BI__builtin_rvv_vsmul_vv_i16m2: |
12790 | case RISCV::BI__builtin_rvv_vsmul_vv_i16m4: |
12791 | case RISCV::BI__builtin_rvv_vsmul_vv_i16m8: |
12792 | case RISCV::BI__builtin_rvv_vsmul_vv_i16mf2: |
12793 | case RISCV::BI__builtin_rvv_vsmul_vv_i16mf4: |
12794 | case RISCV::BI__builtin_rvv_vsmul_vv_i32m1: |
12795 | case RISCV::BI__builtin_rvv_vsmul_vv_i32m2: |
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12803 | case RISCV::BI__builtin_rvv_vsmul_vx_i8m1: |
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12813 | case RISCV::BI__builtin_rvv_vsmul_vx_i16m8: |
12814 | case RISCV::BI__builtin_rvv_vsmul_vx_i16mf2: |
12815 | case RISCV::BI__builtin_rvv_vsmul_vx_i16mf4: |
12816 | case RISCV::BI__builtin_rvv_vsmul_vx_i32m1: |
12817 | case RISCV::BI__builtin_rvv_vsmul_vx_i32m2: |
12818 | case RISCV::BI__builtin_rvv_vsmul_vx_i32m4: |
12819 | case RISCV::BI__builtin_rvv_vsmul_vx_i32m8: |
12820 | case RISCV::BI__builtin_rvv_vsmul_vx_i32mf2: |
12821 | case RISCV::BI__builtin_rvv_vsmul_vx_i64m1: |
12822 | case RISCV::BI__builtin_rvv_vsmul_vx_i64m2: |
12823 | case RISCV::BI__builtin_rvv_vsmul_vx_i64m4: |
12824 | case RISCV::BI__builtin_rvv_vsmul_vx_i64m8: |
12825 | ID = Intrinsic::riscv_vsmul; |
12826 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
12827 | break; |
12828 | case RISCV::BI__builtin_rvv_vsmul_vv_i8m1_m: |
12829 | case RISCV::BI__builtin_rvv_vsmul_vv_i8m2_m: |
12830 | case RISCV::BI__builtin_rvv_vsmul_vv_i8m4_m: |
12831 | case RISCV::BI__builtin_rvv_vsmul_vv_i8m8_m: |
12832 | case RISCV::BI__builtin_rvv_vsmul_vv_i8mf2_m: |
12833 | case RISCV::BI__builtin_rvv_vsmul_vv_i8mf4_m: |
12834 | case RISCV::BI__builtin_rvv_vsmul_vv_i8mf8_m: |
12835 | case RISCV::BI__builtin_rvv_vsmul_vv_i16m1_m: |
12836 | case RISCV::BI__builtin_rvv_vsmul_vv_i16m2_m: |
12837 | case RISCV::BI__builtin_rvv_vsmul_vv_i16m4_m: |
12838 | case RISCV::BI__builtin_rvv_vsmul_vv_i16m8_m: |
12839 | case RISCV::BI__builtin_rvv_vsmul_vv_i16mf2_m: |
12840 | case RISCV::BI__builtin_rvv_vsmul_vv_i16mf4_m: |
12841 | case RISCV::BI__builtin_rvv_vsmul_vv_i32m1_m: |
12842 | case RISCV::BI__builtin_rvv_vsmul_vv_i32m2_m: |
12843 | case RISCV::BI__builtin_rvv_vsmul_vv_i32m4_m: |
12844 | case RISCV::BI__builtin_rvv_vsmul_vv_i32m8_m: |
12845 | case RISCV::BI__builtin_rvv_vsmul_vv_i32mf2_m: |
12846 | case RISCV::BI__builtin_rvv_vsmul_vv_i64m1_m: |
12847 | case RISCV::BI__builtin_rvv_vsmul_vv_i64m2_m: |
12848 | case RISCV::BI__builtin_rvv_vsmul_vv_i64m4_m: |
12849 | case RISCV::BI__builtin_rvv_vsmul_vv_i64m8_m: |
12850 | case RISCV::BI__builtin_rvv_vsmul_vx_i8m1_m: |
12851 | case RISCV::BI__builtin_rvv_vsmul_vx_i8m2_m: |
12852 | case RISCV::BI__builtin_rvv_vsmul_vx_i8m4_m: |
12853 | case RISCV::BI__builtin_rvv_vsmul_vx_i8m8_m: |
12854 | case RISCV::BI__builtin_rvv_vsmul_vx_i8mf2_m: |
12855 | case RISCV::BI__builtin_rvv_vsmul_vx_i8mf4_m: |
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12857 | case RISCV::BI__builtin_rvv_vsmul_vx_i16m1_m: |
12858 | case RISCV::BI__builtin_rvv_vsmul_vx_i16m2_m: |
12859 | case RISCV::BI__builtin_rvv_vsmul_vx_i16m4_m: |
12860 | case RISCV::BI__builtin_rvv_vsmul_vx_i16m8_m: |
12861 | case RISCV::BI__builtin_rvv_vsmul_vx_i16mf2_m: |
12862 | case RISCV::BI__builtin_rvv_vsmul_vx_i16mf4_m: |
12863 | case RISCV::BI__builtin_rvv_vsmul_vx_i32m1_m: |
12864 | case RISCV::BI__builtin_rvv_vsmul_vx_i32m2_m: |
12865 | case RISCV::BI__builtin_rvv_vsmul_vx_i32m4_m: |
12866 | case RISCV::BI__builtin_rvv_vsmul_vx_i32m8_m: |
12867 | case RISCV::BI__builtin_rvv_vsmul_vx_i32mf2_m: |
12868 | case RISCV::BI__builtin_rvv_vsmul_vx_i64m1_m: |
12869 | case RISCV::BI__builtin_rvv_vsmul_vx_i64m2_m: |
12870 | case RISCV::BI__builtin_rvv_vsmul_vx_i64m4_m: |
12871 | case RISCV::BI__builtin_rvv_vsmul_vx_i64m8_m: |
12872 | ID = Intrinsic::riscv_vsmul_mask; |
12873 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
12874 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
12875 | break; |
12876 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8m1: |
12877 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8m2: |
12878 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8m4: |
12879 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8m8: |
12880 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8mf2: |
12881 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8mf4: |
12882 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8mf8: |
12883 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8m1: |
12884 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8m2: |
12885 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8m4: |
12886 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8m8: |
12887 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8mf2: |
12888 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8mf4: |
12889 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8mf8: |
12890 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8m1: |
12891 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8m2: |
12892 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8m4: |
12893 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8mf2: |
12894 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8mf4: |
12895 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8mf8: |
12896 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8m1: |
12897 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8m2: |
12898 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8m4: |
12899 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8mf2: |
12900 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8mf4: |
12901 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8mf8: |
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12903 | case RISCV::BI__builtin_rvv_vsoxei32_v_i8m2: |
12904 | case RISCV::BI__builtin_rvv_vsoxei32_v_i8mf2: |
12905 | case RISCV::BI__builtin_rvv_vsoxei32_v_i8mf4: |
12906 | case RISCV::BI__builtin_rvv_vsoxei32_v_i8mf8: |
12907 | case RISCV::BI__builtin_rvv_vsoxei32_v_u8m1: |
12908 | case RISCV::BI__builtin_rvv_vsoxei32_v_u8m2: |
12909 | case RISCV::BI__builtin_rvv_vsoxei32_v_u8mf2: |
12910 | case RISCV::BI__builtin_rvv_vsoxei32_v_u8mf4: |
12911 | case RISCV::BI__builtin_rvv_vsoxei32_v_u8mf8: |
12912 | case RISCV::BI__builtin_rvv_vsoxei64_v_i8m1: |
12913 | case RISCV::BI__builtin_rvv_vsoxei64_v_i8mf2: |
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12915 | case RISCV::BI__builtin_rvv_vsoxei64_v_i8mf8: |
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12917 | case RISCV::BI__builtin_rvv_vsoxei64_v_u8mf2: |
12918 | case RISCV::BI__builtin_rvv_vsoxei64_v_u8mf4: |
12919 | case RISCV::BI__builtin_rvv_vsoxei64_v_u8mf8: |
12920 | case RISCV::BI__builtin_rvv_vsoxei8_v_i16m1: |
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12924 | case RISCV::BI__builtin_rvv_vsoxei8_v_i16mf2: |
12925 | case RISCV::BI__builtin_rvv_vsoxei8_v_i16mf4: |
12926 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16m1: |
12927 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16m2: |
12928 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16m4: |
12929 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16m8: |
12930 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16mf2: |
12931 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16mf4: |
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12940 | case RISCV::BI__builtin_rvv_vsoxei16_v_u16m4: |
12941 | case RISCV::BI__builtin_rvv_vsoxei16_v_u16m8: |
12942 | case RISCV::BI__builtin_rvv_vsoxei16_v_u16mf2: |
12943 | case RISCV::BI__builtin_rvv_vsoxei16_v_u16mf4: |
12944 | case RISCV::BI__builtin_rvv_vsoxei32_v_i16m1: |
12945 | case RISCV::BI__builtin_rvv_vsoxei32_v_i16m2: |
12946 | case RISCV::BI__builtin_rvv_vsoxei32_v_i16m4: |
12947 | case RISCV::BI__builtin_rvv_vsoxei32_v_i16mf2: |
12948 | case RISCV::BI__builtin_rvv_vsoxei32_v_i16mf4: |
12949 | case RISCV::BI__builtin_rvv_vsoxei32_v_u16m1: |
12950 | case RISCV::BI__builtin_rvv_vsoxei32_v_u16m2: |
12951 | case RISCV::BI__builtin_rvv_vsoxei32_v_u16m4: |
12952 | case RISCV::BI__builtin_rvv_vsoxei32_v_u16mf2: |
12953 | case RISCV::BI__builtin_rvv_vsoxei32_v_u16mf4: |
12954 | case RISCV::BI__builtin_rvv_vsoxei64_v_i16m1: |
12955 | case RISCV::BI__builtin_rvv_vsoxei64_v_i16m2: |
12956 | case RISCV::BI__builtin_rvv_vsoxei64_v_i16mf2: |
12957 | case RISCV::BI__builtin_rvv_vsoxei64_v_i16mf4: |
12958 | case RISCV::BI__builtin_rvv_vsoxei64_v_u16m1: |
12959 | case RISCV::BI__builtin_rvv_vsoxei64_v_u16m2: |
12960 | case RISCV::BI__builtin_rvv_vsoxei64_v_u16mf2: |
12961 | case RISCV::BI__builtin_rvv_vsoxei64_v_u16mf4: |
12962 | case RISCV::BI__builtin_rvv_vsoxei8_v_i32m1: |
12963 | case RISCV::BI__builtin_rvv_vsoxei8_v_i32m2: |
12964 | case RISCV::BI__builtin_rvv_vsoxei8_v_i32m4: |
12965 | case RISCV::BI__builtin_rvv_vsoxei8_v_i32m8: |
12966 | case RISCV::BI__builtin_rvv_vsoxei8_v_i32mf2: |
12967 | case RISCV::BI__builtin_rvv_vsoxei8_v_u32m1: |
12968 | case RISCV::BI__builtin_rvv_vsoxei8_v_u32m2: |
12969 | case RISCV::BI__builtin_rvv_vsoxei8_v_u32m4: |
12970 | case RISCV::BI__builtin_rvv_vsoxei8_v_u32m8: |
12971 | case RISCV::BI__builtin_rvv_vsoxei8_v_u32mf2: |
12972 | case RISCV::BI__builtin_rvv_vsoxei16_v_i32m1: |
12973 | case RISCV::BI__builtin_rvv_vsoxei16_v_i32m2: |
12974 | case RISCV::BI__builtin_rvv_vsoxei16_v_i32m4: |
12975 | case RISCV::BI__builtin_rvv_vsoxei16_v_i32m8: |
12976 | case RISCV::BI__builtin_rvv_vsoxei16_v_i32mf2: |
12977 | case RISCV::BI__builtin_rvv_vsoxei16_v_u32m1: |
12978 | case RISCV::BI__builtin_rvv_vsoxei16_v_u32m2: |
12979 | case RISCV::BI__builtin_rvv_vsoxei16_v_u32m4: |
12980 | case RISCV::BI__builtin_rvv_vsoxei16_v_u32m8: |
12981 | case RISCV::BI__builtin_rvv_vsoxei16_v_u32mf2: |
12982 | case RISCV::BI__builtin_rvv_vsoxei32_v_i32m1: |
12983 | case RISCV::BI__builtin_rvv_vsoxei32_v_i32m2: |
12984 | case RISCV::BI__builtin_rvv_vsoxei32_v_i32m4: |
12985 | case RISCV::BI__builtin_rvv_vsoxei32_v_i32m8: |
12986 | case RISCV::BI__builtin_rvv_vsoxei32_v_i32mf2: |
12987 | case RISCV::BI__builtin_rvv_vsoxei32_v_u32m1: |
12988 | case RISCV::BI__builtin_rvv_vsoxei32_v_u32m2: |
12989 | case RISCV::BI__builtin_rvv_vsoxei32_v_u32m4: |
12990 | case RISCV::BI__builtin_rvv_vsoxei32_v_u32m8: |
12991 | case RISCV::BI__builtin_rvv_vsoxei32_v_u32mf2: |
12992 | case RISCV::BI__builtin_rvv_vsoxei64_v_i32m1: |
12993 | case RISCV::BI__builtin_rvv_vsoxei64_v_i32m2: |
12994 | case RISCV::BI__builtin_rvv_vsoxei64_v_i32m4: |
12995 | case RISCV::BI__builtin_rvv_vsoxei64_v_i32mf2: |
12996 | case RISCV::BI__builtin_rvv_vsoxei64_v_u32m1: |
12997 | case RISCV::BI__builtin_rvv_vsoxei64_v_u32m2: |
12998 | case RISCV::BI__builtin_rvv_vsoxei64_v_u32m4: |
12999 | case RISCV::BI__builtin_rvv_vsoxei64_v_u32mf2: |
13000 | case RISCV::BI__builtin_rvv_vsoxei8_v_i64m1: |
13001 | case RISCV::BI__builtin_rvv_vsoxei8_v_i64m2: |
13002 | case RISCV::BI__builtin_rvv_vsoxei8_v_i64m4: |
13003 | case RISCV::BI__builtin_rvv_vsoxei8_v_i64m8: |
13004 | case RISCV::BI__builtin_rvv_vsoxei8_v_u64m1: |
13005 | case RISCV::BI__builtin_rvv_vsoxei8_v_u64m2: |
13006 | case RISCV::BI__builtin_rvv_vsoxei8_v_u64m4: |
13007 | case RISCV::BI__builtin_rvv_vsoxei8_v_u64m8: |
13008 | case RISCV::BI__builtin_rvv_vsoxei16_v_i64m1: |
13009 | case RISCV::BI__builtin_rvv_vsoxei16_v_i64m2: |
13010 | case RISCV::BI__builtin_rvv_vsoxei16_v_i64m4: |
13011 | case RISCV::BI__builtin_rvv_vsoxei16_v_i64m8: |
13012 | case RISCV::BI__builtin_rvv_vsoxei16_v_u64m1: |
13013 | case RISCV::BI__builtin_rvv_vsoxei16_v_u64m2: |
13014 | case RISCV::BI__builtin_rvv_vsoxei16_v_u64m4: |
13015 | case RISCV::BI__builtin_rvv_vsoxei16_v_u64m8: |
13016 | case RISCV::BI__builtin_rvv_vsoxei32_v_i64m1: |
13017 | case RISCV::BI__builtin_rvv_vsoxei32_v_i64m2: |
13018 | case RISCV::BI__builtin_rvv_vsoxei32_v_i64m4: |
13019 | case RISCV::BI__builtin_rvv_vsoxei32_v_i64m8: |
13020 | case RISCV::BI__builtin_rvv_vsoxei32_v_u64m1: |
13021 | case RISCV::BI__builtin_rvv_vsoxei32_v_u64m2: |
13022 | case RISCV::BI__builtin_rvv_vsoxei32_v_u64m4: |
13023 | case RISCV::BI__builtin_rvv_vsoxei32_v_u64m8: |
13024 | case RISCV::BI__builtin_rvv_vsoxei64_v_i64m1: |
13025 | case RISCV::BI__builtin_rvv_vsoxei64_v_i64m2: |
13026 | case RISCV::BI__builtin_rvv_vsoxei64_v_i64m4: |
13027 | case RISCV::BI__builtin_rvv_vsoxei64_v_i64m8: |
13028 | case RISCV::BI__builtin_rvv_vsoxei64_v_u64m1: |
13029 | case RISCV::BI__builtin_rvv_vsoxei64_v_u64m2: |
13030 | case RISCV::BI__builtin_rvv_vsoxei64_v_u64m4: |
13031 | case RISCV::BI__builtin_rvv_vsoxei64_v_u64m8: |
13032 | case RISCV::BI__builtin_rvv_vsoxei8_v_f32m1: |
13033 | case RISCV::BI__builtin_rvv_vsoxei8_v_f32m2: |
13034 | case RISCV::BI__builtin_rvv_vsoxei8_v_f32m4: |
13035 | case RISCV::BI__builtin_rvv_vsoxei8_v_f32m8: |
13036 | case RISCV::BI__builtin_rvv_vsoxei8_v_f32mf2: |
13037 | case RISCV::BI__builtin_rvv_vsoxei16_v_f32m1: |
13038 | case RISCV::BI__builtin_rvv_vsoxei16_v_f32m2: |
13039 | case RISCV::BI__builtin_rvv_vsoxei16_v_f32m4: |
13040 | case RISCV::BI__builtin_rvv_vsoxei16_v_f32m8: |
13041 | case RISCV::BI__builtin_rvv_vsoxei16_v_f32mf2: |
13042 | case RISCV::BI__builtin_rvv_vsoxei32_v_f32m1: |
13043 | case RISCV::BI__builtin_rvv_vsoxei32_v_f32m2: |
13044 | case RISCV::BI__builtin_rvv_vsoxei32_v_f32m4: |
13045 | case RISCV::BI__builtin_rvv_vsoxei32_v_f32m8: |
13046 | case RISCV::BI__builtin_rvv_vsoxei32_v_f32mf2: |
13047 | case RISCV::BI__builtin_rvv_vsoxei64_v_f32m1: |
13048 | case RISCV::BI__builtin_rvv_vsoxei64_v_f32m2: |
13049 | case RISCV::BI__builtin_rvv_vsoxei64_v_f32m4: |
13050 | case RISCV::BI__builtin_rvv_vsoxei64_v_f32mf2: |
13051 | case RISCV::BI__builtin_rvv_vsoxei8_v_f64m1: |
13052 | case RISCV::BI__builtin_rvv_vsoxei8_v_f64m2: |
13053 | case RISCV::BI__builtin_rvv_vsoxei8_v_f64m4: |
13054 | case RISCV::BI__builtin_rvv_vsoxei8_v_f64m8: |
13055 | case RISCV::BI__builtin_rvv_vsoxei16_v_f64m1: |
13056 | case RISCV::BI__builtin_rvv_vsoxei16_v_f64m2: |
13057 | case RISCV::BI__builtin_rvv_vsoxei16_v_f64m4: |
13058 | case RISCV::BI__builtin_rvv_vsoxei16_v_f64m8: |
13059 | case RISCV::BI__builtin_rvv_vsoxei32_v_f64m1: |
13060 | case RISCV::BI__builtin_rvv_vsoxei32_v_f64m2: |
13061 | case RISCV::BI__builtin_rvv_vsoxei32_v_f64m4: |
13062 | case RISCV::BI__builtin_rvv_vsoxei32_v_f64m8: |
13063 | case RISCV::BI__builtin_rvv_vsoxei64_v_f64m1: |
13064 | case RISCV::BI__builtin_rvv_vsoxei64_v_f64m2: |
13065 | case RISCV::BI__builtin_rvv_vsoxei64_v_f64m4: |
13066 | case RISCV::BI__builtin_rvv_vsoxei64_v_f64m8: |
13067 | ID = Intrinsic::riscv_vsoxei; |
13068 | |
13069 | // Builtin: (ptr, index, value, vl). Intrinsic: (value, ptr, index, vl) |
13070 | std::rotate(Ops.begin(), Ops.begin() + 2, Ops.begin() + 3); |
13071 | Ops[1] = Builder.CreateBitCast(Ops[1],Ops[0]->getType()->getPointerTo()); |
13072 | IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType(), Ops[3]->getType()}; |
13073 | break; |
13074 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8m1_m: |
13075 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8m2_m: |
13076 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8m4_m: |
13077 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8m8_m: |
13078 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8mf2_m: |
13079 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8mf4_m: |
13080 | case RISCV::BI__builtin_rvv_vsoxei8_v_i8mf8_m: |
13081 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8m1_m: |
13082 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8m2_m: |
13083 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8m4_m: |
13084 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8m8_m: |
13085 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8mf2_m: |
13086 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8mf4_m: |
13087 | case RISCV::BI__builtin_rvv_vsoxei8_v_u8mf8_m: |
13088 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8m1_m: |
13089 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8m2_m: |
13090 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8m4_m: |
13091 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8mf2_m: |
13092 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8mf4_m: |
13093 | case RISCV::BI__builtin_rvv_vsoxei16_v_i8mf8_m: |
13094 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8m1_m: |
13095 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8m2_m: |
13096 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8m4_m: |
13097 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8mf2_m: |
13098 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8mf4_m: |
13099 | case RISCV::BI__builtin_rvv_vsoxei16_v_u8mf8_m: |
13100 | case RISCV::BI__builtin_rvv_vsoxei32_v_i8m1_m: |
13101 | case RISCV::BI__builtin_rvv_vsoxei32_v_i8m2_m: |
13102 | case RISCV::BI__builtin_rvv_vsoxei32_v_i8mf2_m: |
13103 | case RISCV::BI__builtin_rvv_vsoxei32_v_i8mf4_m: |
13104 | case RISCV::BI__builtin_rvv_vsoxei32_v_i8mf8_m: |
13105 | case RISCV::BI__builtin_rvv_vsoxei32_v_u8m1_m: |
13106 | case RISCV::BI__builtin_rvv_vsoxei32_v_u8m2_m: |
13107 | case RISCV::BI__builtin_rvv_vsoxei32_v_u8mf2_m: |
13108 | case RISCV::BI__builtin_rvv_vsoxei32_v_u8mf4_m: |
13109 | case RISCV::BI__builtin_rvv_vsoxei32_v_u8mf8_m: |
13110 | case RISCV::BI__builtin_rvv_vsoxei64_v_i8m1_m: |
13111 | case RISCV::BI__builtin_rvv_vsoxei64_v_i8mf2_m: |
13112 | case RISCV::BI__builtin_rvv_vsoxei64_v_i8mf4_m: |
13113 | case RISCV::BI__builtin_rvv_vsoxei64_v_i8mf8_m: |
13114 | case RISCV::BI__builtin_rvv_vsoxei64_v_u8m1_m: |
13115 | case RISCV::BI__builtin_rvv_vsoxei64_v_u8mf2_m: |
13116 | case RISCV::BI__builtin_rvv_vsoxei64_v_u8mf4_m: |
13117 | case RISCV::BI__builtin_rvv_vsoxei64_v_u8mf8_m: |
13118 | case RISCV::BI__builtin_rvv_vsoxei8_v_i16m1_m: |
13119 | case RISCV::BI__builtin_rvv_vsoxei8_v_i16m2_m: |
13120 | case RISCV::BI__builtin_rvv_vsoxei8_v_i16m4_m: |
13121 | case RISCV::BI__builtin_rvv_vsoxei8_v_i16m8_m: |
13122 | case RISCV::BI__builtin_rvv_vsoxei8_v_i16mf2_m: |
13123 | case RISCV::BI__builtin_rvv_vsoxei8_v_i16mf4_m: |
13124 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16m1_m: |
13125 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16m2_m: |
13126 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16m4_m: |
13127 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16m8_m: |
13128 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16mf2_m: |
13129 | case RISCV::BI__builtin_rvv_vsoxei8_v_u16mf4_m: |
13130 | case RISCV::BI__builtin_rvv_vsoxei16_v_i16m1_m: |
13131 | case RISCV::BI__builtin_rvv_vsoxei16_v_i16m2_m: |
13132 | case RISCV::BI__builtin_rvv_vsoxei16_v_i16m4_m: |
13133 | case RISCV::BI__builtin_rvv_vsoxei16_v_i16m8_m: |
13134 | case RISCV::BI__builtin_rvv_vsoxei16_v_i16mf2_m: |
13135 | case RISCV::BI__builtin_rvv_vsoxei16_v_i16mf4_m: |
13136 | case RISCV::BI__builtin_rvv_vsoxei16_v_u16m1_m: |
13137 | case RISCV::BI__builtin_rvv_vsoxei16_v_u16m2_m: |
13138 | case RISCV::BI__builtin_rvv_vsoxei16_v_u16m4_m: |
13139 | case RISCV::BI__builtin_rvv_vsoxei16_v_u16m8_m: |
13140 | case RISCV::BI__builtin_rvv_vsoxei16_v_u16mf2_m: |
13141 | case RISCV::BI__builtin_rvv_vsoxei16_v_u16mf4_m: |
13142 | case RISCV::BI__builtin_rvv_vsoxei32_v_i16m1_m: |
13143 | case RISCV::BI__builtin_rvv_vsoxei32_v_i16m2_m: |
13144 | case RISCV::BI__builtin_rvv_vsoxei32_v_i16m4_m: |
13145 | case RISCV::BI__builtin_rvv_vsoxei32_v_i16mf2_m: |
13146 | case RISCV::BI__builtin_rvv_vsoxei32_v_i16mf4_m: |
13147 | case RISCV::BI__builtin_rvv_vsoxei32_v_u16m1_m: |
13148 | case RISCV::BI__builtin_rvv_vsoxei32_v_u16m2_m: |
13149 | case RISCV::BI__builtin_rvv_vsoxei32_v_u16m4_m: |
13150 | case RISCV::BI__builtin_rvv_vsoxei32_v_u16mf2_m: |
13151 | case RISCV::BI__builtin_rvv_vsoxei32_v_u16mf4_m: |
13152 | case RISCV::BI__builtin_rvv_vsoxei64_v_i16m1_m: |
13153 | case RISCV::BI__builtin_rvv_vsoxei64_v_i16m2_m: |
13154 | case RISCV::BI__builtin_rvv_vsoxei64_v_i16mf2_m: |
13155 | case RISCV::BI__builtin_rvv_vsoxei64_v_i16mf4_m: |
13156 | case RISCV::BI__builtin_rvv_vsoxei64_v_u16m1_m: |
13157 | case RISCV::BI__builtin_rvv_vsoxei64_v_u16m2_m: |
13158 | case RISCV::BI__builtin_rvv_vsoxei64_v_u16mf2_m: |
13159 | case RISCV::BI__builtin_rvv_vsoxei64_v_u16mf4_m: |
13160 | case RISCV::BI__builtin_rvv_vsoxei8_v_i32m1_m: |
13161 | case RISCV::BI__builtin_rvv_vsoxei8_v_i32m2_m: |
13162 | case RISCV::BI__builtin_rvv_vsoxei8_v_i32m4_m: |
13163 | case RISCV::BI__builtin_rvv_vsoxei8_v_i32m8_m: |
13164 | case RISCV::BI__builtin_rvv_vsoxei8_v_i32mf2_m: |
13165 | case RISCV::BI__builtin_rvv_vsoxei8_v_u32m1_m: |
13166 | case RISCV::BI__builtin_rvv_vsoxei8_v_u32m2_m: |
13167 | case RISCV::BI__builtin_rvv_vsoxei8_v_u32m4_m: |
13168 | case RISCV::BI__builtin_rvv_vsoxei8_v_u32m8_m: |
13169 | case RISCV::BI__builtin_rvv_vsoxei8_v_u32mf2_m: |
13170 | case RISCV::BI__builtin_rvv_vsoxei16_v_i32m1_m: |
13171 | case RISCV::BI__builtin_rvv_vsoxei16_v_i32m2_m: |
13172 | case RISCV::BI__builtin_rvv_vsoxei16_v_i32m4_m: |
13173 | case RISCV::BI__builtin_rvv_vsoxei16_v_i32m8_m: |
13174 | case RISCV::BI__builtin_rvv_vsoxei16_v_i32mf2_m: |
13175 | case RISCV::BI__builtin_rvv_vsoxei16_v_u32m1_m: |
13176 | case RISCV::BI__builtin_rvv_vsoxei16_v_u32m2_m: |
13177 | case RISCV::BI__builtin_rvv_vsoxei16_v_u32m4_m: |
13178 | case RISCV::BI__builtin_rvv_vsoxei16_v_u32m8_m: |
13179 | case RISCV::BI__builtin_rvv_vsoxei16_v_u32mf2_m: |
13180 | case RISCV::BI__builtin_rvv_vsoxei32_v_i32m1_m: |
13181 | case RISCV::BI__builtin_rvv_vsoxei32_v_i32m2_m: |
13182 | case RISCV::BI__builtin_rvv_vsoxei32_v_i32m4_m: |
13183 | case RISCV::BI__builtin_rvv_vsoxei32_v_i32m8_m: |
13184 | case RISCV::BI__builtin_rvv_vsoxei32_v_i32mf2_m: |
13185 | case RISCV::BI__builtin_rvv_vsoxei32_v_u32m1_m: |
13186 | case RISCV::BI__builtin_rvv_vsoxei32_v_u32m2_m: |
13187 | case RISCV::BI__builtin_rvv_vsoxei32_v_u32m4_m: |
13188 | case RISCV::BI__builtin_rvv_vsoxei32_v_u32m8_m: |
13189 | case RISCV::BI__builtin_rvv_vsoxei32_v_u32mf2_m: |
13190 | case RISCV::BI__builtin_rvv_vsoxei64_v_i32m1_m: |
13191 | case RISCV::BI__builtin_rvv_vsoxei64_v_i32m2_m: |
13192 | case RISCV::BI__builtin_rvv_vsoxei64_v_i32m4_m: |
13193 | case RISCV::BI__builtin_rvv_vsoxei64_v_i32mf2_m: |
13194 | case RISCV::BI__builtin_rvv_vsoxei64_v_u32m1_m: |
13195 | case RISCV::BI__builtin_rvv_vsoxei64_v_u32m2_m: |
13196 | case RISCV::BI__builtin_rvv_vsoxei64_v_u32m4_m: |
13197 | case RISCV::BI__builtin_rvv_vsoxei64_v_u32mf2_m: |
13198 | case RISCV::BI__builtin_rvv_vsoxei8_v_i64m1_m: |
13199 | case RISCV::BI__builtin_rvv_vsoxei8_v_i64m2_m: |
13200 | case RISCV::BI__builtin_rvv_vsoxei8_v_i64m4_m: |
13201 | case RISCV::BI__builtin_rvv_vsoxei8_v_i64m8_m: |
13202 | case RISCV::BI__builtin_rvv_vsoxei8_v_u64m1_m: |
13203 | case RISCV::BI__builtin_rvv_vsoxei8_v_u64m2_m: |
13204 | case RISCV::BI__builtin_rvv_vsoxei8_v_u64m4_m: |
13205 | case RISCV::BI__builtin_rvv_vsoxei8_v_u64m8_m: |
13206 | case RISCV::BI__builtin_rvv_vsoxei16_v_i64m1_m: |
13207 | case RISCV::BI__builtin_rvv_vsoxei16_v_i64m2_m: |
13208 | case RISCV::BI__builtin_rvv_vsoxei16_v_i64m4_m: |
13209 | case RISCV::BI__builtin_rvv_vsoxei16_v_i64m8_m: |
13210 | case RISCV::BI__builtin_rvv_vsoxei16_v_u64m1_m: |
13211 | case RISCV::BI__builtin_rvv_vsoxei16_v_u64m2_m: |
13212 | case RISCV::BI__builtin_rvv_vsoxei16_v_u64m4_m: |
13213 | case RISCV::BI__builtin_rvv_vsoxei16_v_u64m8_m: |
13214 | case RISCV::BI__builtin_rvv_vsoxei32_v_i64m1_m: |
13215 | case RISCV::BI__builtin_rvv_vsoxei32_v_i64m2_m: |
13216 | case RISCV::BI__builtin_rvv_vsoxei32_v_i64m4_m: |
13217 | case RISCV::BI__builtin_rvv_vsoxei32_v_i64m8_m: |
13218 | case RISCV::BI__builtin_rvv_vsoxei32_v_u64m1_m: |
13219 | case RISCV::BI__builtin_rvv_vsoxei32_v_u64m2_m: |
13220 | case RISCV::BI__builtin_rvv_vsoxei32_v_u64m4_m: |
13221 | case RISCV::BI__builtin_rvv_vsoxei32_v_u64m8_m: |
13222 | case RISCV::BI__builtin_rvv_vsoxei64_v_i64m1_m: |
13223 | case RISCV::BI__builtin_rvv_vsoxei64_v_i64m2_m: |
13224 | case RISCV::BI__builtin_rvv_vsoxei64_v_i64m4_m: |
13225 | case RISCV::BI__builtin_rvv_vsoxei64_v_i64m8_m: |
13226 | case RISCV::BI__builtin_rvv_vsoxei64_v_u64m1_m: |
13227 | case RISCV::BI__builtin_rvv_vsoxei64_v_u64m2_m: |
13228 | case RISCV::BI__builtin_rvv_vsoxei64_v_u64m4_m: |
13229 | case RISCV::BI__builtin_rvv_vsoxei64_v_u64m8_m: |
13230 | case RISCV::BI__builtin_rvv_vsoxei8_v_f32m1_m: |
13231 | case RISCV::BI__builtin_rvv_vsoxei8_v_f32m2_m: |
13232 | case RISCV::BI__builtin_rvv_vsoxei8_v_f32m4_m: |
13233 | case RISCV::BI__builtin_rvv_vsoxei8_v_f32m8_m: |
13234 | case RISCV::BI__builtin_rvv_vsoxei8_v_f32mf2_m: |
13235 | case RISCV::BI__builtin_rvv_vsoxei16_v_f32m1_m: |
13236 | case RISCV::BI__builtin_rvv_vsoxei16_v_f32m2_m: |
13237 | case RISCV::BI__builtin_rvv_vsoxei16_v_f32m4_m: |
13238 | case RISCV::BI__builtin_rvv_vsoxei16_v_f32m8_m: |
13239 | case RISCV::BI__builtin_rvv_vsoxei16_v_f32mf2_m: |
13240 | case RISCV::BI__builtin_rvv_vsoxei32_v_f32m1_m: |
13241 | case RISCV::BI__builtin_rvv_vsoxei32_v_f32m2_m: |
13242 | case RISCV::BI__builtin_rvv_vsoxei32_v_f32m4_m: |
13243 | case RISCV::BI__builtin_rvv_vsoxei32_v_f32m8_m: |
13244 | case RISCV::BI__builtin_rvv_vsoxei32_v_f32mf2_m: |
13245 | case RISCV::BI__builtin_rvv_vsoxei64_v_f32m1_m: |
13246 | case RISCV::BI__builtin_rvv_vsoxei64_v_f32m2_m: |
13247 | case RISCV::BI__builtin_rvv_vsoxei64_v_f32m4_m: |
13248 | case RISCV::BI__builtin_rvv_vsoxei64_v_f32mf2_m: |
13249 | case RISCV::BI__builtin_rvv_vsoxei8_v_f64m1_m: |
13250 | case RISCV::BI__builtin_rvv_vsoxei8_v_f64m2_m: |
13251 | case RISCV::BI__builtin_rvv_vsoxei8_v_f64m4_m: |
13252 | case RISCV::BI__builtin_rvv_vsoxei8_v_f64m8_m: |
13253 | case RISCV::BI__builtin_rvv_vsoxei16_v_f64m1_m: |
13254 | case RISCV::BI__builtin_rvv_vsoxei16_v_f64m2_m: |
13255 | case RISCV::BI__builtin_rvv_vsoxei16_v_f64m4_m: |
13256 | case RISCV::BI__builtin_rvv_vsoxei16_v_f64m8_m: |
13257 | case RISCV::BI__builtin_rvv_vsoxei32_v_f64m1_m: |
13258 | case RISCV::BI__builtin_rvv_vsoxei32_v_f64m2_m: |
13259 | case RISCV::BI__builtin_rvv_vsoxei32_v_f64m4_m: |
13260 | case RISCV::BI__builtin_rvv_vsoxei32_v_f64m8_m: |
13261 | case RISCV::BI__builtin_rvv_vsoxei64_v_f64m1_m: |
13262 | case RISCV::BI__builtin_rvv_vsoxei64_v_f64m2_m: |
13263 | case RISCV::BI__builtin_rvv_vsoxei64_v_f64m4_m: |
13264 | case RISCV::BI__builtin_rvv_vsoxei64_v_f64m8_m: |
13265 | ID = Intrinsic::riscv_vsoxei_mask; |
13266 | |
13267 | // Builtin: (mask, ptr, index, value, vl). Intrinsic: (value, ptr, index, mask, vl) |
13268 | std::swap(Ops[0], Ops[3]); |
13269 | Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo()); |
13270 | IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType(), Ops[4]->getType()}; |
13271 | break; |
13272 | case RISCV::BI__builtin_rvv_vsra_vv_i8m1: |
13273 | case RISCV::BI__builtin_rvv_vsra_vv_i8m2: |
13274 | case RISCV::BI__builtin_rvv_vsra_vv_i8m4: |
13275 | case RISCV::BI__builtin_rvv_vsra_vv_i8m8: |
13276 | case RISCV::BI__builtin_rvv_vsra_vv_i8mf2: |
13277 | case RISCV::BI__builtin_rvv_vsra_vv_i8mf4: |
13278 | case RISCV::BI__builtin_rvv_vsra_vv_i8mf8: |
13279 | case RISCV::BI__builtin_rvv_vsra_vv_i16m1: |
13280 | case RISCV::BI__builtin_rvv_vsra_vv_i16m2: |
13281 | case RISCV::BI__builtin_rvv_vsra_vv_i16m4: |
13282 | case RISCV::BI__builtin_rvv_vsra_vv_i16m8: |
13283 | case RISCV::BI__builtin_rvv_vsra_vv_i16mf2: |
13284 | case RISCV::BI__builtin_rvv_vsra_vv_i16mf4: |
13285 | case RISCV::BI__builtin_rvv_vsra_vv_i32m1: |
13286 | case RISCV::BI__builtin_rvv_vsra_vv_i32m2: |
13287 | case RISCV::BI__builtin_rvv_vsra_vv_i32m4: |
13288 | case RISCV::BI__builtin_rvv_vsra_vv_i32m8: |
13289 | case RISCV::BI__builtin_rvv_vsra_vv_i32mf2: |
13290 | case RISCV::BI__builtin_rvv_vsra_vv_i64m1: |
13291 | case RISCV::BI__builtin_rvv_vsra_vv_i64m2: |
13292 | case RISCV::BI__builtin_rvv_vsra_vv_i64m4: |
13293 | case RISCV::BI__builtin_rvv_vsra_vv_i64m8: |
13294 | case RISCV::BI__builtin_rvv_vsra_vx_i8m1: |
13295 | case RISCV::BI__builtin_rvv_vsra_vx_i8m2: |
13296 | case RISCV::BI__builtin_rvv_vsra_vx_i8m4: |
13297 | case RISCV::BI__builtin_rvv_vsra_vx_i8m8: |
13298 | case RISCV::BI__builtin_rvv_vsra_vx_i8mf2: |
13299 | case RISCV::BI__builtin_rvv_vsra_vx_i8mf4: |
13300 | case RISCV::BI__builtin_rvv_vsra_vx_i8mf8: |
13301 | case RISCV::BI__builtin_rvv_vsra_vx_i16m1: |
13302 | case RISCV::BI__builtin_rvv_vsra_vx_i16m2: |
13303 | case RISCV::BI__builtin_rvv_vsra_vx_i16m4: |
13304 | case RISCV::BI__builtin_rvv_vsra_vx_i16m8: |
13305 | case RISCV::BI__builtin_rvv_vsra_vx_i16mf2: |
13306 | case RISCV::BI__builtin_rvv_vsra_vx_i16mf4: |
13307 | case RISCV::BI__builtin_rvv_vsra_vx_i32m1: |
13308 | case RISCV::BI__builtin_rvv_vsra_vx_i32m2: |
13309 | case RISCV::BI__builtin_rvv_vsra_vx_i32m4: |
13310 | case RISCV::BI__builtin_rvv_vsra_vx_i32m8: |
13311 | case RISCV::BI__builtin_rvv_vsra_vx_i32mf2: |
13312 | case RISCV::BI__builtin_rvv_vsra_vx_i64m1: |
13313 | case RISCV::BI__builtin_rvv_vsra_vx_i64m2: |
13314 | case RISCV::BI__builtin_rvv_vsra_vx_i64m4: |
13315 | case RISCV::BI__builtin_rvv_vsra_vx_i64m8: |
13316 | ID = Intrinsic::riscv_vsra; |
13317 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
13318 | break; |
13319 | case RISCV::BI__builtin_rvv_vsra_vv_i8m1_m: |
13320 | case RISCV::BI__builtin_rvv_vsra_vv_i8m2_m: |
13321 | case RISCV::BI__builtin_rvv_vsra_vv_i8m4_m: |
13322 | case RISCV::BI__builtin_rvv_vsra_vv_i8m8_m: |
13323 | case RISCV::BI__builtin_rvv_vsra_vv_i8mf2_m: |
13324 | case RISCV::BI__builtin_rvv_vsra_vv_i8mf4_m: |
13325 | case RISCV::BI__builtin_rvv_vsra_vv_i8mf8_m: |
13326 | case RISCV::BI__builtin_rvv_vsra_vv_i16m1_m: |
13327 | case RISCV::BI__builtin_rvv_vsra_vv_i16m2_m: |
13328 | case RISCV::BI__builtin_rvv_vsra_vv_i16m4_m: |
13329 | case RISCV::BI__builtin_rvv_vsra_vv_i16m8_m: |
13330 | case RISCV::BI__builtin_rvv_vsra_vv_i16mf2_m: |
13331 | case RISCV::BI__builtin_rvv_vsra_vv_i16mf4_m: |
13332 | case RISCV::BI__builtin_rvv_vsra_vv_i32m1_m: |
13333 | case RISCV::BI__builtin_rvv_vsra_vv_i32m2_m: |
13334 | case RISCV::BI__builtin_rvv_vsra_vv_i32m4_m: |
13335 | case RISCV::BI__builtin_rvv_vsra_vv_i32m8_m: |
13336 | case RISCV::BI__builtin_rvv_vsra_vv_i32mf2_m: |
13337 | case RISCV::BI__builtin_rvv_vsra_vv_i64m1_m: |
13338 | case RISCV::BI__builtin_rvv_vsra_vv_i64m2_m: |
13339 | case RISCV::BI__builtin_rvv_vsra_vv_i64m4_m: |
13340 | case RISCV::BI__builtin_rvv_vsra_vv_i64m8_m: |
13341 | case RISCV::BI__builtin_rvv_vsra_vx_i8m1_m: |
13342 | case RISCV::BI__builtin_rvv_vsra_vx_i8m2_m: |
13343 | case RISCV::BI__builtin_rvv_vsra_vx_i8m4_m: |
13344 | case RISCV::BI__builtin_rvv_vsra_vx_i8m8_m: |
13345 | case RISCV::BI__builtin_rvv_vsra_vx_i8mf2_m: |
13346 | case RISCV::BI__builtin_rvv_vsra_vx_i8mf4_m: |
13347 | case RISCV::BI__builtin_rvv_vsra_vx_i8mf8_m: |
13348 | case RISCV::BI__builtin_rvv_vsra_vx_i16m1_m: |
13349 | case RISCV::BI__builtin_rvv_vsra_vx_i16m2_m: |
13350 | case RISCV::BI__builtin_rvv_vsra_vx_i16m4_m: |
13351 | case RISCV::BI__builtin_rvv_vsra_vx_i16m8_m: |
13352 | case RISCV::BI__builtin_rvv_vsra_vx_i16mf2_m: |
13353 | case RISCV::BI__builtin_rvv_vsra_vx_i16mf4_m: |
13354 | case RISCV::BI__builtin_rvv_vsra_vx_i32m1_m: |
13355 | case RISCV::BI__builtin_rvv_vsra_vx_i32m2_m: |
13356 | case RISCV::BI__builtin_rvv_vsra_vx_i32m4_m: |
13357 | case RISCV::BI__builtin_rvv_vsra_vx_i32m8_m: |
13358 | case RISCV::BI__builtin_rvv_vsra_vx_i32mf2_m: |
13359 | case RISCV::BI__builtin_rvv_vsra_vx_i64m1_m: |
13360 | case RISCV::BI__builtin_rvv_vsra_vx_i64m2_m: |
13361 | case RISCV::BI__builtin_rvv_vsra_vx_i64m4_m: |
13362 | case RISCV::BI__builtin_rvv_vsra_vx_i64m8_m: |
13363 | ID = Intrinsic::riscv_vsra_mask; |
13364 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
13365 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
13366 | break; |
13367 | case RISCV::BI__builtin_rvv_vsrl_vv_u8m1: |
13368 | case RISCV::BI__builtin_rvv_vsrl_vv_u8m2: |
13369 | case RISCV::BI__builtin_rvv_vsrl_vv_u8m4: |
13370 | case RISCV::BI__builtin_rvv_vsrl_vv_u8m8: |
13371 | case RISCV::BI__builtin_rvv_vsrl_vv_u8mf2: |
13372 | case RISCV::BI__builtin_rvv_vsrl_vv_u8mf4: |
13373 | case RISCV::BI__builtin_rvv_vsrl_vv_u8mf8: |
13374 | case RISCV::BI__builtin_rvv_vsrl_vv_u16m1: |
13375 | case RISCV::BI__builtin_rvv_vsrl_vv_u16m2: |
13376 | case RISCV::BI__builtin_rvv_vsrl_vv_u16m4: |
13377 | case RISCV::BI__builtin_rvv_vsrl_vv_u16m8: |
13378 | case RISCV::BI__builtin_rvv_vsrl_vv_u16mf2: |
13379 | case RISCV::BI__builtin_rvv_vsrl_vv_u16mf4: |
13380 | case RISCV::BI__builtin_rvv_vsrl_vv_u32m1: |
13381 | case RISCV::BI__builtin_rvv_vsrl_vv_u32m2: |
13382 | case RISCV::BI__builtin_rvv_vsrl_vv_u32m4: |
13383 | case RISCV::BI__builtin_rvv_vsrl_vv_u32m8: |
13384 | case RISCV::BI__builtin_rvv_vsrl_vv_u32mf2: |
13385 | case RISCV::BI__builtin_rvv_vsrl_vv_u64m1: |
13386 | case RISCV::BI__builtin_rvv_vsrl_vv_u64m2: |
13387 | case RISCV::BI__builtin_rvv_vsrl_vv_u64m4: |
13388 | case RISCV::BI__builtin_rvv_vsrl_vv_u64m8: |
13389 | case RISCV::BI__builtin_rvv_vsrl_vx_u8m1: |
13390 | case RISCV::BI__builtin_rvv_vsrl_vx_u8m2: |
13391 | case RISCV::BI__builtin_rvv_vsrl_vx_u8m4: |
13392 | case RISCV::BI__builtin_rvv_vsrl_vx_u8m8: |
13393 | case RISCV::BI__builtin_rvv_vsrl_vx_u8mf2: |
13394 | case RISCV::BI__builtin_rvv_vsrl_vx_u8mf4: |
13395 | case RISCV::BI__builtin_rvv_vsrl_vx_u8mf8: |
13396 | case RISCV::BI__builtin_rvv_vsrl_vx_u16m1: |
13397 | case RISCV::BI__builtin_rvv_vsrl_vx_u16m2: |
13398 | case RISCV::BI__builtin_rvv_vsrl_vx_u16m4: |
13399 | case RISCV::BI__builtin_rvv_vsrl_vx_u16m8: |
13400 | case RISCV::BI__builtin_rvv_vsrl_vx_u16mf2: |
13401 | case RISCV::BI__builtin_rvv_vsrl_vx_u16mf4: |
13402 | case RISCV::BI__builtin_rvv_vsrl_vx_u32m1: |
13403 | case RISCV::BI__builtin_rvv_vsrl_vx_u32m2: |
13404 | case RISCV::BI__builtin_rvv_vsrl_vx_u32m4: |
13405 | case RISCV::BI__builtin_rvv_vsrl_vx_u32m8: |
13406 | case RISCV::BI__builtin_rvv_vsrl_vx_u32mf2: |
13407 | case RISCV::BI__builtin_rvv_vsrl_vx_u64m1: |
13408 | case RISCV::BI__builtin_rvv_vsrl_vx_u64m2: |
13409 | case RISCV::BI__builtin_rvv_vsrl_vx_u64m4: |
13410 | case RISCV::BI__builtin_rvv_vsrl_vx_u64m8: |
13411 | ID = Intrinsic::riscv_vsrl; |
13412 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
13413 | break; |
13414 | case RISCV::BI__builtin_rvv_vsrl_vv_u8m1_m: |
13415 | case RISCV::BI__builtin_rvv_vsrl_vv_u8m2_m: |
13416 | case RISCV::BI__builtin_rvv_vsrl_vv_u8m4_m: |
13417 | case RISCV::BI__builtin_rvv_vsrl_vv_u8m8_m: |
13418 | case RISCV::BI__builtin_rvv_vsrl_vv_u8mf2_m: |
13419 | case RISCV::BI__builtin_rvv_vsrl_vv_u8mf4_m: |
13420 | case RISCV::BI__builtin_rvv_vsrl_vv_u8mf8_m: |
13421 | case RISCV::BI__builtin_rvv_vsrl_vv_u16m1_m: |
13422 | case RISCV::BI__builtin_rvv_vsrl_vv_u16m2_m: |
13423 | case RISCV::BI__builtin_rvv_vsrl_vv_u16m4_m: |
13424 | case RISCV::BI__builtin_rvv_vsrl_vv_u16m8_m: |
13425 | case RISCV::BI__builtin_rvv_vsrl_vv_u16mf2_m: |
13426 | case RISCV::BI__builtin_rvv_vsrl_vv_u16mf4_m: |
13427 | case RISCV::BI__builtin_rvv_vsrl_vv_u32m1_m: |
13428 | case RISCV::BI__builtin_rvv_vsrl_vv_u32m2_m: |
13429 | case RISCV::BI__builtin_rvv_vsrl_vv_u32m4_m: |
13430 | case RISCV::BI__builtin_rvv_vsrl_vv_u32m8_m: |
13431 | case RISCV::BI__builtin_rvv_vsrl_vv_u32mf2_m: |
13432 | case RISCV::BI__builtin_rvv_vsrl_vv_u64m1_m: |
13433 | case RISCV::BI__builtin_rvv_vsrl_vv_u64m2_m: |
13434 | case RISCV::BI__builtin_rvv_vsrl_vv_u64m4_m: |
13435 | case RISCV::BI__builtin_rvv_vsrl_vv_u64m8_m: |
13436 | case RISCV::BI__builtin_rvv_vsrl_vx_u8m1_m: |
13437 | case RISCV::BI__builtin_rvv_vsrl_vx_u8m2_m: |
13438 | case RISCV::BI__builtin_rvv_vsrl_vx_u8m4_m: |
13439 | case RISCV::BI__builtin_rvv_vsrl_vx_u8m8_m: |
13440 | case RISCV::BI__builtin_rvv_vsrl_vx_u8mf2_m: |
13441 | case RISCV::BI__builtin_rvv_vsrl_vx_u8mf4_m: |
13442 | case RISCV::BI__builtin_rvv_vsrl_vx_u8mf8_m: |
13443 | case RISCV::BI__builtin_rvv_vsrl_vx_u16m1_m: |
13444 | case RISCV::BI__builtin_rvv_vsrl_vx_u16m2_m: |
13445 | case RISCV::BI__builtin_rvv_vsrl_vx_u16m4_m: |
13446 | case RISCV::BI__builtin_rvv_vsrl_vx_u16m8_m: |
13447 | case RISCV::BI__builtin_rvv_vsrl_vx_u16mf2_m: |
13448 | case RISCV::BI__builtin_rvv_vsrl_vx_u16mf4_m: |
13449 | case RISCV::BI__builtin_rvv_vsrl_vx_u32m1_m: |
13450 | case RISCV::BI__builtin_rvv_vsrl_vx_u32m2_m: |
13451 | case RISCV::BI__builtin_rvv_vsrl_vx_u32m4_m: |
13452 | case RISCV::BI__builtin_rvv_vsrl_vx_u32m8_m: |
13453 | case RISCV::BI__builtin_rvv_vsrl_vx_u32mf2_m: |
13454 | case RISCV::BI__builtin_rvv_vsrl_vx_u64m1_m: |
13455 | case RISCV::BI__builtin_rvv_vsrl_vx_u64m2_m: |
13456 | case RISCV::BI__builtin_rvv_vsrl_vx_u64m4_m: |
13457 | case RISCV::BI__builtin_rvv_vsrl_vx_u64m8_m: |
13458 | ID = Intrinsic::riscv_vsrl_mask; |
13459 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
13460 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
13461 | break; |
13462 | case RISCV::BI__builtin_rvv_vsse8_v_i8m1: |
13463 | case RISCV::BI__builtin_rvv_vsse8_v_i8m2: |
13464 | case RISCV::BI__builtin_rvv_vsse8_v_i8m4: |
13465 | case RISCV::BI__builtin_rvv_vsse8_v_i8m8: |
13466 | case RISCV::BI__builtin_rvv_vsse8_v_i8mf2: |
13467 | case RISCV::BI__builtin_rvv_vsse8_v_i8mf4: |
13468 | case RISCV::BI__builtin_rvv_vsse8_v_i8mf8: |
13469 | case RISCV::BI__builtin_rvv_vsse8_v_u8m1: |
13470 | case RISCV::BI__builtin_rvv_vsse8_v_u8m2: |
13471 | case RISCV::BI__builtin_rvv_vsse8_v_u8m4: |
13472 | case RISCV::BI__builtin_rvv_vsse8_v_u8m8: |
13473 | case RISCV::BI__builtin_rvv_vsse8_v_u8mf2: |
13474 | case RISCV::BI__builtin_rvv_vsse8_v_u8mf4: |
13475 | case RISCV::BI__builtin_rvv_vsse8_v_u8mf8: |
13476 | case RISCV::BI__builtin_rvv_vsse16_v_i16m1: |
13477 | case RISCV::BI__builtin_rvv_vsse16_v_i16m2: |
13478 | case RISCV::BI__builtin_rvv_vsse16_v_i16m4: |
13479 | case RISCV::BI__builtin_rvv_vsse16_v_i16m8: |
13480 | case RISCV::BI__builtin_rvv_vsse16_v_i16mf2: |
13481 | case RISCV::BI__builtin_rvv_vsse16_v_i16mf4: |
13482 | case RISCV::BI__builtin_rvv_vsse16_v_u16m1: |
13483 | case RISCV::BI__builtin_rvv_vsse16_v_u16m2: |
13484 | case RISCV::BI__builtin_rvv_vsse16_v_u16m4: |
13485 | case RISCV::BI__builtin_rvv_vsse16_v_u16m8: |
13486 | case RISCV::BI__builtin_rvv_vsse16_v_u16mf2: |
13487 | case RISCV::BI__builtin_rvv_vsse16_v_u16mf4: |
13488 | case RISCV::BI__builtin_rvv_vsse32_v_i32m1: |
13489 | case RISCV::BI__builtin_rvv_vsse32_v_i32m2: |
13490 | case RISCV::BI__builtin_rvv_vsse32_v_i32m4: |
13491 | case RISCV::BI__builtin_rvv_vsse32_v_i32m8: |
13492 | case RISCV::BI__builtin_rvv_vsse32_v_i32mf2: |
13493 | case RISCV::BI__builtin_rvv_vsse32_v_u32m1: |
13494 | case RISCV::BI__builtin_rvv_vsse32_v_u32m2: |
13495 | case RISCV::BI__builtin_rvv_vsse32_v_u32m4: |
13496 | case RISCV::BI__builtin_rvv_vsse32_v_u32m8: |
13497 | case RISCV::BI__builtin_rvv_vsse32_v_u32mf2: |
13498 | case RISCV::BI__builtin_rvv_vsse32_v_f32m1: |
13499 | case RISCV::BI__builtin_rvv_vsse32_v_f32m2: |
13500 | case RISCV::BI__builtin_rvv_vsse32_v_f32m4: |
13501 | case RISCV::BI__builtin_rvv_vsse32_v_f32m8: |
13502 | case RISCV::BI__builtin_rvv_vsse32_v_f32mf2: |
13503 | case RISCV::BI__builtin_rvv_vsse64_v_i64m1: |
13504 | case RISCV::BI__builtin_rvv_vsse64_v_i64m2: |
13505 | case RISCV::BI__builtin_rvv_vsse64_v_i64m4: |
13506 | case RISCV::BI__builtin_rvv_vsse64_v_i64m8: |
13507 | case RISCV::BI__builtin_rvv_vsse64_v_u64m1: |
13508 | case RISCV::BI__builtin_rvv_vsse64_v_u64m2: |
13509 | case RISCV::BI__builtin_rvv_vsse64_v_u64m4: |
13510 | case RISCV::BI__builtin_rvv_vsse64_v_u64m8: |
13511 | case RISCV::BI__builtin_rvv_vsse64_v_f64m1: |
13512 | case RISCV::BI__builtin_rvv_vsse64_v_f64m2: |
13513 | case RISCV::BI__builtin_rvv_vsse64_v_f64m4: |
13514 | case RISCV::BI__builtin_rvv_vsse64_v_f64m8: |
13515 | ID = Intrinsic::riscv_vsse; |
13516 | |
13517 | // Builtin: (ptr, stride, value, vl). Intrinsic: (value, ptr, stride, vl) |
13518 | std::rotate(Ops.begin(), Ops.begin() + 2, Ops.begin() + 3); |
13519 | Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo()); |
13520 | IntrinsicTypes = {Ops[0]->getType(), Ops[3]->getType()}; |
13521 | break; |
13522 | case RISCV::BI__builtin_rvv_vsse8_v_i8m1_m: |
13523 | case RISCV::BI__builtin_rvv_vsse8_v_i8m2_m: |
13524 | case RISCV::BI__builtin_rvv_vsse8_v_i8m4_m: |
13525 | case RISCV::BI__builtin_rvv_vsse8_v_i8m8_m: |
13526 | case RISCV::BI__builtin_rvv_vsse8_v_i8mf2_m: |
13527 | case RISCV::BI__builtin_rvv_vsse8_v_i8mf4_m: |
13528 | case RISCV::BI__builtin_rvv_vsse8_v_i8mf8_m: |
13529 | case RISCV::BI__builtin_rvv_vsse8_v_u8m1_m: |
13530 | case RISCV::BI__builtin_rvv_vsse8_v_u8m2_m: |
13531 | case RISCV::BI__builtin_rvv_vsse8_v_u8m4_m: |
13532 | case RISCV::BI__builtin_rvv_vsse8_v_u8m8_m: |
13533 | case RISCV::BI__builtin_rvv_vsse8_v_u8mf2_m: |
13534 | case RISCV::BI__builtin_rvv_vsse8_v_u8mf4_m: |
13535 | case RISCV::BI__builtin_rvv_vsse8_v_u8mf8_m: |
13536 | case RISCV::BI__builtin_rvv_vsse16_v_i16m1_m: |
13537 | case RISCV::BI__builtin_rvv_vsse16_v_i16m2_m: |
13538 | case RISCV::BI__builtin_rvv_vsse16_v_i16m4_m: |
13539 | case RISCV::BI__builtin_rvv_vsse16_v_i16m8_m: |
13540 | case RISCV::BI__builtin_rvv_vsse16_v_i16mf2_m: |
13541 | case RISCV::BI__builtin_rvv_vsse16_v_i16mf4_m: |
13542 | case RISCV::BI__builtin_rvv_vsse16_v_u16m1_m: |
13543 | case RISCV::BI__builtin_rvv_vsse16_v_u16m2_m: |
13544 | case RISCV::BI__builtin_rvv_vsse16_v_u16m4_m: |
13545 | case RISCV::BI__builtin_rvv_vsse16_v_u16m8_m: |
13546 | case RISCV::BI__builtin_rvv_vsse16_v_u16mf2_m: |
13547 | case RISCV::BI__builtin_rvv_vsse16_v_u16mf4_m: |
13548 | case RISCV::BI__builtin_rvv_vsse32_v_i32m1_m: |
13549 | case RISCV::BI__builtin_rvv_vsse32_v_i32m2_m: |
13550 | case RISCV::BI__builtin_rvv_vsse32_v_i32m4_m: |
13551 | case RISCV::BI__builtin_rvv_vsse32_v_i32m8_m: |
13552 | case RISCV::BI__builtin_rvv_vsse32_v_i32mf2_m: |
13553 | case RISCV::BI__builtin_rvv_vsse32_v_u32m1_m: |
13554 | case RISCV::BI__builtin_rvv_vsse32_v_u32m2_m: |
13555 | case RISCV::BI__builtin_rvv_vsse32_v_u32m4_m: |
13556 | case RISCV::BI__builtin_rvv_vsse32_v_u32m8_m: |
13557 | case RISCV::BI__builtin_rvv_vsse32_v_u32mf2_m: |
13558 | case RISCV::BI__builtin_rvv_vsse32_v_f32m1_m: |
13559 | case RISCV::BI__builtin_rvv_vsse32_v_f32m2_m: |
13560 | case RISCV::BI__builtin_rvv_vsse32_v_f32m4_m: |
13561 | case RISCV::BI__builtin_rvv_vsse32_v_f32m8_m: |
13562 | case RISCV::BI__builtin_rvv_vsse32_v_f32mf2_m: |
13563 | case RISCV::BI__builtin_rvv_vsse64_v_i64m1_m: |
13564 | case RISCV::BI__builtin_rvv_vsse64_v_i64m2_m: |
13565 | case RISCV::BI__builtin_rvv_vsse64_v_i64m4_m: |
13566 | case RISCV::BI__builtin_rvv_vsse64_v_i64m8_m: |
13567 | case RISCV::BI__builtin_rvv_vsse64_v_u64m1_m: |
13568 | case RISCV::BI__builtin_rvv_vsse64_v_u64m2_m: |
13569 | case RISCV::BI__builtin_rvv_vsse64_v_u64m4_m: |
13570 | case RISCV::BI__builtin_rvv_vsse64_v_u64m8_m: |
13571 | case RISCV::BI__builtin_rvv_vsse64_v_f64m1_m: |
13572 | case RISCV::BI__builtin_rvv_vsse64_v_f64m2_m: |
13573 | case RISCV::BI__builtin_rvv_vsse64_v_f64m4_m: |
13574 | case RISCV::BI__builtin_rvv_vsse64_v_f64m8_m: |
13575 | ID = Intrinsic::riscv_vsse_mask; |
13576 | |
13577 | // Builtin: (mask, ptr, stride, value, vl). Intrinsic: (value, ptr, stride, mask, vl) |
13578 | std::swap(Ops[0], Ops[3]); |
13579 | Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo()); |
13580 | IntrinsicTypes = {Ops[0]->getType(), Ops[4]->getType()}; |
13581 | break; |
13582 | case RISCV::BI__builtin_rvv_vssra_vv_i8m1: |
13583 | case RISCV::BI__builtin_rvv_vssra_vv_i8m2: |
13584 | case RISCV::BI__builtin_rvv_vssra_vv_i8m4: |
13585 | case RISCV::BI__builtin_rvv_vssra_vv_i8m8: |
13586 | case RISCV::BI__builtin_rvv_vssra_vv_i8mf2: |
13587 | case RISCV::BI__builtin_rvv_vssra_vv_i8mf4: |
13588 | case RISCV::BI__builtin_rvv_vssra_vv_i8mf8: |
13589 | case RISCV::BI__builtin_rvv_vssra_vv_i16m1: |
13590 | case RISCV::BI__builtin_rvv_vssra_vv_i16m2: |
13591 | case RISCV::BI__builtin_rvv_vssra_vv_i16m4: |
13592 | case RISCV::BI__builtin_rvv_vssra_vv_i16m8: |
13593 | case RISCV::BI__builtin_rvv_vssra_vv_i16mf2: |
13594 | case RISCV::BI__builtin_rvv_vssra_vv_i16mf4: |
13595 | case RISCV::BI__builtin_rvv_vssra_vv_i32m1: |
13596 | case RISCV::BI__builtin_rvv_vssra_vv_i32m2: |
13597 | case RISCV::BI__builtin_rvv_vssra_vv_i32m4: |
13598 | case RISCV::BI__builtin_rvv_vssra_vv_i32m8: |
13599 | case RISCV::BI__builtin_rvv_vssra_vv_i32mf2: |
13600 | case RISCV::BI__builtin_rvv_vssra_vv_i64m1: |
13601 | case RISCV::BI__builtin_rvv_vssra_vv_i64m2: |
13602 | case RISCV::BI__builtin_rvv_vssra_vv_i64m4: |
13603 | case RISCV::BI__builtin_rvv_vssra_vv_i64m8: |
13604 | case RISCV::BI__builtin_rvv_vssra_vx_i8m1: |
13605 | case RISCV::BI__builtin_rvv_vssra_vx_i8m2: |
13606 | case RISCV::BI__builtin_rvv_vssra_vx_i8m4: |
13607 | case RISCV::BI__builtin_rvv_vssra_vx_i8m8: |
13608 | case RISCV::BI__builtin_rvv_vssra_vx_i8mf2: |
13609 | case RISCV::BI__builtin_rvv_vssra_vx_i8mf4: |
13610 | case RISCV::BI__builtin_rvv_vssra_vx_i8mf8: |
13611 | case RISCV::BI__builtin_rvv_vssra_vx_i16m1: |
13612 | case RISCV::BI__builtin_rvv_vssra_vx_i16m2: |
13613 | case RISCV::BI__builtin_rvv_vssra_vx_i16m4: |
13614 | case RISCV::BI__builtin_rvv_vssra_vx_i16m8: |
13615 | case RISCV::BI__builtin_rvv_vssra_vx_i16mf2: |
13616 | case RISCV::BI__builtin_rvv_vssra_vx_i16mf4: |
13617 | case RISCV::BI__builtin_rvv_vssra_vx_i32m1: |
13618 | case RISCV::BI__builtin_rvv_vssra_vx_i32m2: |
13619 | case RISCV::BI__builtin_rvv_vssra_vx_i32m4: |
13620 | case RISCV::BI__builtin_rvv_vssra_vx_i32m8: |
13621 | case RISCV::BI__builtin_rvv_vssra_vx_i32mf2: |
13622 | case RISCV::BI__builtin_rvv_vssra_vx_i64m1: |
13623 | case RISCV::BI__builtin_rvv_vssra_vx_i64m2: |
13624 | case RISCV::BI__builtin_rvv_vssra_vx_i64m4: |
13625 | case RISCV::BI__builtin_rvv_vssra_vx_i64m8: |
13626 | ID = Intrinsic::riscv_vssra; |
13627 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
13628 | break; |
13629 | case RISCV::BI__builtin_rvv_vssra_vv_i8m1_m: |
13630 | case RISCV::BI__builtin_rvv_vssra_vv_i8m2_m: |
13631 | case RISCV::BI__builtin_rvv_vssra_vv_i8m4_m: |
13632 | case RISCV::BI__builtin_rvv_vssra_vv_i8m8_m: |
13633 | case RISCV::BI__builtin_rvv_vssra_vv_i8mf2_m: |
13634 | case RISCV::BI__builtin_rvv_vssra_vv_i8mf4_m: |
13635 | case RISCV::BI__builtin_rvv_vssra_vv_i8mf8_m: |
13636 | case RISCV::BI__builtin_rvv_vssra_vv_i16m1_m: |
13637 | case RISCV::BI__builtin_rvv_vssra_vv_i16m2_m: |
13638 | case RISCV::BI__builtin_rvv_vssra_vv_i16m4_m: |
13639 | case RISCV::BI__builtin_rvv_vssra_vv_i16m8_m: |
13640 | case RISCV::BI__builtin_rvv_vssra_vv_i16mf2_m: |
13641 | case RISCV::BI__builtin_rvv_vssra_vv_i16mf4_m: |
13642 | case RISCV::BI__builtin_rvv_vssra_vv_i32m1_m: |
13643 | case RISCV::BI__builtin_rvv_vssra_vv_i32m2_m: |
13644 | case RISCV::BI__builtin_rvv_vssra_vv_i32m4_m: |
13645 | case RISCV::BI__builtin_rvv_vssra_vv_i32m8_m: |
13646 | case RISCV::BI__builtin_rvv_vssra_vv_i32mf2_m: |
13647 | case RISCV::BI__builtin_rvv_vssra_vv_i64m1_m: |
13648 | case RISCV::BI__builtin_rvv_vssra_vv_i64m2_m: |
13649 | case RISCV::BI__builtin_rvv_vssra_vv_i64m4_m: |
13650 | case RISCV::BI__builtin_rvv_vssra_vv_i64m8_m: |
13651 | case RISCV::BI__builtin_rvv_vssra_vx_i8m1_m: |
13652 | case RISCV::BI__builtin_rvv_vssra_vx_i8m2_m: |
13653 | case RISCV::BI__builtin_rvv_vssra_vx_i8m4_m: |
13654 | case RISCV::BI__builtin_rvv_vssra_vx_i8m8_m: |
13655 | case RISCV::BI__builtin_rvv_vssra_vx_i8mf2_m: |
13656 | case RISCV::BI__builtin_rvv_vssra_vx_i8mf4_m: |
13657 | case RISCV::BI__builtin_rvv_vssra_vx_i8mf8_m: |
13658 | case RISCV::BI__builtin_rvv_vssra_vx_i16m1_m: |
13659 | case RISCV::BI__builtin_rvv_vssra_vx_i16m2_m: |
13660 | case RISCV::BI__builtin_rvv_vssra_vx_i16m4_m: |
13661 | case RISCV::BI__builtin_rvv_vssra_vx_i16m8_m: |
13662 | case RISCV::BI__builtin_rvv_vssra_vx_i16mf2_m: |
13663 | case RISCV::BI__builtin_rvv_vssra_vx_i16mf4_m: |
13664 | case RISCV::BI__builtin_rvv_vssra_vx_i32m1_m: |
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13666 | case RISCV::BI__builtin_rvv_vssra_vx_i32m4_m: |
13667 | case RISCV::BI__builtin_rvv_vssra_vx_i32m8_m: |
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13671 | case RISCV::BI__builtin_rvv_vssra_vx_i64m4_m: |
13672 | case RISCV::BI__builtin_rvv_vssra_vx_i64m8_m: |
13673 | ID = Intrinsic::riscv_vssra_mask; |
13674 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
13675 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
13676 | break; |
13677 | case RISCV::BI__builtin_rvv_vssrl_vv_u8m1: |
13678 | case RISCV::BI__builtin_rvv_vssrl_vv_u8m2: |
13679 | case RISCV::BI__builtin_rvv_vssrl_vv_u8m4: |
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13683 | case RISCV::BI__builtin_rvv_vssrl_vv_u8mf8: |
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13687 | case RISCV::BI__builtin_rvv_vssrl_vv_u16m8: |
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13721 | ID = Intrinsic::riscv_vssrl; |
13722 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
13723 | break; |
13724 | case RISCV::BI__builtin_rvv_vssrl_vv_u8m1_m: |
13725 | case RISCV::BI__builtin_rvv_vssrl_vv_u8m2_m: |
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13730 | case RISCV::BI__builtin_rvv_vssrl_vv_u8mf8_m: |
13731 | case RISCV::BI__builtin_rvv_vssrl_vv_u16m1_m: |
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13757 | case RISCV::BI__builtin_rvv_vssrl_vx_u16mf2_m: |
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13768 | ID = Intrinsic::riscv_vssrl_mask; |
13769 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
13770 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
13771 | break; |
13772 | case RISCV::BI__builtin_rvv_vssub_vv_i8m1: |
13773 | case RISCV::BI__builtin_rvv_vssub_vv_i8m2: |
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13776 | case RISCV::BI__builtin_rvv_vssub_vv_i8mf2: |
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13784 | case RISCV::BI__builtin_rvv_vssub_vv_i16mf4: |
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13816 | ID = Intrinsic::riscv_vssub; |
13817 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
13818 | break; |
13819 | case RISCV::BI__builtin_rvv_vssub_vv_i8m1_m: |
13820 | case RISCV::BI__builtin_rvv_vssub_vv_i8m2_m: |
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13830 | case RISCV::BI__builtin_rvv_vssub_vv_i16mf2_m: |
13831 | case RISCV::BI__builtin_rvv_vssub_vv_i16mf4_m: |
13832 | case RISCV::BI__builtin_rvv_vssub_vv_i32m1_m: |
13833 | case RISCV::BI__builtin_rvv_vssub_vv_i32m2_m: |
13834 | case RISCV::BI__builtin_rvv_vssub_vv_i32m4_m: |
13835 | case RISCV::BI__builtin_rvv_vssub_vv_i32m8_m: |
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13853 | case RISCV::BI__builtin_rvv_vssub_vx_i16mf4_m: |
13854 | case RISCV::BI__builtin_rvv_vssub_vx_i32m1_m: |
13855 | case RISCV::BI__builtin_rvv_vssub_vx_i32m2_m: |
13856 | case RISCV::BI__builtin_rvv_vssub_vx_i32m4_m: |
13857 | case RISCV::BI__builtin_rvv_vssub_vx_i32m8_m: |
13858 | case RISCV::BI__builtin_rvv_vssub_vx_i32mf2_m: |
13859 | case RISCV::BI__builtin_rvv_vssub_vx_i64m1_m: |
13860 | case RISCV::BI__builtin_rvv_vssub_vx_i64m2_m: |
13861 | case RISCV::BI__builtin_rvv_vssub_vx_i64m4_m: |
13862 | case RISCV::BI__builtin_rvv_vssub_vx_i64m8_m: |
13863 | ID = Intrinsic::riscv_vssub_mask; |
13864 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
13865 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
13866 | break; |
13867 | case RISCV::BI__builtin_rvv_vssubu_vv_u8m1: |
13868 | case RISCV::BI__builtin_rvv_vssubu_vv_u8m2: |
13869 | case RISCV::BI__builtin_rvv_vssubu_vv_u8m4: |
13870 | case RISCV::BI__builtin_rvv_vssubu_vv_u8m8: |
13871 | case RISCV::BI__builtin_rvv_vssubu_vv_u8mf2: |
13872 | case RISCV::BI__builtin_rvv_vssubu_vv_u8mf4: |
13873 | case RISCV::BI__builtin_rvv_vssubu_vv_u8mf8: |
13874 | case RISCV::BI__builtin_rvv_vssubu_vv_u16m1: |
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13879 | case RISCV::BI__builtin_rvv_vssubu_vv_u16mf4: |
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13883 | case RISCV::BI__builtin_rvv_vssubu_vv_u32m8: |
13884 | case RISCV::BI__builtin_rvv_vssubu_vv_u32mf2: |
13885 | case RISCV::BI__builtin_rvv_vssubu_vv_u64m1: |
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13887 | case RISCV::BI__builtin_rvv_vssubu_vv_u64m4: |
13888 | case RISCV::BI__builtin_rvv_vssubu_vv_u64m8: |
13889 | case RISCV::BI__builtin_rvv_vssubu_vx_u8m1: |
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13891 | case RISCV::BI__builtin_rvv_vssubu_vx_u8m4: |
13892 | case RISCV::BI__builtin_rvv_vssubu_vx_u8m8: |
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13895 | case RISCV::BI__builtin_rvv_vssubu_vx_u8mf8: |
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13906 | case RISCV::BI__builtin_rvv_vssubu_vx_u32mf2: |
13907 | case RISCV::BI__builtin_rvv_vssubu_vx_u64m1: |
13908 | case RISCV::BI__builtin_rvv_vssubu_vx_u64m2: |
13909 | case RISCV::BI__builtin_rvv_vssubu_vx_u64m4: |
13910 | case RISCV::BI__builtin_rvv_vssubu_vx_u64m8: |
13911 | ID = Intrinsic::riscv_vssubu; |
13912 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
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13914 | case RISCV::BI__builtin_rvv_vssubu_vv_u8m1_m: |
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14164 | case RISCV::BI__builtin_rvv_vsuxei32_v_u8mf2: |
14165 | case RISCV::BI__builtin_rvv_vsuxei32_v_u8mf4: |
14166 | case RISCV::BI__builtin_rvv_vsuxei32_v_u8mf8: |
14167 | case RISCV::BI__builtin_rvv_vsuxei64_v_i8m1: |
14168 | case RISCV::BI__builtin_rvv_vsuxei64_v_i8mf2: |
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14202 | case RISCV::BI__builtin_rvv_vsuxei32_v_i16mf2: |
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14204 | case RISCV::BI__builtin_rvv_vsuxei32_v_u16m1: |
14205 | case RISCV::BI__builtin_rvv_vsuxei32_v_u16m2: |
14206 | case RISCV::BI__builtin_rvv_vsuxei32_v_u16m4: |
14207 | case RISCV::BI__builtin_rvv_vsuxei32_v_u16mf2: |
14208 | case RISCV::BI__builtin_rvv_vsuxei32_v_u16mf4: |
14209 | case RISCV::BI__builtin_rvv_vsuxei64_v_i16m1: |
14210 | case RISCV::BI__builtin_rvv_vsuxei64_v_i16m2: |
14211 | case RISCV::BI__builtin_rvv_vsuxei64_v_i16mf2: |
14212 | case RISCV::BI__builtin_rvv_vsuxei64_v_i16mf4: |
14213 | case RISCV::BI__builtin_rvv_vsuxei64_v_u16m1: |
14214 | case RISCV::BI__builtin_rvv_vsuxei64_v_u16m2: |
14215 | case RISCV::BI__builtin_rvv_vsuxei64_v_u16mf2: |
14216 | case RISCV::BI__builtin_rvv_vsuxei64_v_u16mf4: |
14217 | case RISCV::BI__builtin_rvv_vsuxei8_v_i32m1: |
14218 | case RISCV::BI__builtin_rvv_vsuxei8_v_i32m2: |
14219 | case RISCV::BI__builtin_rvv_vsuxei8_v_i32m4: |
14220 | case RISCV::BI__builtin_rvv_vsuxei8_v_i32m8: |
14221 | case RISCV::BI__builtin_rvv_vsuxei8_v_i32mf2: |
14222 | case RISCV::BI__builtin_rvv_vsuxei8_v_u32m1: |
14223 | case RISCV::BI__builtin_rvv_vsuxei8_v_u32m2: |
14224 | case RISCV::BI__builtin_rvv_vsuxei8_v_u32m4: |
14225 | case RISCV::BI__builtin_rvv_vsuxei8_v_u32m8: |
14226 | case RISCV::BI__builtin_rvv_vsuxei8_v_u32mf2: |
14227 | case RISCV::BI__builtin_rvv_vsuxei16_v_i32m1: |
14228 | case RISCV::BI__builtin_rvv_vsuxei16_v_i32m2: |
14229 | case RISCV::BI__builtin_rvv_vsuxei16_v_i32m4: |
14230 | case RISCV::BI__builtin_rvv_vsuxei16_v_i32m8: |
14231 | case RISCV::BI__builtin_rvv_vsuxei16_v_i32mf2: |
14232 | case RISCV::BI__builtin_rvv_vsuxei16_v_u32m1: |
14233 | case RISCV::BI__builtin_rvv_vsuxei16_v_u32m2: |
14234 | case RISCV::BI__builtin_rvv_vsuxei16_v_u32m4: |
14235 | case RISCV::BI__builtin_rvv_vsuxei16_v_u32m8: |
14236 | case RISCV::BI__builtin_rvv_vsuxei16_v_u32mf2: |
14237 | case RISCV::BI__builtin_rvv_vsuxei32_v_i32m1: |
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14240 | case RISCV::BI__builtin_rvv_vsuxei32_v_i32m8: |
14241 | case RISCV::BI__builtin_rvv_vsuxei32_v_i32mf2: |
14242 | case RISCV::BI__builtin_rvv_vsuxei32_v_u32m1: |
14243 | case RISCV::BI__builtin_rvv_vsuxei32_v_u32m2: |
14244 | case RISCV::BI__builtin_rvv_vsuxei32_v_u32m4: |
14245 | case RISCV::BI__builtin_rvv_vsuxei32_v_u32m8: |
14246 | case RISCV::BI__builtin_rvv_vsuxei32_v_u32mf2: |
14247 | case RISCV::BI__builtin_rvv_vsuxei64_v_i32m1: |
14248 | case RISCV::BI__builtin_rvv_vsuxei64_v_i32m2: |
14249 | case RISCV::BI__builtin_rvv_vsuxei64_v_i32m4: |
14250 | case RISCV::BI__builtin_rvv_vsuxei64_v_i32mf2: |
14251 | case RISCV::BI__builtin_rvv_vsuxei64_v_u32m1: |
14252 | case RISCV::BI__builtin_rvv_vsuxei64_v_u32m2: |
14253 | case RISCV::BI__builtin_rvv_vsuxei64_v_u32m4: |
14254 | case RISCV::BI__builtin_rvv_vsuxei64_v_u32mf2: |
14255 | case RISCV::BI__builtin_rvv_vsuxei8_v_i64m1: |
14256 | case RISCV::BI__builtin_rvv_vsuxei8_v_i64m2: |
14257 | case RISCV::BI__builtin_rvv_vsuxei8_v_i64m4: |
14258 | case RISCV::BI__builtin_rvv_vsuxei8_v_i64m8: |
14259 | case RISCV::BI__builtin_rvv_vsuxei8_v_u64m1: |
14260 | case RISCV::BI__builtin_rvv_vsuxei8_v_u64m2: |
14261 | case RISCV::BI__builtin_rvv_vsuxei8_v_u64m4: |
14262 | case RISCV::BI__builtin_rvv_vsuxei8_v_u64m8: |
14263 | case RISCV::BI__builtin_rvv_vsuxei16_v_i64m1: |
14264 | case RISCV::BI__builtin_rvv_vsuxei16_v_i64m2: |
14265 | case RISCV::BI__builtin_rvv_vsuxei16_v_i64m4: |
14266 | case RISCV::BI__builtin_rvv_vsuxei16_v_i64m8: |
14267 | case RISCV::BI__builtin_rvv_vsuxei16_v_u64m1: |
14268 | case RISCV::BI__builtin_rvv_vsuxei16_v_u64m2: |
14269 | case RISCV::BI__builtin_rvv_vsuxei16_v_u64m4: |
14270 | case RISCV::BI__builtin_rvv_vsuxei16_v_u64m8: |
14271 | case RISCV::BI__builtin_rvv_vsuxei32_v_i64m1: |
14272 | case RISCV::BI__builtin_rvv_vsuxei32_v_i64m2: |
14273 | case RISCV::BI__builtin_rvv_vsuxei32_v_i64m4: |
14274 | case RISCV::BI__builtin_rvv_vsuxei32_v_i64m8: |
14275 | case RISCV::BI__builtin_rvv_vsuxei32_v_u64m1: |
14276 | case RISCV::BI__builtin_rvv_vsuxei32_v_u64m2: |
14277 | case RISCV::BI__builtin_rvv_vsuxei32_v_u64m4: |
14278 | case RISCV::BI__builtin_rvv_vsuxei32_v_u64m8: |
14279 | case RISCV::BI__builtin_rvv_vsuxei64_v_i64m1: |
14280 | case RISCV::BI__builtin_rvv_vsuxei64_v_i64m2: |
14281 | case RISCV::BI__builtin_rvv_vsuxei64_v_i64m4: |
14282 | case RISCV::BI__builtin_rvv_vsuxei64_v_i64m8: |
14283 | case RISCV::BI__builtin_rvv_vsuxei64_v_u64m1: |
14284 | case RISCV::BI__builtin_rvv_vsuxei64_v_u64m2: |
14285 | case RISCV::BI__builtin_rvv_vsuxei64_v_u64m4: |
14286 | case RISCV::BI__builtin_rvv_vsuxei64_v_u64m8: |
14287 | case RISCV::BI__builtin_rvv_vsuxei8_v_f32m1: |
14288 | case RISCV::BI__builtin_rvv_vsuxei8_v_f32m2: |
14289 | case RISCV::BI__builtin_rvv_vsuxei8_v_f32m4: |
14290 | case RISCV::BI__builtin_rvv_vsuxei8_v_f32m8: |
14291 | case RISCV::BI__builtin_rvv_vsuxei8_v_f32mf2: |
14292 | case RISCV::BI__builtin_rvv_vsuxei16_v_f32m1: |
14293 | case RISCV::BI__builtin_rvv_vsuxei16_v_f32m2: |
14294 | case RISCV::BI__builtin_rvv_vsuxei16_v_f32m4: |
14295 | case RISCV::BI__builtin_rvv_vsuxei16_v_f32m8: |
14296 | case RISCV::BI__builtin_rvv_vsuxei16_v_f32mf2: |
14297 | case RISCV::BI__builtin_rvv_vsuxei32_v_f32m1: |
14298 | case RISCV::BI__builtin_rvv_vsuxei32_v_f32m2: |
14299 | case RISCV::BI__builtin_rvv_vsuxei32_v_f32m4: |
14300 | case RISCV::BI__builtin_rvv_vsuxei32_v_f32m8: |
14301 | case RISCV::BI__builtin_rvv_vsuxei32_v_f32mf2: |
14302 | case RISCV::BI__builtin_rvv_vsuxei64_v_f32m1: |
14303 | case RISCV::BI__builtin_rvv_vsuxei64_v_f32m2: |
14304 | case RISCV::BI__builtin_rvv_vsuxei64_v_f32m4: |
14305 | case RISCV::BI__builtin_rvv_vsuxei64_v_f32mf2: |
14306 | case RISCV::BI__builtin_rvv_vsuxei8_v_f64m1: |
14307 | case RISCV::BI__builtin_rvv_vsuxei8_v_f64m2: |
14308 | case RISCV::BI__builtin_rvv_vsuxei8_v_f64m4: |
14309 | case RISCV::BI__builtin_rvv_vsuxei8_v_f64m8: |
14310 | case RISCV::BI__builtin_rvv_vsuxei16_v_f64m1: |
14311 | case RISCV::BI__builtin_rvv_vsuxei16_v_f64m2: |
14312 | case RISCV::BI__builtin_rvv_vsuxei16_v_f64m4: |
14313 | case RISCV::BI__builtin_rvv_vsuxei16_v_f64m8: |
14314 | case RISCV::BI__builtin_rvv_vsuxei32_v_f64m1: |
14315 | case RISCV::BI__builtin_rvv_vsuxei32_v_f64m2: |
14316 | case RISCV::BI__builtin_rvv_vsuxei32_v_f64m4: |
14317 | case RISCV::BI__builtin_rvv_vsuxei32_v_f64m8: |
14318 | case RISCV::BI__builtin_rvv_vsuxei64_v_f64m1: |
14319 | case RISCV::BI__builtin_rvv_vsuxei64_v_f64m2: |
14320 | case RISCV::BI__builtin_rvv_vsuxei64_v_f64m4: |
14321 | case RISCV::BI__builtin_rvv_vsuxei64_v_f64m8: |
14322 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8m1: |
14323 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8m2: |
14324 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8m4: |
14325 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8m8: |
14326 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8mf2: |
14327 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8mf4: |
14328 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8mf8: |
14329 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8m1: |
14330 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8m2: |
14331 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8m4: |
14332 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8m8: |
14333 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf2: |
14334 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf4: |
14335 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf8: |
14336 | ID = Intrinsic::riscv_vsuxei; |
14337 | |
14338 | // Builtin: (ptr, index, value, vl). Intrinsic: (value, ptr, index, vl) |
14339 | std::rotate(Ops.begin(), Ops.begin() + 2, Ops.begin() + 3); |
14340 | Ops[1] = Builder.CreateBitCast(Ops[1],Ops[0]->getType()->getPointerTo()); |
14341 | IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType(), Ops[3]->getType()}; |
14342 | break; |
14343 | case RISCV::BI__builtin_rvv_vsuxei16_v_i8m1_m: |
14344 | case RISCV::BI__builtin_rvv_vsuxei16_v_i8m2_m: |
14345 | case RISCV::BI__builtin_rvv_vsuxei16_v_i8m4_m: |
14346 | case RISCV::BI__builtin_rvv_vsuxei16_v_i8mf2_m: |
14347 | case RISCV::BI__builtin_rvv_vsuxei16_v_i8mf4_m: |
14348 | case RISCV::BI__builtin_rvv_vsuxei16_v_i8mf8_m: |
14349 | case RISCV::BI__builtin_rvv_vsuxei16_v_u8m1_m: |
14350 | case RISCV::BI__builtin_rvv_vsuxei16_v_u8m2_m: |
14351 | case RISCV::BI__builtin_rvv_vsuxei16_v_u8m4_m: |
14352 | case RISCV::BI__builtin_rvv_vsuxei16_v_u8mf2_m: |
14353 | case RISCV::BI__builtin_rvv_vsuxei16_v_u8mf4_m: |
14354 | case RISCV::BI__builtin_rvv_vsuxei16_v_u8mf8_m: |
14355 | case RISCV::BI__builtin_rvv_vsuxei32_v_i8m1_m: |
14356 | case RISCV::BI__builtin_rvv_vsuxei32_v_i8m2_m: |
14357 | case RISCV::BI__builtin_rvv_vsuxei32_v_i8mf2_m: |
14358 | case RISCV::BI__builtin_rvv_vsuxei32_v_i8mf4_m: |
14359 | case RISCV::BI__builtin_rvv_vsuxei32_v_i8mf8_m: |
14360 | case RISCV::BI__builtin_rvv_vsuxei32_v_u8m1_m: |
14361 | case RISCV::BI__builtin_rvv_vsuxei32_v_u8m2_m: |
14362 | case RISCV::BI__builtin_rvv_vsuxei32_v_u8mf2_m: |
14363 | case RISCV::BI__builtin_rvv_vsuxei32_v_u8mf4_m: |
14364 | case RISCV::BI__builtin_rvv_vsuxei32_v_u8mf8_m: |
14365 | case RISCV::BI__builtin_rvv_vsuxei64_v_i8m1_m: |
14366 | case RISCV::BI__builtin_rvv_vsuxei64_v_i8mf2_m: |
14367 | case RISCV::BI__builtin_rvv_vsuxei64_v_i8mf4_m: |
14368 | case RISCV::BI__builtin_rvv_vsuxei64_v_i8mf8_m: |
14369 | case RISCV::BI__builtin_rvv_vsuxei64_v_u8m1_m: |
14370 | case RISCV::BI__builtin_rvv_vsuxei64_v_u8mf2_m: |
14371 | case RISCV::BI__builtin_rvv_vsuxei64_v_u8mf4_m: |
14372 | case RISCV::BI__builtin_rvv_vsuxei64_v_u8mf8_m: |
14373 | case RISCV::BI__builtin_rvv_vsuxei8_v_i16m1_m: |
14374 | case RISCV::BI__builtin_rvv_vsuxei8_v_i16m2_m: |
14375 | case RISCV::BI__builtin_rvv_vsuxei8_v_i16m4_m: |
14376 | case RISCV::BI__builtin_rvv_vsuxei8_v_i16m8_m: |
14377 | case RISCV::BI__builtin_rvv_vsuxei8_v_i16mf2_m: |
14378 | case RISCV::BI__builtin_rvv_vsuxei8_v_i16mf4_m: |
14379 | case RISCV::BI__builtin_rvv_vsuxei8_v_u16m1_m: |
14380 | case RISCV::BI__builtin_rvv_vsuxei8_v_u16m2_m: |
14381 | case RISCV::BI__builtin_rvv_vsuxei8_v_u16m4_m: |
14382 | case RISCV::BI__builtin_rvv_vsuxei8_v_u16m8_m: |
14383 | case RISCV::BI__builtin_rvv_vsuxei8_v_u16mf2_m: |
14384 | case RISCV::BI__builtin_rvv_vsuxei8_v_u16mf4_m: |
14385 | case RISCV::BI__builtin_rvv_vsuxei16_v_i16m1_m: |
14386 | case RISCV::BI__builtin_rvv_vsuxei16_v_i16m2_m: |
14387 | case RISCV::BI__builtin_rvv_vsuxei16_v_i16m4_m: |
14388 | case RISCV::BI__builtin_rvv_vsuxei16_v_i16m8_m: |
14389 | case RISCV::BI__builtin_rvv_vsuxei16_v_i16mf2_m: |
14390 | case RISCV::BI__builtin_rvv_vsuxei16_v_i16mf4_m: |
14391 | case RISCV::BI__builtin_rvv_vsuxei16_v_u16m1_m: |
14392 | case RISCV::BI__builtin_rvv_vsuxei16_v_u16m2_m: |
14393 | case RISCV::BI__builtin_rvv_vsuxei16_v_u16m4_m: |
14394 | case RISCV::BI__builtin_rvv_vsuxei16_v_u16m8_m: |
14395 | case RISCV::BI__builtin_rvv_vsuxei16_v_u16mf2_m: |
14396 | case RISCV::BI__builtin_rvv_vsuxei16_v_u16mf4_m: |
14397 | case RISCV::BI__builtin_rvv_vsuxei32_v_i16m1_m: |
14398 | case RISCV::BI__builtin_rvv_vsuxei32_v_i16m2_m: |
14399 | case RISCV::BI__builtin_rvv_vsuxei32_v_i16m4_m: |
14400 | case RISCV::BI__builtin_rvv_vsuxei32_v_i16mf2_m: |
14401 | case RISCV::BI__builtin_rvv_vsuxei32_v_i16mf4_m: |
14402 | case RISCV::BI__builtin_rvv_vsuxei32_v_u16m1_m: |
14403 | case RISCV::BI__builtin_rvv_vsuxei32_v_u16m2_m: |
14404 | case RISCV::BI__builtin_rvv_vsuxei32_v_u16m4_m: |
14405 | case RISCV::BI__builtin_rvv_vsuxei32_v_u16mf2_m: |
14406 | case RISCV::BI__builtin_rvv_vsuxei32_v_u16mf4_m: |
14407 | case RISCV::BI__builtin_rvv_vsuxei64_v_i16m1_m: |
14408 | case RISCV::BI__builtin_rvv_vsuxei64_v_i16m2_m: |
14409 | case RISCV::BI__builtin_rvv_vsuxei64_v_i16mf2_m: |
14410 | case RISCV::BI__builtin_rvv_vsuxei64_v_i16mf4_m: |
14411 | case RISCV::BI__builtin_rvv_vsuxei64_v_u16m1_m: |
14412 | case RISCV::BI__builtin_rvv_vsuxei64_v_u16m2_m: |
14413 | case RISCV::BI__builtin_rvv_vsuxei64_v_u16mf2_m: |
14414 | case RISCV::BI__builtin_rvv_vsuxei64_v_u16mf4_m: |
14415 | case RISCV::BI__builtin_rvv_vsuxei8_v_i32m1_m: |
14416 | case RISCV::BI__builtin_rvv_vsuxei8_v_i32m2_m: |
14417 | case RISCV::BI__builtin_rvv_vsuxei8_v_i32m4_m: |
14418 | case RISCV::BI__builtin_rvv_vsuxei8_v_i32m8_m: |
14419 | case RISCV::BI__builtin_rvv_vsuxei8_v_i32mf2_m: |
14420 | case RISCV::BI__builtin_rvv_vsuxei8_v_u32m1_m: |
14421 | case RISCV::BI__builtin_rvv_vsuxei8_v_u32m2_m: |
14422 | case RISCV::BI__builtin_rvv_vsuxei8_v_u32m4_m: |
14423 | case RISCV::BI__builtin_rvv_vsuxei8_v_u32m8_m: |
14424 | case RISCV::BI__builtin_rvv_vsuxei8_v_u32mf2_m: |
14425 | case RISCV::BI__builtin_rvv_vsuxei16_v_i32m1_m: |
14426 | case RISCV::BI__builtin_rvv_vsuxei16_v_i32m2_m: |
14427 | case RISCV::BI__builtin_rvv_vsuxei16_v_i32m4_m: |
14428 | case RISCV::BI__builtin_rvv_vsuxei16_v_i32m8_m: |
14429 | case RISCV::BI__builtin_rvv_vsuxei16_v_i32mf2_m: |
14430 | case RISCV::BI__builtin_rvv_vsuxei16_v_u32m1_m: |
14431 | case RISCV::BI__builtin_rvv_vsuxei16_v_u32m2_m: |
14432 | case RISCV::BI__builtin_rvv_vsuxei16_v_u32m4_m: |
14433 | case RISCV::BI__builtin_rvv_vsuxei16_v_u32m8_m: |
14434 | case RISCV::BI__builtin_rvv_vsuxei16_v_u32mf2_m: |
14435 | case RISCV::BI__builtin_rvv_vsuxei32_v_i32m1_m: |
14436 | case RISCV::BI__builtin_rvv_vsuxei32_v_i32m2_m: |
14437 | case RISCV::BI__builtin_rvv_vsuxei32_v_i32m4_m: |
14438 | case RISCV::BI__builtin_rvv_vsuxei32_v_i32m8_m: |
14439 | case RISCV::BI__builtin_rvv_vsuxei32_v_i32mf2_m: |
14440 | case RISCV::BI__builtin_rvv_vsuxei32_v_u32m1_m: |
14441 | case RISCV::BI__builtin_rvv_vsuxei32_v_u32m2_m: |
14442 | case RISCV::BI__builtin_rvv_vsuxei32_v_u32m4_m: |
14443 | case RISCV::BI__builtin_rvv_vsuxei32_v_u32m8_m: |
14444 | case RISCV::BI__builtin_rvv_vsuxei32_v_u32mf2_m: |
14445 | case RISCV::BI__builtin_rvv_vsuxei64_v_i32m1_m: |
14446 | case RISCV::BI__builtin_rvv_vsuxei64_v_i32m2_m: |
14447 | case RISCV::BI__builtin_rvv_vsuxei64_v_i32m4_m: |
14448 | case RISCV::BI__builtin_rvv_vsuxei64_v_i32mf2_m: |
14449 | case RISCV::BI__builtin_rvv_vsuxei64_v_u32m1_m: |
14450 | case RISCV::BI__builtin_rvv_vsuxei64_v_u32m2_m: |
14451 | case RISCV::BI__builtin_rvv_vsuxei64_v_u32m4_m: |
14452 | case RISCV::BI__builtin_rvv_vsuxei64_v_u32mf2_m: |
14453 | case RISCV::BI__builtin_rvv_vsuxei8_v_i64m1_m: |
14454 | case RISCV::BI__builtin_rvv_vsuxei8_v_i64m2_m: |
14455 | case RISCV::BI__builtin_rvv_vsuxei8_v_i64m4_m: |
14456 | case RISCV::BI__builtin_rvv_vsuxei8_v_i64m8_m: |
14457 | case RISCV::BI__builtin_rvv_vsuxei8_v_u64m1_m: |
14458 | case RISCV::BI__builtin_rvv_vsuxei8_v_u64m2_m: |
14459 | case RISCV::BI__builtin_rvv_vsuxei8_v_u64m4_m: |
14460 | case RISCV::BI__builtin_rvv_vsuxei8_v_u64m8_m: |
14461 | case RISCV::BI__builtin_rvv_vsuxei16_v_i64m1_m: |
14462 | case RISCV::BI__builtin_rvv_vsuxei16_v_i64m2_m: |
14463 | case RISCV::BI__builtin_rvv_vsuxei16_v_i64m4_m: |
14464 | case RISCV::BI__builtin_rvv_vsuxei16_v_i64m8_m: |
14465 | case RISCV::BI__builtin_rvv_vsuxei16_v_u64m1_m: |
14466 | case RISCV::BI__builtin_rvv_vsuxei16_v_u64m2_m: |
14467 | case RISCV::BI__builtin_rvv_vsuxei16_v_u64m4_m: |
14468 | case RISCV::BI__builtin_rvv_vsuxei16_v_u64m8_m: |
14469 | case RISCV::BI__builtin_rvv_vsuxei32_v_i64m1_m: |
14470 | case RISCV::BI__builtin_rvv_vsuxei32_v_i64m2_m: |
14471 | case RISCV::BI__builtin_rvv_vsuxei32_v_i64m4_m: |
14472 | case RISCV::BI__builtin_rvv_vsuxei32_v_i64m8_m: |
14473 | case RISCV::BI__builtin_rvv_vsuxei32_v_u64m1_m: |
14474 | case RISCV::BI__builtin_rvv_vsuxei32_v_u64m2_m: |
14475 | case RISCV::BI__builtin_rvv_vsuxei32_v_u64m4_m: |
14476 | case RISCV::BI__builtin_rvv_vsuxei32_v_u64m8_m: |
14477 | case RISCV::BI__builtin_rvv_vsuxei64_v_i64m1_m: |
14478 | case RISCV::BI__builtin_rvv_vsuxei64_v_i64m2_m: |
14479 | case RISCV::BI__builtin_rvv_vsuxei64_v_i64m4_m: |
14480 | case RISCV::BI__builtin_rvv_vsuxei64_v_i64m8_m: |
14481 | case RISCV::BI__builtin_rvv_vsuxei64_v_u64m1_m: |
14482 | case RISCV::BI__builtin_rvv_vsuxei64_v_u64m2_m: |
14483 | case RISCV::BI__builtin_rvv_vsuxei64_v_u64m4_m: |
14484 | case RISCV::BI__builtin_rvv_vsuxei64_v_u64m8_m: |
14485 | case RISCV::BI__builtin_rvv_vsuxei8_v_f32m1_m: |
14486 | case RISCV::BI__builtin_rvv_vsuxei8_v_f32m2_m: |
14487 | case RISCV::BI__builtin_rvv_vsuxei8_v_f32m4_m: |
14488 | case RISCV::BI__builtin_rvv_vsuxei8_v_f32m8_m: |
14489 | case RISCV::BI__builtin_rvv_vsuxei8_v_f32mf2_m: |
14490 | case RISCV::BI__builtin_rvv_vsuxei16_v_f32m1_m: |
14491 | case RISCV::BI__builtin_rvv_vsuxei16_v_f32m2_m: |
14492 | case RISCV::BI__builtin_rvv_vsuxei16_v_f32m4_m: |
14493 | case RISCV::BI__builtin_rvv_vsuxei16_v_f32m8_m: |
14494 | case RISCV::BI__builtin_rvv_vsuxei16_v_f32mf2_m: |
14495 | case RISCV::BI__builtin_rvv_vsuxei32_v_f32m1_m: |
14496 | case RISCV::BI__builtin_rvv_vsuxei32_v_f32m2_m: |
14497 | case RISCV::BI__builtin_rvv_vsuxei32_v_f32m4_m: |
14498 | case RISCV::BI__builtin_rvv_vsuxei32_v_f32m8_m: |
14499 | case RISCV::BI__builtin_rvv_vsuxei32_v_f32mf2_m: |
14500 | case RISCV::BI__builtin_rvv_vsuxei64_v_f32m1_m: |
14501 | case RISCV::BI__builtin_rvv_vsuxei64_v_f32m2_m: |
14502 | case RISCV::BI__builtin_rvv_vsuxei64_v_f32m4_m: |
14503 | case RISCV::BI__builtin_rvv_vsuxei64_v_f32mf2_m: |
14504 | case RISCV::BI__builtin_rvv_vsuxei8_v_f64m1_m: |
14505 | case RISCV::BI__builtin_rvv_vsuxei8_v_f64m2_m: |
14506 | case RISCV::BI__builtin_rvv_vsuxei8_v_f64m4_m: |
14507 | case RISCV::BI__builtin_rvv_vsuxei8_v_f64m8_m: |
14508 | case RISCV::BI__builtin_rvv_vsuxei16_v_f64m1_m: |
14509 | case RISCV::BI__builtin_rvv_vsuxei16_v_f64m2_m: |
14510 | case RISCV::BI__builtin_rvv_vsuxei16_v_f64m4_m: |
14511 | case RISCV::BI__builtin_rvv_vsuxei16_v_f64m8_m: |
14512 | case RISCV::BI__builtin_rvv_vsuxei32_v_f64m1_m: |
14513 | case RISCV::BI__builtin_rvv_vsuxei32_v_f64m2_m: |
14514 | case RISCV::BI__builtin_rvv_vsuxei32_v_f64m4_m: |
14515 | case RISCV::BI__builtin_rvv_vsuxei32_v_f64m8_m: |
14516 | case RISCV::BI__builtin_rvv_vsuxei64_v_f64m1_m: |
14517 | case RISCV::BI__builtin_rvv_vsuxei64_v_f64m2_m: |
14518 | case RISCV::BI__builtin_rvv_vsuxei64_v_f64m4_m: |
14519 | case RISCV::BI__builtin_rvv_vsuxei64_v_f64m8_m: |
14520 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8m1_m: |
14521 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8m2_m: |
14522 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8m4_m: |
14523 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8m8_m: |
14524 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8mf2_m: |
14525 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8mf4_m: |
14526 | case RISCV::BI__builtin_rvv_vsuxei8_v_i8mf8_m: |
14527 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8m1_m: |
14528 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8m2_m: |
14529 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8m4_m: |
14530 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8m8_m: |
14531 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf2_m: |
14532 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf4_m: |
14533 | case RISCV::BI__builtin_rvv_vsuxei8_v_u8mf8_m: |
14534 | ID = Intrinsic::riscv_vsuxei_mask; |
14535 | |
14536 | // Builtin: (mask, ptr, index, value, vl). Intrinsic: (value, ptr, index, mask, vl) |
14537 | std::swap(Ops[0], Ops[3]); |
14538 | Ops[1] = Builder.CreateBitCast(Ops[1], Ops[0]->getType()->getPointerTo()); |
14539 | IntrinsicTypes = {Ops[0]->getType(), Ops[2]->getType(), Ops[4]->getType()}; |
14540 | break; |
14541 | case RISCV::BI__builtin_rvv_vwadd_vv_i16mf4: |
14542 | case RISCV::BI__builtin_rvv_vwadd_vv_i16mf2: |
14543 | case RISCV::BI__builtin_rvv_vwadd_vv_i16m1: |
14544 | case RISCV::BI__builtin_rvv_vwadd_vv_i16m2: |
14545 | case RISCV::BI__builtin_rvv_vwadd_vv_i16m4: |
14546 | case RISCV::BI__builtin_rvv_vwadd_vv_i16m8: |
14547 | case RISCV::BI__builtin_rvv_vwadd_vv_i32mf2: |
14548 | case RISCV::BI__builtin_rvv_vwadd_vv_i32m1: |
14549 | case RISCV::BI__builtin_rvv_vwadd_vv_i32m2: |
14550 | case RISCV::BI__builtin_rvv_vwadd_vv_i32m4: |
14551 | case RISCV::BI__builtin_rvv_vwadd_vv_i32m8: |
14552 | case RISCV::BI__builtin_rvv_vwadd_vv_i64m1: |
14553 | case RISCV::BI__builtin_rvv_vwadd_vv_i64m2: |
14554 | case RISCV::BI__builtin_rvv_vwadd_vv_i64m4: |
14555 | case RISCV::BI__builtin_rvv_vwadd_vv_i64m8: |
14556 | case RISCV::BI__builtin_rvv_vwadd_vx_i16mf4: |
14557 | case RISCV::BI__builtin_rvv_vwadd_vx_i16mf2: |
14558 | case RISCV::BI__builtin_rvv_vwadd_vx_i16m1: |
14559 | case RISCV::BI__builtin_rvv_vwadd_vx_i16m2: |
14560 | case RISCV::BI__builtin_rvv_vwadd_vx_i16m4: |
14561 | case RISCV::BI__builtin_rvv_vwadd_vx_i16m8: |
14562 | case RISCV::BI__builtin_rvv_vwadd_vx_i32mf2: |
14563 | case RISCV::BI__builtin_rvv_vwadd_vx_i32m1: |
14564 | case RISCV::BI__builtin_rvv_vwadd_vx_i32m2: |
14565 | case RISCV::BI__builtin_rvv_vwadd_vx_i32m4: |
14566 | case RISCV::BI__builtin_rvv_vwadd_vx_i32m8: |
14567 | case RISCV::BI__builtin_rvv_vwadd_vx_i64m1: |
14568 | case RISCV::BI__builtin_rvv_vwadd_vx_i64m2: |
14569 | case RISCV::BI__builtin_rvv_vwadd_vx_i64m4: |
14570 | case RISCV::BI__builtin_rvv_vwadd_vx_i64m8: |
14571 | ID = Intrinsic::riscv_vwadd; |
14572 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
14573 | break; |
14574 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m2: |
14575 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m4: |
14576 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m8: |
14577 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m1: |
14578 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16mf2: |
14579 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16mf4: |
14580 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m2: |
14581 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m4: |
14582 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m8: |
14583 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m1: |
14584 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32mf2: |
14585 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m2: |
14586 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m4: |
14587 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m8: |
14588 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m1: |
14589 | ID = Intrinsic::riscv_vwadd; |
14590 | |
14591 | { |
14592 | // op1, vl |
14593 | IntrinsicTypes = {ResultType, |
14594 | Ops[0]->getType(), |
14595 | cast<llvm::VectorType>(Ops[0]->getType())->getElementType(), |
14596 | Ops[1]->getType()}; |
14597 | Ops.insert(Ops.begin() + 1, llvm::Constant::getNullValue(IntrinsicTypes[2])); |
14598 | break; |
14599 | } |
14600 | break; |
14601 | case RISCV::BI__builtin_rvv_vwadd_vv_i16mf4_m: |
14602 | case RISCV::BI__builtin_rvv_vwadd_vv_i16mf2_m: |
14603 | case RISCV::BI__builtin_rvv_vwadd_vv_i16m1_m: |
14604 | case RISCV::BI__builtin_rvv_vwadd_vv_i16m2_m: |
14605 | case RISCV::BI__builtin_rvv_vwadd_vv_i16m4_m: |
14606 | case RISCV::BI__builtin_rvv_vwadd_vv_i16m8_m: |
14607 | case RISCV::BI__builtin_rvv_vwadd_vv_i32mf2_m: |
14608 | case RISCV::BI__builtin_rvv_vwadd_vv_i32m1_m: |
14609 | case RISCV::BI__builtin_rvv_vwadd_vv_i32m2_m: |
14610 | case RISCV::BI__builtin_rvv_vwadd_vv_i32m4_m: |
14611 | case RISCV::BI__builtin_rvv_vwadd_vv_i32m8_m: |
14612 | case RISCV::BI__builtin_rvv_vwadd_vv_i64m1_m: |
14613 | case RISCV::BI__builtin_rvv_vwadd_vv_i64m2_m: |
14614 | case RISCV::BI__builtin_rvv_vwadd_vv_i64m4_m: |
14615 | case RISCV::BI__builtin_rvv_vwadd_vv_i64m8_m: |
14616 | case RISCV::BI__builtin_rvv_vwadd_vx_i16mf4_m: |
14617 | case RISCV::BI__builtin_rvv_vwadd_vx_i16mf2_m: |
14618 | case RISCV::BI__builtin_rvv_vwadd_vx_i16m1_m: |
14619 | case RISCV::BI__builtin_rvv_vwadd_vx_i16m2_m: |
14620 | case RISCV::BI__builtin_rvv_vwadd_vx_i16m4_m: |
14621 | case RISCV::BI__builtin_rvv_vwadd_vx_i16m8_m: |
14622 | case RISCV::BI__builtin_rvv_vwadd_vx_i32mf2_m: |
14623 | case RISCV::BI__builtin_rvv_vwadd_vx_i32m1_m: |
14624 | case RISCV::BI__builtin_rvv_vwadd_vx_i32m2_m: |
14625 | case RISCV::BI__builtin_rvv_vwadd_vx_i32m4_m: |
14626 | case RISCV::BI__builtin_rvv_vwadd_vx_i32m8_m: |
14627 | case RISCV::BI__builtin_rvv_vwadd_vx_i64m1_m: |
14628 | case RISCV::BI__builtin_rvv_vwadd_vx_i64m2_m: |
14629 | case RISCV::BI__builtin_rvv_vwadd_vx_i64m4_m: |
14630 | case RISCV::BI__builtin_rvv_vwadd_vx_i64m8_m: |
14631 | ID = Intrinsic::riscv_vwadd_mask; |
14632 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
14633 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
14634 | break; |
14635 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m2_m: |
14636 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m4_m: |
14637 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m8_m: |
14638 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16m1_m: |
14639 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16mf2_m: |
14640 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i16mf4_m: |
14641 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m2_m: |
14642 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m4_m: |
14643 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m8_m: |
14644 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32m1_m: |
14645 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i32mf2_m: |
14646 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m2_m: |
14647 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m4_m: |
14648 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m8_m: |
14649 | case RISCV::BI__builtin_rvv_vwcvt_x_x_v_i64m1_m: |
14650 | ID = Intrinsic::riscv_vwadd_mask; |
14651 | |
14652 | { |
14653 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
14654 | // maskedoff, op1, mask, vl |
14655 | IntrinsicTypes = {ResultType, |
14656 | Ops[1]->getType(), |
14657 | cast<llvm::VectorType>(Ops[1]->getType())->getElementType(), |
14658 | Ops[3]->getType()}; |
14659 | Ops.insert(Ops.begin() + 2, llvm::Constant::getNullValue(IntrinsicTypes[2])); |
14660 | break; |
14661 | } |
14662 | break; |
14663 | case RISCV::BI__builtin_rvv_vwadd_wv_i16mf4: |
14664 | case RISCV::BI__builtin_rvv_vwadd_wv_i16mf2: |
14665 | case RISCV::BI__builtin_rvv_vwadd_wv_i16m1: |
14666 | case RISCV::BI__builtin_rvv_vwadd_wv_i16m2: |
14667 | case RISCV::BI__builtin_rvv_vwadd_wv_i16m4: |
14668 | case RISCV::BI__builtin_rvv_vwadd_wv_i16m8: |
14669 | case RISCV::BI__builtin_rvv_vwadd_wv_i32mf2: |
14670 | case RISCV::BI__builtin_rvv_vwadd_wv_i32m1: |
14671 | case RISCV::BI__builtin_rvv_vwadd_wv_i32m2: |
14672 | case RISCV::BI__builtin_rvv_vwadd_wv_i32m4: |
14673 | case RISCV::BI__builtin_rvv_vwadd_wv_i32m8: |
14674 | case RISCV::BI__builtin_rvv_vwadd_wv_i64m1: |
14675 | case RISCV::BI__builtin_rvv_vwadd_wv_i64m2: |
14676 | case RISCV::BI__builtin_rvv_vwadd_wv_i64m4: |
14677 | case RISCV::BI__builtin_rvv_vwadd_wv_i64m8: |
14678 | case RISCV::BI__builtin_rvv_vwadd_wx_i16mf4: |
14679 | case RISCV::BI__builtin_rvv_vwadd_wx_i16mf2: |
14680 | case RISCV::BI__builtin_rvv_vwadd_wx_i16m1: |
14681 | case RISCV::BI__builtin_rvv_vwadd_wx_i16m2: |
14682 | case RISCV::BI__builtin_rvv_vwadd_wx_i16m4: |
14683 | case RISCV::BI__builtin_rvv_vwadd_wx_i16m8: |
14684 | case RISCV::BI__builtin_rvv_vwadd_wx_i32mf2: |
14685 | case RISCV::BI__builtin_rvv_vwadd_wx_i32m1: |
14686 | case RISCV::BI__builtin_rvv_vwadd_wx_i32m2: |
14687 | case RISCV::BI__builtin_rvv_vwadd_wx_i32m4: |
14688 | case RISCV::BI__builtin_rvv_vwadd_wx_i32m8: |
14689 | case RISCV::BI__builtin_rvv_vwadd_wx_i64m1: |
14690 | case RISCV::BI__builtin_rvv_vwadd_wx_i64m2: |
14691 | case RISCV::BI__builtin_rvv_vwadd_wx_i64m4: |
14692 | case RISCV::BI__builtin_rvv_vwadd_wx_i64m8: |
14693 | ID = Intrinsic::riscv_vwadd_w; |
14694 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
14695 | break; |
14696 | case RISCV::BI__builtin_rvv_vwadd_wv_i16mf4_m: |
14697 | case RISCV::BI__builtin_rvv_vwadd_wv_i16mf2_m: |
14698 | case RISCV::BI__builtin_rvv_vwadd_wv_i16m1_m: |
14699 | case RISCV::BI__builtin_rvv_vwadd_wv_i16m2_m: |
14700 | case RISCV::BI__builtin_rvv_vwadd_wv_i16m4_m: |
14701 | case RISCV::BI__builtin_rvv_vwadd_wv_i16m8_m: |
14702 | case RISCV::BI__builtin_rvv_vwadd_wv_i32mf2_m: |
14703 | case RISCV::BI__builtin_rvv_vwadd_wv_i32m1_m: |
14704 | case RISCV::BI__builtin_rvv_vwadd_wv_i32m2_m: |
14705 | case RISCV::BI__builtin_rvv_vwadd_wv_i32m4_m: |
14706 | case RISCV::BI__builtin_rvv_vwadd_wv_i32m8_m: |
14707 | case RISCV::BI__builtin_rvv_vwadd_wv_i64m1_m: |
14708 | case RISCV::BI__builtin_rvv_vwadd_wv_i64m2_m: |
14709 | case RISCV::BI__builtin_rvv_vwadd_wv_i64m4_m: |
14710 | case RISCV::BI__builtin_rvv_vwadd_wv_i64m8_m: |
14711 | case RISCV::BI__builtin_rvv_vwadd_wx_i16mf4_m: |
14712 | case RISCV::BI__builtin_rvv_vwadd_wx_i16mf2_m: |
14713 | case RISCV::BI__builtin_rvv_vwadd_wx_i16m1_m: |
14714 | case RISCV::BI__builtin_rvv_vwadd_wx_i16m2_m: |
14715 | case RISCV::BI__builtin_rvv_vwadd_wx_i16m4_m: |
14716 | case RISCV::BI__builtin_rvv_vwadd_wx_i16m8_m: |
14717 | case RISCV::BI__builtin_rvv_vwadd_wx_i32mf2_m: |
14718 | case RISCV::BI__builtin_rvv_vwadd_wx_i32m1_m: |
14719 | case RISCV::BI__builtin_rvv_vwadd_wx_i32m2_m: |
14720 | case RISCV::BI__builtin_rvv_vwadd_wx_i32m4_m: |
14721 | case RISCV::BI__builtin_rvv_vwadd_wx_i32m8_m: |
14722 | case RISCV::BI__builtin_rvv_vwadd_wx_i64m1_m: |
14723 | case RISCV::BI__builtin_rvv_vwadd_wx_i64m2_m: |
14724 | case RISCV::BI__builtin_rvv_vwadd_wx_i64m4_m: |
14725 | case RISCV::BI__builtin_rvv_vwadd_wx_i64m8_m: |
14726 | ID = Intrinsic::riscv_vwadd_w_mask; |
14727 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
14728 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
14729 | break; |
14730 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16mf4: |
14731 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16mf2: |
14732 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16m1: |
14733 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16m2: |
14734 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16m4: |
14735 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16m8: |
14736 | case RISCV::BI__builtin_rvv_vwaddu_vv_u32mf2: |
14737 | case RISCV::BI__builtin_rvv_vwaddu_vv_u32m1: |
14738 | case RISCV::BI__builtin_rvv_vwaddu_vv_u32m2: |
14739 | case RISCV::BI__builtin_rvv_vwaddu_vv_u32m4: |
14740 | case RISCV::BI__builtin_rvv_vwaddu_vv_u32m8: |
14741 | case RISCV::BI__builtin_rvv_vwaddu_vv_u64m1: |
14742 | case RISCV::BI__builtin_rvv_vwaddu_vv_u64m2: |
14743 | case RISCV::BI__builtin_rvv_vwaddu_vv_u64m4: |
14744 | case RISCV::BI__builtin_rvv_vwaddu_vv_u64m8: |
14745 | ID = Intrinsic::riscv_vwaddu; |
14746 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
14747 | break; |
14748 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m2: |
14749 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m4: |
14750 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m8: |
14751 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m1: |
14752 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16mf2: |
14753 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16mf4: |
14754 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m2: |
14755 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m4: |
14756 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m8: |
14757 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m1: |
14758 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32mf2: |
14759 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m2: |
14760 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m4: |
14761 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m8: |
14762 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m1: |
14763 | ID = Intrinsic::riscv_vwaddu; |
14764 | |
14765 | { |
14766 | // op1, vl |
14767 | IntrinsicTypes = {ResultType, |
14768 | Ops[0]->getType(), |
14769 | cast<llvm::VectorType>(Ops[0]->getType())->getElementType(), |
14770 | Ops[1]->getType()}; |
14771 | Ops.insert(Ops.begin() + 1, llvm::Constant::getNullValue(IntrinsicTypes[2])); |
14772 | break; |
14773 | } |
14774 | break; |
14775 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16mf4: |
14776 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16mf2: |
14777 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16m1: |
14778 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16m2: |
14779 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16m4: |
14780 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16m8: |
14781 | case RISCV::BI__builtin_rvv_vwaddu_vx_u32mf2: |
14782 | case RISCV::BI__builtin_rvv_vwaddu_vx_u32m1: |
14783 | case RISCV::BI__builtin_rvv_vwaddu_vx_u32m2: |
14784 | case RISCV::BI__builtin_rvv_vwaddu_vx_u32m4: |
14785 | case RISCV::BI__builtin_rvv_vwaddu_vx_u32m8: |
14786 | case RISCV::BI__builtin_rvv_vwaddu_vx_u64m1: |
14787 | case RISCV::BI__builtin_rvv_vwaddu_vx_u64m2: |
14788 | case RISCV::BI__builtin_rvv_vwaddu_vx_u64m4: |
14789 | case RISCV::BI__builtin_rvv_vwaddu_vx_u64m8: |
14790 | ID = Intrinsic::riscv_vwaddu; |
14791 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
14792 | break; |
14793 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16mf4_m: |
14794 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16mf2_m: |
14795 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16m1_m: |
14796 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16m2_m: |
14797 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16m4_m: |
14798 | case RISCV::BI__builtin_rvv_vwaddu_vv_u16m8_m: |
14799 | case RISCV::BI__builtin_rvv_vwaddu_vv_u32mf2_m: |
14800 | case RISCV::BI__builtin_rvv_vwaddu_vv_u32m1_m: |
14801 | case RISCV::BI__builtin_rvv_vwaddu_vv_u32m2_m: |
14802 | case RISCV::BI__builtin_rvv_vwaddu_vv_u32m4_m: |
14803 | case RISCV::BI__builtin_rvv_vwaddu_vv_u32m8_m: |
14804 | case RISCV::BI__builtin_rvv_vwaddu_vv_u64m1_m: |
14805 | case RISCV::BI__builtin_rvv_vwaddu_vv_u64m2_m: |
14806 | case RISCV::BI__builtin_rvv_vwaddu_vv_u64m4_m: |
14807 | case RISCV::BI__builtin_rvv_vwaddu_vv_u64m8_m: |
14808 | ID = Intrinsic::riscv_vwaddu_mask; |
14809 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
14810 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
14811 | break; |
14812 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m2_m: |
14813 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m4_m: |
14814 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m8_m: |
14815 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16m1_m: |
14816 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16mf2_m: |
14817 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u16mf4_m: |
14818 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m2_m: |
14819 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m4_m: |
14820 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m8_m: |
14821 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32m1_m: |
14822 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u32mf2_m: |
14823 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m2_m: |
14824 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m4_m: |
14825 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m8_m: |
14826 | case RISCV::BI__builtin_rvv_vwcvtu_x_x_v_u64m1_m: |
14827 | ID = Intrinsic::riscv_vwaddu_mask; |
14828 | |
14829 | { |
14830 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
14831 | // maskedoff, op1, mask, vl |
14832 | IntrinsicTypes = {ResultType, |
14833 | Ops[1]->getType(), |
14834 | cast<llvm::VectorType>(Ops[1]->getType())->getElementType(), |
14835 | Ops[3]->getType()}; |
14836 | Ops.insert(Ops.begin() + 2, llvm::Constant::getNullValue(IntrinsicTypes[2])); |
14837 | break; |
14838 | } |
14839 | break; |
14840 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16mf4_m: |
14841 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16mf2_m: |
14842 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16m1_m: |
14843 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16m2_m: |
14844 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16m4_m: |
14845 | case RISCV::BI__builtin_rvv_vwaddu_vx_u16m8_m: |
14846 | case RISCV::BI__builtin_rvv_vwaddu_vx_u32mf2_m: |
14847 | case RISCV::BI__builtin_rvv_vwaddu_vx_u32m1_m: |
14848 | case RISCV::BI__builtin_rvv_vwaddu_vx_u32m2_m: |
14849 | case RISCV::BI__builtin_rvv_vwaddu_vx_u32m4_m: |
14850 | case RISCV::BI__builtin_rvv_vwaddu_vx_u32m8_m: |
14851 | case RISCV::BI__builtin_rvv_vwaddu_vx_u64m1_m: |
14852 | case RISCV::BI__builtin_rvv_vwaddu_vx_u64m2_m: |
14853 | case RISCV::BI__builtin_rvv_vwaddu_vx_u64m4_m: |
14854 | case RISCV::BI__builtin_rvv_vwaddu_vx_u64m8_m: |
14855 | ID = Intrinsic::riscv_vwaddu_mask; |
14856 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
14857 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
14858 | break; |
14859 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16mf4: |
14860 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16mf2: |
14861 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16m1: |
14862 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16m2: |
14863 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16m4: |
14864 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16m8: |
14865 | case RISCV::BI__builtin_rvv_vwaddu_wv_u32mf2: |
14866 | case RISCV::BI__builtin_rvv_vwaddu_wv_u32m1: |
14867 | case RISCV::BI__builtin_rvv_vwaddu_wv_u32m2: |
14868 | case RISCV::BI__builtin_rvv_vwaddu_wv_u32m4: |
14869 | case RISCV::BI__builtin_rvv_vwaddu_wv_u32m8: |
14870 | case RISCV::BI__builtin_rvv_vwaddu_wv_u64m1: |
14871 | case RISCV::BI__builtin_rvv_vwaddu_wv_u64m2: |
14872 | case RISCV::BI__builtin_rvv_vwaddu_wv_u64m4: |
14873 | case RISCV::BI__builtin_rvv_vwaddu_wv_u64m8: |
14874 | case RISCV::BI__builtin_rvv_vwaddu_wx_u16mf4: |
14875 | case RISCV::BI__builtin_rvv_vwaddu_wx_u16mf2: |
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14877 | case RISCV::BI__builtin_rvv_vwaddu_wx_u16m2: |
14878 | case RISCV::BI__builtin_rvv_vwaddu_wx_u16m4: |
14879 | case RISCV::BI__builtin_rvv_vwaddu_wx_u16m8: |
14880 | case RISCV::BI__builtin_rvv_vwaddu_wx_u32mf2: |
14881 | case RISCV::BI__builtin_rvv_vwaddu_wx_u32m1: |
14882 | case RISCV::BI__builtin_rvv_vwaddu_wx_u32m2: |
14883 | case RISCV::BI__builtin_rvv_vwaddu_wx_u32m4: |
14884 | case RISCV::BI__builtin_rvv_vwaddu_wx_u32m8: |
14885 | case RISCV::BI__builtin_rvv_vwaddu_wx_u64m1: |
14886 | case RISCV::BI__builtin_rvv_vwaddu_wx_u64m2: |
14887 | case RISCV::BI__builtin_rvv_vwaddu_wx_u64m4: |
14888 | case RISCV::BI__builtin_rvv_vwaddu_wx_u64m8: |
14889 | ID = Intrinsic::riscv_vwaddu_w; |
14890 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
14891 | break; |
14892 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16mf4_m: |
14893 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16mf2_m: |
14894 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16m1_m: |
14895 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16m2_m: |
14896 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16m4_m: |
14897 | case RISCV::BI__builtin_rvv_vwaddu_wv_u16m8_m: |
14898 | case RISCV::BI__builtin_rvv_vwaddu_wv_u32mf2_m: |
14899 | case RISCV::BI__builtin_rvv_vwaddu_wv_u32m1_m: |
14900 | case RISCV::BI__builtin_rvv_vwaddu_wv_u32m2_m: |
14901 | case RISCV::BI__builtin_rvv_vwaddu_wv_u32m4_m: |
14902 | case RISCV::BI__builtin_rvv_vwaddu_wv_u32m8_m: |
14903 | case RISCV::BI__builtin_rvv_vwaddu_wv_u64m1_m: |
14904 | case RISCV::BI__builtin_rvv_vwaddu_wv_u64m2_m: |
14905 | case RISCV::BI__builtin_rvv_vwaddu_wv_u64m4_m: |
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14907 | case RISCV::BI__builtin_rvv_vwaddu_wx_u16mf4_m: |
14908 | case RISCV::BI__builtin_rvv_vwaddu_wx_u16mf2_m: |
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14910 | case RISCV::BI__builtin_rvv_vwaddu_wx_u16m2_m: |
14911 | case RISCV::BI__builtin_rvv_vwaddu_wx_u16m4_m: |
14912 | case RISCV::BI__builtin_rvv_vwaddu_wx_u16m8_m: |
14913 | case RISCV::BI__builtin_rvv_vwaddu_wx_u32mf2_m: |
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14915 | case RISCV::BI__builtin_rvv_vwaddu_wx_u32m2_m: |
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14922 | ID = Intrinsic::riscv_vwaddu_w_mask; |
14923 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
14924 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
14925 | break; |
14926 | case RISCV::BI__builtin_rvv_vwmacc_vv_i16mf4: |
14927 | case RISCV::BI__builtin_rvv_vwmacc_vv_i16mf2: |
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14934 | case RISCV::BI__builtin_rvv_vwmacc_vv_i32m2: |
14935 | case RISCV::BI__builtin_rvv_vwmacc_vv_i32m4: |
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14938 | case RISCV::BI__builtin_rvv_vwmacc_vv_i64m2: |
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14956 | ID = Intrinsic::riscv_vwmacc; |
14957 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
14958 | break; |
14959 | case RISCV::BI__builtin_rvv_vwmacc_vv_i16mf4_m: |
14960 | case RISCV::BI__builtin_rvv_vwmacc_vv_i16mf2_m: |
14961 | case RISCV::BI__builtin_rvv_vwmacc_vv_i16m1_m: |
14962 | case RISCV::BI__builtin_rvv_vwmacc_vv_i16m2_m: |
14963 | case RISCV::BI__builtin_rvv_vwmacc_vv_i16m4_m: |
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14970 | case RISCV::BI__builtin_rvv_vwmacc_vv_i64m1_m: |
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14987 | case RISCV::BI__builtin_rvv_vwmacc_vx_i64m4_m: |
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14989 | ID = Intrinsic::riscv_vwmacc_mask; |
14990 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
14991 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
14992 | break; |
14993 | case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16mf4: |
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14995 | case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16m1: |
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14999 | case RISCV::BI__builtin_rvv_vwmaccsu_vv_i32mf2: |
15000 | case RISCV::BI__builtin_rvv_vwmaccsu_vv_i32m1: |
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15022 | case RISCV::BI__builtin_rvv_vwmaccsu_vx_i64m8: |
15023 | ID = Intrinsic::riscv_vwmaccsu; |
15024 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
15025 | break; |
15026 | case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16mf4_m: |
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15029 | case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16m2_m: |
15030 | case RISCV::BI__builtin_rvv_vwmaccsu_vv_i16m4_m: |
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15039 | case RISCV::BI__builtin_rvv_vwmaccsu_vv_i64m4_m: |
15040 | case RISCV::BI__builtin_rvv_vwmaccsu_vv_i64m8_m: |
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15054 | case RISCV::BI__builtin_rvv_vwmaccsu_vx_i64m4_m: |
15055 | case RISCV::BI__builtin_rvv_vwmaccsu_vx_i64m8_m: |
15056 | ID = Intrinsic::riscv_vwmaccsu_mask; |
15057 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15058 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
15059 | break; |
15060 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u16mf4: |
15061 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u16mf2: |
15062 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u16m1: |
15063 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u16m2: |
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15070 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u32m8: |
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15072 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u64m2: |
15073 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u64m4: |
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15088 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u64m4: |
15089 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u64m8: |
15090 | ID = Intrinsic::riscv_vwmaccu; |
15091 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
15092 | break; |
15093 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u16mf4_m: |
15094 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u16mf2_m: |
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15096 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u16m2_m: |
15097 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u16m4_m: |
15098 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u16m8_m: |
15099 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u32mf2_m: |
15100 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u32m1_m: |
15101 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u32m2_m: |
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15104 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u64m1_m: |
15105 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u64m2_m: |
15106 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u64m4_m: |
15107 | case RISCV::BI__builtin_rvv_vwmaccu_vv_u64m8_m: |
15108 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u16mf4_m: |
15109 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u16mf2_m: |
15110 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u16m1_m: |
15111 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u16m2_m: |
15112 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u16m4_m: |
15113 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u16m8_m: |
15114 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u32mf2_m: |
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15117 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u32m4_m: |
15118 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u32m8_m: |
15119 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u64m1_m: |
15120 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u64m2_m: |
15121 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u64m4_m: |
15122 | case RISCV::BI__builtin_rvv_vwmaccu_vx_u64m8_m: |
15123 | ID = Intrinsic::riscv_vwmaccu_mask; |
15124 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15125 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
15126 | break; |
15127 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16mf4: |
15128 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16mf2: |
15129 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16m1: |
15130 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16m2: |
15131 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16m4: |
15132 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16m8: |
15133 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i32mf2: |
15134 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i32m1: |
15135 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i32m2: |
15136 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i32m4: |
15137 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i32m8: |
15138 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i64m1: |
15139 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i64m2: |
15140 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i64m4: |
15141 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i64m8: |
15142 | ID = Intrinsic::riscv_vwmaccus; |
15143 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
15144 | break; |
15145 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16mf4_m: |
15146 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16mf2_m: |
15147 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16m1_m: |
15148 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16m2_m: |
15149 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16m4_m: |
15150 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i16m8_m: |
15151 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i32mf2_m: |
15152 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i32m1_m: |
15153 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i32m2_m: |
15154 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i32m4_m: |
15155 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i32m8_m: |
15156 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i64m1_m: |
15157 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i64m2_m: |
15158 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i64m4_m: |
15159 | case RISCV::BI__builtin_rvv_vwmaccus_vx_i64m8_m: |
15160 | ID = Intrinsic::riscv_vwmaccus_mask; |
15161 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15162 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
15163 | break; |
15164 | case RISCV::BI__builtin_rvv_vwmul_vv_i16mf4: |
15165 | case RISCV::BI__builtin_rvv_vwmul_vv_i16mf2: |
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15182 | case RISCV::BI__builtin_rvv_vwmul_vx_i16m2: |
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15186 | case RISCV::BI__builtin_rvv_vwmul_vx_i32m1: |
15187 | case RISCV::BI__builtin_rvv_vwmul_vx_i32m2: |
15188 | case RISCV::BI__builtin_rvv_vwmul_vx_i32m4: |
15189 | case RISCV::BI__builtin_rvv_vwmul_vx_i32m8: |
15190 | case RISCV::BI__builtin_rvv_vwmul_vx_i64m1: |
15191 | case RISCV::BI__builtin_rvv_vwmul_vx_i64m2: |
15192 | case RISCV::BI__builtin_rvv_vwmul_vx_i64m4: |
15193 | case RISCV::BI__builtin_rvv_vwmul_vx_i64m8: |
15194 | ID = Intrinsic::riscv_vwmul; |
15195 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
15196 | break; |
15197 | case RISCV::BI__builtin_rvv_vwmul_vv_i16mf4_m: |
15198 | case RISCV::BI__builtin_rvv_vwmul_vv_i16mf2_m: |
15199 | case RISCV::BI__builtin_rvv_vwmul_vv_i16m1_m: |
15200 | case RISCV::BI__builtin_rvv_vwmul_vv_i16m2_m: |
15201 | case RISCV::BI__builtin_rvv_vwmul_vv_i16m4_m: |
15202 | case RISCV::BI__builtin_rvv_vwmul_vv_i16m8_m: |
15203 | case RISCV::BI__builtin_rvv_vwmul_vv_i32mf2_m: |
15204 | case RISCV::BI__builtin_rvv_vwmul_vv_i32m1_m: |
15205 | case RISCV::BI__builtin_rvv_vwmul_vv_i32m2_m: |
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15212 | case RISCV::BI__builtin_rvv_vwmul_vx_i16mf4_m: |
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15215 | case RISCV::BI__builtin_rvv_vwmul_vx_i16m2_m: |
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15220 | case RISCV::BI__builtin_rvv_vwmul_vx_i32m2_m: |
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15226 | case RISCV::BI__builtin_rvv_vwmul_vx_i64m8_m: |
15227 | ID = Intrinsic::riscv_vwmul_mask; |
15228 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15229 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
15230 | break; |
15231 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i16mf4: |
15232 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i16mf2: |
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15238 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i32m1: |
15239 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i32m2: |
15240 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i32m4: |
15241 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i32m8: |
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15246 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i16mf4: |
15247 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i16mf2: |
15248 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i16m1: |
15249 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i16m2: |
15250 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i16m4: |
15251 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i16m8: |
15252 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i32mf2: |
15253 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i32m1: |
15254 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i32m2: |
15255 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i32m4: |
15256 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i32m8: |
15257 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i64m1: |
15258 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i64m2: |
15259 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i64m4: |
15260 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i64m8: |
15261 | ID = Intrinsic::riscv_vwmulsu; |
15262 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
15263 | break; |
15264 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i16mf4_m: |
15265 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i16mf2_m: |
15266 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i16m1_m: |
15267 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i16m2_m: |
15268 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i16m4_m: |
15269 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i16m8_m: |
15270 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i32mf2_m: |
15271 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i32m1_m: |
15272 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i32m2_m: |
15273 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i32m4_m: |
15274 | case RISCV::BI__builtin_rvv_vwmulsu_vv_i32m8_m: |
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15280 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i16mf2_m: |
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15282 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i16m2_m: |
15283 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i16m4_m: |
15284 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i16m8_m: |
15285 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i32mf2_m: |
15286 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i32m1_m: |
15287 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i32m2_m: |
15288 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i32m4_m: |
15289 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i32m8_m: |
15290 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i64m1_m: |
15291 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i64m2_m: |
15292 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i64m4_m: |
15293 | case RISCV::BI__builtin_rvv_vwmulsu_vx_i64m8_m: |
15294 | ID = Intrinsic::riscv_vwmulsu_mask; |
15295 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15296 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
15297 | break; |
15298 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16mf4: |
15299 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16mf2: |
15300 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16m1: |
15301 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16m2: |
15302 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16m4: |
15303 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16m8: |
15304 | case RISCV::BI__builtin_rvv_vwmulu_vv_u32mf2: |
15305 | case RISCV::BI__builtin_rvv_vwmulu_vv_u32m1: |
15306 | case RISCV::BI__builtin_rvv_vwmulu_vv_u32m2: |
15307 | case RISCV::BI__builtin_rvv_vwmulu_vv_u32m4: |
15308 | case RISCV::BI__builtin_rvv_vwmulu_vv_u32m8: |
15309 | case RISCV::BI__builtin_rvv_vwmulu_vv_u64m1: |
15310 | case RISCV::BI__builtin_rvv_vwmulu_vv_u64m2: |
15311 | case RISCV::BI__builtin_rvv_vwmulu_vv_u64m4: |
15312 | case RISCV::BI__builtin_rvv_vwmulu_vv_u64m8: |
15313 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16mf4: |
15314 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16mf2: |
15315 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16m1: |
15316 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16m2: |
15317 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16m4: |
15318 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16m8: |
15319 | case RISCV::BI__builtin_rvv_vwmulu_vx_u32mf2: |
15320 | case RISCV::BI__builtin_rvv_vwmulu_vx_u32m1: |
15321 | case RISCV::BI__builtin_rvv_vwmulu_vx_u32m2: |
15322 | case RISCV::BI__builtin_rvv_vwmulu_vx_u32m4: |
15323 | case RISCV::BI__builtin_rvv_vwmulu_vx_u32m8: |
15324 | case RISCV::BI__builtin_rvv_vwmulu_vx_u64m1: |
15325 | case RISCV::BI__builtin_rvv_vwmulu_vx_u64m2: |
15326 | case RISCV::BI__builtin_rvv_vwmulu_vx_u64m4: |
15327 | case RISCV::BI__builtin_rvv_vwmulu_vx_u64m8: |
15328 | ID = Intrinsic::riscv_vwmulu; |
15329 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
15330 | break; |
15331 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16mf4_m: |
15332 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16mf2_m: |
15333 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16m1_m: |
15334 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16m2_m: |
15335 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16m4_m: |
15336 | case RISCV::BI__builtin_rvv_vwmulu_vv_u16m8_m: |
15337 | case RISCV::BI__builtin_rvv_vwmulu_vv_u32mf2_m: |
15338 | case RISCV::BI__builtin_rvv_vwmulu_vv_u32m1_m: |
15339 | case RISCV::BI__builtin_rvv_vwmulu_vv_u32m2_m: |
15340 | case RISCV::BI__builtin_rvv_vwmulu_vv_u32m4_m: |
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15344 | case RISCV::BI__builtin_rvv_vwmulu_vv_u64m4_m: |
15345 | case RISCV::BI__builtin_rvv_vwmulu_vv_u64m8_m: |
15346 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16mf4_m: |
15347 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16mf2_m: |
15348 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16m1_m: |
15349 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16m2_m: |
15350 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16m4_m: |
15351 | case RISCV::BI__builtin_rvv_vwmulu_vx_u16m8_m: |
15352 | case RISCV::BI__builtin_rvv_vwmulu_vx_u32mf2_m: |
15353 | case RISCV::BI__builtin_rvv_vwmulu_vx_u32m1_m: |
15354 | case RISCV::BI__builtin_rvv_vwmulu_vx_u32m2_m: |
15355 | case RISCV::BI__builtin_rvv_vwmulu_vx_u32m4_m: |
15356 | case RISCV::BI__builtin_rvv_vwmulu_vx_u32m8_m: |
15357 | case RISCV::BI__builtin_rvv_vwmulu_vx_u64m1_m: |
15358 | case RISCV::BI__builtin_rvv_vwmulu_vx_u64m2_m: |
15359 | case RISCV::BI__builtin_rvv_vwmulu_vx_u64m4_m: |
15360 | case RISCV::BI__builtin_rvv_vwmulu_vx_u64m8_m: |
15361 | ID = Intrinsic::riscv_vwmulu_mask; |
15362 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15363 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
15364 | break; |
15365 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8m1_i16m1: |
15366 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8m2_i16m1: |
15367 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8m4_i16m1: |
15368 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8m8_i16m1: |
15369 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8mf2_i16m1: |
15370 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8mf4_i16m1: |
15371 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8mf8_i16m1: |
15372 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16m1_i32m1: |
15373 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16m2_i32m1: |
15374 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16m4_i32m1: |
15375 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16m8_i32m1: |
15376 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16mf2_i32m1: |
15377 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16mf4_i32m1: |
15378 | case RISCV::BI__builtin_rvv_vwredsum_vs_i32m1_i64m1: |
15379 | case RISCV::BI__builtin_rvv_vwredsum_vs_i32m2_i64m1: |
15380 | case RISCV::BI__builtin_rvv_vwredsum_vs_i32m4_i64m1: |
15381 | case RISCV::BI__builtin_rvv_vwredsum_vs_i32m8_i64m1: |
15382 | case RISCV::BI__builtin_rvv_vwredsum_vs_i32mf2_i64m1: |
15383 | ID = Intrinsic::riscv_vwredsum; |
15384 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
15385 | break; |
15386 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8m1_i16m1_m: |
15387 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8m2_i16m1_m: |
15388 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8m4_i16m1_m: |
15389 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8m8_i16m1_m: |
15390 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8mf2_i16m1_m: |
15391 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8mf4_i16m1_m: |
15392 | case RISCV::BI__builtin_rvv_vwredsum_vs_i8mf8_i16m1_m: |
15393 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16m1_i32m1_m: |
15394 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16m2_i32m1_m: |
15395 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16m4_i32m1_m: |
15396 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16m8_i32m1_m: |
15397 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16mf2_i32m1_m: |
15398 | case RISCV::BI__builtin_rvv_vwredsum_vs_i16mf4_i32m1_m: |
15399 | case RISCV::BI__builtin_rvv_vwredsum_vs_i32m1_i64m1_m: |
15400 | case RISCV::BI__builtin_rvv_vwredsum_vs_i32m2_i64m1_m: |
15401 | case RISCV::BI__builtin_rvv_vwredsum_vs_i32m4_i64m1_m: |
15402 | case RISCV::BI__builtin_rvv_vwredsum_vs_i32m8_i64m1_m: |
15403 | case RISCV::BI__builtin_rvv_vwredsum_vs_i32mf2_i64m1_m: |
15404 | ID = Intrinsic::riscv_vwredsum_mask; |
15405 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15406 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
15407 | break; |
15408 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m1_u16m1: |
15409 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m2_u16m1: |
15410 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m4_u16m1: |
15411 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m8_u16m1: |
15412 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf2_u16m1: |
15413 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf4_u16m1: |
15414 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf8_u16m1: |
15415 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16m1_u32m1: |
15416 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16m2_u32m1: |
15417 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16m4_u32m1: |
15418 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16m8_u32m1: |
15419 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16mf2_u32m1: |
15420 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16mf4_u32m1: |
15421 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m1_u64m1: |
15422 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m2_u64m1: |
15423 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m4_u64m1: |
15424 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m8_u64m1: |
15425 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u32mf2_u64m1: |
15426 | ID = Intrinsic::riscv_vwredsumu; |
15427 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
15428 | break; |
15429 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m1_u16m1_m: |
15430 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m2_u16m1_m: |
15431 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m4_u16m1_m: |
15432 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8m8_u16m1_m: |
15433 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf2_u16m1_m: |
15434 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf4_u16m1_m: |
15435 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u8mf8_u16m1_m: |
15436 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16m1_u32m1_m: |
15437 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16m2_u32m1_m: |
15438 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16m4_u32m1_m: |
15439 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16m8_u32m1_m: |
15440 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16mf2_u32m1_m: |
15441 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u16mf4_u32m1_m: |
15442 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m1_u64m1_m: |
15443 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m2_u64m1_m: |
15444 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m4_u64m1_m: |
15445 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u32m8_u64m1_m: |
15446 | case RISCV::BI__builtin_rvv_vwredsumu_vs_u32mf2_u64m1_m: |
15447 | ID = Intrinsic::riscv_vwredsumu_mask; |
15448 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15449 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
15450 | break; |
15451 | case RISCV::BI__builtin_rvv_vwsub_vv_i16mf4: |
15452 | case RISCV::BI__builtin_rvv_vwsub_vv_i16mf2: |
15453 | case RISCV::BI__builtin_rvv_vwsub_vv_i16m1: |
15454 | case RISCV::BI__builtin_rvv_vwsub_vv_i16m2: |
15455 | case RISCV::BI__builtin_rvv_vwsub_vv_i16m4: |
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15460 | case RISCV::BI__builtin_rvv_vwsub_vv_i32m4: |
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15465 | case RISCV::BI__builtin_rvv_vwsub_vv_i64m8: |
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15470 | case RISCV::BI__builtin_rvv_vwsub_vx_i16m4: |
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15475 | case RISCV::BI__builtin_rvv_vwsub_vx_i32m4: |
15476 | case RISCV::BI__builtin_rvv_vwsub_vx_i32m8: |
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15478 | case RISCV::BI__builtin_rvv_vwsub_vx_i64m2: |
15479 | case RISCV::BI__builtin_rvv_vwsub_vx_i64m4: |
15480 | case RISCV::BI__builtin_rvv_vwsub_vx_i64m8: |
15481 | ID = Intrinsic::riscv_vwsub; |
15482 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
15483 | break; |
15484 | case RISCV::BI__builtin_rvv_vwsub_vv_i16mf4_m: |
15485 | case RISCV::BI__builtin_rvv_vwsub_vv_i16mf2_m: |
15486 | case RISCV::BI__builtin_rvv_vwsub_vv_i16m1_m: |
15487 | case RISCV::BI__builtin_rvv_vwsub_vv_i16m2_m: |
15488 | case RISCV::BI__builtin_rvv_vwsub_vv_i16m4_m: |
15489 | case RISCV::BI__builtin_rvv_vwsub_vv_i16m8_m: |
15490 | case RISCV::BI__builtin_rvv_vwsub_vv_i32mf2_m: |
15491 | case RISCV::BI__builtin_rvv_vwsub_vv_i32m1_m: |
15492 | case RISCV::BI__builtin_rvv_vwsub_vv_i32m2_m: |
15493 | case RISCV::BI__builtin_rvv_vwsub_vv_i32m4_m: |
15494 | case RISCV::BI__builtin_rvv_vwsub_vv_i32m8_m: |
15495 | case RISCV::BI__builtin_rvv_vwsub_vv_i64m1_m: |
15496 | case RISCV::BI__builtin_rvv_vwsub_vv_i64m2_m: |
15497 | case RISCV::BI__builtin_rvv_vwsub_vv_i64m4_m: |
15498 | case RISCV::BI__builtin_rvv_vwsub_vv_i64m8_m: |
15499 | case RISCV::BI__builtin_rvv_vwsub_vx_i16mf4_m: |
15500 | case RISCV::BI__builtin_rvv_vwsub_vx_i16mf2_m: |
15501 | case RISCV::BI__builtin_rvv_vwsub_vx_i16m1_m: |
15502 | case RISCV::BI__builtin_rvv_vwsub_vx_i16m2_m: |
15503 | case RISCV::BI__builtin_rvv_vwsub_vx_i16m4_m: |
15504 | case RISCV::BI__builtin_rvv_vwsub_vx_i16m8_m: |
15505 | case RISCV::BI__builtin_rvv_vwsub_vx_i32mf2_m: |
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15508 | case RISCV::BI__builtin_rvv_vwsub_vx_i32m4_m: |
15509 | case RISCV::BI__builtin_rvv_vwsub_vx_i32m8_m: |
15510 | case RISCV::BI__builtin_rvv_vwsub_vx_i64m1_m: |
15511 | case RISCV::BI__builtin_rvv_vwsub_vx_i64m2_m: |
15512 | case RISCV::BI__builtin_rvv_vwsub_vx_i64m4_m: |
15513 | case RISCV::BI__builtin_rvv_vwsub_vx_i64m8_m: |
15514 | ID = Intrinsic::riscv_vwsub_mask; |
15515 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15516 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
15517 | break; |
15518 | case RISCV::BI__builtin_rvv_vwsub_wv_i16mf4: |
15519 | case RISCV::BI__builtin_rvv_vwsub_wv_i16mf2: |
15520 | case RISCV::BI__builtin_rvv_vwsub_wv_i16m1: |
15521 | case RISCV::BI__builtin_rvv_vwsub_wv_i16m2: |
15522 | case RISCV::BI__builtin_rvv_vwsub_wv_i16m4: |
15523 | case RISCV::BI__builtin_rvv_vwsub_wv_i16m8: |
15524 | case RISCV::BI__builtin_rvv_vwsub_wv_i32mf2: |
15525 | case RISCV::BI__builtin_rvv_vwsub_wv_i32m1: |
15526 | case RISCV::BI__builtin_rvv_vwsub_wv_i32m2: |
15527 | case RISCV::BI__builtin_rvv_vwsub_wv_i32m4: |
15528 | case RISCV::BI__builtin_rvv_vwsub_wv_i32m8: |
15529 | case RISCV::BI__builtin_rvv_vwsub_wv_i64m1: |
15530 | case RISCV::BI__builtin_rvv_vwsub_wv_i64m2: |
15531 | case RISCV::BI__builtin_rvv_vwsub_wv_i64m4: |
15532 | case RISCV::BI__builtin_rvv_vwsub_wv_i64m8: |
15533 | case RISCV::BI__builtin_rvv_vwsub_wx_i16mf4: |
15534 | case RISCV::BI__builtin_rvv_vwsub_wx_i16mf2: |
15535 | case RISCV::BI__builtin_rvv_vwsub_wx_i16m1: |
15536 | case RISCV::BI__builtin_rvv_vwsub_wx_i16m2: |
15537 | case RISCV::BI__builtin_rvv_vwsub_wx_i16m4: |
15538 | case RISCV::BI__builtin_rvv_vwsub_wx_i16m8: |
15539 | case RISCV::BI__builtin_rvv_vwsub_wx_i32mf2: |
15540 | case RISCV::BI__builtin_rvv_vwsub_wx_i32m1: |
15541 | case RISCV::BI__builtin_rvv_vwsub_wx_i32m2: |
15542 | case RISCV::BI__builtin_rvv_vwsub_wx_i32m4: |
15543 | case RISCV::BI__builtin_rvv_vwsub_wx_i32m8: |
15544 | case RISCV::BI__builtin_rvv_vwsub_wx_i64m1: |
15545 | case RISCV::BI__builtin_rvv_vwsub_wx_i64m2: |
15546 | case RISCV::BI__builtin_rvv_vwsub_wx_i64m4: |
15547 | case RISCV::BI__builtin_rvv_vwsub_wx_i64m8: |
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15549 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
15550 | break; |
15551 | case RISCV::BI__builtin_rvv_vwsub_wv_i16mf4_m: |
15552 | case RISCV::BI__builtin_rvv_vwsub_wv_i16mf2_m: |
15553 | case RISCV::BI__builtin_rvv_vwsub_wv_i16m1_m: |
15554 | case RISCV::BI__builtin_rvv_vwsub_wv_i16m2_m: |
15555 | case RISCV::BI__builtin_rvv_vwsub_wv_i16m4_m: |
15556 | case RISCV::BI__builtin_rvv_vwsub_wv_i16m8_m: |
15557 | case RISCV::BI__builtin_rvv_vwsub_wv_i32mf2_m: |
15558 | case RISCV::BI__builtin_rvv_vwsub_wv_i32m1_m: |
15559 | case RISCV::BI__builtin_rvv_vwsub_wv_i32m2_m: |
15560 | case RISCV::BI__builtin_rvv_vwsub_wv_i32m4_m: |
15561 | case RISCV::BI__builtin_rvv_vwsub_wv_i32m8_m: |
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15567 | case RISCV::BI__builtin_rvv_vwsub_wx_i16mf2_m: |
15568 | case RISCV::BI__builtin_rvv_vwsub_wx_i16m1_m: |
15569 | case RISCV::BI__builtin_rvv_vwsub_wx_i16m2_m: |
15570 | case RISCV::BI__builtin_rvv_vwsub_wx_i16m4_m: |
15571 | case RISCV::BI__builtin_rvv_vwsub_wx_i16m8_m: |
15572 | case RISCV::BI__builtin_rvv_vwsub_wx_i32mf2_m: |
15573 | case RISCV::BI__builtin_rvv_vwsub_wx_i32m1_m: |
15574 | case RISCV::BI__builtin_rvv_vwsub_wx_i32m2_m: |
15575 | case RISCV::BI__builtin_rvv_vwsub_wx_i32m4_m: |
15576 | case RISCV::BI__builtin_rvv_vwsub_wx_i32m8_m: |
15577 | case RISCV::BI__builtin_rvv_vwsub_wx_i64m1_m: |
15578 | case RISCV::BI__builtin_rvv_vwsub_wx_i64m2_m: |
15579 | case RISCV::BI__builtin_rvv_vwsub_wx_i64m4_m: |
15580 | case RISCV::BI__builtin_rvv_vwsub_wx_i64m8_m: |
15581 | ID = Intrinsic::riscv_vwsub_w_mask; |
15582 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15583 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
15584 | break; |
15585 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16mf4: |
15586 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16mf2: |
15587 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16m1: |
15588 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16m2: |
15589 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16m4: |
15590 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16m8: |
15591 | case RISCV::BI__builtin_rvv_vwsubu_vv_u32mf2: |
15592 | case RISCV::BI__builtin_rvv_vwsubu_vv_u32m1: |
15593 | case RISCV::BI__builtin_rvv_vwsubu_vv_u32m2: |
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15595 | case RISCV::BI__builtin_rvv_vwsubu_vv_u32m8: |
15596 | case RISCV::BI__builtin_rvv_vwsubu_vv_u64m1: |
15597 | case RISCV::BI__builtin_rvv_vwsubu_vv_u64m2: |
15598 | case RISCV::BI__builtin_rvv_vwsubu_vv_u64m4: |
15599 | case RISCV::BI__builtin_rvv_vwsubu_vv_u64m8: |
15600 | case RISCV::BI__builtin_rvv_vwsubu_vx_u16mf4: |
15601 | case RISCV::BI__builtin_rvv_vwsubu_vx_u16mf2: |
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15604 | case RISCV::BI__builtin_rvv_vwsubu_vx_u16m4: |
15605 | case RISCV::BI__builtin_rvv_vwsubu_vx_u16m8: |
15606 | case RISCV::BI__builtin_rvv_vwsubu_vx_u32mf2: |
15607 | case RISCV::BI__builtin_rvv_vwsubu_vx_u32m1: |
15608 | case RISCV::BI__builtin_rvv_vwsubu_vx_u32m2: |
15609 | case RISCV::BI__builtin_rvv_vwsubu_vx_u32m4: |
15610 | case RISCV::BI__builtin_rvv_vwsubu_vx_u32m8: |
15611 | case RISCV::BI__builtin_rvv_vwsubu_vx_u64m1: |
15612 | case RISCV::BI__builtin_rvv_vwsubu_vx_u64m2: |
15613 | case RISCV::BI__builtin_rvv_vwsubu_vx_u64m4: |
15614 | case RISCV::BI__builtin_rvv_vwsubu_vx_u64m8: |
15615 | ID = Intrinsic::riscv_vwsubu; |
15616 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops[1]->getType(), Ops.back()->getType()}; |
15617 | break; |
15618 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16mf4_m: |
15619 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16mf2_m: |
15620 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16m1_m: |
15621 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16m2_m: |
15622 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16m4_m: |
15623 | case RISCV::BI__builtin_rvv_vwsubu_vv_u16m8_m: |
15624 | case RISCV::BI__builtin_rvv_vwsubu_vv_u32mf2_m: |
15625 | case RISCV::BI__builtin_rvv_vwsubu_vv_u32m1_m: |
15626 | case RISCV::BI__builtin_rvv_vwsubu_vv_u32m2_m: |
15627 | case RISCV::BI__builtin_rvv_vwsubu_vv_u32m4_m: |
15628 | case RISCV::BI__builtin_rvv_vwsubu_vv_u32m8_m: |
15629 | case RISCV::BI__builtin_rvv_vwsubu_vv_u64m1_m: |
15630 | case RISCV::BI__builtin_rvv_vwsubu_vv_u64m2_m: |
15631 | case RISCV::BI__builtin_rvv_vwsubu_vv_u64m4_m: |
15632 | case RISCV::BI__builtin_rvv_vwsubu_vv_u64m8_m: |
15633 | case RISCV::BI__builtin_rvv_vwsubu_vx_u16mf4_m: |
15634 | case RISCV::BI__builtin_rvv_vwsubu_vx_u16mf2_m: |
15635 | case RISCV::BI__builtin_rvv_vwsubu_vx_u16m1_m: |
15636 | case RISCV::BI__builtin_rvv_vwsubu_vx_u16m2_m: |
15637 | case RISCV::BI__builtin_rvv_vwsubu_vx_u16m4_m: |
15638 | case RISCV::BI__builtin_rvv_vwsubu_vx_u16m8_m: |
15639 | case RISCV::BI__builtin_rvv_vwsubu_vx_u32mf2_m: |
15640 | case RISCV::BI__builtin_rvv_vwsubu_vx_u32m1_m: |
15641 | case RISCV::BI__builtin_rvv_vwsubu_vx_u32m2_m: |
15642 | case RISCV::BI__builtin_rvv_vwsubu_vx_u32m4_m: |
15643 | case RISCV::BI__builtin_rvv_vwsubu_vx_u32m8_m: |
15644 | case RISCV::BI__builtin_rvv_vwsubu_vx_u64m1_m: |
15645 | case RISCV::BI__builtin_rvv_vwsubu_vx_u64m2_m: |
15646 | case RISCV::BI__builtin_rvv_vwsubu_vx_u64m4_m: |
15647 | case RISCV::BI__builtin_rvv_vwsubu_vx_u64m8_m: |
15648 | ID = Intrinsic::riscv_vwsubu_mask; |
15649 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15650 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops[2]->getType(), Ops.back()->getType()}; |
15651 | break; |
15652 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16mf4: |
15653 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16mf2: |
15654 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16m1: |
15655 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16m2: |
15656 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16m4: |
15657 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16m8: |
15658 | case RISCV::BI__builtin_rvv_vwsubu_wv_u32mf2: |
15659 | case RISCV::BI__builtin_rvv_vwsubu_wv_u32m1: |
15660 | case RISCV::BI__builtin_rvv_vwsubu_wv_u32m2: |
15661 | case RISCV::BI__builtin_rvv_vwsubu_wv_u32m4: |
15662 | case RISCV::BI__builtin_rvv_vwsubu_wv_u32m8: |
15663 | case RISCV::BI__builtin_rvv_vwsubu_wv_u64m1: |
15664 | case RISCV::BI__builtin_rvv_vwsubu_wv_u64m2: |
15665 | case RISCV::BI__builtin_rvv_vwsubu_wv_u64m4: |
15666 | case RISCV::BI__builtin_rvv_vwsubu_wv_u64m8: |
15667 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16mf4: |
15668 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16mf2: |
15669 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16m1: |
15670 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16m2: |
15671 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16m4: |
15672 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16m8: |
15673 | case RISCV::BI__builtin_rvv_vwsubu_wx_u32mf2: |
15674 | case RISCV::BI__builtin_rvv_vwsubu_wx_u32m1: |
15675 | case RISCV::BI__builtin_rvv_vwsubu_wx_u32m2: |
15676 | case RISCV::BI__builtin_rvv_vwsubu_wx_u32m4: |
15677 | case RISCV::BI__builtin_rvv_vwsubu_wx_u32m8: |
15678 | case RISCV::BI__builtin_rvv_vwsubu_wx_u64m1: |
15679 | case RISCV::BI__builtin_rvv_vwsubu_wx_u64m2: |
15680 | case RISCV::BI__builtin_rvv_vwsubu_wx_u64m4: |
15681 | case RISCV::BI__builtin_rvv_vwsubu_wx_u64m8: |
15682 | ID = Intrinsic::riscv_vwsubu_w; |
15683 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
15684 | break; |
15685 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16mf4_m: |
15686 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16mf2_m: |
15687 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16m1_m: |
15688 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16m2_m: |
15689 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16m4_m: |
15690 | case RISCV::BI__builtin_rvv_vwsubu_wv_u16m8_m: |
15691 | case RISCV::BI__builtin_rvv_vwsubu_wv_u32mf2_m: |
15692 | case RISCV::BI__builtin_rvv_vwsubu_wv_u32m1_m: |
15693 | case RISCV::BI__builtin_rvv_vwsubu_wv_u32m2_m: |
15694 | case RISCV::BI__builtin_rvv_vwsubu_wv_u32m4_m: |
15695 | case RISCV::BI__builtin_rvv_vwsubu_wv_u32m8_m: |
15696 | case RISCV::BI__builtin_rvv_vwsubu_wv_u64m1_m: |
15697 | case RISCV::BI__builtin_rvv_vwsubu_wv_u64m2_m: |
15698 | case RISCV::BI__builtin_rvv_vwsubu_wv_u64m4_m: |
15699 | case RISCV::BI__builtin_rvv_vwsubu_wv_u64m8_m: |
15700 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16mf4_m: |
15701 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16mf2_m: |
15702 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16m1_m: |
15703 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16m2_m: |
15704 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16m4_m: |
15705 | case RISCV::BI__builtin_rvv_vwsubu_wx_u16m8_m: |
15706 | case RISCV::BI__builtin_rvv_vwsubu_wx_u32mf2_m: |
15707 | case RISCV::BI__builtin_rvv_vwsubu_wx_u32m1_m: |
15708 | case RISCV::BI__builtin_rvv_vwsubu_wx_u32m2_m: |
15709 | case RISCV::BI__builtin_rvv_vwsubu_wx_u32m4_m: |
15710 | case RISCV::BI__builtin_rvv_vwsubu_wx_u32m8_m: |
15711 | case RISCV::BI__builtin_rvv_vwsubu_wx_u64m1_m: |
15712 | case RISCV::BI__builtin_rvv_vwsubu_wx_u64m2_m: |
15713 | case RISCV::BI__builtin_rvv_vwsubu_wx_u64m4_m: |
15714 | case RISCV::BI__builtin_rvv_vwsubu_wx_u64m8_m: |
15715 | ID = Intrinsic::riscv_vwsubu_w_mask; |
15716 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15717 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
15718 | break; |
15719 | case RISCV::BI__builtin_rvv_vnot_v_i8m1: |
15720 | case RISCV::BI__builtin_rvv_vnot_v_i8m2: |
15721 | case RISCV::BI__builtin_rvv_vnot_v_i8m4: |
15722 | case RISCV::BI__builtin_rvv_vnot_v_i8m8: |
15723 | case RISCV::BI__builtin_rvv_vnot_v_i8mf2: |
15724 | case RISCV::BI__builtin_rvv_vnot_v_i8mf4: |
15725 | case RISCV::BI__builtin_rvv_vnot_v_i8mf8: |
15726 | case RISCV::BI__builtin_rvv_vnot_v_i16m1: |
15727 | case RISCV::BI__builtin_rvv_vnot_v_i16m2: |
15728 | case RISCV::BI__builtin_rvv_vnot_v_i16m4: |
15729 | case RISCV::BI__builtin_rvv_vnot_v_i16m8: |
15730 | case RISCV::BI__builtin_rvv_vnot_v_i16mf2: |
15731 | case RISCV::BI__builtin_rvv_vnot_v_i16mf4: |
15732 | case RISCV::BI__builtin_rvv_vnot_v_i32m1: |
15733 | case RISCV::BI__builtin_rvv_vnot_v_i32m2: |
15734 | case RISCV::BI__builtin_rvv_vnot_v_i32m4: |
15735 | case RISCV::BI__builtin_rvv_vnot_v_i32m8: |
15736 | case RISCV::BI__builtin_rvv_vnot_v_i32mf2: |
15737 | case RISCV::BI__builtin_rvv_vnot_v_i64m1: |
15738 | case RISCV::BI__builtin_rvv_vnot_v_i64m2: |
15739 | case RISCV::BI__builtin_rvv_vnot_v_i64m4: |
15740 | case RISCV::BI__builtin_rvv_vnot_v_i64m8: |
15741 | case RISCV::BI__builtin_rvv_vnot_v_u8m1: |
15742 | case RISCV::BI__builtin_rvv_vnot_v_u8m2: |
15743 | case RISCV::BI__builtin_rvv_vnot_v_u8m4: |
15744 | case RISCV::BI__builtin_rvv_vnot_v_u8m8: |
15745 | case RISCV::BI__builtin_rvv_vnot_v_u8mf2: |
15746 | case RISCV::BI__builtin_rvv_vnot_v_u8mf4: |
15747 | case RISCV::BI__builtin_rvv_vnot_v_u8mf8: |
15748 | case RISCV::BI__builtin_rvv_vnot_v_u16m1: |
15749 | case RISCV::BI__builtin_rvv_vnot_v_u16m2: |
15750 | case RISCV::BI__builtin_rvv_vnot_v_u16m4: |
15751 | case RISCV::BI__builtin_rvv_vnot_v_u16m8: |
15752 | case RISCV::BI__builtin_rvv_vnot_v_u16mf2: |
15753 | case RISCV::BI__builtin_rvv_vnot_v_u16mf4: |
15754 | case RISCV::BI__builtin_rvv_vnot_v_u32m1: |
15755 | case RISCV::BI__builtin_rvv_vnot_v_u32m2: |
15756 | case RISCV::BI__builtin_rvv_vnot_v_u32m4: |
15757 | case RISCV::BI__builtin_rvv_vnot_v_u32m8: |
15758 | case RISCV::BI__builtin_rvv_vnot_v_u32mf2: |
15759 | case RISCV::BI__builtin_rvv_vnot_v_u64m1: |
15760 | case RISCV::BI__builtin_rvv_vnot_v_u64m2: |
15761 | case RISCV::BI__builtin_rvv_vnot_v_u64m4: |
15762 | case RISCV::BI__builtin_rvv_vnot_v_u64m8: |
15763 | ID = Intrinsic::riscv_vxor; |
15764 | |
15765 | { |
15766 | // op1, vl |
15767 | IntrinsicTypes = {ResultType, |
15768 | cast<llvm::VectorType>(ResultType)->getElementType(), |
15769 | Ops[1]->getType()}; |
15770 | Ops.insert(Ops.begin() + 1, |
15771 | llvm::Constant::getAllOnesValue(IntrinsicTypes[1])); |
15772 | break; |
15773 | } |
15774 | break; |
15775 | case RISCV::BI__builtin_rvv_vxor_vv_i8m1: |
15776 | case RISCV::BI__builtin_rvv_vxor_vv_i8m2: |
15777 | case RISCV::BI__builtin_rvv_vxor_vv_i8m4: |
15778 | case RISCV::BI__builtin_rvv_vxor_vv_i8m8: |
15779 | case RISCV::BI__builtin_rvv_vxor_vv_i8mf2: |
15780 | case RISCV::BI__builtin_rvv_vxor_vv_i8mf4: |
15781 | case RISCV::BI__builtin_rvv_vxor_vv_i8mf8: |
15782 | case RISCV::BI__builtin_rvv_vxor_vv_i16m1: |
15783 | case RISCV::BI__builtin_rvv_vxor_vv_i16m2: |
15784 | case RISCV::BI__builtin_rvv_vxor_vv_i16m4: |
15785 | case RISCV::BI__builtin_rvv_vxor_vv_i16m8: |
15786 | case RISCV::BI__builtin_rvv_vxor_vv_i16mf2: |
15787 | case RISCV::BI__builtin_rvv_vxor_vv_i16mf4: |
15788 | case RISCV::BI__builtin_rvv_vxor_vv_i32m1: |
15789 | case RISCV::BI__builtin_rvv_vxor_vv_i32m2: |
15790 | case RISCV::BI__builtin_rvv_vxor_vv_i32m4: |
15791 | case RISCV::BI__builtin_rvv_vxor_vv_i32m8: |
15792 | case RISCV::BI__builtin_rvv_vxor_vv_i32mf2: |
15793 | case RISCV::BI__builtin_rvv_vxor_vv_i64m1: |
15794 | case RISCV::BI__builtin_rvv_vxor_vv_i64m2: |
15795 | case RISCV::BI__builtin_rvv_vxor_vv_i64m4: |
15796 | case RISCV::BI__builtin_rvv_vxor_vv_i64m8: |
15797 | case RISCV::BI__builtin_rvv_vxor_vx_i8m1: |
15798 | case RISCV::BI__builtin_rvv_vxor_vx_i8m2: |
15799 | case RISCV::BI__builtin_rvv_vxor_vx_i8m4: |
15800 | case RISCV::BI__builtin_rvv_vxor_vx_i8m8: |
15801 | case RISCV::BI__builtin_rvv_vxor_vx_i8mf2: |
15802 | case RISCV::BI__builtin_rvv_vxor_vx_i8mf4: |
15803 | case RISCV::BI__builtin_rvv_vxor_vx_i8mf8: |
15804 | case RISCV::BI__builtin_rvv_vxor_vx_i16m1: |
15805 | case RISCV::BI__builtin_rvv_vxor_vx_i16m2: |
15806 | case RISCV::BI__builtin_rvv_vxor_vx_i16m4: |
15807 | case RISCV::BI__builtin_rvv_vxor_vx_i16m8: |
15808 | case RISCV::BI__builtin_rvv_vxor_vx_i16mf2: |
15809 | case RISCV::BI__builtin_rvv_vxor_vx_i16mf4: |
15810 | case RISCV::BI__builtin_rvv_vxor_vx_i32m1: |
15811 | case RISCV::BI__builtin_rvv_vxor_vx_i32m2: |
15812 | case RISCV::BI__builtin_rvv_vxor_vx_i32m4: |
15813 | case RISCV::BI__builtin_rvv_vxor_vx_i32m8: |
15814 | case RISCV::BI__builtin_rvv_vxor_vx_i32mf2: |
15815 | case RISCV::BI__builtin_rvv_vxor_vx_i64m1: |
15816 | case RISCV::BI__builtin_rvv_vxor_vx_i64m2: |
15817 | case RISCV::BI__builtin_rvv_vxor_vx_i64m4: |
15818 | case RISCV::BI__builtin_rvv_vxor_vx_i64m8: |
15819 | case RISCV::BI__builtin_rvv_vxor_vv_u8m1: |
15820 | case RISCV::BI__builtin_rvv_vxor_vv_u8m2: |
15821 | case RISCV::BI__builtin_rvv_vxor_vv_u8m4: |
15822 | case RISCV::BI__builtin_rvv_vxor_vv_u8m8: |
15823 | case RISCV::BI__builtin_rvv_vxor_vv_u8mf2: |
15824 | case RISCV::BI__builtin_rvv_vxor_vv_u8mf4: |
15825 | case RISCV::BI__builtin_rvv_vxor_vv_u8mf8: |
15826 | case RISCV::BI__builtin_rvv_vxor_vv_u16m1: |
15827 | case RISCV::BI__builtin_rvv_vxor_vv_u16m2: |
15828 | case RISCV::BI__builtin_rvv_vxor_vv_u16m4: |
15829 | case RISCV::BI__builtin_rvv_vxor_vv_u16m8: |
15830 | case RISCV::BI__builtin_rvv_vxor_vv_u16mf2: |
15831 | case RISCV::BI__builtin_rvv_vxor_vv_u16mf4: |
15832 | case RISCV::BI__builtin_rvv_vxor_vv_u32m1: |
15833 | case RISCV::BI__builtin_rvv_vxor_vv_u32m2: |
15834 | case RISCV::BI__builtin_rvv_vxor_vv_u32m4: |
15835 | case RISCV::BI__builtin_rvv_vxor_vv_u32m8: |
15836 | case RISCV::BI__builtin_rvv_vxor_vv_u32mf2: |
15837 | case RISCV::BI__builtin_rvv_vxor_vv_u64m1: |
15838 | case RISCV::BI__builtin_rvv_vxor_vv_u64m2: |
15839 | case RISCV::BI__builtin_rvv_vxor_vv_u64m4: |
15840 | case RISCV::BI__builtin_rvv_vxor_vv_u64m8: |
15841 | case RISCV::BI__builtin_rvv_vxor_vx_u8m1: |
15842 | case RISCV::BI__builtin_rvv_vxor_vx_u8m2: |
15843 | case RISCV::BI__builtin_rvv_vxor_vx_u8m4: |
15844 | case RISCV::BI__builtin_rvv_vxor_vx_u8m8: |
15845 | case RISCV::BI__builtin_rvv_vxor_vx_u8mf2: |
15846 | case RISCV::BI__builtin_rvv_vxor_vx_u8mf4: |
15847 | case RISCV::BI__builtin_rvv_vxor_vx_u8mf8: |
15848 | case RISCV::BI__builtin_rvv_vxor_vx_u16m1: |
15849 | case RISCV::BI__builtin_rvv_vxor_vx_u16m2: |
15850 | case RISCV::BI__builtin_rvv_vxor_vx_u16m4: |
15851 | case RISCV::BI__builtin_rvv_vxor_vx_u16m8: |
15852 | case RISCV::BI__builtin_rvv_vxor_vx_u16mf2: |
15853 | case RISCV::BI__builtin_rvv_vxor_vx_u16mf4: |
15854 | case RISCV::BI__builtin_rvv_vxor_vx_u32m1: |
15855 | case RISCV::BI__builtin_rvv_vxor_vx_u32m2: |
15856 | case RISCV::BI__builtin_rvv_vxor_vx_u32m4: |
15857 | case RISCV::BI__builtin_rvv_vxor_vx_u32m8: |
15858 | case RISCV::BI__builtin_rvv_vxor_vx_u32mf2: |
15859 | case RISCV::BI__builtin_rvv_vxor_vx_u64m1: |
15860 | case RISCV::BI__builtin_rvv_vxor_vx_u64m2: |
15861 | case RISCV::BI__builtin_rvv_vxor_vx_u64m4: |
15862 | case RISCV::BI__builtin_rvv_vxor_vx_u64m8: |
15863 | ID = Intrinsic::riscv_vxor; |
15864 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
15865 | break; |
15866 | case RISCV::BI__builtin_rvv_vnot_v_i8m1_m: |
15867 | case RISCV::BI__builtin_rvv_vnot_v_i8m2_m: |
15868 | case RISCV::BI__builtin_rvv_vnot_v_i8m4_m: |
15869 | case RISCV::BI__builtin_rvv_vnot_v_i8m8_m: |
15870 | case RISCV::BI__builtin_rvv_vnot_v_i8mf2_m: |
15871 | case RISCV::BI__builtin_rvv_vnot_v_i8mf4_m: |
15872 | case RISCV::BI__builtin_rvv_vnot_v_i8mf8_m: |
15873 | case RISCV::BI__builtin_rvv_vnot_v_i16m1_m: |
15874 | case RISCV::BI__builtin_rvv_vnot_v_i16m2_m: |
15875 | case RISCV::BI__builtin_rvv_vnot_v_i16m4_m: |
15876 | case RISCV::BI__builtin_rvv_vnot_v_i16m8_m: |
15877 | case RISCV::BI__builtin_rvv_vnot_v_i16mf2_m: |
15878 | case RISCV::BI__builtin_rvv_vnot_v_i16mf4_m: |
15879 | case RISCV::BI__builtin_rvv_vnot_v_i32m1_m: |
15880 | case RISCV::BI__builtin_rvv_vnot_v_i32m2_m: |
15881 | case RISCV::BI__builtin_rvv_vnot_v_i32m4_m: |
15882 | case RISCV::BI__builtin_rvv_vnot_v_i32m8_m: |
15883 | case RISCV::BI__builtin_rvv_vnot_v_i32mf2_m: |
15884 | case RISCV::BI__builtin_rvv_vnot_v_i64m1_m: |
15885 | case RISCV::BI__builtin_rvv_vnot_v_i64m2_m: |
15886 | case RISCV::BI__builtin_rvv_vnot_v_i64m4_m: |
15887 | case RISCV::BI__builtin_rvv_vnot_v_i64m8_m: |
15888 | case RISCV::BI__builtin_rvv_vnot_v_u8m1_m: |
15889 | case RISCV::BI__builtin_rvv_vnot_v_u8m2_m: |
15890 | case RISCV::BI__builtin_rvv_vnot_v_u8m4_m: |
15891 | case RISCV::BI__builtin_rvv_vnot_v_u8m8_m: |
15892 | case RISCV::BI__builtin_rvv_vnot_v_u8mf2_m: |
15893 | case RISCV::BI__builtin_rvv_vnot_v_u8mf4_m: |
15894 | case RISCV::BI__builtin_rvv_vnot_v_u8mf8_m: |
15895 | case RISCV::BI__builtin_rvv_vnot_v_u16m1_m: |
15896 | case RISCV::BI__builtin_rvv_vnot_v_u16m2_m: |
15897 | case RISCV::BI__builtin_rvv_vnot_v_u16m4_m: |
15898 | case RISCV::BI__builtin_rvv_vnot_v_u16m8_m: |
15899 | case RISCV::BI__builtin_rvv_vnot_v_u16mf2_m: |
15900 | case RISCV::BI__builtin_rvv_vnot_v_u16mf4_m: |
15901 | case RISCV::BI__builtin_rvv_vnot_v_u32m1_m: |
15902 | case RISCV::BI__builtin_rvv_vnot_v_u32m2_m: |
15903 | case RISCV::BI__builtin_rvv_vnot_v_u32m4_m: |
15904 | case RISCV::BI__builtin_rvv_vnot_v_u32m8_m: |
15905 | case RISCV::BI__builtin_rvv_vnot_v_u32mf2_m: |
15906 | case RISCV::BI__builtin_rvv_vnot_v_u64m1_m: |
15907 | case RISCV::BI__builtin_rvv_vnot_v_u64m2_m: |
15908 | case RISCV::BI__builtin_rvv_vnot_v_u64m4_m: |
15909 | case RISCV::BI__builtin_rvv_vnot_v_u64m8_m: |
15910 | ID = Intrinsic::riscv_vxor_mask; |
15911 | |
15912 | { |
15913 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
15914 | // maskedoff, op1, mask, vl |
15915 | IntrinsicTypes = {ResultType, |
15916 | cast<llvm::VectorType>(ResultType)->getElementType(), |
15917 | Ops[3]->getType()}; |
15918 | Ops.insert(Ops.begin() + 2, |
15919 | llvm::Constant::getAllOnesValue(IntrinsicTypes[1])); |
15920 | break; |
15921 | } |
15922 | break; |
15923 | case RISCV::BI__builtin_rvv_vxor_vv_i8m1_m: |
15924 | case RISCV::BI__builtin_rvv_vxor_vv_i8m2_m: |
15925 | case RISCV::BI__builtin_rvv_vxor_vv_i8m4_m: |
15926 | case RISCV::BI__builtin_rvv_vxor_vv_i8m8_m: |
15927 | case RISCV::BI__builtin_rvv_vxor_vv_i8mf2_m: |
15928 | case RISCV::BI__builtin_rvv_vxor_vv_i8mf4_m: |
15929 | case RISCV::BI__builtin_rvv_vxor_vv_i8mf8_m: |
15930 | case RISCV::BI__builtin_rvv_vxor_vv_i16m1_m: |
15931 | case RISCV::BI__builtin_rvv_vxor_vv_i16m2_m: |
15932 | case RISCV::BI__builtin_rvv_vxor_vv_i16m4_m: |
15933 | case RISCV::BI__builtin_rvv_vxor_vv_i16m8_m: |
15934 | case RISCV::BI__builtin_rvv_vxor_vv_i16mf2_m: |
15935 | case RISCV::BI__builtin_rvv_vxor_vv_i16mf4_m: |
15936 | case RISCV::BI__builtin_rvv_vxor_vv_i32m1_m: |
15937 | case RISCV::BI__builtin_rvv_vxor_vv_i32m2_m: |
15938 | case RISCV::BI__builtin_rvv_vxor_vv_i32m4_m: |
15939 | case RISCV::BI__builtin_rvv_vxor_vv_i32m8_m: |
15940 | case RISCV::BI__builtin_rvv_vxor_vv_i32mf2_m: |
15941 | case RISCV::BI__builtin_rvv_vxor_vv_i64m1_m: |
15942 | case RISCV::BI__builtin_rvv_vxor_vv_i64m2_m: |
15943 | case RISCV::BI__builtin_rvv_vxor_vv_i64m4_m: |
15944 | case RISCV::BI__builtin_rvv_vxor_vv_i64m8_m: |
15945 | case RISCV::BI__builtin_rvv_vxor_vx_i8m1_m: |
15946 | case RISCV::BI__builtin_rvv_vxor_vx_i8m2_m: |
15947 | case RISCV::BI__builtin_rvv_vxor_vx_i8m4_m: |
15948 | case RISCV::BI__builtin_rvv_vxor_vx_i8m8_m: |
15949 | case RISCV::BI__builtin_rvv_vxor_vx_i8mf2_m: |
15950 | case RISCV::BI__builtin_rvv_vxor_vx_i8mf4_m: |
15951 | case RISCV::BI__builtin_rvv_vxor_vx_i8mf8_m: |
15952 | case RISCV::BI__builtin_rvv_vxor_vx_i16m1_m: |
15953 | case RISCV::BI__builtin_rvv_vxor_vx_i16m2_m: |
15954 | case RISCV::BI__builtin_rvv_vxor_vx_i16m4_m: |
15955 | case RISCV::BI__builtin_rvv_vxor_vx_i16m8_m: |
15956 | case RISCV::BI__builtin_rvv_vxor_vx_i16mf2_m: |
15957 | case RISCV::BI__builtin_rvv_vxor_vx_i16mf4_m: |
15958 | case RISCV::BI__builtin_rvv_vxor_vx_i32m1_m: |
15959 | case RISCV::BI__builtin_rvv_vxor_vx_i32m2_m: |
15960 | case RISCV::BI__builtin_rvv_vxor_vx_i32m4_m: |
15961 | case RISCV::BI__builtin_rvv_vxor_vx_i32m8_m: |
15962 | case RISCV::BI__builtin_rvv_vxor_vx_i32mf2_m: |
15963 | case RISCV::BI__builtin_rvv_vxor_vx_i64m1_m: |
15964 | case RISCV::BI__builtin_rvv_vxor_vx_i64m2_m: |
15965 | case RISCV::BI__builtin_rvv_vxor_vx_i64m4_m: |
15966 | case RISCV::BI__builtin_rvv_vxor_vx_i64m8_m: |
15967 | case RISCV::BI__builtin_rvv_vxor_vv_u8m1_m: |
15968 | case RISCV::BI__builtin_rvv_vxor_vv_u8m2_m: |
15969 | case RISCV::BI__builtin_rvv_vxor_vv_u8m4_m: |
15970 | case RISCV::BI__builtin_rvv_vxor_vv_u8m8_m: |
15971 | case RISCV::BI__builtin_rvv_vxor_vv_u8mf2_m: |
15972 | case RISCV::BI__builtin_rvv_vxor_vv_u8mf4_m: |
15973 | case RISCV::BI__builtin_rvv_vxor_vv_u8mf8_m: |
15974 | case RISCV::BI__builtin_rvv_vxor_vv_u16m1_m: |
15975 | case RISCV::BI__builtin_rvv_vxor_vv_u16m2_m: |
15976 | case RISCV::BI__builtin_rvv_vxor_vv_u16m4_m: |
15977 | case RISCV::BI__builtin_rvv_vxor_vv_u16m8_m: |
15978 | case RISCV::BI__builtin_rvv_vxor_vv_u16mf2_m: |
15979 | case RISCV::BI__builtin_rvv_vxor_vv_u16mf4_m: |
15980 | case RISCV::BI__builtin_rvv_vxor_vv_u32m1_m: |
15981 | case RISCV::BI__builtin_rvv_vxor_vv_u32m2_m: |
15982 | case RISCV::BI__builtin_rvv_vxor_vv_u32m4_m: |
15983 | case RISCV::BI__builtin_rvv_vxor_vv_u32m8_m: |
15984 | case RISCV::BI__builtin_rvv_vxor_vv_u32mf2_m: |
15985 | case RISCV::BI__builtin_rvv_vxor_vv_u64m1_m: |
15986 | case RISCV::BI__builtin_rvv_vxor_vv_u64m2_m: |
15987 | case RISCV::BI__builtin_rvv_vxor_vv_u64m4_m: |
15988 | case RISCV::BI__builtin_rvv_vxor_vv_u64m8_m: |
15989 | case RISCV::BI__builtin_rvv_vxor_vx_u8m1_m: |
15990 | case RISCV::BI__builtin_rvv_vxor_vx_u8m2_m: |
15991 | case RISCV::BI__builtin_rvv_vxor_vx_u8m4_m: |
15992 | case RISCV::BI__builtin_rvv_vxor_vx_u8m8_m: |
15993 | case RISCV::BI__builtin_rvv_vxor_vx_u8mf2_m: |
15994 | case RISCV::BI__builtin_rvv_vxor_vx_u8mf4_m: |
15995 | case RISCV::BI__builtin_rvv_vxor_vx_u8mf8_m: |
15996 | case RISCV::BI__builtin_rvv_vxor_vx_u16m1_m: |
15997 | case RISCV::BI__builtin_rvv_vxor_vx_u16m2_m: |
15998 | case RISCV::BI__builtin_rvv_vxor_vx_u16m4_m: |
15999 | case RISCV::BI__builtin_rvv_vxor_vx_u16m8_m: |
16000 | case RISCV::BI__builtin_rvv_vxor_vx_u16mf2_m: |
16001 | case RISCV::BI__builtin_rvv_vxor_vx_u16mf4_m: |
16002 | case RISCV::BI__builtin_rvv_vxor_vx_u32m1_m: |
16003 | case RISCV::BI__builtin_rvv_vxor_vx_u32m2_m: |
16004 | case RISCV::BI__builtin_rvv_vxor_vx_u32m4_m: |
16005 | case RISCV::BI__builtin_rvv_vxor_vx_u32m8_m: |
16006 | case RISCV::BI__builtin_rvv_vxor_vx_u32mf2_m: |
16007 | case RISCV::BI__builtin_rvv_vxor_vx_u64m1_m: |
16008 | case RISCV::BI__builtin_rvv_vxor_vx_u64m2_m: |
16009 | case RISCV::BI__builtin_rvv_vxor_vx_u64m4_m: |
16010 | case RISCV::BI__builtin_rvv_vxor_vx_u64m8_m: |
16011 | ID = Intrinsic::riscv_vxor_mask; |
16012 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
16013 | IntrinsicTypes = {ResultType, Ops[2]->getType(), Ops.back()->getType()}; |
16014 | break; |
16015 | case RISCV::BI__builtin_rvv_vzext_vf2_u16mf4: |
16016 | case RISCV::BI__builtin_rvv_vzext_vf2_u16mf2: |
16017 | case RISCV::BI__builtin_rvv_vzext_vf2_u16m1: |
16018 | case RISCV::BI__builtin_rvv_vzext_vf2_u16m2: |
16019 | case RISCV::BI__builtin_rvv_vzext_vf2_u16m4: |
16020 | case RISCV::BI__builtin_rvv_vzext_vf2_u16m8: |
16021 | case RISCV::BI__builtin_rvv_vzext_vf2_u32mf2: |
16022 | case RISCV::BI__builtin_rvv_vzext_vf2_u32m1: |
16023 | case RISCV::BI__builtin_rvv_vzext_vf2_u32m2: |
16024 | case RISCV::BI__builtin_rvv_vzext_vf2_u32m4: |
16025 | case RISCV::BI__builtin_rvv_vzext_vf2_u32m8: |
16026 | case RISCV::BI__builtin_rvv_vzext_vf2_u64m1: |
16027 | case RISCV::BI__builtin_rvv_vzext_vf2_u64m2: |
16028 | case RISCV::BI__builtin_rvv_vzext_vf2_u64m4: |
16029 | case RISCV::BI__builtin_rvv_vzext_vf2_u64m8: |
16030 | case RISCV::BI__builtin_rvv_vzext_vf4_u32mf2: |
16031 | case RISCV::BI__builtin_rvv_vzext_vf4_u32m1: |
16032 | case RISCV::BI__builtin_rvv_vzext_vf4_u32m2: |
16033 | case RISCV::BI__builtin_rvv_vzext_vf4_u32m4: |
16034 | case RISCV::BI__builtin_rvv_vzext_vf4_u32m8: |
16035 | case RISCV::BI__builtin_rvv_vzext_vf4_u64m1: |
16036 | case RISCV::BI__builtin_rvv_vzext_vf4_u64m2: |
16037 | case RISCV::BI__builtin_rvv_vzext_vf4_u64m4: |
16038 | case RISCV::BI__builtin_rvv_vzext_vf4_u64m8: |
16039 | case RISCV::BI__builtin_rvv_vzext_vf8_u64m1: |
16040 | case RISCV::BI__builtin_rvv_vzext_vf8_u64m2: |
16041 | case RISCV::BI__builtin_rvv_vzext_vf8_u64m4: |
16042 | case RISCV::BI__builtin_rvv_vzext_vf8_u64m8: |
16043 | ID = Intrinsic::riscv_vzext; |
16044 | IntrinsicTypes = {ResultType, Ops[0]->getType(), Ops.back()->getType()}; |
16045 | break; |
16046 | case RISCV::BI__builtin_rvv_vzext_vf2_u16mf4_m: |
16047 | case RISCV::BI__builtin_rvv_vzext_vf2_u16mf2_m: |
16048 | case RISCV::BI__builtin_rvv_vzext_vf2_u16m1_m: |
16049 | case RISCV::BI__builtin_rvv_vzext_vf2_u16m2_m: |
16050 | case RISCV::BI__builtin_rvv_vzext_vf2_u16m4_m: |
16051 | case RISCV::BI__builtin_rvv_vzext_vf2_u16m8_m: |
16052 | case RISCV::BI__builtin_rvv_vzext_vf2_u32mf2_m: |
16053 | case RISCV::BI__builtin_rvv_vzext_vf2_u32m1_m: |
16054 | case RISCV::BI__builtin_rvv_vzext_vf2_u32m2_m: |
16055 | case RISCV::BI__builtin_rvv_vzext_vf2_u32m4_m: |
16056 | case RISCV::BI__builtin_rvv_vzext_vf2_u32m8_m: |
16057 | case RISCV::BI__builtin_rvv_vzext_vf2_u64m1_m: |
16058 | case RISCV::BI__builtin_rvv_vzext_vf2_u64m2_m: |
16059 | case RISCV::BI__builtin_rvv_vzext_vf2_u64m4_m: |
16060 | case RISCV::BI__builtin_rvv_vzext_vf2_u64m8_m: |
16061 | case RISCV::BI__builtin_rvv_vzext_vf4_u32mf2_m: |
16062 | case RISCV::BI__builtin_rvv_vzext_vf4_u32m1_m: |
16063 | case RISCV::BI__builtin_rvv_vzext_vf4_u32m2_m: |
16064 | case RISCV::BI__builtin_rvv_vzext_vf4_u32m4_m: |
16065 | case RISCV::BI__builtin_rvv_vzext_vf4_u32m8_m: |
16066 | case RISCV::BI__builtin_rvv_vzext_vf4_u64m1_m: |
16067 | case RISCV::BI__builtin_rvv_vzext_vf4_u64m2_m: |
16068 | case RISCV::BI__builtin_rvv_vzext_vf4_u64m4_m: |
16069 | case RISCV::BI__builtin_rvv_vzext_vf4_u64m8_m: |
16070 | case RISCV::BI__builtin_rvv_vzext_vf8_u64m1_m: |
16071 | case RISCV::BI__builtin_rvv_vzext_vf8_u64m2_m: |
16072 | case RISCV::BI__builtin_rvv_vzext_vf8_u64m4_m: |
16073 | case RISCV::BI__builtin_rvv_vzext_vf8_u64m8_m: |
16074 | ID = Intrinsic::riscv_vzext_mask; |
16075 | std::rotate(Ops.begin(), Ops.begin() + 1, Ops.end() - 1); |
16076 | IntrinsicTypes = {ResultType, Ops[1]->getType(), Ops.back()->getType()}; |
16077 | break; |
16078 |