LLVM 19.0.0git
Namespaces | Enumerations
MachineCombinerPattern.h File Reference

Go to the source code of this file.

Namespaces

namespace  llvm
 This is an optimization pass for GlobalISel generic memory operations.
 

Enumerations

enum class  llvm::MachineCombinerPattern {
  llvm::REASSOC_AX_BY , llvm::REASSOC_AX_YB , llvm::REASSOC_XA_BY , llvm::REASSOC_XA_YB ,
  llvm::REASSOC_XY_AMM_BMM , llvm::REASSOC_XMM_AMM_BMM , llvm::REASSOC_XY_BCA , llvm::REASSOC_XY_BAC ,
  llvm::SUBADD_OP1 , llvm::SUBADD_OP2 , llvm::MULADDW_OP1 , llvm::MULADDW_OP2 ,
  llvm::MULSUBW_OP1 , llvm::MULSUBW_OP2 , llvm::MULADDWI_OP1 , llvm::MULSUBWI_OP1 ,
  llvm::MULADDX_OP1 , llvm::MULADDX_OP2 , llvm::MULSUBX_OP1 , llvm::MULSUBX_OP2 ,
  llvm::MULADDXI_OP1 , llvm::MULSUBXI_OP1 , llvm::MULADDv8i8_OP1 , llvm::MULADDv8i8_OP2 ,
  llvm::MULADDv16i8_OP1 , llvm::MULADDv16i8_OP2 , llvm::MULADDv4i16_OP1 , llvm::MULADDv4i16_OP2 ,
  llvm::MULADDv8i16_OP1 , llvm::MULADDv8i16_OP2 , llvm::MULADDv2i32_OP1 , llvm::MULADDv2i32_OP2 ,
  llvm::MULADDv4i32_OP1 , llvm::MULADDv4i32_OP2 , llvm::MULSUBv8i8_OP1 , llvm::MULSUBv8i8_OP2 ,
  llvm::MULSUBv16i8_OP1 , llvm::MULSUBv16i8_OP2 , llvm::MULSUBv4i16_OP1 , llvm::MULSUBv4i16_OP2 ,
  llvm::MULSUBv8i16_OP1 , llvm::MULSUBv8i16_OP2 , llvm::MULSUBv2i32_OP1 , llvm::MULSUBv2i32_OP2 ,
  llvm::MULSUBv4i32_OP1 , llvm::MULSUBv4i32_OP2 , llvm::MULADDv4i16_indexed_OP1 , llvm::MULADDv4i16_indexed_OP2 ,
  llvm::MULADDv8i16_indexed_OP1 , llvm::MULADDv8i16_indexed_OP2 , llvm::MULADDv2i32_indexed_OP1 , llvm::MULADDv2i32_indexed_OP2 ,
  llvm::MULADDv4i32_indexed_OP1 , llvm::MULADDv4i32_indexed_OP2 , llvm::MULSUBv4i16_indexed_OP1 , llvm::MULSUBv4i16_indexed_OP2 ,
  llvm::MULSUBv8i16_indexed_OP1 , llvm::MULSUBv8i16_indexed_OP2 , llvm::MULSUBv2i32_indexed_OP1 , llvm::MULSUBv2i32_indexed_OP2 ,
  llvm::MULSUBv4i32_indexed_OP1 , llvm::MULSUBv4i32_indexed_OP2 , llvm::FMULADDH_OP1 , llvm::FMULADDH_OP2 ,
  llvm::FMULSUBH_OP1 , llvm::FMULSUBH_OP2 , llvm::FMULADDS_OP1 , llvm::FMULADDS_OP2 ,
  llvm::FMULSUBS_OP1 , llvm::FMULSUBS_OP2 , llvm::FMULADDD_OP1 , llvm::FMULADDD_OP2 ,
  llvm::FMULSUBD_OP1 , llvm::FMULSUBD_OP2 , llvm::FNMULSUBH_OP1 , llvm::FNMULSUBS_OP1 ,
  llvm::FNMULSUBD_OP1 , llvm::FMLAv1i32_indexed_OP1 , llvm::FMLAv1i32_indexed_OP2 , llvm::FMLAv1i64_indexed_OP1 ,
  llvm::FMLAv1i64_indexed_OP2 , llvm::FMLAv4f16_OP1 , llvm::FMLAv4f16_OP2 , llvm::FMLAv8f16_OP1 ,
  llvm::FMLAv8f16_OP2 , llvm::FMLAv2f32_OP2 , llvm::FMLAv2f32_OP1 , llvm::FMLAv2f64_OP1 ,
  llvm::FMLAv2f64_OP2 , llvm::FMLAv4i16_indexed_OP1 , llvm::FMLAv4i16_indexed_OP2 , llvm::FMLAv8i16_indexed_OP1 ,
  llvm::FMLAv8i16_indexed_OP2 , llvm::FMLAv2i32_indexed_OP1 , llvm::FMLAv2i32_indexed_OP2 , llvm::FMLAv2i64_indexed_OP1 ,
  llvm::FMLAv2i64_indexed_OP2 , llvm::FMLAv4f32_OP1 , llvm::FMLAv4f32_OP2 , llvm::FMLAv4i32_indexed_OP1 ,
  llvm::FMLAv4i32_indexed_OP2 , llvm::FMLSv1i32_indexed_OP2 , llvm::FMLSv1i64_indexed_OP2 , llvm::FMLSv4f16_OP1 ,
  llvm::FMLSv4f16_OP2 , llvm::FMLSv8f16_OP1 , llvm::FMLSv8f16_OP2 , llvm::FMLSv2f32_OP1 ,
  llvm::FMLSv2f32_OP2 , llvm::FMLSv2f64_OP1 , llvm::FMLSv2f64_OP2 , llvm::FMLSv4i16_indexed_OP1 ,
  llvm::FMLSv4i16_indexed_OP2 , llvm::FMLSv8i16_indexed_OP1 , llvm::FMLSv8i16_indexed_OP2 , llvm::FMLSv2i32_indexed_OP1 ,
  llvm::FMLSv2i32_indexed_OP2 , llvm::FMLSv2i64_indexed_OP1 , llvm::FMLSv2i64_indexed_OP2 , llvm::FMLSv4f32_OP1 ,
  llvm::FMLSv4f32_OP2 , llvm::FMLSv4i32_indexed_OP1 , llvm::FMLSv4i32_indexed_OP2 , llvm::FMULv2i32_indexed_OP1 ,
  llvm::FMULv2i32_indexed_OP2 , llvm::FMULv2i64_indexed_OP1 , llvm::FMULv2i64_indexed_OP2 , llvm::FMULv4i16_indexed_OP1 ,
  llvm::FMULv4i16_indexed_OP2 , llvm::FMULv4i32_indexed_OP1 , llvm::FMULv4i32_indexed_OP2 , llvm::FMULv8i16_indexed_OP1 ,
  llvm::FMULv8i16_indexed_OP2 , llvm::FMADD_AX , llvm::FMADD_XA , llvm::FMSUB ,
  llvm::FNMSUB , llvm::DPWSSD , llvm::FNMADD
}
 These are instruction patterns matched by the machine combiner pass. More...